KR100259972B1

KR100259972B1 - 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치

Info

Publication number: KR100259972B1
Application number: KR1019970001638A
Authority: KR
Inventors: 박종욱
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-21
Filing date: 1997-01-21
Publication date: 2000-06-15
Anticipated expiration: 2017-01-21
Also published as: US5982663A; JP3784163B2; JPH10208490A; TW358208B; KR19980066245A

Abstract

여기에 개시되는 불휘발성 반도체 메모리 장치는 동일 기판 상에 주 데이터를 저장하기 위한 주 필드 영역과, 이 주 필드 영역의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 정보를 저장하기 위한 리던던트 필드 영역을 구비하고, 상기 주 필드 영역에서는 셀 당 2 비트 데이터가 저장되도록 하고, 상기 리던던트 필드 영역에서는 셀당 1 비트 데이터가 저장되도록 한다.

Description

메모리 셀 당 2 개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치(NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE WITH MORE THAN TWO STORAGE STATES PER MEMORY CELL)

본 발명은 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)에 관한 것으로, 더 구체적으로는, 하나의 기판(a substrate) 상의 셀 어레이에 저장되는 정보의 특성에 따라서, 하나의 메모리; 셀에 1 비트의 데이터를 저장하는 단일 비트 셀 동작(single bit cell operation)과 하나의 메모리 셀에 다수 비트들의 데이터를 저장하는 다중 비트 셀 동작(multibit bit ell operation)이 수행될 수 있는 플래시 메모리 장치(flash memory device)에 관한 것이다.

컴퓨터 시스템, 디지털 핸디 터미널 등에서 불휘발성 반도체 메모리 장치들은 중요한 구성 요소들로서 자리 잡아 가고 있다. 고밀도 불휘발성 메모리 장치들, 특히 그들 중에서도 플래시 EEPROM(electrically erasable and programmable read only memory) 장치는 높은 프로그래밍 속도(higher programming speed) 그리고 낮은 전력 소비(lower power consumption) 등의 장점들을 가지므로, 디지털 카메라(digital camera), 개인용 컴퓨터(PC)용 집적 회로 카드들(IC cards) 등에서 대량저장용 매체(media for mass storage)로서, 그리고 하드 디스크(hard disk) 대신에 사용되고 있다.

플래시 메모리 셀은 제어 게이트(control gate), 플로팅 게이트(floating gate), 소오스 및, 드레인을 구비하는 하나의 전계 효과 트랜지스터(field effect transistor; FET)로 구성된다. 플로팅 게이트 상의 전하량(amount of charge)을 변화시켜서 플래시 셀의 드레솔드 전압(threshold voltage)이 변하도록 함으로써 플래시 셀에 정보가 저장되도록 한다. 워드 라인(word line)을 통해 제어 게이트에 선택 전압(selection voltage)을 인가하는 것에 의해 플래시 셀의 독출 동작(reading operation)이 수행된다. 상기 선택 전압이 인가될 때 플래시 셀을 통해 흐르는 전류의 양은 플래시 셀의 드레솔드 전압에 의해 결정된다.

전형적인 플래시 셀 즉, 셀 당 1 비트의 데이터를 저장하는 셀은 2 가지의 상태들 즉, 소거된 상태와 프로그램된 상태를 가지며, 각 상태는 드레솔드 전압들의 범위에 대응한다. 상기 두가지의 가능한 상태들(possible states)을 구분하기 위해, 상기 상태들 사이의 드레솔드 전압들의 범위 즉, 분리 범위(separation range)에 의해 상기 두 상태들은 분리된다. 플래시 셀의 독출 동작이 수행될 때, 플래시 셀의 드레솔드 전압은 기준 전압 즉, 기준 플래시 셀(reference flash cell)의 드레솔드 전압(이 전압은 상기 분리 범위 내의 임의의 전압임.)과 비교된다.

선택된 플래시 셀이 프로그램되면, 플로팅 게이트 상에 전자들이 포획(trap)되어서 상기 셀의 드레솔드 전압이 증가하게 된다. 이로써, 선택된 셀의 소오스-드레인을 통해 흐르는 전류는 기준 셀을 통해 흐르는 전류보다 작아지게 된다. 이와같이 셀이 프로그램된 상태를 흔히 '논리 0'으로 표시한다. 선택된 플래시 셀이 소거되면, 플로팅 게이트 상에 거의 전자들이 존재하지 않게 되어서 셀의 드레솔드 전압이 감소하게 됨으로써 선택된 셀을 통해 흐르는 전류가 기준 셀을 통해 흐르는 전류보다 많아지게 된다. 이와 같이 셀이 소거된 상태를 흔히 '논리 1'로 표시한다.

플래시 EEPROM 장치들은, 메모리 셀 구조의 관점에서, 일반적으로 NAND 구조로 된(structured) 장치와 NOR 구조로 된 장치로 구분된다. NOR 구조 메모리는 셀들 각각이 독립적으로 비트 라인(bit line)과 워드 라인(word line)에 연결되는 구조를 가지므로 어떤 셀의 기입 동작(writing operation)이나 독출 동작 동안에 해당셀이 다른 셀들에 의해 간섭을 적게 받는 장점을 가진다. 하지만, 이 NOR 구조 메모리는 각 셀과 그에 대응하는 비트 라인 사이에 그들을 상호 연결하기 위한 컨택(contact)을 필요로 하므로 집적도 관점에서, 복수 개의 셀들이 직렬로 연결된 한 개의 유니트(unit) 즉, 스트링(string) 당 한 개의 컨택 만을 필요로 하는 NAND 구조 메모리와 비교할 때, 불리하다. 따라서, 고집적 플래시 메모리 장치는 주로 NAND 구조를 채용하고 있다.

대량 저장용 장치의 중요한 필수 요건은 낮은 비트 당 가격(low cost per bit)을 구현해야 하는 것이다. 플래시 메모리 장치의 집적도 향상을 위해 한 개의 메모리 셀에 다수 비트들의 데이터를 저장하는 기술로서, 다중 비트(multibit) 플래시 EEPROM 기술에 대한 연구가 활발히 진행되고 있다. 상기 다중 비트 EEPROM은 다중 레벨(multilevel), 또는 다중 상태(multistate) EEPROM이라 불리우기도 한다.

플래시 EEPROM 장치의 비트 당 가격을 획기적으로 줄일 수 있는 기술이 1995년 2월, IEEE, ISSCC Digest of Technical Papers, pp. 132-133에, M. Bauer 등에 의해, "A Multilevel-Cell 32Mb Flash Memery"라는 제목으로 게재된 바 있다. 상기 문헌에 개시된 플래시 메모리 장치는 NOR 구조의 셀 어레이를 가지는 장치이며, 셀 크기의 감소와 더불어 셀 당 2 비트, 또는 4 가지의 상태들(2 bits, or 4 states per cell)의 저장 능력을 가진다.

상기 문헌에 개시된 플래시 메모리 장치에 있어서, 2 비트 당 4 상태들에 해당하는 데이터를 2 진법으로 나타내면, "00", "01", "10", "11"이 되며, 각 데이터에는 특정한 드레솔드 전압 레벨들, 예를 들면, 데이터 "00"에 대해서는 2.5V, "01"에 대해서는 1.5V, "10"에 대해서는 0.5V, 그리고 "11"에 대해서는 -3V의 드레솔드 전압 레벨들이 각각 부여된다. 각 메모리 셀이 상기 4 레벨들의 드레솔드 전압들 중 특정한 하나의 드레솔드 전압 레벨을 가짐으로써, 00, 01, 10, 11의 2 진 데이터 중 특정 드레솔드 전압에 해당하는 하나의 2 진 데이터가 각 메모리 셀에 저장된다. 이와 같이, 다중 상태 플래시 메모리 장치는 통상적으로 2 개 이상의 드레솔드 전압 분포(threshold voltage distribution)와 각각의 드레솔드 전압(Vt)에 대응되는 상태들을 가진다.

상기 문헌에 개시된 다중 상태(또는 다중 비트) 플래시 메모리 장치는 16 메가 비트(Mb)의 물리적인 셀 어레이(physical cell array)를 가지나, 다중 비트 셀 동작 모드(multibit cell operation mode)에서는 32 Mb의 가상적인 셀 어레이(virtual cell array)를 가진다. 즉, 상기 다중 상태 플래시 메모리 장치는 모드 선택 신호(mode option signal)에 의해 셀 어레이 전체가 택일적으로 단일 혹은 다중 비트 셀 동작 모드들로 되어서 16 Mb 혹은 32 Mb의 용량을 가진다.

이상과 같은 다중 비트 플래시 메모리 장치에서는 1 개의 셀에 저장할 수 있는 데이터의 수가 종래의 다일 비트 메모리 장치에 비해 2 배, 3 배로 증가함에 따라 그 제작 비용은 1/2, 1/3의 선형적인 비율로 감소하게 된다.

일반적으로, 플래시 메모리 장치의 셀 어레이는, 잘 알려져 있는 바와 같이, 크게 3 개의 영역들 즉, 주 어레이(main array)와, 리던던시 어레이(redundancy array) 및 리던던트 필드 어레이(redundant field array)로 구분된다. 주 어레이는 통상의 데이터를 저장하는 영역이고, 리던던시 어레이는 상기 주 어레이와 관련하여 배치되어서 상기 주 어레이 내의 결함 셀들(defective cells)의 대체물(replacement)로서 기능하는 영역이다. 도 1에 도시된 바와 같이, 주 어레이와 리던던시 어레이는 주 데이터의 저장을 위한 복수 개의 메모리 섹터들 즉, 주 필드(main field) 어레이(10)에 해당한다. 리던던트 필드 어레이는 상기 각 메모리 섹터들에 대한 정보들 예컨대, 배드 섹터(bad sector)에 대한 정보, 해당 메모리 장치의 데이터 포맷(data format)을 위한 어드레스 맵핑(address mapping) 정보 등과 같은 디바이스 데이터를 저장하는 영역 (12)으로서, 통상적으로 워드 라인 당 16 바이트가 제공된다.

다중 상태 셀의 인접한 상태들 사이의 윈도우(stage-to-state window)는 일반 셀(즉, 단일 비트 셀)의 윈도우에 비해 그 폭이 좁고(예를 들어, 4 상태 셀의 경우에는, 약 0.6V 정도), 그리고 독출 동작 동안에 선택된 워드 라인(selected word line)에 인가되는 전압과 드레솔드 전압 분포(threshold voltage distribution)의 가장자리(edge) 간의 마진(margin)은 상기 윈도우의 절반(예를 들면, 약 0.3V 정도)이 된다. 따라서, 다중 비트(또는 다중 상태) 셀 어레이는 공정 변화(process variation)나 선택된 워드 라인의 전압 레벨, 동작 전압, 온도 등의 변화에 의한 무효 감지(invalid sensing)의 가능성이 단일 비트 셀 어레이보다 더 높다. 따라서, 다중 비트 플래시 메모리 장치는 음성 정보, 화상 정보 등과 같이, 대량의 연속적인 정보들 중 한 개 비트 혹은 몇 개 비트 정보들의 저장 실패(storage failure)가 발생된다 하더라도 큰 문제가 없는 정보들의 저장을 위한 대용량의 장치로서 사용되기에는 적합하나, 바이오스(basic input/output system; BIOS) 정보, 폰트(font) 정보 등과 같이, 우수한 보존 특성(excellent storage characteristics)이 요구되는 정보들의 저장을 위한 장치로서 사용되기에는 부적합하다.

이와 같이, 다중 비트 셀 어레이의 특성상 거기에 저장되는 데이터가 불안정하게 될 가능성이 높으므로, 다중 비트 메모리 장치에서, 디바이스 정보는 단일 비트 셀 어레이에 저장되는 것이 필요하다. 왜냐하면, 리던던트 필드 어레이에서 결함 셀이 발생되거나, 데이터의 무효 감지가 발생되면, 해당 섹터의 전체 데이터는 무효 데이터가 되어 버리기 때문이다.

이를 해결하기 위해, 하나의 다중 비트 메모리 장치가 다중 비트 동작을 위한 제어 회로(control circuitry)와 단일 비트 동작을 위한 제어 회로를 모두 구비하도록 하는 것을 고려할 수 있다. 그러나, 이는 집적화의 관점에서 심각한 제한 요소로서 작용할 뿐만 아니라 그 제어와 제작 공정이 너무 복잡해지는 문제가 생긴다.

본 발명의 목적은 하나의 메모리 셀 어레이 내에서 국부적으로 단일 비트 셀 동작과 다중 비트 셀 동작이 수행될 수 있는 불휘발성 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 주 데이터의 저장을 위한 주 어레이에 대해서는 다중 비트 셀 동작이 수행되고 상기 메모리 셀과 관련된 디바이스 정보의 저장을 위한 리던던트 필드 어레이에 대해서는 단일 비트 셀 동작이 수행되도록 플래시 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 메모리 셀 당 2 개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치에서, 셀 당 2 개의 상태들에 대응하는 데이터의 기입 및 독출 동작과 셀 당 2 개 이상의 상태들에 대응하는 데이터의 기입 및 독출 동작 모두를 수행할 수 있는 감지 회로(sensing circuit)를 제공하는 것이다.

제1도는 불휘발성 반도체 메모리 장치의 셀 어레이의 개략도;

제2도는 불휘발성 반도체 메모리 장치의 개략적 블럭도;

제3도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 제 1 실시예의 회로도;

제4a도는 제 1 실시예에 따른 메모리 장치의 소거 동작의 타이밍도;

제4b도는 제 1 실시예에 따른 메모리 장치의 소거 검증 동작들의 타이밍도;

제5도는 제 1 실시예에 따른 메모리 장치의 홀수 번째 비트 라인과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작들의 타이밍도;

제6도는 제 1 실시예에 따른 메모리 장치의 짝수 번째 비트 라인과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작들의 타이밍도;

제7도는 제 1 실시예에 따른 메모리 장치의 홀수 번째 비트 라인과 관련된 메모리 셀들의 독출 동작의 타이밍도;

제8도는 제 1 실시예에 따른 메모리 장치의 짝수 번째 비트 라인과 관련된 메리 셀들의 독출 동작의 타이밍도;

제9a도는 제 1 실시예에 따른 메모리 장치의 프로그래밍 검증시의 선택된 워드 라인의 전압 레벨들을 보여주는 도면;

제9b도는 제 1 실시예에 따른 메모리 장치의 홀수 번째 비트 라인과 관련된 독출시의 데이터 상태들과 선택된 워드 라인의 전압 레벨들을 보여주는 도면;

제9c도는 제 1 실시예에 따른 메모리 장치의 짝수 번째 비트 라인과 관련된 독출시의 선택된 워드 라인의 전압 레벨을 보여주는 도면;

제10도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 제 2 실시예의 회로도;

제11a도는 제 2 실시예에 따른 메모리 장치의 소거 동작의 타이밍도;

제11b도는 제 2 실시예에 따른 메모리 장치의 소거 검증 동작들의 타이밍도;

제12도는 제 2 실시예에 따른 메모리 장치의 홀수 번째 비트 라인과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작들의 타이밍도;

제13도는 제 2 실시예에 따른 메모리 장치의 짝수 번째 비트 라인과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작들의 타이밍도;

제14도는 제 2 실시예에 따른 메모리 장치의 홀수 번째 비트 라인과 관련된 메모리 셀들의 독출 동작의 타이밍도;

제15도는 제 2 실시예에 따른 메모리 장치의 짝수 번째 비트 라인과 관련된 메모리 셀들의 독출 동작의 타이밍도;

제16a도는 제 2 실시예에 따른 메모리 장치의 프로그래밍 검증시의 선택된 워드 라인의 전압 레벨들을 보여주는 도면;

제16b도는 제 2 실시예에 따른 메모리 장치의 홀수 번째 비트 라인과 관련된 독출시의 데이터 상태들과 선택된 워드 라인의 전압 레벨들을 보여주는 도면;

제16c도는 제 2 실시예에 따른 메모리 장치의 짝수 번째 비트 라인과 관련된 독출시의 선택된 워드 라인의 전압 레벨을 보여주는 도면.

상기 목적들 및 다른 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 하나의 기판 상에 행과 열의 매트릭스로 형성된 복수 개의 메모리 셀들을 구비하는 불휘발성 반도체 메모리 장치는: 주 데이터를 저장하기 위한 제 1 저장 수단, 및 상기 제 1 저장 수단의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 정보를 저장하기 위한 제 2 저장수단을 포함하되; 상기 각 셀은 적어도 4 가지의 가능한 상태들에 각각 대응하는 드레솔드 전압들 중의 하나를 갖고, 상기 제 1 저장 수단은 셀 당 적어도 2 비트 데이터의 저장 능력을 갖고, 상기 제 2 저장 수단은 셀당 1 비트 데이터의 저장 능력을 갖는다.

본 발명에 따른 신규한 불휘발성 반도체 메모리 장치는 주 필드 어레이와 관련해서는 다중 비트 셀 동작이 수행되도록 하고, 안정된 동작 특성이 요구되는 리던던트 필드 어레이와 관련해서는 단일 비트 셀 동작이 수행되도록 한다.

본 발명의 다른 특징에 따르면, 불휘발성 반도체 메모리 장치는 하나의 기판상에 행과 열의 매트릭스로 형성된 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 적어도 4 가지의 가능한 상태들에 각각 대응하는 드레솔드 전압들 중의 하나를 갖고, 상기 셀 어레이는 주 데이터를 저장하기 위한 주 어레이와, 상기 주 어레이의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 데이터를 저장하기 위한 리던던트 어레이를 구비하고; 상기 주 어레이에 대한 기입 및 독출 동작들을 수행하는 제 1 수단과; 상기 리던던트 어레이에 대한 기입 및 독출 동작들을 수행하는 제 2 수단 및; 셀 당 상기 적어도 4 가지의 가능한 상태들로 표시되는 데이터를 기입하고 독출하도록 상기 제 1 수단을 제어하고, 셀 당 상기 적어도 4 가지의 가능한 상태들 중의 2 가지로 표시되는 데이터를 기입하고 독출하도록 상기 제 2 수단을 제어하는 제 3 수단을 포함한다.

상기 제 3 수단의 동작 타이밍은 상기 제 1 수단의 동작 타이밍과 동일하다.

본 발명의 또 다른 특징에 따르면, 불휘발성 반도체 메모리 장치는: 행들과 열들을 정의하는 기판 상에 형성된 메모리 셀들의 어레이와; 상기 각 메모리 셀은 적어도 4 가지의 가능한 상태들에 각각 대응하는 드레솔드 전압들 중의 하나를 갖고, 상기 셀 어레이는 주 데이터를 저장하기 위한 주 어레이와, 상기 주 어레이의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 데이터를 저장하기 위한 리던던트 어레이를 구비하고; 상기 각 행들을 따라서 신장하는 복수 개의 워드 라인들과; 상기 각 열들을 따라서 신장하는 복수 개의 비트 라인들과; 각각이 상기 주 어레이상의 적어도 2 개의 비트 라인들에 대응하고, 기입 동작 동안에 상기 적어도 2 개의 비트 라인들 중의 선택된 하나와 관련된 셀로 상기 적어도 4 가지의 가능한 상태들로 표시되는 상기 주 데이터를 기입하고, 독출 동작 동안에 상기 선택된 비트 라인과 관련된 상기 셀로부터 상기 주 데이터를 독출하는 복수 개의 제 1 페이지 버퍼들 및; 각각이 상기 리던던트 어레이 상의 적어도 2 개의 비트 라인들에 대응하고, 기입 동작 동안에 상기 적어도 2 개의 비트 라인들 중의 선택된 하나와 관련된 셀로 상기 적어도 4 가지의 가능한 상태들 중의 2 가지로 표시되는 상기 디바이스 데이터를 기입하고, 독출 동작 동안에 상기 선택된 비트 라인과 관련된 상기 셀로부터 상기 디바이스 데이터를 독출하는 복수 개의 제 2 페이지 버퍼들을 포함한다.

본 발명의 다른 목적들, 특징들, 그리고 장점들은 첨부된 도면들에 의거한 다음에 이어지는 상세한 설명들로부터 자명하게 될 것이다.

여기서는, 각각이 2 가지 이상의 가능한 상태들을 갖는 복수 개의 메모리 셀들을 구비하는 불휘발성 반도체 메모리 장치를 개시한다. 도 2는 본 발명에 따른 불휘발성 반도체 메모리의 셀 어레이 및 그 주변을 개략적으로 보여주는 블럭도이다. 도 2에서, 참조 번호 100은 셀 어레이를 나타낸다. 셀 어레이(100)의 주변에는 잘알려져 있는 바와 같이 행 디코더 (200)와 페이지 버퍼(page buffer)(300) 및 열 디코더 (400)이 배치된다. 셀 어레이 (100)은 거기에 저장되는 데이터의 특성에 따라서 2 가지의 영역들 즉, 주 필드 어레이 (102)와 리던던트 필드 어레이 (104)로 구분된다. 상기 주 필드 어레이(102)는 주 데이터(또는 일반적인 데이터)를 저장하기 위한 주 어레이와, 주 어레이의 결함 셀들을 구제(repair)하기 위한 리던던시 어레이로 구성된다. 리던던트 필드 어레이 (104)에는 주 필드의 배드섹터에 대한 정보, 어드레스 맵핑 정보 등과 같은 디바이스 데이터가 저장된다.

다음에는 본 발명의 실시예들에 대해 상세히 설명한다. 여기서는, 설명의 편의상, 셀 당 2 비트 즉, 4 가지의 가능한 상태들을 갖는 NAND 구조 플래시 EEPROM 장치들을 실시예들로서 개시하지만, 본 발명이 거기만에 한정되는 것이 아님을 유의해야 한다. 본 명세서에서, 편의상 "프로그래밍 및 프로그래밍 검증 동작들"이란 용어들을 사용하지만 이는 "기입 및 기입 검증 동작들"과 동일한 의미를 갖는다. 첨부된 도면들에 있어서, 동일하거나 유사한 구성 요소들은 동일하거나 유사한 참조 번호 및 부호로 표시되어 있다.

[제 1 실시예]

도 3은 본 실시예에 따른 다중 비트 플래시 EEPROM 장치의 리던던트 필드 어레이 및 그 주변 회로들의 구성을 보여주고 있다. 도 3에 도시된 각 메모리 셀은 일반적인 데이터를 저장하기 위한 주 어레이(도시되지 않음)의 그것과 동일하게 2 가지 이상의 가능한 상태들을 가진다. 비록 상기 도면에는 도시되어 있지는 않지만, 상기 주 어레이 및 그에 대응하는 페이지 버퍼 회로는 이 기술 분야에서 이미 잘 알려져 있는 다중 비트 셀 동작을 가능하게 하는 구조(scheme)로 되어 있다.

도 3을 참조하면, 행들(rows)과 열들(columns)을 정의(define)하는 기판 상에는, 상기 행들을 따라 신장하는 복수 개의 워드 라인들(WL1)∼(WLm)과, 상기 열들을 따라 신장하는 복수 개의 비트 라인들 (BL1)∼(BLn)과, 복수 개의 메모리 셀들의 어레이(104)가 형성되어 있다. 상기 메모리 셀 어레이 (104)는 NAND 구조로 되어 있으며, 대응하는 메모리 블럭 또는 섹터(memory block or sector)와 관련된 디바이스 데이터를 저장하기 위한 리던던트 필드 어레이(redundant field array)이다. 이 어레이 (104)의 구조는 주 어레이의 그것과 동일하다.

도 3에 도시된 바와 같이, 리던던트 필드 어레이 (104)는, 주 어레이(도시되지 않음)와 마찬가지로, 복수 개의 비트 라인들 (BL1)∼(BLn)에 각각 대응되는 복수개의 셀 스트링들(cell strings)(110)을 구비하고 있다. 상기 어레이 (104)의 행들을 따라서는, 스트링 선택 라인(SSL)과 공통 소오스 라인 및 복수 개의 워드 라인들 (WL1)∼(WLm)이 신장하고, 그것의 열들을 따라서는 메모리 스트링들에 각각 대응하도록 복수 개의 비트 라인들(BL1)∼(BLn)이 신장한다. 각 스트링(110)은 N-형 금속 산화물 전계 효과 반도체 트랜지스터(N-type metal oxide semiconductor field effect transistor; N-MOSFET)들로 이루어지는 2 개의 선택 트랜지스터들(ST1) 및 (ST2)와, 이 선택 트랜지스터들 (ST1) 및 (ST2) 사이에 각각의 소오스-드레인 채널(source-drain channel) 즉, 전류 통로(current path)가 직렬로 연결됨과 아울러 각각은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)를 가지는 복수 개의 셀 트랜지스터들 (M1)∼(Mm)으로 구성된다.

각 스트링 (110)의 스트링 선택 트랜지스터(ST1)의 전류 통로는 대응하는 비트 라인과 셀 트랜지스터 (M1)의 전류 통로와 연결되고, 접지 선택 트랜지스터 (ST2)의 전류 통로는 가상 접지 라인(virtual ground line)인 공통 소오스 라인(common source line)(CSL)과 셀 트랜지스터 (Mm)의 전류 통로 사이에 연결된다. 각 스트링 (110)의 스트링 선택 트랜지스터 (ST1)의 게이트, 메모리 셀 트랜지스터들 (M1)∼(Mm)의 컨트롤 게이트들 및 접지 선택 트랜지스터 (ST2)의 게이트는 각각 스트링 선택 라인 (SSL), 워드 라인들 (WL1)∼(WLm) 및, 공통 소오스 라인 (CSL)에 연결된다.

여기에 개시되는 메모리 셀 스트링의 구조는 일 예에 지나지 않으며, 이 기술 분야에 통상적인 지식을 가진 자들은 상기 스트링이 다양한 구조들을 가질 수 있다는 것을 이해할 것이다.

다시, 도 3을 참조하면, 셀 어레이 (104)의 좌측에는, 스트링 선택 라인(SSL), 워드 라인들 (WL1)∼(WLm) 및, 공통 소오스 라인(CSL)과 연결되는 잘 알려진 행 디코더 회로 (200)이 배치되어 있다. 또한, 메모리 셀 어레이 (100)의 하측에는, 복수 개의 비트라인들 (BL1)∼(BLn)에 연결되는 선택된 셀들에 대한 기입 동작 및 독출 동작을 수행하는 페이지 버퍼 회로 (300a)가 배치되어 있다.

상기 페이지 버퍼 회로 (300a)(또는 기입/독출 회로)는 외부로부터 주어진 데이터를 래치하고 있다가 프로그래밍 동작 동안에 대응하는 비트 라인 (BL1) 또는 (BL2)로 래치한 정보에 해당하는 전압을 공급하는 페이지 버퍼로서, 프로그래밍 검증 동작 동안에 프로그래밍이 잘 행해졌는 지를 판단하기 위한 검증 회로로서, 독출 동작 동안에는 상기 대응하는 비트 라인 상의 정보를 감지하고 증폭하는 감지회로로서 각각 작용한다. 도시의 편의상, 도 3에는 한 쌍의 비트 라인들 (BL1) 및 (BL2)에 대응하는 하나의 페이지 버퍼 만을 도시하였다. 상술한 바에 따르면, 상기 페이지 버퍼 회로 (300a)가 기입/독출 회로로서 기입 동작에 관련된 기능과 독출 동작에 관련된 기능을 모두 갖고 있음을 알 수 있다.

도 3에 도시된 바와 같이, 페이지 버퍼는 교차되도록 접속된 2 개의 인버터들로 구성되는 래치 회로 (320)을 구비하고 있다. 페이지 버퍼 (300a)에는, 한 쌍의 비트 라인들 (BL1) 및 (BL2)와 관련하여, 2 개의 공핍형(depletion mode) N-MOSFET들 (304) 및 (304a)와 2 개의 N-MOSFET들 (310) 및 (310a)가 제공된다. 상기 공핍형 트랜지스터 (304)의 전류 통로와 상기 트랜지스터 (310)의 전류 통로는 비트 라인(BL1)과 노드 (308) 사이에 순차로 직렬로 접속되고, 상기 공핍형 트랜지스터(304a)의 전류 통로와 상기 트랜지스터 (310a)의 전류 통로는 비트 라인 (BL2)와 노드 (308a) 사이에 순차로 직렬로 접속된다.

상기 트랜지스터들 (304)와 (304a)의 게이트들에는 제어 신호 (BLSHF)가 인가되고, 트랜지스터들 (310) 및 (310a)의 게이트들에는 어드레스 신호들

및 (Ai)가 각각 인가된다. 이 트랜지스터들 (304), (304a), (310) 및 한 쌍의 비트 라인들 중 어느 하나를 선택하는 기능을 한다.

상기 트랜지스터들 (304) 및 (310)의 접속 노드 (302)와 전원 전압 사이에는 N-MOSFET (306)의 전류 통로가 접속되고, 트랜지스터들 (304a) 및 (310a)의 접속노드 (302a)와 전원 전압 사이에는 N-MOSFET (306a)의 전류 통로가 접속된다. 상기 트랜지스터들 (306)과 (306a)의 게이트들에는 제어 신호들 (Inhibit1) 및 (Inhibit2)가 각각 인가된다. 이 트랜지스터들 (306) 및 (306a)는 프로그래밍 동작 동안에 비선택된 비트 라인으로 소정의 프로그램 방지 전압(program inhibition voltage)을 공급하는 기능을 한다.

노드 (308)에는 독출 동작 동안 선택된 비트 라인으로 로드 전류(load current)를 공급하기 위한 전류원(current source)(312)이 접속된다. 상기 노드(308)과 래치 회로 (320)의 한 입출력 노드 (314) 및 대응하는 입출력 라인 (IO) 사이에는 N-MOSFET(316)의 전류 통로가 접속된다. 상기 트랜지스터 (316)의 게이트에는 독출 동작의 초기에 래치 회로 (320)를 리셋시키고, 프로그래밍 동작 동안에 래치 회로 (320)의 데이터가 선택된 비트 라인으로 전달되도록 하는 제어 신호 (PGM)이 인가된다.

또, 페이지 버퍼 회로 (300a)에는, 노드 (308)과 접지 사이에 접속된 전류 통로를 갖는 N-MOSFET(338)가 제공된다. 이 트랜지스터 (338)은 독출 동작 동안에 제어 신호 (DCB)에 응답하여 트랜지스터 (316)과 함께 래치 회로 (320)을 초기화 시키는 기능을 한다.

래치 회로 (320)의 다른 입출력 노드 (318)과 접지 전압 사이에는 N-MOSFET들 (326) 및 (328)의 전류 통로들이 직렬로 순차로 접속된다. 트랜지스터 (326)의 게이트에는 타이밍 제어 회로 (330)의 출력 신호 (LATCH)가 인가되고, 트랜지스터(328)의 게이트는 노드 (308) 또는 전류원 (312)와 접속된다. 상기 LATCH신호는 독출, 소거 검증, 그리고 프로그래밍 검증 동작들 동안, 래치 회로 (320)이 선택된 비트 라인 상의 데이터를 래치하도록 한다.

타이밍 제어 회로 (330)은 NOR 게이트들 (332) 및 (336)과 인버터 (334)로 구성된다. NOR 게이트 (332)의 입력 단자들로는 제어 신호들 (RD3), (EVF) 및 (PGVF2)가 각각 인가되고, 인버터 (334)의 입력 단자로는 제어 신호 (LRDVF)가 인가된다. 여기서, RD3 신호는 이미 잘 알려져 있는 다중 비트 NAND 플래시 메모리 장치의 3 단계 독출 동작 중에서 3 번째 독출 구간을 정의하는 신호이다. EVF 신호는 소거 검증을 위한 독출 구간들(예컨대, 도 4b의 구간들 EV1 및 EV2)을 정의하는 신호이다. PGVF2 신호는 상기 다중 비트 플래시 메모리 장치의 두 번째 프로그래밍 사이클(도 5의 ⓑ 참조)의 프로그래밍 검증 구간을 정의하는 신호이다. LRDVF 신호는, 독출 동작이나, 소거 검증 및 프로그래밍 검증 동작들의 각 독출 사이클에서 감지가 완료되는 시점에서 발생되는 펄스 신호이다. 위의 신호들의 파형들은 첨부된 도면들에 도시되어 있다. 이들에 대해서는 추후 상세히 설명된다.

NOR 게이트 (332)의 출력과 인버터 (334)의 출력은 NOR 게이트 (336)의 입력 단자들로 각각 인가된다. NOR 게이트 (336)으로부터는 LATCH 신호가 출력된다.

다음에는 첨부된 도 3 내지 도 9를 참조하여 본 실시예에 따른 플래시 메모리 장치의 동작들 특히, 리던던트 필드 어레이 (104)와 관련된 동작들에 대해 상세히 설명한다.

도 4a 및 도 4b는 본 실시예에 따른 플래시 메모리 장치의 소거 및 소거 검증 동작들의 타이밍들을 각각 보여주고 있다. 본 발명에 따른 리던던트 필드 어레이 (104)와 관련된 소거 및 소거 검증 동작은 다중 비트 모드의 주 어레이 (102)의 그것들과 동일한 타이밍으로 수행된다.

소거 동작은 메모리 섹터를 단위로 하여 수행된다. 소거 동작 동안에는, 도 4a에 도시된 바와 같이, 스트링 선택 라인 (SSL) 및 접지 선택 라인 (GSL)이 각각 플로팅(floating)되며, 선택된 섹터의 워드 라인들 (WL1)∼(WLm)으로는 접지 전압 즉, 0V가 인가된다. 선택된 복수 개의 워드 라인들 (WL1)∼(WLm)에 연결된 메모리 셀들 (M1)∼(Mm)은 동시에 소거된다. 이때, 메모리 셀들이 형성되어 있는 기판으로는 소거 전압 (Vers)(통상적으로 18V∼24V)가 인가된다. 이로써, 각 셀의 플로팅 게이트와 기판 사이에 고전계(high electric field)가 형성된다. 따라서, 플로팅 게이트에 저장되어 있던 전자들은 고전계로 인한 F-N 터널링(Fowler Nordheim Tunneling)에 의해 상기 플로팅 게이트로부터 기판으로 유출된다. 이에 따라, 각각의 선택된 메모리 셀들의 드레솔드 전압은 음의 값(negative value)으로 이동한다.

이와 같은 소거 동작은 소거 검증 동작과 더불어 반복적으로 수행되며, 각각의 선택된 메모리 셀들이 원하는 드레솔드 전압에 도달하면 소거 동작은 종료된다.

다시, 도 4a를 참조하면, 소거 동작 동안에, 기판으로 높은 소거 전압 (Vers)가 인가되면, 스트링 선택 트랜지스터 (ST1)의 소오스의 P-N 접합(junction)이 순방향 바이어스되어(forward-biased) 해당 비트 라인의 전압 레벨도 상기 소거 전압(Vers)만큼 상승한다. 이 소거 동작 동안에, 비트 라인 선택 신호인 어드레스 신호들 (Ai),

는 접지 전압 레벨로, 그리고 공핍형 트랜지스터들 (304) 및 (304a)의 제어 신호 (BLSHF)는 소정의 바이어스 레벨(예를 들면, 6V)로 각각 유지된다.

도 4b를 참조하면, 소거 검증 동작의 초기에는 PGM 및 DCB 신호들에 의해 래치회로 (320)이 초기화된다. 이때, 래치 회로 (320)은 로우 레벨 (low level)의 출력(Q)와 하이 레벨(high level)의 출력

를 가진다. 다중 비트 소거 동작은 선택된 섹터 내의 모든 비트 라인들 (BL1)∼(BLn)에 대하여 동시에 수행된다. 따라서, 홀수 번째 비트 라인들(odd-numbered bit lines)에 대한 소거 검증과 짝수 번째 비트 라인들(even-numbered bit lines)에 대한 소거 검증이 모두 수행되어야 한다. 그 결과, 도 4b에 도시된 바와 같이, 각 비트 라인 쌍에 대한 소거 검증을 위해, 2번의 독출 동작들이 수행된다. 이에 대해 구체적으로 설명하면 다음과 같다.

본 실시예에서는, 소거 검증 동작 동안에, 홀수 번째 비트 라인과 관련된 셀들에 대한 소거 검증이 먼저 수행되고, 다음에 짝수 번째 비트 라인과 관련된 셀들에 대한 소거 검증이 수행된다. 물론, 이와 반대로 수행될 수도 있다.

첫 번째 소거 검증 구간 (EV1)에서는, 선택 신호

에 의해 비트 라인 (BL1)이 선택되고, 스트링 선택 라인 (SSL) 및 접지 선택 라인 (GSL)로는 6V의 전압이 인가되고, 선택된 섹터의 모든 워드 라인들 (WL1)∼(WLm)으로는 접지 전압이 인가된다.

이후, 선택된 비트 라인 (BL1)과 관련될 셀들에 대한 감지 동작 즉, 독출 동작이 시작된다. 만일 비트 라인 (BL1)에 연결된 스트링 내의 모든 셀들 (M1)∼(Mm)이 소거된 상태(즉, "논리 1")이면, 각 워드 라인들의 전압이 0V일 때 상기 스트링내의 모든 셀들 (M1)∼(Mm)은 턴-온된다. 따라서, 노드 (302)는 로우 레벨로 된다. 이런 상태는 일반적으로 소거 패스(erasing pass) 상태라 불리운다. 반면, 상기 스트링 내에 어느 한 개의 셀이라도 완전히 소거되지 않으면, 즉 "논리 0"이면, 상기 노드 (302)는 하이 레벨로 된다. 이때, 제어 신호 (LATCH)가 인에이블되었을 때 래치 회로 (320)의 출력 (Q)가 하이 레벨로 바뀌어 소거 실패(erasing failure)상태가 표시된다.

이상과 같은 소거 검증 동작은 하이 레벨의 어드레스 신호 (Ai)에 의해 비트라인 (BL2)가 선택된 경우에도 동일하게 수행된다.

다음에는 메모리 셀들의 프로그래밍(또는 기입) 및 프로그래밍 검증(또는 기입 검증) 동작들에 대해 설명한다. 도 5는 비트 라인 (BL1)과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작을 보여주는 타이밍도이고, 도 6은 비트 라인(BL2)와 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작을 보여주는 타이밍도이다.

도 5 및 도 6을 참조하면, 각 프로그래밍 사이클은 선택된 메모리 셀들의 플로팅 게이트들 상에 전자들을 포획하는 프로그래밍 구간과, 프로그램된 메모리 셀들이 원하는 적정 드레솔드 전압에 도달하였는 지를 검증하는 프로그래밍 검증 구간으로 이루어진다. 프로그래밍과 프로그래밍 검증 동작들은 선택된 모든 메모리 셀들 각각이 원하는 드레솔드 전압에 도달할 때까지 반복적으로 수행되나, 상기 프로그래밍 및 그 검증 동작들은 미리 정해진 프로그래밍 반복 횟수의 범위 내에서 수행된다.

F-N 터널링을 이용하여 선택된 메모리 셀들을 프로그래밍하기 위해서는, 해당 셀들의 게이트들로 소정의 프로그램 전압 (Vpgm)(예를 들면, 14V∼19V)이 각각 인가되도록 하고 상기 해당 셀들의 채널들로는 접지 전압이 각각 인가되도록 한다. 따라서, 프로그램되는 셀의 플로팅 게이트와 채널 사이에는 높은 전계가 인가된다. 이러한 전계에 의해 채널의 전자들이 플로팅 게이트와 채널 사이의 산화막(oxide film)을 통과하는 터널링이 발생되어 해당 셀의 플로팅 게이트에 전자들이 축적되며, 이와 같은 플로팅 게이트에서의 전자들의 축적에 의해 프로그램되는 셀의 드레솔드 전압이 상승하는 결과가 초래된다.

복수 개의 메모리 셀들로 이루어진 플래시 메모리 장치에서, 프로그래밍 동작에 의해 각 메모리 셀들이 프로그램되는 정도에는 차이가 발생된다. 따라서, 선택된 각 메모리 셀들에 대한 한 번의 프로그래밍 동작이 수행된 후에, 각 셀들이 원하는 상태에 도달하였는 지의 여부를 검증하여 이미 원하는 상태에 도달한 셀들에는 영향을 주지 않으면서 원하는 상태에 도달하지 않은 나머지 셀들에 대해서만 다시 프로그래밍 동작이 수행되도록 해야 한다. 이러한 프로그래밍 및 프로그래밍 검증 동작들은 선택된 모든 메모리 셀들이 원하는 드레솔드 전압에 도달할 때까지 반복적으로 수행된다.

본 실시예의 플래시 메모리 장치는, 선택된 워드 라인에 연결된 셀들 중 절반만이 프로그램되는 구조를 가진다. 즉, 선택 신호들 (Ai),

에 의해 한 쌍의 비트 라인들 (BL1) 및 (BL2) 중 1 개의 비트 라인, 예컨대, (BL1)이 선택될 경우, 선택되지 않은 다른 비트 라인 (BL2)로는, 대응하는 프로그래밍 방지 신호(Inhibit2)에 의해 공급되는 전원 전압(supply voltage)이 인가되어 상기 비선택된 비트 라인 (BL2)의 선택된 워드 라인에 연결된 셀이 프로그래밍되는 것이 방지된다. 이와 반대의 경우에도 동일하다.

한편, 프로그래밍 동작 동안, 외부로부터 주어지는 프로그래밍 데이터는 매두 비트 라인들과 연결되는 래치 회로 (320)으로 제공된다. 도 3에 도시된 본 실시예의 플래시 메모리 장치에서는, 프로그램되고 있는 어떤 셀의 드레솔드 전압(Vt)의 레벨이 소정의 기준 전압 레벨(예컨대, 1.3V)보다 약간 높아지면 래치 회로 (320)의 출력 (Q)는 하이 레벨로 바뀐다. 이에 따라, 프로그래밍이 완료된 메모리 셀이 연결된 비트 라인은 페이지 버퍼 (300a)로부터 프로그램 방지 전압에 의해 챠아지게됨으로써, 아직 충분히 프로그램되지 않은 셀들을 위한 프로그래밍 동작이 계속적으로 진행되더라도, 이미 프로그래밍이 완료된 각 셀들의 드레솔드 전압은 영향을 받지 않는다.

도 5 및 도 6에 도시된 바와 같이, 본 실시예에 따른 리던던트 필드 어레이 (104)의 프로그래밍 및 프로그래밍 검증 동작들은 멀티 비트 셀 동작의 타이밍을 그대로 이용하므로 주 어레이 (10)의 프로그래밍 및 프로그래밍 검증 동작들과 마찬가지로 3개의 페이즈(phase)들 또는 사이클(cycle)들로 이루어진다. 각 사이클은 프로그래밍 구간과 프로그래밍 검증 구간으로 이루어진다. 각 사이클은 패스(pass)될 때까지 해당 메모리 장치의 설계시에 정해진 횟수(예를 들면, 16 회)만큼 반복되며, 각 프로그래밍 사이클에서 다음 프로그래밍 사이클로 진행하면서 프로그래밍 전압은 설계시 정해진 전압(예를 들면, 0.2V)만큼씩 증가된다.

다음에는, 도 5를 참조하여, 비트 라인 (BL1)과 관련된 셀들의 프로그래밍 및 그 검증 동작들을 설명한다.

도 5에 도시된 바와 같이, 사이클

동안에, 선택 신호

가 하이 레벨로 천이되는 것에 의해 비트 라인 (BL1)이 선택되나, PGM 신호가 로우 레벨로 유지되므로 프로그래밍이 수행되지 않는다. 또한, 이 사이클 동안에는, 타이밍 제어 회로 (330)으로부터 LATCH 신호가 발생되지 않아서 프로그래밍 검증도 수행되지 않는다.

사이클

동안에는, PGM 신호가 하이 레벨로 유지되므로 래치 회로 (320)의 출력 (Q)에 의해 셀들이 프로그램되고, LATCH 신호가 발생되므로 프로그래밍 검증이 수행된다. 이때, PGM 신호의 타이밍은 다중 비트 동작을 수행하는 주 어레이 (102)의 프로그래밍 및 프로그래밍 검증 동작의 2 번째 사이클에서 선택된 비트 라인과 대응하는 래치 회로를 전기적으로 연결하기 위한 제어 신호의 타이밍과 동일하다.

여기서, 본 실시예에 대한 이해를 돕기 위해, 주 어레이 (102)와 관련된 페이지 버퍼에 대해 간략하게 설명하면 다음과 같다. 셀들에 대한 다중 비트 동작을 수행하는 주 어레이 (102)의 페이지 버퍼는 한 쌍의 비트 라인들에 대응하는 2 개의 래치 회로들을 구비하고 있다. 3 가지의 소정의 제어 신호들 (PGVF1),(PGVF2) 및 (PGVF3)에 의해 선택된 비트 라인과 그에 대응하는 래치 회로는 상호간 전기적으로 연결됨으로써, 상기 대응하는 래치 회로의 데이터가 대응하는 셀들에 프로그램된다. 상기 제어 신호 PGVF1은 사이클

의 프로그래밍 구간 동안에 하이 레벨로 되어 프로그래밍 수행되도록 하고, PGVF2 신호는 사이클

의 프로그래밍 구간 동안, 그리고 PGVF3 신호는 사이클

의 프로그래밍 구간 동안에 각각 하이 레벨로 되어서 프로그래밍이 수행되도록 한다.

다시 도 5를 참조하여, 사이클

에서는, 프로그래밍 패스가 검증될 때까지 소정 횟수만큼 프로그래밍이 반복적으로 수행된다.

사이클

동안에는, 사이클

에서와 마찬가지로, 상기 PGM 신호가 로우 레벨로 유지되고 LATCH 신호가 발생되지 않으므로 프로그래밍 및 프로그래밍 검증은 수행되지 않는다.

이상과 같이, 본 실시예에 따른 리던던트 필드 어레이 (104)의 프로그래밍 및 프로그래밍 검증은 다중 비트 셀 동작이 수행되는 주 어레이 (102)와 관련된 프로그래밍 및 프로그램 검증 타이밍의 2 번째 프로그래밍 사이클

에서 유효하게 수행된다. 따라서, 프로그램된 셀은 1.3V보다 약간 높은 드레솔드 전압을 가지게 된다.

도 9a에는 본 실시예에 따른 프로그래밍 검증 동작을 위한 선택된 워드 라인 전압 레벨이 도시되어 있다. 멀티 비트 셀 동작에서, 선택된 워드 라인으로는 0.3V, 1.3V, 그리고 2.3V가 순차로 인가된다. 선택된 워드 라인에 1.3V의 전압이 인가될 때 본 실시예에 따른 단일 비트 셀 프로그래밍 검증 동작이 수행된다. 이때, 선택된 워드 라인 및 선택된 비트 라인 (BL1)에 연결된 셀이 '논리 0'의 데이터를 가져서 비트 라인 (BL1)이 하이 레벨로 되면, 프로그래밍은 패스(pass)된다.

도 6을 참조하면, 비트 라인 (BL2)와 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작들도, 비트 라인 (BL1)과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작들과 마찬가지로, 다중 비트 셀 동작이 수행되는 주 어레이 (102)의 2 번째 프로그래밍 사이클

에서 유효하게 수행됨을 볼 수 있다.

위와 같은 리던던트 필드 어레이 (104)의 프로그래밍 및 프로그래밍 검증 동작들에서, 만일 프로그램되는 셀의 드레솔드 전압 분포를 더욱 넓히려고 하면, 도 3의 타이밍 제어 회로 (330)으로 PGVF2 신호 대신에 PGVF3 신호가 인가되도록 하고 그리고 PGM 신호가 사이클

에서 하이 레벨로 되도록 하면 된다.

다음에는, 도 7을 참조하여, 비트 라인 (BL1)과 관련된 메모리 셀들의 독출 동작을 설명한다. 이 독출 동작 역시 멀티 비트 셀 동작 타이밍을 그대로 이용한다. 본 실시예에 따른 단일 비트 셀 독출 동작은 멀티 비트 셀 독출 동작의 3 번째 독출 사이클 ⑤에서 수행된다. 도 7에 도시된 바와 같이, 구간 ①에서, 제어 신호들 (DCB) 및 (PGM)에 각각 응답하여 턴-온되는 트랜지스터들 (316) 및 (338)에 의해 래치 회로 (320)은 리셋된다. 이후, 선택 라인들 (SSL) 및 (GSL), 비선택된 워드 라인들에는 6V가 각각 인가되고, 그리고 선택된 워드 라인에는 2V가 인가되는 시점②에서 감지 동작이 시작된다.

선택된 워드 라인에 접속된 셀이 소거된 셀(또는, '온-셀(on-cell)')일 때, 선택된 셀은 음의 드레솔드 전압(예컨대, -2.7V)을 가지기 때문에 비트 라인 (BL1)은 3 개의 독출 사이클들 ③, ④, ⑤ 동안에 0V로 유지된다. 반면에, 선택된 워드 라인에 접속된 셀이 프로그램된 셀(또는, '오프-셀(off-cell)')일 때, 선택된 셀은 약 1.3V의 드레솔드 전압을 가지기 때문에 비트 라인 (BL1)은 2 번째 독출 사이클 ④에서 공핍형 트랜지스터 (304)의 셧-오프 전압(shut-off voltage)까지 발전된다.

LRDVF 및 RD3 신호들이 활성화되는 3 번째 독출 사이클 ⑤에서, 독출 동작이 수행되어 비트 라인 (BL1)과 접속된 셀로부터의 데이터가 래치 회로 (320)으로 전달된다. 이때, 선택된 셀이 온-셀이면 래치 회로 (320)은 리셋 상태로 유지되고, 선택된 셀이 오프-셀이면 래치 회로 (320)는 하이 레벨의 데이터 (Q)와 로우 레벨의 데이터

를 가진다.

도 9b에는 본 실시예에 따른 비트 라인 (BL1)과 관련된 독출 동작을 위한 선택된 워드 라인 전압 레벨이 도시되어 있다. 선택된 워드 라인으로는 2V, 1V, 그리고 0V가 순차로 인가된다. 선택된 워드 라인의 전압이 0V일 때 비트 라인 (BL1)상의 전압이 감지된다. 이때, 비트 라인 (BL1)이 로우 레벨이면 '논리 1'의 셀 데이터가 독출되고, 비트 라인 (BL1)이 하이 레벨이면 '논리 0'의 셀 데이터가 독출된다.

도 8은 비트 라인 (BL2)와 관련된 메모리 셀들의 단일 비트 셀 독출 동작을 보여주는 타이밍도이다. 이 단일 비트 셀 독출 동작 역시 멀티 비트 셀 동작 타이밍을 그대로 이용하며, 멀티 비트 셀 독출 동작의 3 번째 독출 사이클 ⑤에서 수행된다. 도 8에 도시된 바와 같이, 선택된 워드 라인에 접속된 셀이 소거된 셀(또는, '온-셀')일 때, 선택된 셀은 음의 드레솔드 전압을 가지기 때문에 비트 라인 (BL2)가 3 개의 독출 사이클들 ③, ④, ⑤ 동안에 0V로 유지된다. 반면에, 선택된 워드라인에 접속된 셀이 프로그램된 셀(또는, '오프-셀')일 때, 선택된 셀은 약 1.3V의 드레솔드 전압을 갖기 때문에 비트 라인 (BL2)는 2 번째 독출 사이클 ④에서 공핍형 트랜지스터 (304a)의 셧-오프 전압까지 발전된다.

LRDVF 및 RD3 신호들이 활성화되는 3 번째 독출 사이클 ⑤에서, 독출 동작이 수행되어 비트 라인 (BL2)와 접속된 셀로부터의 데이터가 래치 회로 (320)으로 전달된다.

도 9c에는 본 실시예에 따른 비트 라인 (BL2)와 관련된 독출 동작을 위한 선택된 워드 라인 전압 레벨이 도시되어 있다. 선택된 워드 라인으로는 2V, 1V, 그리고 0V가 순차로 인가된다. 선택된 워드 라인의 전압이 0V일 때 비트 라인 (BL2)상의 전압이 감지된다. 이때, 비트 라인 (BL2)가 로우 레벨이면 '논리 1'의 데이터가 독출되고, 비트 라인 (BL2)가 하이 레벨이면 '논리 0'의 데이터가 독출된다.

이상과 같은 독출 동작들에서, 선택된 셀로부터 독출된 데이터는 3 번째 독출 사이클 ⑤에서만 래치 회로 (320)으로 전달되기 때문에, 1.3V의 독출 마진을 확보 할 수 있게 된다. 0.3V의 독출 마진 만을 갖는 다중 비트 셀 독출 동작에 비교할 때 본 실시예에 따른 단일 비트 셀 독출 동작은 상당히 큰 독출 마진을 가진다.

이 실시예에서는, 비록 2 개의 비트 라인들에 하나의 페이지 버퍼가 대응되지만, 셀 당 2 비트 이상의 저장 능력을 갖는 메모리 장치의 경우, 하나의 페이지 버퍼가 2 개 이상의 비트 라인들과 대응될 수 있다는 것을 이 기술 분야에 대한 통상적인 지식을 가진 자들은 잘 이해 할 수 있을 것이다.

[제 2 실시예]

도 10은 본 실시예에 따른 다중 비트 플래시 EEPROM 장치의 리던던트 필드 어레이 및 그 주변 회로들의 구성을 보여주고 있다. 도 10에 도시된 각 메모리 셀은 앞의 예의 그것과 동일하게 역시 2 가지 이상의 가능한 상태들을 가진다. 비록 도 10에는 도시되어 있지는 않지만, 상기 플래시 메모리 장치의 주 어레이 및 그에 대응하는 페이지 버퍼 회로는 다중 비트 셀 동작을 가능하게 하는 구조로 되어 있다.

도 10을 참조하면, 행들과 열들을 정의하는 기판상에는, 상기 행들을 따라 신장하는 복수 개의 워드 라인들 (WL1)∼(WLm)과, 상기 열들을 따라 신장하는 복수개의 비트 라인들 (BL1)∼(BLn)과, 복수 개의 메모리 셀들의 어레이 (104)가 형성되어 있다. 상기 메모리 셀 어레이 (104)는 NAND 구조로 되어 있으며, 대응하는 메모리 블럭 또는 섹터와 관련된 디바이스 데이터를 저장하기 위한 리던던트 필드 어레이이다. 이 어레이 (104)의 구조는 앞의 예의 그것과 동일하다. 따라서, 설명의 중복을 피하기 위해, 여기서는 어레이 (104)의 구성에 대한 설명을 생략한다.

셀 어레이 (104)의 좌측에는, 스트링 선택 라인 (SSL), 워드 라인들 (WL1)∼(WLm) 및, 공통 소오스 라인 (CSL)과 연결되는 잘 알려진 행 디코더 회로 (200)이 배치되어 있다. 또한, 메모리 셀 어레이 (100)의 하측에는, 복수 개의 비트 라인들 (BL1)∼(BLn)에 연결되는 선택된 셀들에 대한 기입 동작 및 독출 동작을 수행하는 페이지 버퍼 회로 (300b)가 배치되어 있다.

상기 페이지 버퍼 회로 (300b)는 외부로부터 주어진 데이터를 래치하고 있다가 프로그래밍 동작 동안에 대응하는 비트 라인 (BL1)(또는 BL2)로 래치한 정보에 해당하는 전압을 공급하는 페이지 버퍼로서, 프로그래밍 검증 동작 동안에 프로그래밍이 잘 행해졌는 지를 판단하기 위한 검증 회로로서, 독출 동작 동안에는 상기 대응하는 비트 라인 상의 정보를 감지하고 증폭하는 감지 회로로서 각각 작용한다. 도시의 편의상, 도 10에는 한쌍의 비트 라인들 (BL1) 및 (BL2)에 대응하는 하나의 페이지 버퍼 만을 도시하였다.

도 10에 도시된 바와 같이, 페이지 버퍼 (300b)는 2 개의 래치 회로들 (354) 및 (376)을 구비하고 있다. 페이지 버퍼 (300b)에는, 한 쌍의 비트 라인들 (BL1) 및 (BL2)와 관련하여, 2 개의 공핍형 N-MOSFET들 (304) 및 (304a)와 2 개의 N-MOSFET들 (342) 및 (364)가 제공된다. 상기 공핍형 트랜지스터 (304)의 전류 통로와 상기 트랜지스터 (342)의 전류 통로는 비트 라인 (BL1)과 노드 (340) 사이에 순차로 직렬로 접속되고, 상기 공핍형 트랜지스터 (304a)와 전류 통로와 상기 트랜지스터 (364)의 전류 통로는 비트 라인 (BL2)와 노드 (362) 사이에 순차로 직렬로 접속된다.

상기 트랜지스터들 (304)와 (304a)의 게이트들에는 제어 신호 (BLSHF)가 인가되고, 트랜지스터들 (342) 및 (364)의 게이트들에는 어드레스 신호들

및 (Ai)가 각각 인가된다. 이 트랜지스터들 (304), (304a), (342) 및 (364)는 한 쌍의 비트 라인들 중 어느 하나를 선택하는 기능을 한다.

상기 트랜지스터들 (304) 및 (342)의 접속 노드 (302)와 전원 전압 사이에는 N-MOSFET (306)의 전류 통로가 접속되고, 트랜지스터들 (304a) 및 (364)의 접속 노드 (302a)와 전원 전압 사이에는 N-MOSFET (306a)의 전류 통로가 접속된다. 상기 트랜지스터들 (306)과 (306a)의 게이트들에는 제어 신호들 (Inhibit1) 및 (Inhibit2)가 각각 인가된다. 이 트랜지스터들 (306) 및 (306a)는 프로그래밍 동작 동안에 비선택된 비트 라인으로 소정의 프로그램 방지 전압을 공급하는 기능을 한다.

노드 (340)에는 전류원 (344)가 접속되고, 노드 (362)에는 전류원 (366)이 접속된다. 또한, 노드 (340)과 접지 전압 사이에는 N-MOSFET (350)의 전류 통로가 접속되고, 노드 (362)와 접지 전압 사이에는 N-MOSFET (372)의 전류 통로가 접속된다. 상기 트랜지스터들 (350) 및 (372)의 게이트들에는 제어 신호 (DCB)가 인가된다. 노드 (340)과 래치 (354)의 한 입출력 노드 (346) 사이에는 N-MOSFET (348)의 전류 통로가 접속되고, 노드 (362)와 래치 회로 (376)의 한 입출력 노드 (368) 사이에는 N-MOSFET (370)의 전류 통로가 접속된다. 상기 트랜지스터들 (348) 및 (370)의 게이트들에는 제어 신호들 (PGM1) 및 (PGM2)가 각각 인가된다. 상기 제어 신호는 (PGM1)는 및 (PGM2) 각각은 독출 동작의 초기에 대응하는 래치 회로를 리셋시키고, 프로그래밍 동작 동안에 상기 대응하는 래치 회로의 데이터가 대응하는 비트라인으로 전달되도록 한다. 상기 노드 (346)에는 입출력 라인 (I01)이 연결되고 상기 노드 (368)에는 입출력 라인 (I02)가 접속된다.

래치 회로 (354)의 다른 한 입출력 노드 (352)와 접지 전압 사이에는 N-MOSFET 들 (356), (358) 및 (360)의 전류 통로들이 순차로 직렬로 접속되고, 래치 회로(376)의 다른 한 입출력 노드 (374)와 접지 전압 사이에는 N-MOSFET (378), (380) 및 (382)의 전류 통로들이 순차로 직렬로 접속된다. 트랜지스터들 (356) 및 (378)의 게이트들에는 선택 신호들 (Ai) 및

가 각각 인가된다. 트랜지스터들 (358) 및 (380)의 게이트들은 전류원들 (344) 및 (366)에 각각 접속된다. 트랜지스터들 (360) 및 (382)의 게이트들에는 타이밍 제어 회로 (384)의 출력 신호 (LATCH)가 인가된다. LATCH 신호는 독출, 소거 검증, 그리고 프로그래밍 검증 동작들 동안 래치 회로들 (354) 및 (376) 중의 선택된 비트 라인에 대응하는 하나가 상기 선택된 비트 라인 상의 데이터를 래치하도록 한다.

타이밍 제어 회로 (384)는 NOR 게이트들 (386) 및 (390)과 인버터 (388)로 구성된다. NOR 게이트 (386)의 입력 단자들로는 제어 신호들 (RD3), (EVF), (PGVF2) 및 (PGVF3)가 각각 인가되고, 인버터 (388)의 입력 단자로는 제어 신호 (LRDVF)가 인가된다. 여기서, RD3 신호는 이미 잘 알려져 있는 다중 비트 NAND 플래시 메모리 장치의 3 단계 독출 동작 중에서 3 번째 독출 구간을 정의하는 신호이다. EVF 신호는 셀들의 소거 후, 소거 검증을 위한 독출 구간들 예컨대, 도 4b의 구간들 EV1 및 EV2을 정의하는 신호이다. PGVF2 및 PGVF3 신호들은 다중 비트 플래시 메모리 장치의 3 단계 프로그래밍 동작 중의 두 번째 및 세 번째 프로그래밍 사이클들(도 12의

및

참조)의 프로그래밍 검증 구간들을 각각 정의하는 신호들이다. LRDVF 신호는, 독출 동작이나, 소거 검증 및 프로그래밍 검증 동작들의 각 독출 사이클에서 감지가 완료되는 시점에서 발생되는 펄스 신호이다. 위의 신호들의 파형들은 첨부된 도면들에 도시되어 있다. 이들에 대해서는 추후 상세히 설명된다.

NOR 게이트 (386)의 출력과 인버터 (388)의 출력은 NOR 게이트 (390)의 입력 단자들로 각각 인가된다. NOR 게이트 (390)으로부터는 LATCH 신호가 출력된다.

다음에는 첨부된 도 10 내지 도 16을 참조하여 본 실시예에 따른 플래시 메모리 장치의 리던던트 필드 어레이 (104)와 관련된 동작들에 대해 상세히 설명한다. 본 실시예에 따른 메모리 장치의 주 필드 어레이 (102)와 관련된 동작들의 타이밍은, 앞의 예에서와 마찬가지로, 이미 잘 알려져 있는 멀티 비트 셀 동작들의 타이밍과 동일하다.

도 11a 및 도 11b는 본 실시예에 따른 플래시 메모리 장치의 단일 비트 소거 및 소거 검증 동작들의 타이밍들을 각각 보여주고 있다. 본 발명에 따른 리던던트 필드 어레이 (104)와 관련된 소거 및 소거 검증 동작은 다중 비트 모드의 주 어레이 (102)의 그것들과 동일한 타이밍으로 수행된다.

도 11a를 참조하면, 소거 동작 동안에, 기판으로 높은 소거 전압 (Vers)이 인가되면, 스트링 선택 트랜지스터 (ST1)의 소오스의 P-N 접합이 순방향 바이어스되어 해당 비트 라인의 전압 레벨도 상기 소거 전압 (Vers)만큼 상승한다. 이 소거동작 동안에, 비트 라인 선택 신호인 어드레스 신호들 (Ai),

도 11b를 참조하면, 소거 검증 동작의 초기에는 PGM1, PGM2 및 DCB 신호들에 의해 래치 회로들 (354) 및 (376)이 각각 초기화된다. 이때, 상기 래치 회로 (354)는 로우 레벨의 출력 (Q1)와 하이 레벨의 출력

를 갖고, 상기 래치 회로 (376)은 로우 레벨의 출력 (Q2)와 하이 레벨의 출력

를 갖는다. 다중 비트 소거 동작은 선택된 섹터 내의 모든 비트 라인들 (BL1)∼(BLn)에 대하여 동시에 수행된다. 따라서, 홀수 번째 비트 라인들에 대한 소거 검증과 짝수 번째 비트 라인들에 대한 소거 검증이 모두 수행해야 한다. 그 결과, 도 11b에 도시된 바와 같이, 각 비트 라인 쌍에 대한 소거 검증을 위해, 2 번의 독출 동작들이 수행된다. 이에 대해 구체적으로 설명하면 다음과 같다.

본 실시예에서도, 앞의 예에서와 마찬가지로, 소거 검증 동작 동안에, 홀수 번째 비트 라인과 관련된 셀들에 대한 소거 검증이 먼저 수행되고, 다음에 짝수 번째 비트 라인과 관련된 셀들에 대한 소거 검증이 수행된다. 물론, 이와 반대로 수행될 수도 있다.

첫 번째 소거 검증 구간 (EV1)에서는, 선택 신호

이후, 선택된 비트 라인 (BL1)과 관련될 셀들에 대한 감지 동작 즉, 독출 동작이 시작된다. 만일 비트 라인 (BL1)에 연결된 스트링 내의 모든 셀들 (M1)∼(Mm)이 소거된 상태(즉, "논리 1")이면, 각 워드 라인들의 전압이 0V일 때 상기 스트링 내의 모든 셀들 (M1)∼(Mm)은 턴-온된다. 따라서, 노드 (302)는 로우 레벨로 되어서 소거 패스가 검증된다. 반면, 상기 스트링 내에 어느 한 개의 셀이라도 완전히 소거되지 않으면, 즉, "논리 0"이면, 상기 노드 (302)는 하이 레벨로 된다. 따라서, 이때에는 제어 신호 (LATCH)가 인에이블되었을 때 래치 회로 (354)의 출력 ( Q1)이 하이 레벨로 바뀌어 소거 실패가 검증된다.

다음에는 본 실시예에 따른 단일 비트 셀 프로그래밍 및 프로그래밍 검증 동작들에 대해 설명한다. 도 12는 비트 라인 (BL1)과 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작을 보여주는 타이밍도이고, 도 12는 비트 라인 (BL2)와 관련된 메모리 셀들의 프로그래밍 및 프로그래밍 검증 동작을 보여주는 타이밍도이다.

플래시 메모리 장치에서, 프로그래밍 동작에 의해 각 메모리 셀들이 프로그램되는 정도에는 차이가 발생된다. 따라서, 선택된 각 메모리 셀들에 대한 한 번의 프로그래밍 동작이 수행된 후에, 각 셀들이 원하는 상태에 도달하였는 지의 여부를 검증하여 이미 원하는 상태에 도달한 셀들에는 영향을 주지 않으면서 원하는 상태에 도달하지 않은 나머지 셀들에 대해서만 다시 프로그래밍 동작이 수행되도록 해야 한다. 이러한 프로그래밍 및 프로그래밍 검증 동작들은 선택된 모든 메모리 셀들이 원하는 드레솔드 전압에 도달할 때까지 반복적으로 수행된다.

본 실시예의 플래시 메모리 장치는 선택된 워드 라인에 연결된 셀들 중 절반 만이 프로그램되는 구조를 가진다. 즉, 선택 신호들 (Ai),

에 의해 한 쌍의 비트 라인들 (BL1) 및 (BL2) 중 1 개의 비트 라인, 예컨대, (BL1)이 선택될 경우, 선택되지 않은 다른 비트 라인 (BL2)로는, 대응하는 프로그래밍 방지 신호 (Inhibit2)에 의해 공급되는 전원 전압이 인가되어 상기 비선택된 비트 라인 (BL2)의 선택된 워드 라인에 연결된 셀이 프로그래밍되는 것이 방지된다. 이와 반대의 경우에도 동일하다.

한편, 프로그래밍 동작 동안, 외부로부터 주어지는 프로그래밍 데이터는 매 비트 라인과 연결되는 래치 회로로 제공된다. 본 실시예의 플래시 메모리 장치에서는, 프로그램되고 있는 어떤 셀의 드레솔드 전압(Vt)의 레벨이 소정의 기준 전압 레벨(예를 들면, 2.4V)보다 약간 높아지면 해당 래치 회로의 정출력 노드 (346) 또는 (366)이 하이 레벨로 바뀐다. 이에 따라, 프로그래밍이 완료된 메모리 셀이 연결된 비트 라인은 페이지 버퍼 (300b)로부터 프로그램 방지 전압에 의해 챠아지됨으로써, 아직 충분히 프로그램되지 않은 셀들을 위한 프로그래밍 동작이 계속적으로 진행되더라도, 이미 프로그래밍이 완료된 각 셀들의 드레솔드 전압은 영향을 받지 않는다.

도 12 및 도 13에 도시된 바와 같이, 본 실시예에 따른 리던던트 필드 어레이 (104)의 프로그래밍 및 프로그래밍 검증 동작들은 멀티 비트 셀 동작의 타이밍을 그대로 이용하므로 주 어레이 (10)의 프로그래밍 및 프로그래밍 검증 동작들과 마찬가지로 3 개의 사이클들로 이루어 진다. 각 사이클은 프로그래밍 구간과 프로그래밍 검증 구간으로 이루어진다. 각 사이클은 패스될 때까지 해당 메모리 장치의 설계시에 정해진 횟수(예를 들면, 16회)만큼 반복되며, 각 프로그래밍 사이클에서 다음 프로그래밍 사이클로 진행하면서 프로그래밍 전압은 설계시 정해진 전압만큼씩 증가된다.

다음에는 도 12를 참조하여, 비트 라인 (BL1)과 관련된 셀들의 프로그래밍 및 그 검증 동작들을 설명한다.

사이클

동안에, 선택 신호

가 하이 레벨로 천이되는 것에 의해 비트 라인 (BL1)이 선택되고, 도 12에 도시된 바와 같이, PGM1 신호가 하이 레벨로 천이된다. 따라서, 이때, 래치 회로(354)의 출력 (Q1)에 의해 셀들이 프로그램된다. 그 결과, 비트 라인 (BL1)에 접속된 셀의 드레솔드 전압이 상승하게 된다. 이때, PGM1 신호의 타이밍은 다중 비트 동작을 수행하는 주 어레이 (102)의 프로그래밍 및 프로그래밍 검증 동작의 1 번째 사이클에서 선택된 비트 라인과 대응하는 래치 회로를 전기적으로 연결하기 위한 제어 신호의 타이밍과 동일하다.

그러나, 이 사이클 동안에는, 타이밍 제어 회로 (384)로부터 LATCH 신호가 발생되지 않아서 프로그래밍 검증은 수행되지 않는다.

다음, 사이클

동안에는, PGM1 신호가 로우 레벨로 유지되므로 프로그래밍은 수행되지 않는다. 반면에 이때에는, LATCH 신호가 발생되므로 프로그래밍 검증이 수행될 수는 있다. 그러나, 프로그래밍이 수행되지 않으므로 프로그래밍 검증은 실질적으로 무의미한 것이 된다. 추후 설명되겠지만, 이때 발생되는 LATCH 신호는 비트 라인 (BL2)의 프로그래밍 검증을 위한 것이다.

마지막으로, 사이클

동안에는, 사이클

에서와 마찬가지로, 상기 PGM1 신호가 다시 하이 레벨로 유지됨과 아울러 LATCH 신호도 발생되므로 프로그래밍 및 프로그래밍 검증이 수행된다. 이와 같이, 본 실시예에 따른 리던던트 필드 어레이 (104)의 프로그래밍 및 프로그래밍 검증은 다중 비트 셀 동작이 수행되는 주 어레이 (102)의 3 번째 프로그래밍 사이클

에서 유효하게 수행된다. 따라서, 비트 라인 (BL1)과 관련된 프로그램된 셀은 2.3V보다 약간 높은 드레솔드 전압을 가지게 된다.

도 16a에는 본 실시예에 따른 프로그래밍 검증 동작을 위한 선택된 워드 라인 전압 레벨이 도시되어 있다. 멀티 비트 셀 동작에서, 선택된 워드 라인으로는 0.3V, 1.3V, 그리고 2.3V가 순차로 인가된다. 선택된 워드 라인에 2.3V의 전압이 인가될 때 비트 라인 (BL1)과 관련된 단일 비트 셀 프로그래밍 검증 동작이 수행된다. 이때, 선택된 워드 라인 및 선택된 비트 라인 (BL1)에 연결된 셀이 '논리 0'의 데이터를 가져서 비트 라인 (BL1)이 하이 레벨로 되면, 프로그래밍은 패스된다.

이상에 기술된 바와 같이, 이 예에서는, 한 쌍의 비트 라인들 중의 어느 하나와 관련된 프로그램된 셀의 드레솔드 전압 분포가 다른 하나와 관련된 프로그램된 셀의 드레솔드 전압 분포가 비대칭적이다. 다시 말해, 홀수 번째 비트 라인 (BL1)과 관련된 프로그램된 셀은 2.3V보다 약간 높은 드레솔드 전압을 갖고, 짝수 번째 비트 라인 (BL2)와 관련된 프로그램된 셀은 1.3V보다 약간 높은 드레솔드 전압을 갖는다.

다음에는, 도 13을 참조하여, 비트 라인 (BL2)와 관련된 셀들의 단일 비트 프로그래밍 및 그 검증 동작들을 설명한다.

사이클

동안에, 선택 신호 (Ai)가 하이 레벨로 천이되는 것에 의해 비트 라인 (BL2)가 선택되나, 도 13에 도시된 바와 같이, PGM2 신호가 로우 레벨로 유지되므로 프로그래밍이 수행되지 않는다. 또한, 이 사이클 동안에는, 타이밍 제어 회로 (384)로부터 LATCH 신호가 발생되지 않아서 프로그래밍 검증도 수행되지 않는다.

사이클

동안에는, PGM2 신호가 하이 레벨로 유지되므로 래치 회로 (376)의 출력 (Q2)에 의해 셀들이 프로그램되고, LATCH 신호가 발생되므로 프로그래밍 검증이 수행된다. 이때, PGM2 신호의 타이밍은 다중 비트 동작을 수행하는 주 어레이(102)의 프로그래밍 및 프로그래밍 검증 동작의 2 번째 사이클에서 선택된 비트 라인과 대응하는 래치 회로를 전기적으로 연결하기 위한 제어 신호의 타이밍과 동일하다.

이 사이클

에서, 프로그래밍 패스가 검증될 때까지 소정 횟수만큼 프로그래밍은 반복적으로 수행된다.

마지막으로, 사이클

동안에는, 사이클

에서와 마찬가지로, 상기 PGM2 신호가 로우 레벨로 유지되므로 프로그래밍은 수행되지 않는다. 한편, 이때, LATCH 신호가 발생되더라도 프로그래밍 검증은 무의미한 것이 된다. 바꾸어 말하면, 이 사이클에서의 프로그래밍 검증 결과는 사이클

의 그것과 동일한 결과를 가져온다.

이상과 같이, 본 실시예에서는, 리던던트 필드 어레이 (104)의 홀수 번째 비트 라인들에 대한 프로그래밍 및 프로그래밍 검증 동작들은 다중 비트 셀 프로그래밍 동작의 3 번째 사이클에서 유효하게 수행되고, 짝수 번째 비트 라인들에 대한 프로그래밍 및 프로그래밍 검증 동작들은 다중 비트 셀 프로그래밍 동작의 2 번째 사이클에서 유효하게 수행된다.

다시, 도 9a를 참조하여, 멀티 비트 셀 동작에 따라서, 선택된 워드 라인으로 0.3V, 1.3V, 그리고 2.3V가 순차로 인가된다. 선택된 워드 라인에 1.3V의 전압이 인가될 때 비트 라인 (BL2)와 관련된 단일 비트 셀 프로그래밍 검증 동작이 수행된다. 이때, 선택된 워드 라인 및 선택된 비트 라인 (BL2)에 연결된 셀이 '논리 0'의 데이터를 가져서 비트 라인 (BL2)이 하이 레벨로 되면, 프로그래밍은 패스된다.

물론, 위와 반대로, 홀수 번째 비트 라인들에 대한 프로그래밍 및 프로그래밍 검증 동작들은 다중 비트 셀 프로그래밍 동작의 2 번째 사이클에서 유효하게 수행되고, 짝수 번째 비트 라인들에 대한 프로그래밍 및 프로그래밍 검증 동작들은 다중 비트 셀 프로그래밍 동작의 3 번째 사이클에서 유효하게 수행될 수도 있다는 것이 잘 이해될 것이다.

다음에는, 도 14를 참조하여, 비트 라인 (BL1)과 관련된 메모리 셀들의 독출 동작을 설명한다. 이 독출 동작 역시 멀티 비트 셀 동작 타이밍을 그대로 이용한다. 본 실시예에 따른 단일 비트 셀 독출 동작은 멀티 비트 셀 독출 동작의 3 번째 독출 사이클 ⑤에서 수행된다. 도 14에 도시된 바와 같이, 구간 ①에서, 제어 신호들 (PGM1), (PGM2) 및 (DCB)에 각각 응답하여 턴-온되는 트랜지스터들 (348), (370), (350) 및 (372)에 의해 래치 회로들 (354) 및 (376)은 리셋되고, 선택 신호

에 의해 비트 라인 (BL1)이 선택된다. 이후, 선택 라인들 (SSL) 및 (GSL), 비선택된 워드 라인들에는 6V가 각각 인가되고, 그리고 선택된 워드 라인에는 2V가 인가되는 시점 ②에서 감지 동작이 시작된다.

선택된 워드 라인에 접속된 셀이 소거된 셀(또는, 온-셀)일 때, 선택된 셀은 음의 드레솔드 전압(예컨대, -2.7V)을 가지기 때문에 비트 라인 (BL1)은 3 개의 독출 사이클들 ③, ④, ⑤ 동안에 0V로 유지된다. 반면에, 선택된 워드 라인에 접속된 셀이 프로그램된 셀(또는, '오프-셀(off-cell)')일 때, 선택된 셀은 약 2.3V의 드레솔드 전압을 가지기 때문에 비트라인 (BL1)은 첫 번째 독출 사이클 ③에서 공핍형 트랜지스터 (304)의 셧-오프 전압까지 발전된다.

LRDVF 및 RD3 신호들이 활성화되는 3 번째 독출 사이클 ⑤에서, 독출 동작이 수행되어 비트 라인 (BL1)과 접속된 셀로부터의 데이터가 래치 회로 (354)로 전달된다. 이때, 선택된 셀이 온-셀이면 래치 회로 (354)는 리셋 상태로 유지되고, 선택된 셀이 오프-셀이면 래치 회로 (354)는 하이 레벨의 데이터 (Q1)과 로우 레벨의 데이터

를 가진다.

도 16b에는 본 실시예에 따른 비트 라인 (BL1)과 관련된 독출 동작을 위한 선택된 워드 라인 전압 레벨이 도시되어 있다. 선택된 워드 라인으로는 2V, 1V, 그리고 0V가 순차로 인가된다. 선택된 워드 라인의 전압이 0V일 때 비트 라인 (BL1)상의 전압이 감지된다. 이때, 비트 라인 (BL1)이 로우 레벨이면 '논리 1'의 셀 데이터가 독출되고, 비트 라인 (BL1)이 하이 레벨이면 '논리 0'의 셀 데이터가 독출된다.

도 15는 비트 라인 (BL2)와 관련된 메모리 셀들의 단일 비트 셀 독출 동작을 보여주는 타이밍도이다. 이 단일 비트 셀 독출 동작 역시 멀티 비트 셀 동작 타이밍을 그대로 이용하며, 멀티 비트 셀 독출 동작의 3 번째 독출 사이클 ⑤에서 수행된다. 도 15에 도시된 바와 같이, 선택된 워드 라인에 접속된 셀이 소거된 셀 (또는, '온-셀')일 때, 선택된 셀은 음의 드레솔드 전압을 가지기 때문에 비트 라인 (BL2)가 3 개의 독출 사이클들 ③, ④, ⑤ 동안에 0V로 유지된다. 반면에, 선택된 워드 라인에 접속된 셀이 프로그램된 셀(또는, '오프-셀')일 때, 선택된 셀은 약 1.3V의 드레솔드 전압을 갖기 때문에 비트 라인 (BL2)는 2 번째 독출 사이클 ④에 서 공핍형 트랜지스터 (304a)의 셧-오프 전압까지 발전된다.

LRDVF 및 RD3 신호들이 활성화되는 3 번째 독출 사이클 ⑤에서, 독출 동작이 수행되어 비트 라인 (BL2)와 접속된 셀로부터의 데이터가 래치 회로 (376)으로 전달된다.

도 16c에는 본 실시예에 따른 비트 라인 (BL2)와 관련된 독출 동작을 위한 선택된 워드 라인 전압 레벨이 도시되어 있다. 선택된 워드 라인으로는 2V, 1V, 그리고 0V가 순차로 인가된다. 선택된 워드 라인의 전압이 0V일 때 비트 라인 (BL2)상의 전압이 감지된다. 이때, 비트 라인 (BL2)가 로우 레벨이면 '논리 1'의 데이터가 독출되고, 비트 라인 (BL2)가 하이 레벨이면 '논리 0'의 데이터가 독출된다.

이상과 같은 독출 동작들에서, 독출된 데이터는 3 번째 독출 사이클 ⑤에서만 래치 회로 (320)으로 전달되기 때문에, 1.3V의 독출 마진을 확보할 수 있게 된다. 0.3V의 독출 마진 만을 갖는 다중 비트 셀 독출 동작에 비교할 때 본 실시예에 따른 단일 비트 셀 독출 동작은 상당히 큰 독출 마진을 가진다.

또, 앞의 예의 플래시 장치가 선택된 워드 라인에 연결된 셀들의 개수의 절반에 대응하는 데이터를 동시에 독출할 수 있는 구조를 가짐에 비해, 본 예의 메모리 장치는 선택된 워드 라인에 연결된 셀들의 개수의 절반에 대응하는 데이터를 동시에 독출할 수 있는 구조를 가진다.

이 실시예에서는, 비록 2 개의 비트 라인들에 하나의 페이지 버퍼가 대응되지만, 셀 당 2 비트 이상의 저장 능력을 갖는 메모리 장치의 경우, 하나의 페이지 버퍼가 2 개 이상의 비트 라인들과 대응될 수 있다는 것을 이 기술 분야에 대한 통상적인 지식을 가진 자들은 이해 할 수 있을 것이다.

본 발명에 따르면, 제어 회로의 구성 및 제작 공정의 복잡함이 없이, 단일 기판 상에 셀 당 1 비트의 저장 능력을 갖는 셀 어레이와 셀 당 다수 비트들의 데이터를 저장하는 셀 어레이를 구비하는 불휘발성 반도체 메모리 장치가 얻어진다. 이런 구조의 불휘발성 메모리 장치는 대량 저장 용량과 우수한 보존 특성 모두를 갖게 되므로 그것의 적용 범위는 더욱 확대될 것이다.

Claims

행들과 열들을 정의하는 기판 상에 형성된 메모리 셀들의 어레이와; 상기 각 메모리 셀은 적어도 4 가지의 가능한 상태들에 각각 대응하는 드레솔드 전압들 중의 하나를 갖고, 상기 셀 어레이는 주 데이터를 저장하기 위한 주 어레이와, 상기 주 어레이의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 데이터를 저장하기 위한 리던던트 어레이를 구비하고; 상기 각 행들을 따라서 신장하는 복수 개의 워드 라인들과; 상기 각 열들을 따라서 신장하는 복수 개의 비트 라인들과; 각각이 상기 주 어레이 상의 적어도 2 개의 비트 라인들에 대응하고, 기입 동작 동안에 상기 적어도 2 개의 비트 라인들 중의 선택된 하나와 관련된 셀로 상기 적어도 4 가지의 가능한 상태들로 표시되는 상기 주 데이터를 기입하고, 독출 동작 동안에 상기 선택된 비트 라인과 관련된 상기 셀로부터 상기 주 데이터를 독출하는 제 1 기입/독출 회로 및; 각각이 상기 리던던트 어레이 상의 적어도 2 개의 비트 라인들에 대응하고, 기입 동작 동안에 상기 적어도 2 개의 비트 라인들 중의 선택된 하나와 관련된 셀로 상기 적어도 4 가지의 가능한 상태들 중의 2 가지로 표시되는 상기 디바이스 데이터를 기입하고, 독출 동작 동안에 상기 선택된 비트 라인과 관련된 상기 셀로부터 상기 디바이스 데이터를 독출하는 제 2 기입/독출 회로를 포함하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 제 2 기입/독출 회로는 상기 제 1 기입/독출 회로의 동작 타이밍에 동기되어 동작하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 제 2 기입/독출 회로는 상기 리던던트 어레이 내의 상기 비트 라인들을 제어하기 위한 페이지 버퍼 회로를 포함하며; 상기 페이지 버퍼 회로는 제 1 NMOS 트랜지스터와 제 1 공핍형 NMOS 트랜지스터를 통해 상기 리던던트 어레이의 제 1 비트 라인에 연결된 제 1 노드와; 상기 제 1 노드는 제 2 NMOS 트랜지스터와 제 2 공핍형 NMOS 트랜지스터를 통해 상기 리던던트 어레이의 제 2 비트 라인에 연결되며; 상기 제 1 및 제 2 공핍형 NMOS 트랜지스터들의 각 게이트는 제 1 제어 신호에 공통으로 연결되며; 상기 제 1 NMOS 트랜지스터의 게이트는 제 1 어드레스 신호에 연결되며; 상기 제 2 NMOS 트랜지스터의 게이트는 제 2 어드레스 신호에 연결되며; 전원 전압과 제 2 노드 사이에 연결되고 제 2 제어 신호를 받아들이는 게이트를 갖는 제 3 NMOS 트랜지스터와; 상기 제 2 노드는 제 1 NMOS 트랜지스터와 상기 제 1 공핍형 NMOS 트랜지스터 사이에 위치하며; 전원 전압과 제 3 노드 사이에 연결되고 제 3 제어 신호를 받아들이는 게이트를 갖는 제 4 NMOS 트랜지스터와; 상기 제 3 노드는 상기 제 2 NMOS 트랜지스터와 상기 제 2 공핍형 NMOS 트랜지스터 사이에 위치하며; 상기 제 1 노드와 접지 사이에 연결되고 제 4 제어 신호에 연결된 게이트를 갖는 제 5 NMOS 트랜지스터 및; 제 1 및 제 2 단자들을 갖는 제 1 래치 회로를 포함하며; 상기 제 1 노드는 게이트가 제 5 제어 신호에 연결된 제 6 NMOS 트랜지스터를 통해 상기 제 1 래치 회로의 제 1 단자에 그리고 입출력 라인에 연결되고, 상기 제 1 래치 회로의 제 2 단자는 게이트가 소정의 신호에 연결된 제 7 NMOS 트랜지스터와 게이트가 상기 제 1 노드에 연결된 제 8 NMOS 트랜지스터를 통해 접지에 연결되며; 상기 소정의 신호는 타이밍 제어 회로의 제 1 NOR 게이트에 의해서 생성되며 상기 제 1 래치 회로를 활성화시키기 위해서 제공되는 불휘발성 반도체 메모리 장치.
제3항에 있어서, 상기 타이밍 제어 회로는 복수 개의 신호들을 받아들이도록 연결되며, 상기 복수 개의 신호들은 독출 구간을 정의하는 제 1 신호, 소거 검증을 위한 독출 구간을 정의하는 제 2 신호, 프로그래밍 검증 구간을 정의 하는 제 3 신호, 그리고 감지 완료 시점에서 펄스로 발생되는 제 4 신호를 포함하고, 상기 제 1 내지 제 3 신호는 제 2 NOR 게이트의 각 단자에 인가되며; 상기 제 2 NOR 게이트의 출력은 제 1 입력으로서 상기 제 1 NOR 게이트에 인가되고; 그리고 상기 제 4 신호의 반전 신호는 제 2 입력으로서 상기 제 1 NOR 게이트에 인가되는 불휘발성 반도체 메모리 장치.
제4항에 있어서, 상기 페이지 버퍼 회로는 상기 셀 어레이의 독출 동작 동안에 계단 파형의 전압이 인가되는 선택된 워드 라인으로 상기 최소 레벨의 전압이 인가될 때 선택된 비트 라인 상의 데이터를 받아들이며, 상기 계단 파형의 전압은 최대 레벨부터 최소 레벨까지 소정의 간격으로 순차적으로 변하되, 적어도 3 개의 레벨들을 갖는 불휘발성 반도체 메모리 장치.
제5항에 있어서, 상기 페이지 버퍼 회로는 상기 선택된 워드 라인으로 0∼1V의 범위를 갖는 소정의 전압이 인가될 때 선택된 비트 라인 상의 데이터를 받아들이는 불휘발성 반도체 장치.
제3항에 있어서, 상기 셀 어레이의 기입 동작은; 소정의 시간 간격을 두고 진행되는 그리고 선택된 셀의 드레솔드 전압을 변화시키는 적어도 3 개의 기입 사이클들 및; 상기 각 기입 사이클들이 완료된 시점들에서, 적어도 3 개의 소정의 기준 전압들 중의 대응하는 하나와 상기 선택된 셀의 드레솔드 전압을 비교하여 상기 기입 동작이 완료될 때까지 상기 각 기입 사이클이 반복적으로 수행되도록 하는 적어도 3 개의 기입 검증 사이클들을 포함하는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 페이지 버퍼 회로는 기입 사이클들 중의 하나와 그에 대응하는 기입 검증 사이클 동안에만 상기 리던던트 어레이의 기입 동작을 수행하는 불휘발성 반도체 메모리 장치.
제8항에 있어서, 상기 대응하는 기입 검증 사이클 동안에 선택된 워드 라인으로 0.3∼2.3V의 범위를 갖는 소정의 전압이 인가되는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 페이지 버퍼 회로의 제 1 래치 회로는 1 비트 데이터의 저장 능력을 갖는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 페이지 버퍼 회로는 기입 사이클들 중의 두 번째 사이클과 그에 대응하는 기입 검증 사이클 동안에만 상기 리던던트 어레이의 기입 동작을 수행하는 불휘발성 반도체 메모리 장치.
제10항에 있어서, 상기 대응하는 기입 검증 사이클 동안에 선택된 워드 라인으로 0.7∼1.3V의 범위를 갖는 소정의 전압이 인가되는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 페이지 버퍼 회로는 대응하는 적어도 2 개의 비트 라인들 중 선택된 하나와 관련된 기입 동작을 상기 기입 사이클들 중의 하나와 그에 대응하는 기입 검증 사이클 동안에 수행하고, 상기 대응하는 비트 라인들 중의 나머지 적어도 하나와 관련된 기입 동작을 상기 기입 사이클들 중의 다른 하나와 그에 대응하는 기입 검증 사이클 동안에 수행하는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 페이지 버퍼 회로는 대응하는 적어도 2 개의 비트 라인들 중 선택된 하나와 관련된 기입 동작을 상기 기입 사이클들 중의 3 번째 사이클과 그에 대응하는 기입 검증 사이클 동안에 수행하고, 상기 대응하는 비트 라인들 중의 나머지 적어도 하나와 관련된 기입 동작을 상기 기입 사이클들 중의 2 번째 사이클과 그에 대응하는 기입 검증 사이클 동안에 수행하는 불휘발성 반도체 메모리 장치.
제13항에 있어서, 상기 두 번째 기입 검증 사이클 동안에 선택된 워드 라인으로 0.7∼1.3V의 범위를 갖는 소정의 전압이 인가되고, 상기 세번째 기입 검증 사이클 동안에 선택된 워드 라인으로 1.7∼2.3V의 범위를 갖는 소정의 전압이 인가되는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 페이지 버퍼 회로는 1 비트 데이터의 저장 능력을 갖는 제 2 래치 회로를 부가적으로 포함하며, 상기 제 1 및 제 2 래치 회로들은 상기적어도 2개의 비트 라인들에 각각 대응하도록 제공되는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 메모리 셀 어레이는 NAND 플래시 EEPROM 셀 어레이인 불휘발성 반도체 메모리 장치.
하나의 기판 상에 행과 열의 매트릭스로 형성된 복수 개의 메모리 셀들의 어레이와; 상기 각 메모리 셀은 적어도 4 가지의 가능한 상태들에 각각 대응하는 드레솔드 전압들 중의 하나를 갖고, 상기 셀 어레이는 주 데이터를 저장하기 위한 주 어레이와, 상기 주 어레이의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 데이터를 저장하기 위한 리던던트 어레이를 구비하고; 상기 주 어레이에 대한 기입 및 독출 동작들을 수행하는 제 1 수단과; 상기 리던던트 어레이에 대한 기입 및 독출 독작들을 수행하는 제 2 수단 및; 셀 당 상기 적어도 4 가지의 가능한 상태들로 표시되는 데이터를 기입하고 독출하도록 상기 제 1 수단을 제어하고, 셀 당 상기 적어도 4 가지의 가능한 상태들 중의 2 가지로 표시되는 데이터를 기입하고 독출하도록 상기 제 2 수단을 제어하는 제 3 수단을 포함하는 불휘발성 반도체 메모리 장치.
제17항에 있어서, 상기 제 3 수단의 동작 타이밍은 상기 제 1 수단의 동작 타이밍과 동일한 불휘발성 반도체 메모리 장치.
제17항에 있어서, 상기 메모리 셀 어레이는 NAND 플래시 EEPROM 셀 어레이인 불휘발성 반도체 메모리 장치.
하나의 기판 상에 행과 열의 매트릭스로 형성된 복수 개의 메모리 셀들을 구비하는 불휘발성 반도체 메모리 장치에 있어서; 주 데이터를 저장하기 위한 제 1 저장 수단 및, 상기 제 1 저장 수단의 결함 셀들과 그들의 어드레스 맵핑과 관련된 디바이스 정보를 저장하기 위한 제 2 저장 수단을 포함하되; 상기 각 셀은 적어도 4 가지의 가능한 상태들에 각각 대응하는 드레솔드 전압들 중의 하나를 갖고, 상기 제 1 저장 수단은 셀 당 적어도 2 비트 데이터의 저장 능력을 갖고, 상기 제 2 저장 수단은 셀 당 1 비트 데이터의 저장 능력을 갖는 불휘발성 반도체 메모리 장치.
제20항에 있어서, 상기 제 1 수단과 상기 제 2 수단은 NAND 플래시 EEPROM 셀 어레이를 구비하는 불휘발성 반도체 메모리 장치.