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HINTERGRUND
DER ERFINDUNG
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1. GEBIET DER ERFINDUNG:
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Die
Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung
zum gleichzeitigen Durchführen
eines Datenschreib- oder Löschvorgangs
sowie eines Datenlesevorgangs.
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2. BESCHREIBUNG DES STANDES
DER TECHNIK:
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Bei
gewöhnlichem
Betrieb eines Flash-EEPROMs (Einzelchip Flash-EEPROM mit simultan löschbaren
Blöcken)
erfolgt ein Schreib- oder Löschvorgang
bezüglich
eines beliebigen Speicherzellenblocks während auf keine weiteren Speicherzellen zugegriffen
wird. Ein Schreibvorgang benötigt üblicherweise
eine Zeitspanne von einigen Mikrosekunden bis zehn Mikrosekunden
und ein Löschvorgang benötigt üblicherweise
eine Zeitspanne von einigen hundert Millisekunden bis eine Sekunde.
Ein Datenschreibvorgang und ein Datenlöschvorgang in einem Flash-EEPROM
müssen
zunehmend mit höherer Geschwindigkeit
durchgeführt
werden, um den neuerlichen Verbesserungen der Betriebsgeschwindigkeit
von Mikroprozessoren gerecht zu werden.
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Um
einem derartigen Bedürfnis
gerecht zu werden, ist eine Technologie zum Lesen von Daten aus
einem beliebigen Speicherzellenblock während des Schreibens oder Löschens von
Daten in einem weiteren Speicherzellenblock beispielsweise in JP 6-180999
mit dem Titel „Floating
gate nonvolatile memory with reading while writing capability", JP 7-281952 mit
dem Titel „Nonvolatile
semiconductor storage",
JP 5-54682 mit dem Titel „Nonvolatile
semiconductor memory",
und JP 10-144086 mit dem Titel "Non-volatile
semiconductor memory device" beschrieben.
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Eine
nichtflüchtige
Halbleiterspeicheranordnung, die vom Anmelder dieser Erfindung in
JP 10-144086 beschrieben ist, wird mit Bezug auf 6 erläutert. 6 zeigt
ein Blockdiagramm mit einem Schaltungsaufbau einer herkömmlichen
nichtflüchtigen
Halbleiterspeicheranordnung 40. Die nichtflüchtige Halbleiterspeicheranordnung 40 enthält einen Einzelchip
Flash-EEPROM mit gleichzeitig löschbaren
Blöcken.
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Wie
in 6 gezeigt ist, enthält die nichtflüchtige Halbleiterspeicheranordnung
zwei Schreibschaltkreise 41 und 42, zwei Leseverstärker 43 und 44,
eine Mehrzahl von Speicherzellenfeldblöcken MA (MA1, MA2, ..., MAk),
eine Mehrzahl von Spaltendecodern YD (YD1, YD2, ..., YDk), zwei
Zeilendecoder XD1 und XD2 und eine Mehrzahl von Umschaltschaltkreisen
SW (SW1, SW2, ... SWk-1).
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Der
Schreibschaltkreis 41 ist mit jedem der Mehrzahl von Spaltendecodern
YD1 bis YDk über
einen Datenbus DB-1 verbunden. Der Schreibschaltkreis 42 ist
mit jedem der Mehrzahl von Spaltendecodern YD1 bis YDk über einen
Datenbus DB-2 verbunden. Die Mehrzahl von Spaltendecoder YD1 bis
YDk sind jeweils an die Leseverstärker 43 über den
Datenbus DB-1 angeschlossen. Die Mehrzahl von Spaltendecoder YD1
bis YDk sind ebenso jeweils an den Leseverstärker 44 über den
Datenbus DB-2 angeschlossen.
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Die
Mehrzahl von Speicherzellenfeldblöcken MA1 bis MAk sind jeweils
entsprechend der Mehrzahl von Spaltendecodern YD1 bis YDk vorgesehen.
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Die
Schreibschaltkreise 41 und 42 legen während eines
Datenschreibvorgangs jeweils eine vorgegebene hohe Spannung VPP
zum Schreiben an die Datenbusse DB-1 und DB-2 an.
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Die
beiden Datenbusse DB-1 und DB-2 sind vorgesehen, um einen Datenlesevorgang
in einem Speicherzellenfeldblock und einen Datenschreibvorgang in
einem weiteren Speicherzellenfeldblock durchzuführen.
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Die
Leseverstärker 43 und 44 lesen
und verstärken
jeweils die Ströme
der Datenbusse DB-1 und DB-2 und geben während eines Datenlesevorgangs die
resultierenden Signale an eine externe Anordnung aus.
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Jeder
Speicherzellenfeldblock MA enthält eine
Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen (nicht
in 6 gezeigt). Einer der beiden Zeilendecoder (z.
B. der Zeilendecoder XD1) ist an eine ausgewählte Wortleitung der Mehrzahl von
Wortleitungen in dem Speicherzellen feldblock MA1 angeschlossen.
Der andere Zeilendecoder (z. B. der Zeilendecoder XD2) ist mit einer
ausgewählten Wortleitung
der Mehrzahl von Wortleitungen in dem Speicherzellenfeldblock MAk
verbunden.
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Die
Zeilendecoder XD1 und XD2 geben jeweils ein vorgegebenes Wortleitungsauswahlsignal aus,
das die ausgewählte
Wortleitung gemäß einem Signalpegel
eines Zeilenauswahlbereichs eines Eingangsadresssignals kennzeichnet.
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Die
Mehrzahl von Spaltendecodern YD1, YD2, ..., YDk verbinden während eines
Datenschreibvorgangs oder eines Datenlesevorgangs in oder aus einem
entsprechenden Speicherzellenfeldblock MA jeweils eine ausgewählte Bitleitung
mit dem Datenbus DB-1 oder DB-2 entsprechend einem Signalpegel eines
Spaltenauswahlbereichs des Eingangsadresssignals.
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Die
Mehrzahl von Umschaltschaltkreisen SW1, SW2, ..., SWk-1 sind jeweils
zwischen zwei benachbarten Speicherzellenfeldblöcken MA vorgesehen, um diese
beiden Speicherzellenfeldblöcke
in Serie zu verschalten. Beispielsweise ist der Umschaltschaltkreis
SW1 zwischen den Speicherzellenfeldblöcken MA1 und MA2 vorgesehen
und der Umschaltschaltkreis SW2 ist zwischen den Speicherzellenfeldblöcken MA2
und MA3 vorgesehen.
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Genauer
enthält
die Mehrzahl von Umschaltschaltkreisen SW1 bis SWk-1 jeweils eine
Mehrzahl von Umschaltelementen (nicht in 6 gezeigt).
Jedes Umschaltelement ist zwischen einer Wortleitung in einem der
entsprechenden Speicherzellenfeldblöcke MA und einer Wortleitung
in dem anderen der entsprechenden Speicherzellenfeldblöcke MA vorgesehen.
Die Mehrzahl von Umschaltelementen in jedem Umschaltschaltkreis
wird gemeinsam in einen Ein- oder Aus-Zustand versetzt.
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Durch
Ausschalten eines der Umschaltschaltkreise SW1 bis SWk-1 wird die
Gesamtheit der Mehrzahl von Speicherzellenfeldblöcken MA1 bis MAk in zwei Speicherzellenfeldblockgebiete
unterteilt (d. h. ein Gebiet mit dem Speicherzellenfeldblock MA1
und ein Gebiet mit dem Speicherzellenfeldblock MAk), die unabhängig voneinander
betrieben werden. Indem der Zeilendecoder XD1 eine der Wortleitungen
in dem Speicherzellenfeldblock MA1 und der Zeilendecoder XD2 eine
der Wortleitungen in dem Speicherzellenfeldblock MAk auswählt, kann
gleichzeitig ein Lesevorgang und ein Schreib- oder Löschvorgang
in den beiden Speicherzellenfeldblockgebieten ausgeführt werden.
Zusätzlich
können
gleichzeitig unabhängige
Schreibvorgänge
in die beiden Speicherzellenfeldblockgebiete ausgeführt werden.
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Durch
Ausschalten eines anderen Umschaltschaltkreises kann die Anzahl
von Speicherzellenfeldblöcken,
die in jedem der beiden Speicherzellenfeldblockgebiete enthalten
sind, beliebig geändert werden.
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Jedoch
ermöglicht
die herkömmliche
nichtflüchtige
Halbleiterspeicheranordnung 40 einen Schreibvorgang und
einen Löschvorgang
bezüglich eines
beliebigen Speicherzellenfeldblocks MA. Damit löst die herkömmliche Halbleiterspeicheranordnung 40 jedoch
nicht das für
nichtflüchtige
Speicheranordnungen gängige
Problem, dass die Daten in den Speicherzellenfeldblock versehentlich
oder ungültiger
Weise erneut geschrieben werden.
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US 5,954,818 beschreibt
Blocksperrbits für Speicherblöcke mit
Einzelzugriff.
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ÜBERSICHT ÜBER DIE
ERFINDUNG
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Eine
nichtflüchtige
Halbleiterspeicheranordnung gemäß der Erfindung
enthält
eine Mehrzahl von Speicherzellenfeldblöcken einschließlich eines
ersten Speicherzellenfeldblocks, bezüglich dem ein Datenschreibvorgang
oder ein Datenlöschvorgang
erfolgt, sowie einen zweiten Speicherzellenfeldblock, bezüglich dem
ein Datenlesevorgang gleichzeitig zum Datenschreib- oder Datenlöschvorgang
des ersten Speicherzellenfeldblocks erfolgt; wobei eine Mehrzahl
von Block-Sperreinstellvorrichtungen vorgesehen sind, die jeweils
der Mehrzahl von Speicherzellenfeldblöcken zugeordnet sind, zum Überführen des
zweiten Speicherzellenfeldblocks in einen gesperrten Zustand, in
dem ein Datenschreibvorgang sowie ein Datenlöschvorgang in Bezug zum zweiten Speicherzellenfeldblock
gesperrt ist; eine Speicherbetrieb- und Sperreinstell-Steuervorrichtung
zum Durchführen
eines Datenschreibvorgangs, eines Datenlesevorgangs und eines Datenlöschvorgangs
in Bezug zum ersten Speicherzellenfeldblock und zum Veranlassen,
dass wenigstens eine dem ersten Speicherzellenfeldblock zugeordnete
Block-Sperreinstellvorrichtung
den zweiten Speicherzellenfeldblock in einen gesperrten Zustand überführt, in
dem ein Datenschreibvorgangs sowie ein Datenlöschvorgang in Bezug zum zweiten
Speicherzellenfeldblock gesperrt sind, und eine Verbindungssteuereinrichtung,
die von einem Steuersignal der Speicherbetrieb- und Sperreinstell-Steuervorrichtung
angesteuert wird, zum Steuern eines Datenlesevorgangs in Bezug zum zweiten
Speicherzellenfeldblock sowie eines Datenschreibvorgangs in Bezug
zum ersten Speicherzellenfeldblock.
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In
einer Ausführungsform
der Erfindung enthalten die Mehrzahl von Block-Sperreinstellvorrichtungen
Floating-Gate MOS Transistoren oder Latch-Schaltungen.
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In
einer Ausführungsform
der Erfindung enthält
der zweite Speicherzellenfeldblock Information, für die Sicherheit
relevant ist und/oder Information, die nicht neu geschrieben werden
braucht.
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In
einer Ausführungsform
der Erfindung enthalten die Mehrzahl von Speicherzellenfeldblöcken jeweils
eine Mehrzahl von nichtflüchtigen
Speichertransistoren, in die Information elektrisch geschrieben
werden kann und aus denen Information elektrisch gelesen und gelöscht werden
kann, wobei die Mehrzahl von nichtflüchtigen Speichertransistoren als
Matrix mit einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten
angeordnet sind und jeder der Mehrzahl von nichtflüchtigen
Transistoren ein Steuergate, ein Drain und eine Source aufweist;
eine Mehrzahl von Wortleitungen, die jeweils an die Steuergates
der nichtflüchtigen
Speichertransistoren einer entsprechenden Zeile der Mehrzahl von
Zeilen angeschlossen sind, eine Mehrzahl von Bitleitungen, die jeweils
an die Drains der nichtflüchtigen
Speichertransistoren einer entsprechenden Spalte der Mehrzahl von
Spalten angeschlossen sind; eine gemeinsame Source, die an die Sources
von allen der Mehrzahl von nichtflüchtigen Speichertransistoren
angeschlossen ist; eine Mehrzahl von Zeilendecodern, wobei jeder
der Mehrzahl von Zeilendecodern zum Ausgeben eines Wortleitungsauswahlsignals
gemäß einem
Signalpegel eines Zeilenauswahlsignalbereichs eines Eingangsadresssignals
dient; und eine Mehrzahl von Spaltendecodern, wobei jeder der Mehrzahl
von Spaltendecodern zum Ausgeben eines Bitleitungsauswahlsignals
gemäß einem
Signalpegel eines Spaltenauswahlsignalbereichs eines Eingangsadresssignals
dient. Die Mehrzahl von Speicherzellenfeldblöcken enthält wenigstens drei Speicherzellenfeldblöcke.
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Die
hierin beschriebene Erfindung ermöglicht eine nichtflüchtige Halbleiterspeicheranordnung, die
ein versehentliches oder unzulässiges
erneutes Schreiben in einen Speicherzellenfeldblock verhindert.
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Diese
und weitere Vorteile der Erfindung werden einem Fachmann beim Lesen
und Verstehen der nachfolgenden detaillierten Beschreibung mit Bezug
auf die begleitenden Abbildungen ersichtlich.
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KURZBESCHREIBUNG
DER ABBILDUNGEN
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1 zeigt
ein Blockdiagramm eines Aufbaus einer nichtflüchtigen Halbleiterspeicheranordnung
gemäß einem
Beispiel der Erfindung;
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2 zeigt
ein Flussdiagramm eines Vorgangs zum Verhindern eines Datenschreibvorgangs und
eines Datenlöschvorgangs
in der in 1 gezeigten nichtflüchtigen
Halbleiterspeicheranordnung;
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3 zeigt
ein Schaltungsdiagramm jedes Speicherzellenfeldblocks, der in der
in 1 gezeigten nichtflüchtigen Halbleiterspeicheranordnung
enthalten ist;
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4 zeigt
einen Datenschreibvorgang eines nichtflüchtigen Speichertransistors,
der in dem in 1 gezeigten Speicherzellenfeldblock
enthalten ist;
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5 zeigt
einen Löschvorgang
eines nichtflüchtigen
Speichertransistors, der in dem in 1 gezeigten
Speicherzellenfeldblock enthalten ist; und
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6 zeigt
ein Blockdiagramm eines Aufbaus einer herkömmlichen nichtflüchtigen
Halbleiterspeicheranordnung.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Nachfolgend
wird die Erfindung anhand anschaulicher Beispiele mit Bezug auf
die begleitenden Abbildungen erläutert.
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1 zeigt
ein Blockdiagramm eines Aufbaus einer nichtflüchtigen Halbleiterspeicheranordnung 1 gemäß einem
Beispiel der Erfindung.
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Wie
in 1 gezeigt ist, enthält die nichtflüchtige Halbleiterspeicheranordnung
einen Eingangs-/Ausgangspuffer 2 zum Empfangen und Ausgeben
eines Datensignals, eine mit dem Eingangs-/Ausgangspuffer 2 verbundene
Schreibschaltung 3, einen mit dem Eingangs-/Ausgangspuffer 2 verbundenen
Leseverstärker,
eine Lese-/Schreib-Umschaltschaltung 5 als Verbindungssteuervorrichtung,
die mit der Schreibschaltung 3 und dem Leseverstärker 4 verbunden
ist. Im Detail ist ein Ausgang des Eingangs-/Ausgangspuffers 2 mit einem
Datenschreibeingang der Schreibschaltung 3 verbunden. Ein
Eingang des Eingangs-/Ausgangspuffers 2 ist mit einem Datenleseausgang
des Leseverstärkers 4 verbunden.
Die Lese-/Schreib-Umschaltschaltung 5 ist
mit einem Datenschreibausgang der Schreibschaltung 3 und
mit einem Datenleseeingang des Leseverstärkers 4 verbunden.
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Die
nichtflüchtige
Halbleiterspeicheranordnung 1 enthält zudem eine Mehrzahl von
Datenbussen DB (DB-1 bis DB-k), eine Mehrzahl von Spaltendecodern
YD (YD1 bis YDk), die mit der Lese-/Schreib-Umschaltschaltung 5 jeweils über die Mehrzahl
von Datenbussen DB1 bis DB-k verbunden sind, eine Mehrzahl von Speicherzellenfeldblöcken MA
(MA1 bis MAk), die jeweils gemäß der Mehrzahl von
Spaltendecodern YD1 bis YDk vorgesehen sind und eine Mehrzahl von
Zeilendecodern XD (XD1 bis XDk), die jeweils gemäß der Mehrzahl von Speicherzellenfeldblöcken MA1
bis MAk vorgesehen sind. Die Mehrzahl von Speicherzellenfeldblöcken MA
kann drei oder mehr Speicherzellenfeldblöcke MA beinhalten. In diesem
Falle können
Daten aus einem Block gelesen werden, während Daten in einen weiteren Block
geschrieben werden, und ein OTP Block (unten beschrieben) kann ebenso
vorgesehen sein.
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Die
nichtflüchtige
Halbleiterspeicheranordnung 1 enthält zudem einen Eingangspuffer 6 zum Empfangen
eines Adresssignals zum Bestimmen einer Speicherzelle in jedem Speicherzellenfeldblock. Der
Eingangspuffer 6 ist mit jedem der Mehrzahl von Spaltendecodern
YD1 bis YDk und mit jedem der Mehrzahl von Zeilendecodern XD1 bis
XDk verbunden. In 1 ist der Eingangspuffer 6 der
Einfachheit halber lediglich so dargestellt, dass dieser mit dem Spaltendecoder
YD1 und mit dem Zeilendecoder XD1 verbunden ist.
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In
der nachfolgenden Beschreibung wird ein erster Speicherzellenfeldblock
als der „erste
Speicherzellenfeldblock MAx" bezeichnet.
Ein mit dem ersten Speicherzellenfeldblock MAx verbundener Datenbus
wird als „Datenbus
DBx" bezeichnet.
Ein zweiter Speicherzellenfeldblock, der vom ersten Speicherzellenfeldblock
MAx verschieden ist, wird als „zweiter
Speicherzellenfeldblock MAy" bezeichnet.
Ein mit dem zweiten Speicherzellenfeldblock MAy verbundener Datenbus
wird als „Datenbus
DBy" bezeichnet.
Der erste Speicherzellenfeldblock MAx und der zweite Speicherzellenfeldblock
MAy können beliebigen
der Mehrzahl von Speicherzellenfeldblöcken (MA1 bis MAk) entsprechen.
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Die
Schreibschaltung 3 gibt während eines Datenschreibvorgangs
ein Schreibsignal (eine vorgegebene hohe Spannung VPP zum Schreiben)
an die Lese-/Schreib-Umschaltschaltung 5 aus.
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Der
Leseverstärker 4 liest
während
eines Datenlesevorgangs einen Lesestrom von der Lese-/Schreib-Umschaltschaltung 5,
verstärkt
diesen und gibt den gelesenen Strom an den Eingangs-/Ausgangspuffer 2 aus.
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Die
Lese-/Schreib-Umschaltschaltung 5 wird über ein Speicherbetriebssteuersignal
gesteuert, das von einer Schreibzustandsmaschine 7 (unten
beschrieben) gesendet wird und führt
eine Verbindungssteuerung für
einen Datenlesevorgang und einen Datenschreib- oder Löschvorgang
aus. Beispielsweise verbindet die Lese-/Schreibumschaltschaltung 5 den
Datenbus DBx mit dem Leseverstärker 4 und
diese verbindet ebenso den Datenbus DBy mit der Schreibschaltung 3,
um gleichzeitig einen Datenlesevorgang und einen Datenschreibvorgang
ausführen
zu können.
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3 zeigt
ein Schaltungsdiagramm eines jeden der Speicherzellenfeldblöcke MA.
Wie in 3 gezeigt ist, enthält jeder Speicherzellenfeldblock
MA eine Mehrzahl von Wortleitungen W, eine Mehrzahl von Bitleitungen
B und eine Mehrzahl von Floating-Gate MOS Transistoren Tr (als Speicherzellen), die
jeweils in der Umgebung von Schnittpunkten der Wortleitungen W und
der Bitleitungen B vorgesehen sind. Somit sind die Floating-Gate
MOS Transistoren Tr als Matrix angeordnet. Steuergates G der Transistoren
Tr einer identischen Zeile sind an eine identische Wortleitung W
angeschlossen und Drains D der Transistoren Tr einer identischen
Spalte sind an eine identische Bitleitung B angeschlossen. Die Sources S
all der Transistoren Tr sind zur Ausbildung einer gemeinsamen Source
gemeinsam verschaltet.
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Jeder
der Mehrzahl von Spaltendecodern YD (1) weist
einen Ausgang auf, der mit einer der Mehrzahl von Bitleitungen B
des entsprechenden Speicherzellenfeldblocks MA verbunden ist, um
die eine Bitleitung an den entsprechenden Datenbus DB anzuschließen (d.
h. jeder Spaltendecoder YD gibt ein vorgegebenes Bitleitungsauswahlsignal
aus). Die eine Bitleitung zum Einspeisen und Ausspeisen von Daten
wird basierend auf einem Signalpegel eines Spaltenauswahlbereichs
eines Eingangsadresssignals zur Bestimmung einer Speicherzelle in
dem zugeordneten Speicherzellenfeldblock MA ausgewählt.
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Jeder
der Mehrzahl von Zeilendecodern XD weist einen Ausgang auf, der
während
eines Datenschreibvorgangs oder eines Datenlöschvorgangs bezüglich eines
entsprechenden Speicherzellenfeldblocks MA mit einer der Mehrzahl
von Wortleitungen W in dem entsprechenden Speicherzellenfeldblock MA
verbunden ist (d. h. jeder Zeilendecoder XD gibt ein vorgegebenes
Wortleitungsauswahlsignal aus, d. h. ein Signal zum Steuern der
Transistoren Tr in einen Ein- oder Aus-Zustand). Die eine Wortleitung wird
basierend auf einem Signalpegel eines Zeilenauswahlbereichs des
Adresssignals ausgewählt.
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Die
gemeinsame Source jedes Speicherzellenfeldblocks MA wird mit einer
vorgegebenen Spannung zum Lesen, Schreiben oder Löschen von
Daten versorgt (Massespannung zum Schreiben oder Lesen von Daten,
und eine hohe Spannung VHH zum Löschen
von Daten). Jede der Mehrzahl von Bitleitungen wird mit einer hohen
Spannung VPP zum Schreiben von Daten versorgt.
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4 zeigt
schematisch dargestellt einen Schreibvorgang jedes Floating-Gate
MOS Transistors Tr. Wie in 4 gezeigt
ist, enthält
der Transistor Tr ein Floating-Gate F unterhalb des Steuergates
G. Der Schreibvorgang erfolgt durch Injektion von heißen Kanalelektronen
in das Floating-Gate
F, welche aufgrund des hohen elektrischen Feldes in der Umgebung
des Drains D viel Energie aufgenommen haben. 5 zeigt
einen Löschvorgang
eines jeden Floating-Gate MOS Transistors Tr. Wie in 5 gezeigt
ist, erfolgt der Löschvorgang
durch ein Tunnel-Löschen
mit einem Fowler-Nordheim
Strom von dem Floating-Gate F zur Source S.
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In 1 enthält die nichtflüchtige Halbleiterspeicheranordnung 1 ebenso
die Schreibzustandsmaschine (WSM) 7 (oben erwähnt) als
Speicherbetrieb- und Sperreinstell-Steuervorrichtung sowie eine Mehrzahl
von Block-Sperreinstellvorrichtungen
L (L1 bis Lk). Die Schreibzustandsmaschine 7 ist mit dem Eingangs-/Ausgangspuffer 2,
dem Eingangspuffer 6 und einem Eingangspuffer 8 verbunden.
Der Eingangspuffer 8 empfängt verschiedenartige Steuersignale
für einen
Speichervorgang und einen Sperreinstellvorgang. Die verschiedenartigen
Steuersignale enthalten beispielsweise ein Block- Sperrkommandosignal, ein Block-Sperradresssignal
und ein Speicherkommandosignal (d. h. ein Lese-/Schreibsignal oder
ein Löschsignal).
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Die
Block-Sperreinstellsektionen L1 bis Lk sind jeweils entsprechend
zu den Speicherzellenfeldblöcken
MA1 bis MAk vorgesehen und weisen einen zum Speicherzellenfeldblock
MA ähnlichen
Aufbau auf unter Verwendung der Floating-Gate MOS Transistoren Tr.
Die Block-Sperreinstellsektionen L1 bis Lk versetzen die entsprechenden
Speicherzellenfeldblöcke
MA in einen gesperrten Zustand, in dem ein Datenschreibvorgang und
ein Datenlöschvorgang bezüglich eines
entsprechenden Speicherzellenfeldblocks MA über ein Sperrbit verhindert
wird.
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Die
Schreibzustandsmaschine 7 wirkt als kleine CPU (zentrale
Recheneinheit, central processing unit) und führt einen Speichervorgang und
einen Sperreinstellvorgang basierend auf einer vorgegebenen Anweisung
aus.
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Was
den Speicherbetrieb betrifft, führt
die Schreibzustandsmaschine ein Schreiben, Löschen oder Lesen in Bezug auf
einen Speicherzellenfeldblock MA durch. Daten werden in Bezug auf
die Speicherzellen jedes Speicherzellenfeldblocks MA geschrieben
oder gelesen, wobei Daten gänzlich
in Bezug auf jeden Speicherzellenfeldblock MA gelöscht werden.
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Was
den Blocksperrvorgang betrifft, veranlasst die Schreibzustandsmaschine 7,
dass jede Block-Sperreinstellsektion L den entsprechenden Speicherzellenfeldblock
MA über
ein Sperrbit in einen gesperrten Zustand setzt. Durch diesen Sperreinstellvorgang
kann ein beliebiger Speicherzellenfeldblock MA als OTP (one time
programmable) Gebiet eingestellt werden, wodurch gespeicherte Daten vor
einem erneuten Schreiben oder Löschen
geschützt
werden. Wenigstens ein Speicherzellenfeldblock MA kann als OTP Gebiet
eingestellt werden. Die in dem OTP Gebiet gespeicherten Daten können gelesen
werden. Daten können
in Bezug auf die vom OTP Gebiet verschiedenen Speicherzellenfeldblöcke frei
geschrieben oder gelöscht
werden. In einem OTP Gebiet wird Information, für die Sicherheit relevant ist,
oder Information, die nicht erneut geschrieben werden braucht, geschützt sobald
dieses Gebiet einmal beschrieben wurde.
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Die
nichtflüchtige
Halbleiterspeicheranordnung 1 wird auf die folgende Weise
betrieben.
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Zunächst wird
dem Eingangs-/Ausgangspuffer 2 ein zu schreibendes Datensignal
eingespeist. Das Datensignal wird der Lese-/Schreib-Umschaltschaltung 5 über die
Schreibschaltung 3 zugeführt. Ebenso wird der Mehrzahl
von Spaltendecodern YD und der Mehrzahl von Zeilendecodern XD ein Adresssignal
zum Bestimmen einer Speicherzelle über den Eingangspuffer 6 eingespeist.
Das Datensignal und das Adresssignal werden ebenso der Schreibzustandsmaschine 7 eingespeist.
Ein Lese-/Schreibsignal als eines der verschiedenen Steuersignale
wird ebenso der Schreibzustandsmaschine 7 über von
dem Eingangspuffer 8 eingespeist.
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Gemäß einem
Signalpegel eines Spaltenauswahlbereichs des Adresssignals verbindet
jeder Spaltendecoder YD eine vorgegebene Bitleitung jedes der ausgewählten Speicherzellenfeldblöcke (z. B.
zwei ausgewählte
Speicherzellenfeldblöcke
MAx und MAy) mit dem entsprechenden Datenbus DB. Gemäß einem
Signalpegel eines Zeilenauswahlbereichs des Adresssignals gibt jeder
Zeilendecoder XD ein Wortleitungsauswahlsignal von jedem der ausgewählten Speicherzellenfeldblöcke MAx
und MAy aus.
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Die
Schreibzustandsmaschine 7 decodiert das Lese-/Schreibsignal
um das Lese-/Schreib-Umschalten der Lese-/Schreib-Umschaltschaltung 5 zu steuern.
Ein derartiger Umschaltvorgang ermöglicht beispielsweise ein gleichzeitiges
Ausführen
eines Datenlesevorgangs und eines Datenschreibvorgangs. Ist insbesondere
etwa der mit einem ersten Speicherzellenfeldblock MAx verbundene
Datenbus DBx mit dem Leseverstärker 4 verbunden
und der mit einem zweiten Speicherzellenfeldblock MAy verbundene
Datenbus DBy mit der Schreibschaltung 3 verbunden, wobei
beide Verbindungen über
die Lese-/Schreib-Umschaltschaltung 5 erfolgen, so können ein
Datenlesevorgang aus dem ersten Speicherzellenfeldblock MAx und
ein Datenschreibvorgang in den zweiten Speicherzellenfeldblock MAy
gleichzeitig ausgeführt
werden.
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Als
Kommandosignal zum Schreiben, Löschen
oder Lesen von Daten in Bezug auf ein OTP Gebiet wird ein Kommando
verwendet, das verschieden ist von einem Kommando zum Schreiben,
Löschen
oder Lesen von Daten in Bezug auf vom OTP Gebiet verschiedene Speicherzellenfeldblöcke.
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Ein
Vorgang zum Verhindern eines Datenschreibvorgangs und eines Datenlöschvorgangs,
der nach dem Schreiben von Daten in ein OTP Gebiet durchgeführt wird,
wird mit Bezug auf 2 beschrieben.
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In
Schritt S1 wird der Schreibzustandsmaschine 7 ein Block-Sperrkommandosignal
eingespeist (1). In Schritt S2 bestimmt die
Schreibzustandsmaschine 7, ob das Eingangssignal ein Block-Sperrkommandosignal
ist oder nicht. Entspricht das Signal einem Block-Sperrkommandosignal,
wird die Verarbeitung mit Schritt S3 fortgeführt. In Schritt S3 wird ein
Sperrbit in der Block-Sperreinstellsektion L des Speicherzellenfeldblocks
MA eingestellt, auf den ein in die Schreibzustandsmaschine 7 zusammen
mit dem Block-Sperrkommandosignal eingespeistes Block-Sperradresssignal
hinweist. Wird das Sperrbit auf diese Weise eingestellt, so entspricht
der Wert des Sperrbits „1", was bedeutet, dass
der Speicherzellenfeldblock in MA in einem gesperrten Zustand ist.
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Entspricht
das Signal in Schritt S2 keinem Block-Sperrkommandosignal, wird in Schritt
S4 bestimmt, ob das Sperrbit „1" entspricht oder
nicht. Entspricht das Sperrbit „1", kehrt die Verarbeitung zu Schritt
S1 zurück.
Ein Datenschreibvorgang und ein Datenlöschvorgang in Bezug auf diesen
Speicherzellenfeldblock MA wird verhindert bis der Speicherzellenfeldblock
MA aus dem gesperrten Zustand befreit ist.
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Entspricht
das Sperrbit in Schritt S4 „1", wird die nichtflüchtige Halbleiterspeicheranordnung 1 zur Rückkehr in
den gewöhnlichen
Speicherbetrieb von Schritt S5 gesteuert.
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Während dem
oben beschriebenen Verhinderungsbetrieb wird ein Datenlesevorgang
aus dem OTP Gebiet wie für
die anderen Speicherzellenfeldblöcke
MA frei durchgeführt.
Die Daten können
aus dem OTP Gebiet gelesen werden während Daten in die weiteren
Speicherzellenfeldblöcke
MA geschrieben werden. Somit kann ein Datenschreib- oder Löschvorgang
in Bezug auf einen ersten Speicherzellenfeldblock MAx gleichzeitig
mit einem Datenlesevorgang aus einem zweiten Speicherzellenfeldblock
MAy durchgeführt
werden.
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Wird
ein Block-Sperrkommando nach dem Schreiben von Daten in einen Speicherzellenfeldblock
MAy eingespeist, wird ein Datenschreibvorgang und ein Datenlöschvorgang
in Bezug auf den Speicherzellenfeldblock MAy verhindert. Dadurch wird
die Information, für
die Sicherheit relevant ist oder Information, die nicht erneut geschrieben
werden braucht, geschützt. Bevor
das Block-Sperrkommandosignal eingespeist wird, können Daten
geschrieben und beliebig oft erneut geschrieben werden.
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Wie
oben beschrieben ist, können
in einer nichtflüchtigen
Halbleiterspeicheranordnung gemäß der Erfindung
ein Datenlesevorgang aus einem beliebigen Speicherzellenfeldblock
und ein Datenschreib- oder Löschvorgang
in Bezug auf einen weiteren Speicherzellenfeldblock gleichzeitig
auf einem Chip durchgeführt
werden. Versetzt eine Block-Sperreinstellsektion den Speicherzellenfeldblock
in einen gesperrten Zustand, werden die in einem Speicherzellenfeldblock
gespeicherten Daten, die der Block-Sperreinstellsektion entsprechen, vor
einem erneuten Schreiben oder Löschen
bewahrt und dadurch geschützt.
Ein derartiges Sperrsystem ist im Hinblick auf Information von Nutzen,
die vor versehentlichem oder unerlaubtem erneuten Schreiben geschützt werden
soll oder auch in Bezug auf Information, die nicht erneut geschrieben
werden braucht. Derartige Daten können frei gelesen werden. Während die
in einem solchen Speicherzellenfeldblock gespeicherten Daten gesperrt
sind können
Daten in Bezug auf weitere Speicherzellenfeldblöcke geschrieben, gelesen oder
gelöscht
werden.
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In
obigem Beispiel ist die Block-Sperreinstellsektion L in einem Floating-Gate
MOS Transistor ausgebildet. Alternativ hierzu kann die Block-Sperreinstellsektion
L aus einer Latch-Schaltung zum Einstellen eines Bits in einem Register
gebildet sein.
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In
obigem Beispiel legt jeder Speicherzellenfeldblock selektiv eine
vorgegebene Spannung zum Lesen, Löschen oder Schreiben von Daten
(Massespannung zum Schreiben und Lesen und eine hohe Spannung VHH
zum Löschen)
an die gemeinsame Source an. Diese Erfindung ist nicht auf ein derartiges
System beschränkt,
sondern kann ebenso auf ein System übertragen werden, bei dem ein
Wortleitungsauswahlsignal mit einer negativen Spannung an ein Steuergate
des MOS Transistors und eine Massespannung an die gemeinsame Source
zum Löschen
von Daten angelegt werden. Diese ist ebenso auf ein Kanallöschsystem übertragbar,
bei dem Ladungen in eine Ebene zwischen einem Floating-Gate und
einen Kanal gezogen werden, die voneinander durch eine Isolationsschicht
getrennt sind.
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Wie
oben beschrieben ist, können
ein Datenschreib- oder Löschvorgang
in Bezug auf einen Speicherzellenfeldblock und ein Datenlesevorgang aus einem
weiteren Speicherzellenfeldblock erfindungsgemäß in einem Chip gleichzeitig
ausgeführt
werden.
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Ebenso
versetzt die Speicherbetrieb- und Sperreinstell-Steuervorrichtung eine Block-Sperreinstellvorrichtung
auf einfache Weise in die Lage, den entsprechenden Speicherzellenfeldblock
in einen gesperrten Zustand zu bringen, in dem ein Datenschreibvorgang
oder ein Datenlöschvorgang
in Bezug auf den Speicherzellenfeldblock verhindert wird. In einem
solchen Speicherzellenfeldblock gespeicherte Daten werden davor
bewahrt, versehentlich oder unerlaubter Weise erneut geschrieben
oder gelöscht
zu werden. Dies ist insbesondere zum Speichern von Information nützlich,
für die
Sicherheit relevant ist oder in Bezug auf Information, die nicht
erneut geschrieben werden braucht. Information, die nicht erneut
geschrieben werden braucht, entspricht z. B. BIOS (Basic Input-Output
System)-Information.
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Daten
können
aus dem Speicherzellenfeldblock in einem gesperrten Zustand gelesen
werden, während
Daten in einem weiteren Speicherzellenblock, der sich nicht in einem
gesperrten Zustand befindet, geschrieben werden.
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In
einer Ausführungsform,
bei der die Mehrzahl von Block-Sperreinstellvorrichtungen
Floating-Gate MOS Transistoren oder Latch-Schaltungen enthalten, können die
Block-Sperreinstellvorrichtungen mit einem einfachen Aufbau gestaltet
werden.
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In
einer Ausführungsform,
bei der eine Speicherbetrieb- und Sperreinstell-Steuervorrichtung vorgesehen
ist, kann der Speicherzellenfeldblock auf einfache Weise in einen
gesperrten Zustand versetzt werden.
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Die
Erfindung ist auf eine Speicheranordnung mit nichtflüchtigen
Speichertransistoren anwendbar, die in einer Matrix als Speicherzellen
angeordnet sind.
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Verschiedene
weitere Modifikationen erscheinen einem Fachmann ersichtlich und
können von
diesem umgesetzt werden, ohne vom Schutzbereich dieser Erfindung
abzuweichen. Der Schutzbereich der beigefügten Patentansprüche soll
nicht auf die hierin gegebene Beschreibung beschränkt werden,
da die Patentansprüche
breiter auszulegen sind.