JPS6299856A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6299856A JPS6299856A JP60240094A JP24009485A JPS6299856A JP S6299856 A JPS6299856 A JP S6299856A JP 60240094 A JP60240094 A JP 60240094A JP 24009485 A JP24009485 A JP 24009485A JP S6299856 A JPS6299856 A JP S6299856A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
コノ発明はＥＰＲＯＩＶＩ （ｅｒａｓａｂｌｅ ａｎ
ｄ ｅｌｅｃｔｒｉｃａｌｌｙｐｒｏｇｒａｍｒｎａｂ
ｌｅ ＲＯＭ） を内蔵するシングルチップマイクロコ
ンピュータ（ｓｉｎｇｌｅ ｃｈｊｐ ｍｉｃｒｏ−ｃ
ｏｍｐｕｔｅｒ）に関するものである。
ｄ ｅｌｅｃｔｒｉｃａｌｌｙｐｒｏｇｒａｍｒｎａｂ
ｌｅ ＲＯＭ） を内蔵するシングルチップマイクロコ
ンピュータ（ｓｉｎｇｌｅ ｃｈｊｐ ｍｉｃｒｏ−ｃ
ｏｍｐｕｔｅｒ）に関するものである。
＠５図は従来のＥＰＲＯ［Ｖ１内蔵８ビットシングルチ
ップマイクロコンピュータにおけるＥＰＲＯＭへの書き
込み読み出し部分のブロック図である一図において点線
は１源を、一点鎖線は制御信号を、実線はデータの流れ
をそれぞれ表わす。Ｖｃ ｃ 、ｖｐ Ｐは外部入力峨
源であり、ＰＧＩＭ（プログラムメモリ）、ＣＥ （チ
ップイネーブル）、ＯＥ（アウトプットイネーブル）は
外部から入力される制御信号の信号名を表わす。届０〜
．−□２は１３ビツトのアドレスを、１〕ｏ〜ｌ）７は
８ビツトのデータを表わす。（２）は書き込み制御回路
で、外部から制御信号ＰＧＭ、（Ｊ。
ップマイクロコンピュータにおけるＥＰＲＯＭへの書き
込み読み出し部分のブロック図である一図において点線
は１源を、一点鎖線は制御信号を、実線はデータの流れ
をそれぞれ表わす。Ｖｃ ｃ 、ｖｐ Ｐは外部入力峨
源であり、ＰＧＩＭ（プログラムメモリ）、ＣＥ （チ
ップイネーブル）、ＯＥ（アウトプットイネーブル）は
外部から入力される制御信号の信号名を表わす。届０〜
．−□２は１３ビツトのアドレスを、１〕ｏ〜ｌ）７は
８ビツトのデータを表わす。（２）は書き込み制御回路
で、外部から制御信号ＰＧＭ、（Ｊ。
ＯＥ を入力し、誓き込み回路（３）と１源切り換え
回路（４）に制御信号ＰＲＧを送る。（５）は読み出し
制御回路で、外部から制御信号ＰＧＭ 、 （Ｊ 、
ＯＥを入力して読み出し回路（６１に読み出し信号φ、
、 ＲＰを送る。
回路（４）に制御信号ＰＲＧを送る。（５）は読み出し
制御回路で、外部から制御信号ＰＧＭ 、 （Ｊ 、
ＯＥを入力して読み出し回路（６１に読み出し信号φ、
、 ＲＰを送る。
（７）はＸデコーダ（列デコーダ）でアドレス届□〜〜
届、全デコードしてＹセレクタ（８）にデコード信号ｙ
、を送る。（９）はＸデコーダ（行デコーダ）でアドレ
スＡＤ ５〜ＡＤ１２ ｆ：デコードしてデコード信号
Ｘ１にメモリセル（ｌＯ）に送る。メモリセル（１０）
はｇＰＲＯＭで構成される。 （ｌｌａ）、（ｌｌｂ）
、（ｌｌｃ）は外部とアドレス及びデータの入出力を行
なうＩ１０ボートである。■リポート（ｌｌａ）、（ｌ
ｌｂ）から入力したアドレス人力ＡＤＱ−Ω、２の１３
ビツトはアドレスバスを経てＡＤｏは誉き込み回路（３
）に、鳩〜ＡＤ４はＸデコーダ（７）に、届、〜届１□
はＸデコーダ（９）に入力される。またＩルポー）
（ｌｉｅ）に入出力するデータはデータバスを経て書き
込み回路（３）に入力され又は読み出し回路（６）から
出力される。
届、全デコードしてＹセレクタ（８）にデコード信号ｙ
、を送る。（９）はＸデコーダ（行デコーダ）でアドレ
スＡＤ ５〜ＡＤ１２ ｆ：デコードしてデコード信号
Ｘ１にメモリセル（ｌＯ）に送る。メモリセル（１０）
はｇＰＲＯＭで構成される。 （ｌｌａ）、（ｌｌｂ）
、（ｌｌｃ）は外部とアドレス及びデータの入出力を行
なうＩ１０ボートである。■リポート（ｌｌａ）、（ｌ
ｌｂ）から入力したアドレス人力ＡＤＱ−Ω、２の１３
ビツトはアドレスバスを経てＡＤｏは誉き込み回路（３
）に、鳩〜ＡＤ４はＸデコーダ（７）に、届、〜届１□
はＸデコーダ（９）に入力される。またＩルポー）
（ｌｉｅ）に入出力するデータはデータバスを経て書き
込み回路（３）に入力され又は読み出し回路（６）から
出力される。
鷹６図は第５図に示す書き込み制御回路（２）の接続を
示す回路図であり、第５図と同一符号は同一部分を示し
、（２１）はインバータ、（２２）Ｉはナントゲート、
（２３）はノアゲートである。
示す回路図であり、第５図と同一符号は同一部分を示し
、（２１）はインバータ、（２２）Ｉはナントゲート、
（２３）はノアゲートである。
第５図の回路で、ＥＦＲＯＭからの読み出しくは普通の
ＲＯＭやＲＡＭからの読み出しと同様であるのでその説
明を省略し、ＥＰＲＯＭへの傅き込み動作について説明
する。
ＲＯＭやＲＡＭからの読み出しと同様であるのでその説
明を省略し、ＥＰＲＯＭへの傅き込み動作について説明
する。
ＥＰＲＯＭへの書き込みを行うには、シングルチップマ
イクロコンピュータをリセット状ｋＪｌｃし〜ｆＰＰ−
２１Ｖを印加することによって行なう。Ｖｃｃ ＝ ５
Ｖである。このとき、外部からの制御信号はＰ［Ｆ］、
ＰＬＪ壊ｌＬルベル、ＣＥは１Ｈルベル、ＯＥは１Ｌル
ベルとしてアドレスＡＤｏ〜、０□２及びデータ１４〜
Ｄ７をＩ１０ボート（ｌｌａ）、（ｌｌｂ）、（ｌｌｃ
）から人力する。このとき、ゲート（２２）の出力はｌ
Ｈルベルで信号ＰＲＧは＋Ｌ＋レベルである。次に、信
号ＰＧＭを１Ｈルベルにすると、書き込み回路（３）に
ＩＨ“レベルのｍ号ｐｃ”が加えられアドレスで選択さ
れたメモリセルにデータ（倫理１０１又は倫理Ｉｌ＋
）が書き込まれる。
イクロコンピュータをリセット状ｋＪｌｃし〜ｆＰＰ−
２１Ｖを印加することによって行なう。Ｖｃｃ ＝ ５
Ｖである。このとき、外部からの制御信号はＰ［Ｆ］、
ＰＬＪ壊ｌＬルベル、ＣＥは１Ｈルベル、ＯＥは１Ｌル
ベルとしてアドレスＡＤｏ〜、０□２及びデータ１４〜
Ｄ７をＩ１０ボート（ｌｌａ）、（ｌｌｂ）、（ｌｌｃ
）から人力する。このとき、ゲート（２２）の出力はｌ
Ｈルベルで信号ＰＲＧは＋Ｌ＋レベルである。次に、信
号ＰＧＭを１Ｈルベルにすると、書き込み回路（３）に
ＩＨ“レベルのｍ号ｐｃ”が加えられアドレスで選択さ
れたメモリセルにデータ（倫理１０１又は倫理Ｉｌ＋
）が書き込まれる。
すなわち、ＯＥ ７１１ ’Ｌ’レベルであることは■
リポート（Ｉｌｃ）からデータバスを経て臀き込み回路
（３）へデータが入力されることを意味し、Ｉ１０ボー
）（ｌｌａ）。
リポート（Ｉｌｃ）からデータバスを経て臀き込み回路
（３）へデータが入力されることを意味し、Ｉ１０ボー
）（ｌｌａ）。
（ｌｌｂ）からは常にアドレスが入力され、届□〜ＡＤ
４はＸデコーダ（７）に、ＡＤ５〜鳩２はＸデコーダ（
９１に人力されている。
４はＸデコーダ（７）に、ＡＤ５〜鳩２はＸデコーダ（
９１に人力されている。
信号Ｐ囮＊がＩ ）ｌ ｌレベルになると（源切換回路
（４１の出力Ｖｃｃ／’／Ｉ）ｐはｖｐｐとなってＸデ
コーダ（７）とＸデコーダ（９）にｄ ２１Ｖの１圧が
供給され、デコード信号Ｙｉ ＋ ｘｉもその１Ｈルベ
ルｖｐｐの（圧レベルになる。
（４１の出力Ｖｃｃ／’／Ｉ）ｐはｖｐｐとなってＸデ
コーダ（７）とＸデコーダ（９）にｄ ２１Ｖの１圧が
供給され、デコード信号Ｙｉ ＋ ｘｉもその１Ｈルベ
ルｖｐｐの（圧レベルになる。
また、４＠込み回路（３）では信号Ｆ’ｌｌ＊ が１１
（ルベルのときデータビットの論理がＩＯ＋ならばＹセ
レクタ（８）に信号線（１３）を通してイ圧ｖｐｐを供
給し、データビットの有理が１１′ならば信号線（１７
） ｔ″開放る。したがってアドレスＡＤ 〜ＡＤ、２
で選択されたメモリセルには導き込みデータが論理ＩＯ
＋のときにはｄき込み回路（３）からＹセレクタ（８）
を通してメモリトランジスタのドレインに、そしてＸデ
コーダ（９１からそのメモリトランジスタのゲートにそ
れぞれｖｐｐレベルのべ圧が加えられ、そのメモリトラ
ンジスタのフローティングゲートに電子が注入される。
（ルベルのときデータビットの論理がＩＯ＋ならばＹセ
レクタ（８）に信号線（１３）を通してイ圧ｖｐｐを供
給し、データビットの有理が１１′ならば信号線（１７
） ｔ″開放る。したがってアドレスＡＤ 〜ＡＤ、２
で選択されたメモリセルには導き込みデータが論理ＩＯ
＋のときにはｄき込み回路（３）からＹセレクタ（８）
を通してメモリトランジスタのドレインに、そしてＸデ
コーダ（９１からそのメモリトランジスタのゲートにそ
れぞれｖｐｐレベルのべ圧が加えられ、そのメモリトラ
ンジスタのフローティングゲートに電子が注入される。
一方、導き込みデータが論理＋１１の場合にはドレイン
には高４圧が加わらないのでこの（子注入は起らない。
には高４圧が加わらないのでこの（子注入は起らない。
７０−ティングゲートに注入された４子は自然に放嵯さ
れることなく、保持されており、７０−ティングゲート
に電子が注入されて闇値１位が変化しているか否かによ
って、そのメモリトランジスタに記憶されている信号の
論理全読出すことができる。
れることなく、保持されており、７０−ティングゲート
に電子が注入されて闇値１位が変化しているか否かによ
って、そのメモリトランジスタに記憶されている信号の
論理全読出すことができる。
従来のＥＰＲＯｍ Ｆ’Ｅ蔵シングルチップマイクロコ
ンピュータにおいては、ＥＰＲＯＭへの＃き込みはマイ
クロコンピュータを停止させた状態でＥＰＲｔ）Ｍライ
タ等の外部製電によってアドレス及びデータを入力して
行なう必要があり、ＲＡＭに対するイき込みの時のよう
にマイクロコンピュータが自分の持つ書き込み命令を実
行することによってＥＰＲＯＭへ蒼き込むという簡便な
操作ができないという点に問題があった。
ンピュータにおいては、ＥＰＲＯＭへの＃き込みはマイ
クロコンピュータを停止させた状態でＥＰＲｔ）Ｍライ
タ等の外部製電によってアドレス及びデータを入力して
行なう必要があり、ＲＡＭに対するイき込みの時のよう
にマイクロコンピュータが自分の持つ書き込み命令を実
行することによってＥＰＲＯＭへ蒼き込むという簡便な
操作ができないという点に問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、従来のＥＰＲＯＭへの寿き込み方法に加えて
、マイクロコンピュータ自身の持つ書き込み命令を実行
することによってＥＰＲＯＭへのイき込みができる機能
を新たに持たせ、ＥＰＲＯＭをプログラムメモリとして
だけではなく、プログラム実行中に不揮発性メモリとし
て使用できるようにしてＥＰＲＯＭの使用効率を高める
ことを目的としている。
たもので、従来のＥＰＲＯＭへの寿き込み方法に加えて
、マイクロコンピュータ自身の持つ書き込み命令を実行
することによってＥＰＲＯＭへのイき込みができる機能
を新たに持たせ、ＥＰＲＯＭをプログラムメモリとして
だけではなく、プログラム実行中に不揮発性メモリとし
て使用できるようにしてＥＰＲＯＭの使用効率を高める
ことを目的としている。
この発明のマイクロコンピュータでは、外部の１き込み
装・電によってｇＰＲＯＭの誓き込みを行うか、マイク
ロコンピュータ自身の命令実行によりてＥＰＲＯＭの譬
き込みを行うか全切り換える信号を保持する１ビツトの
書き込みモードレジスタと、この舊き込みモードレジス
タの内容に従って書き込み方法の切り侠えを行う切換装
置を備えた。
装・電によってｇＰＲＯＭの誓き込みを行うか、マイク
ロコンピュータ自身の命令実行によりてＥＰＲＯＭの譬
き込みを行うか全切り換える信号を保持する１ビツトの
書き込みモードレジスタと、この舊き込みモードレジス
タの内容に従って書き込み方法の切り侠えを行う切換装
置を備えた。
この発明の装置ではマイクロコンピュータ自身の命令実
行によってもＥＰＲＯＭへの査き込みを行うことができ
るので、ＥＰＲＯＭをプログラムメモリ以外の目的に利
用することが容易になった。
行によってもＥＰＲＯＭへの査き込みを行うことができ
るので、ＥＰＲＯＭをプログラムメモリ以外の目的に利
用することが容易になった。
以下この発明の実施例を図画について説明する。
第１図はこの発明の一実施例を示すブロック図で、第５
図と同一符号は同−又は相当部分を示し、また、（源、
制御信号及びデータの流れは第５図と同一表示法で表示
する。＄１図において（１）は薔き込みモードレジスタ
で、（１２）はＣＰＵである。
図と同一符号は同−又は相当部分を示し、また、（源、
制御信号及びデータの流れは第５図と同一表示法で表示
する。＄１図において（１）は薔き込みモードレジスタ
で、（１２）はＣＰＵである。
第２図は第１図の誓き込みモードレジスタ（１）の接続
を示す回路図で、図において（２４）、（２５）。
を示す回路図で、図において（２４）、（２５）。
（２６） 、 （、’１７） 、 （２８）はトランス
ファーゲート、（２９） 、 （３０） 、 （３１）
、 （３２） 、 （３３） 、 （３４）はインバ
ータ、（３５） 、 （３６） 、 （３７）はナント
ゲート、（３８）はアドレスデコーダであり、（１４）
はインバータ（３２）の出力で、これが蓄き込みモード
レジスタｆｉ＋の内容を表す。
ファーゲート、（２９） 、 （３０） 、 （３１）
、 （３２） 、 （３３） 、 （３４）はインバ
ータ、（３５） 、 （３６） 、 （３７）はナント
ゲート、（３８）はアドレスデコーダであり、（１４）
はインバータ（３２）の出力で、これが蓄き込みモード
レジスタｆｉ＋の内容を表す。
第３図は第１図の−蒼き込み制御回路（２）の接続を示
す回路図で、第３図において第６図と同一符号は同−又
ｌｄ相当部分を示し、（１５）はナントゲート、（１６
）はナントゲート（１５）の出力、（３９）まアドレス
デコーダ、（４０）、（４１）、（４２） はインバ
ータ、（４３）はアンドゲートであり、（１７）はアン
ドゲート（４３）の出力を示す。
す回路図で、第３図において第６図と同一符号は同−又
ｌｄ相当部分を示し、（１５）はナントゲート、（１６
）はナントゲート（１５）の出力、（３９）まアドレス
デコーダ、（４０）、（４１）、（４２） はインバ
ータ、（４３）はアンドゲートであり、（１７）はアン
ドゲート（４３）の出力を示す。
第２図のインバータ（３２）の出力（１４）は芽き込み
モードレジスタ（１）の内容を表す信号であるが、この
信号の論理が１０１の時にはインバータ（３３）の出力
である信号ＷＥＮＢがｌＬルベルとなり、第３図のナン
トゲート（１５）の出力はｌ ）ｌ ｌレベルとなるか
ら、第３図の回路は第６図の回路と等価となジ、従来と
同様の方法によって外部からアドレスＡＤｏ〜ＡＩ）１
２及びデータＤｏ＝Ｄ７ｅ入力してＥＰＲＯＭＫ書き込
みを行なうことができる。
モードレジスタ（１）の内容を表す信号であるが、この
信号の論理が１０１の時にはインバータ（３３）の出力
である信号ＷＥＮＢがｌＬルベルとなり、第３図のナン
トゲート（１５）の出力はｌ ）ｌ ｌレベルとなるか
ら、第３図の回路は第６図の回路と等価となジ、従来と
同様の方法によって外部からアドレスＡＤｏ〜ＡＩ）１
２及びデータＤｏ＝Ｄ７ｅ入力してＥＰＲＯＭＫ書き込
みを行なうことができる。
次に、マイクロコンピュータ自身の命令によってＥＰＲ
ＵＭ Ｋ ４Ｆき込む方法について説明する。
ＵＭ Ｋ ４Ｆき込む方法について説明する。
第２図において、ＥＰＲ、ＥＰＷはそれぞれモードレジ
スタへの絖み出し信号、書き込み信号であり、それぞれ
マイクロコンピュータのプログラムの特定の番地に記憶
されていて、アドレスデコーダ（３８）から出力される
。ＤＢｏはデータバス上の１０番のビット、Ｊ６はリセ
ット信号である。また、第２図、第３図を通じ、ｖＶＥ
ＮＢ 、 ＥＰＦ？Ｆ、ＷはｇＰＲＯＭへの１吟き込み
方法全燐り換えるための制御信号、Ｖｖｖはリード・ラ
イト信号である。第２図において、信号ｇＰＷ （そ
の反対論理の信号ＥＰＶｖ）、信号ｇＰＨによって各ト
ランスファゲートを制御し、インバータ（３０）、（３
１）からナントゲート（３５）への帰還によってフリッ
プフロップを４成するが、このフリップフロップに論理
＋１１の信号を１き込む（出力（１４）の論理ｔ−’１
’にする）ことによって、信号ＶＶＥＮＢはｌ Ｈｌレ
ベル、信号ＥＰＲＷは１Ｌ９レベルとなる。次にＶｐＰ
に２１Ｖを印加する。この時、マイクロコンピュータは
リセット状態にはなってはいないので、信号ＥＰＲＷは
ＩＬ＋レベルになっていることから、Ｉ１０ボート（ｌ
ｌａ）、（ｌｌｂ）、（ｌｌｃ）からアドレスバス及び
データバスは外部とは接続されず、ＣＰＵ （１２）か
らの出力と接続されていて、マイクロコンピュータは自
分の持つプログラムを実行するモードにある。この状態
で、ＥＰＩ（ＯＭの任意の番地への暑き込み命令、例え
ばＳＴＡ命令によってＥＰＲＱＶの特定の番地（仮にｈ
ｈｔｔで表す）にデータ全書き込む場合の動作タイムチ
ャートを第４図に示す。第４図においてφはマイクロコ
ンピュータの基本クロック、ＰＣはプログラムカウンタ
の内容である。信号Ｒ７Ｗ 、アドレス、データ、出力
（１７）、信号ＰＲＧ”は第１図及び第３図に示す同一
符号と同一信号である。図に示すとおりクロックφが°
Ｌ°レベルのサイクルで信号Ｒ♂が°Ｈ°レベルとなる
。第４図に示すように、ＣＰＵ（１２）からアドレスバ
スを経てＹデコーダ＋７１、Ｘデコーダ（９）に供給さ
れるアドレスはＰＣ、ＰＣ＋１ 、ＰＣ＋２と変化する
が、アドレスＰＣ＋１では１１で示すデータが、アドレ
スＰＣ＋２ではｈｈで示すデータが出力され、ｈｈｔｔ
が書き込むべきアドレスを表すものであり、ＰＣ＋２の
次はアドレスバスにアドレスｈｈｚＬ’を出力する。書
き込むべきデータはＣＰＵ （１２）からデータバス及
び書き込み回路（３）ヲ介して入力され、外部からの誓
さ込みと同様にしてＥＰＲＯＭへの書き込みが実行され
る。
スタへの絖み出し信号、書き込み信号であり、それぞれ
マイクロコンピュータのプログラムの特定の番地に記憶
されていて、アドレスデコーダ（３８）から出力される
。ＤＢｏはデータバス上の１０番のビット、Ｊ６はリセ
ット信号である。また、第２図、第３図を通じ、ｖＶＥ
ＮＢ 、 ＥＰＦ？Ｆ、ＷはｇＰＲＯＭへの１吟き込み
方法全燐り換えるための制御信号、Ｖｖｖはリード・ラ
イト信号である。第２図において、信号ｇＰＷ （そ
の反対論理の信号ＥＰＶｖ）、信号ｇＰＨによって各ト
ランスファゲートを制御し、インバータ（３０）、（３
１）からナントゲート（３５）への帰還によってフリッ
プフロップを４成するが、このフリップフロップに論理
＋１１の信号を１き込む（出力（１４）の論理ｔ−’１
’にする）ことによって、信号ＶＶＥＮＢはｌ Ｈｌレ
ベル、信号ＥＰＲＷは１Ｌ９レベルとなる。次にＶｐＰ
に２１Ｖを印加する。この時、マイクロコンピュータは
リセット状態にはなってはいないので、信号ＥＰＲＷは
ＩＬ＋レベルになっていることから、Ｉ１０ボート（ｌ
ｌａ）、（ｌｌｂ）、（ｌｌｃ）からアドレスバス及び
データバスは外部とは接続されず、ＣＰＵ （１２）か
らの出力と接続されていて、マイクロコンピュータは自
分の持つプログラムを実行するモードにある。この状態
で、ＥＰＩ（ＯＭの任意の番地への暑き込み命令、例え
ばＳＴＡ命令によってＥＰＲＱＶの特定の番地（仮にｈ
ｈｔｔで表す）にデータ全書き込む場合の動作タイムチ
ャートを第４図に示す。第４図においてφはマイクロコ
ンピュータの基本クロック、ＰＣはプログラムカウンタ
の内容である。信号Ｒ７Ｗ 、アドレス、データ、出力
（１７）、信号ＰＲＧ”は第１図及び第３図に示す同一
符号と同一信号である。図に示すとおりクロックφが°
Ｌ°レベルのサイクルで信号Ｒ♂が°Ｈ°レベルとなる
。第４図に示すように、ＣＰＵ（１２）からアドレスバ
スを経てＹデコーダ＋７１、Ｘデコーダ（９）に供給さ
れるアドレスはＰＣ、ＰＣ＋１ 、ＰＣ＋２と変化する
が、アドレスＰＣ＋１では１１で示すデータが、アドレ
スＰＣ＋２ではｈｈで示すデータが出力され、ｈｈｔｔ
が書き込むべきアドレスを表すものであり、ＰＣ＋２の
次はアドレスバスにアドレスｈｈｚＬ’を出力する。書
き込むべきデータはＣＰＵ （１２）からデータバス及
び書き込み回路（３）ヲ介して入力され、外部からの誓
さ込みと同様にしてＥＰＲＯＭへの書き込みが実行され
る。
ただし、クロックφがＩＬＬレベルでおる時間は極めて
短かい（たとえば２５０ナノ秒）であるので、ｇＰＲＯ
Ｍへの書き込みを確実にするためには同一命令を何回か
繰り返して実行する必要がある。
短かい（たとえば２５０ナノ秒）であるので、ｇＰＲＯ
Ｍへの書き込みを確実にするためには同一命令を何回か
繰り返して実行する必要がある。
上記実施例ではＥｌ：Ｐｌ（ＯＭ 内蔵の８ビツトシン
クルチツプマイクロコンピユータにおいて、ＳＴＡ命令
によって書き込む場合について説明したが、このマイク
ロコンピュータの内部でＥｌ：ＦＲＯＭの番地を指定し
、この指定した番地に誓き込み回路（３）からのデータ
を書き込む命令であれば、どのような命令でもその実行
によってマイクロコンピュータの内部でＥＰＲＯＭへの
書込み金行うことができる。
クルチツプマイクロコンピユータにおいて、ＳＴＡ命令
によって書き込む場合について説明したが、このマイク
ロコンピュータの内部でＥｌ：ＦＲＯＭの番地を指定し
、この指定した番地に誓き込み回路（３）からのデータ
を書き込む命令であれば、どのような命令でもその実行
によってマイクロコンピュータの内部でＥＰＲＯＭへの
書込み金行うことができる。
以上のようにこの発明によれば、マイクロコンピュータ
自身の持つ薔き込み命令によってＥＰＲＯＭへの書き込
みが可能となったので、従来はプログラムメモリとして
しか使用できなかったＥＰＲＯＭのプログラムの書かれ
てない領域は、プログラム実行時に不揮発性メモリとし
て使用できるという効果がある。
自身の持つ薔き込み命令によってＥＰＲＯＭへの書き込
みが可能となったので、従来はプログラムメモリとして
しか使用できなかったＥＰＲＯＭのプログラムの書かれ
てない領域は、プログラム実行時に不揮発性メモリとし
て使用できるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のｉき込みモードレジスタ（１）の接＋４ ｋ
示す回路図、第３図はπ１図の書き込み制御回路の接続
を示す回路図、第４図はマイクロコンピュータ自身の制
御によってｇｐａｏＭへの書き込みを行なう場合のタイ
ムチャート、第５図は従来の装置を示すブロック図、第
６図は第５図の書き込み制御回路の接続を示す回路図で
ある。 （１１はＩき込みモードレジスタ、＋２１Ｖ′ｉ書き込
み制御回路、（３）は、惨き込み回路、（４）はＦ区源
切！７換え回路、（７）はＹデコーダ、（８）はＹセレ
クタ、（９）はＸデコーダ、（１０）はメモリセル（Ｅ
ＰＲＯＭ ）、（１２）はＣＰＵ 。 尚、各図中同一符号は同−又は相当部分金示す。
は第１図のｉき込みモードレジスタ（１）の接＋４ ｋ
示す回路図、第３図はπ１図の書き込み制御回路の接続
を示す回路図、第４図はマイクロコンピュータ自身の制
御によってｇｐａｏＭへの書き込みを行なう場合のタイ
ムチャート、第５図は従来の装置を示すブロック図、第
６図は第５図の書き込み制御回路の接続を示す回路図で
ある。 （１１はＩき込みモードレジスタ、＋２１Ｖ′ｉ書き込
み制御回路、（３）は、惨き込み回路、（４）はＦ区源
切！７換え回路、（７）はＹデコーダ、（８）はＹセレ
クタ、（９）はＸデコーダ、（１０）はメモリセル（Ｅ
ＰＲＯＭ ）、（１２）はＣＰＵ 。 尚、各図中同一符号は同−又は相当部分金示す。
Claims (1)
- 【特許請求の範囲】 ＥＰＲＯＭ（ｅｒａｓａｂｌｅａｎｄｅｌｅｃｔｒｉ
ｃａｌｌｙｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ−ｏｎｌ
ｙｍｅｍｏｒｙ）を内蔵し、このＥＰＲＯＭに対しアド
レスバスを通して外部から指定したアドレス位置にアク
セスし、データバスを通して外部から入力するデータを
書き込むことができるようにしたマイクロコンピュータ
において、 上記ＥＰＲＯＭに外部から書き込みを行なうか、外部装
置を使用せず当該マイクロコンピュータの制御により書
き込みを行なうかの制御切換情報を格納する書き込みモ
ードレジスタ、 この書き込みモードレジスタが当該マイクロコンピュー
タの制御により書き込みを行なうことを示しているとき
、上記アドレスバス及び上記データバスと外部回路との
間の接続をしや断した状態で、当該マイクロコンピュー
タのＣＰＵから上記アドレスバス上に上記ＥＰＲＯＭの
書き込むべき番地を示すアドレスを出力し、上記データ
バス上に上記ＥＰＲＯＭへ書き込むべきデータを出力し
、上記ＥＰＲＯＭへ加える電圧は上記外部装置による書
き込みの場合と同様にして、上記ＥＰＲＯＭへの書き込
みを実行する手段を備えたことを特徴とするマイクロコ
ンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240094A JPS6299856A (ja) | 1985-10-25 | 1985-10-25 | マイクロコンピユ−タ |
| DE19863635754 DE3635754A1 (de) | 1985-10-25 | 1986-10-21 | Mikrocomputer mit intern und extern programmiertem eprom |
| NL8602650A NL8602650A (nl) | 1985-10-25 | 1986-10-22 | Microcomputer met een inwendig en uitwendig geprogrammeerd eprom-geheugen. |
| US06/923,239 US4807114A (en) | 1985-10-25 | 1986-10-27 | Microcomputer with internally and externally programmed eprom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240094A JPS6299856A (ja) | 1985-10-25 | 1985-10-25 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299856A true JPS6299856A (ja) | 1987-05-09 |
| JPH0514946B2 JPH0514946B2 (ja) | 1993-02-26 |
Family
ID=17054398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60240094A Granted JPS6299856A (ja) | 1985-10-25 | 1985-10-25 | マイクロコンピユ−タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807114A (ja) |
| JP (1) | JPS6299856A (ja) |
| DE (1) | DE3635754A1 (ja) |
| NL (1) | NL8602650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110640A (ja) * | 1988-10-19 | 1990-04-23 | Toshiba Corp | 不揮発性半導体メモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0752405B2 (ja) * | 1988-12-14 | 1995-06-05 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
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| TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| JPH0863444A (ja) * | 1994-08-22 | 1996-03-08 | Mitsubishi Denki Semiconductor Software Kk | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ及びｅｅｐｒｏｍ内蔵マイクロコンピュータの製造方法 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2461301A1 (fr) * | 1978-04-25 | 1981-01-30 | Cii Honeywell Bull | Microprocesseur autoprogrammable |
| US4450521A (en) * | 1981-04-13 | 1984-05-22 | Texas Instruments Incorporated | Digital processor or microcomputer using peripheral control circuitry to provide multiple memory configurations and offset addressing capability |
| FR2517441A1 (fr) * | 1981-12-02 | 1983-06-03 | Philips Ind Commerciale | Dispositif pour mini-ordinateur permettant d'utiliser la meme memoire effacable electriquement, alternativement pour les instructions et les donnees, tant en lecture qu'en ecriture |
| US4545038A (en) * | 1982-04-05 | 1985-10-01 | Texas Instruments Incorporated | Precharged discharge sensing for EPROM |
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-
1985
- 1985-10-25 JP JP60240094A patent/JPS6299856A/ja active Granted
-
1986
- 1986-10-21 DE DE19863635754 patent/DE3635754A1/de active Granted
- 1986-10-22 NL NL8602650A patent/NL8602650A/nl not_active Application Discontinuation
- 1986-10-27 US US06/923,239 patent/US4807114A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110640A (ja) * | 1988-10-19 | 1990-04-23 | Toshiba Corp | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3635754A1 (de) | 1987-04-30 |
| DE3635754C2 (ja) | 1991-07-25 |
| NL8602650A (nl) | 1987-05-18 |
| JPH0514946B2 (ja) | 1993-02-26 |
| US4807114A (en) | 1989-02-21 |
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