JPS60145596A - マスクｒｏｍのプログラム制御装置 - Google Patents
マスクｒｏｍのプログラム制御装置Info
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- JPS60145596A JPS60145596A JP59001623A JP162384A JPS60145596A JP S60145596 A JPS60145596 A JP S60145596A JP 59001623 A JP59001623 A JP 59001623A JP 162384 A JP162384 A JP 162384A JP S60145596 A JPS60145596 A JP S60145596A
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- mask
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータシステムなどのマスクＲ
ＯＭ上に記憶されたプログラムのエラーを回避するプロ
グラム制御装置に関するものである。
ＯＭ上に記憶されたプログラムのエラーを回避するプロ
グラム制御装置に関するものである。
一般に、マスクＲＯＭを主メモリとし、そこに記憶され
ているプログ２ム（命令語の集会）を解釈して実行する
中央処理装置（以下ＣＰＵという）は、このマスクＲＯ
Ｍに書き込まれているプログラムに誤シがあった場合、
正常に動作する事ができない。従来このような場合には
、集積回路の製造用マスクパターンを修正して、マスク
ＲＯＭに記憶されるプログラムを修正する必要があシ、
集積回路の製造も含み、多大な時間と労力を要していた
。またプログラムエラーのあったマスクｆＬＯＭは全く
使いものにならず経済的な損失も大きかった。
ているプログ２ム（命令語の集会）を解釈して実行する
中央処理装置（以下ＣＰＵという）は、このマスクＲＯ
Ｍに書き込まれているプログラムに誤シがあった場合、
正常に動作する事ができない。従来このような場合には
、集積回路の製造用マスクパターンを修正して、マスク
ＲＯＭに記憶されるプログラムを修正する必要があシ、
集積回路の製造も含み、多大な時間と労力を要していた
。またプログラムエラーのあったマスクｆＬＯＭは全く
使いものにならず経済的な損失も大きかった。
第１図は従来のマスクＲＯＭを主メモリとして用いたマ
イクロプロセツサの構成図であシ、ＣＰＵ１とマスクＲ
ＯＭ２とをアドレスバス３およびデータバス４によシ接
続した構成を示している。
イクロプロセツサの構成図であシ、ＣＰＵ１とマスクＲ
ＯＭ２とをアドレスバス３およびデータバス４によシ接
続した構成を示している。
このマスク九〇Ｍ２に、エラーが１つでもあった場合は
、マスク几ＯＭ２を全面的修正しなければならないとい
う欠点があった。
、マスク几ＯＭ２を全面的修正しなければならないとい
う欠点があった。
第２図（ａ）、 （ｂ）、 ＦＣ）はこのようなエラー
プログラムの修正手順の一例を説明するプログラム図で
ちる。すなわち、マスクｌもＯＭＺ上のアドレス［００
４０ＨＪ、 ｒ００４１Ｈ」、ｒ００４２ｎＪ （Ｈは
１６進表現を示す）にそれぞれ「７’８Ｊ、ｒ８１」、
ｒ５７」があシ、これらの内ｒ７８Ｊ、［ｔ」、が工２
−プログラムであり（第２図ｔａ＋ ） 、このエラー
プログラムを修正プログラムｒ７ＡＪ、ｒ９ｏ」。
プログラムの修正手順の一例を説明するプログラム図で
ちる。すなわち、マスクｌもＯＭＺ上のアドレス［００
４０ＨＪ、 ｒ００４１Ｈ」、ｒ００４２ｎＪ （Ｈは
１６進表現を示す）にそれぞれ「７’８Ｊ、ｒ８１」、
ｒ５７」があシ、これらの内ｒ７８Ｊ、［ｔ」、が工２
−プログラムであり（第２図ｔａ＋ ） 、このエラー
プログラムを修正プログラムｒ７ＡＪ、ｒ９ｏ」。
「Ａ３」に修正したい場合（第２図ｔｂ＋ ＞ 、その
マスクＲＯＭには各アドレスｒｏ０４０ＨＪ、ｒ００４
１ＨＪ。
マスクＲＯＭには各アドレスｒｏ０４０ＨＪ、ｒ００４
１ＨＪ。
ｒ００４２ＨＪ、ｒ００４３ＨＪがそれぞれ「７ＡＪ。
ｒ９ｏ」、［３」、ｒ５７Ｊのプログラムとなるように
修正する必要がある（第２図（Ｃ））。したがって、こ
のような場合、アドレスｒ（Ｈ）４０ＨＪ以降のプログ
ラムを全面的に修正したＲＯＭを作成する必要があった
。
修正する必要がある（第２図（Ｃ））。したがって、こ
のような場合、アドレスｒ（Ｈ）４０ＨＪ以降のプログ
ラムを全面的に修正したＲＯＭを作成する必要があった
。
本発明の目的は、マスクＲＯＭ上のエラープログラムの
アドレスを検知してＰＲＯＭ上の修正プログラムを実行
させる手段を用いることにより、マスクＲＯＭの全面作
シ直しをすることなしに簡単にプログラムエラーの回避
を行９事ができるプログラム制御装置を提供することに
ある。
アドレスを検知してＰＲＯＭ上の修正プログラムを実行
させる手段を用いることにより、マスクＲＯＭの全面作
シ直しをすることなしに簡単にプログラムエラーの回避
を行９事ができるプログラム制御装置を提供することに
ある。
本発明のマスクＲＯＭのプログラム制御装置は。
主たるプログラムを記憶するマスクＲＯＭと；このマス
クＲＯＭの修正すべきプログラムのアドレスを記憶する
アドレス保持部と、その修正すべきプログラムのアドレ
スに対応して修正プログラムを記憶するデータ保持部と
、このデータ保持部と前記マスクＲＯＭとの出力切替を
制御するよう記憶される指標ビットとをもつ修正プログ
ラム保持メモリと；前記指標ビットの内容により従って
切替信号となる制御フラグを形成する手段と；その制御
フラグの状態に応じてデータバスに出力されるプログラ
ム情報として前記マスクＲＯＭの出力あるいは前記デー
タ保持部の出力を選択する切替手段とを含んで構成され
る。
クＲＯＭの修正すべきプログラムのアドレスを記憶する
アドレス保持部と、その修正すべきプログラムのアドレ
スに対応して修正プログラムを記憶するデータ保持部と
、このデータ保持部と前記マスクＲＯＭとの出力切替を
制御するよう記憶される指標ビットとをもつ修正プログ
ラム保持メモリと；前記指標ビットの内容により従って
切替信号となる制御フラグを形成する手段と；その制御
フラグの状態に応じてデータバスに出力されるプログラ
ム情報として前記マスクＲＯＭの出力あるいは前記デー
タ保持部の出力を選択する切替手段とを含んで構成され
る。
次に本発明について図面により詳細に説明する。
第３図は本発明の一実施例を含むマイクロコンピータの
ブロック図、第４図は第３図の修正プログラム保持メモ
リのプログラミング図を示したものである。この実施例
は、第１図のマイクロコンピュータに、修正プログラム
保持メモリ１ｏと、このメモリＩＯからの指標ビットの
セット、リセット信号により制御される無効フラグ制御
回路１１と、この無効フラグ制御回路１１によりそれぞ
れ制御される第１ゲート１２および第２ゲート１３とを
含み構成される。この修正プログラム保持メモリ１０は
、２８０Ｍによって実現され、アドレス保持部２１と、
データ保持部２２と、セント指標ビット部２３と、リセ
ット指標ビット部２４とから成る複数の行領域３０から
構成される。このデータ保持部２２は修正プログラムの
命令コードを保持するメモリで、アドレス保持部２１は
プログラムエラーが存在する個所を示す修正アドレスの
メモリで、この修正アドレスとアドレス保持部２１のア
ドレスとが同一の時に対応する行領域２５のデータ保持
部２２を選択する。
ブロック図、第４図は第３図の修正プログラム保持メモ
リのプログラミング図を示したものである。この実施例
は、第１図のマイクロコンピュータに、修正プログラム
保持メモリ１ｏと、このメモリＩＯからの指標ビットの
セット、リセット信号により制御される無効フラグ制御
回路１１と、この無効フラグ制御回路１１によりそれぞ
れ制御される第１ゲート１２および第２ゲート１３とを
含み構成される。この修正プログラム保持メモリ１０は
、２８０Ｍによって実現され、アドレス保持部２１と、
データ保持部２２と、セント指標ビット部２３と、リセ
ット指標ビット部２４とから成る複数の行領域３０から
構成される。このデータ保持部２２は修正プログラムの
命令コードを保持するメモリで、アドレス保持部２１は
プログラムエラーが存在する個所を示す修正アドレスの
メモリで、この修正アドレスとアドレス保持部２１のア
ドレスとが同一の時に対応する行領域２５のデータ保持
部２２を選択する。
セット指標ビット部２３．リセット指標ピント部２４は
それぞれ「１」が保持されてｂれば無効フラグフリソプ
フロクブ１１のセット、リセットを制御する。この無効
フラグフリップフロップ１１は、修正プログラム保持メ
モＩＪ ｌ Ｏの選択された行領域２５０セクト指標ビ
ット部２３の内容が「１」である場合ただちにセントさ
れ、リセット指標ビット部２４の内容が「１」である場
合次の命令実行サイクルの先頭でリセットされる。また
、第１ゲートには無効フラグフリップフロップ１１がセ
ットされた時に、マスクＲＯＭ２の内容をデータバス４
に出力する事を禁止し、第２グー）１３は、無効フラグ
フリップフロップ１１がセットされた時に、修正プログ
ラム保持メモリ１０のデータ保持部２２の内容をデータ
バス４に出力する。
それぞれ「１」が保持されてｂれば無効フラグフリソプ
フロクブ１１のセット、リセットを制御する。この無効
フラグフリップフロップ１１は、修正プログラム保持メ
モＩＪ ｌ Ｏの選択された行領域２５０セクト指標ビ
ット部２３の内容が「１」である場合ただちにセントさ
れ、リセット指標ビット部２４の内容が「１」である場
合次の命令実行サイクルの先頭でリセットされる。また
、第１ゲートには無効フラグフリップフロップ１１がセ
ットされた時に、マスクＲＯＭ２の内容をデータバス４
に出力する事を禁止し、第２グー）１３は、無効フラグ
フリップフロップ１１がセットされた時に、修正プログ
ラム保持メモリ１０のデータ保持部２２の内容をデータ
バス４に出力する。
以上説明したハードウェア構成によって、マスクＲＯＭ
上のエラープログラムを検出し、その実行を回避して、
代って修正プログラム保持メモリ２２上の修正プログラ
ムを実行して正常なマイクロプロセッサの動作を継続さ
せる。
上のエラープログラムを検出し、その実行を回避して、
代って修正プログラム保持メモリ２２上の修正プログラ
ムを実行して正常なマイクロプロセッサの動作を継続さ
せる。
第４図は第３図の修正プログラム保持メモリのプログラ
ムの一例を示すプログラム図で、これを第３図と共に説
明する。なお５このグログ２ムは、第２図の修正と同様
のことを実行するものとする。
ムの一例を示すプログラム図で、これを第３図と共に説
明する。なお５このグログ２ムは、第２図の修正と同様
のことを実行するものとする。
プログラムが順次実行されアドレスがｒ００４０ＨＪ０
０４０ＨＪ実行する段階になったとする。ＣＰＵ１がア
ドレスバス３にアドレス「００４０Ｈ」を出力すると、
アドレス保持部２１のアドレス「００４０ＨＪとアドレ
スバス３上のアドレス信号ｒ００４０Ｈ」とが等しいた
めに、アドレス保持部２１のデータ「ｏ０４０ＨＪが書
き込まれている行領域２５が選択される。この場合、無
効フラグフリップフロップ１１は、セット指標ビットが
「ｌ」、リセット指標ビットが「０」である事を受けて
セントされ、ただちに第１ゲー ト１２を閉じてマスク
几ＯＭ２からのデータバス４への出力を禁止し、同時に
第２ゲート１３を開けてデータ保持部２２の内存ｒ７Ａ
Ｊを、データバス４に出力する。これによってＣＰＵＩ
１は修正プログラムの命令データ「７Ａ」を、マスク
ＲＯＭ Ｚ上のエラー命令データ「７８」に代えて実行
する。
０４０ＨＪ実行する段階になったとする。ＣＰＵ１がア
ドレスバス３にアドレス「００４０Ｈ」を出力すると、
アドレス保持部２１のアドレス「００４０ＨＪとアドレ
スバス３上のアドレス信号ｒ００４０Ｈ」とが等しいた
めに、アドレス保持部２１のデータ「ｏ０４０ＨＪが書
き込まれている行領域２５が選択される。この場合、無
効フラグフリップフロップ１１は、セット指標ビットが
「ｌ」、リセット指標ビットが「０」である事を受けて
セントされ、ただちに第１ゲー ト１２を閉じてマスク
几ＯＭ２からのデータバス４への出力を禁止し、同時に
第２ゲート１３を開けてデータ保持部２２の内存ｒ７Ａ
Ｊを、データバス４に出力する。これによってＣＰＵＩ
１は修正プログラムの命令データ「７Ａ」を、マスク
ＲＯＭ Ｚ上のエラー命令データ「７８」に代えて実行
する。
次ニブログラムカウンタがインクリメントされ、次のア
ドレス［００４１）ＩＪをＣＰＵＩがデータバス４に出
力してもリセット指標ビット部２４の内存が１０」であ
るから無効フラグフリップフロップ１１はセットされた
ままである。したがって、マスクＲＯＭ ２のｒｏ ０
４１ ＨＪ番地の出力は第１ゲート１２で禁止され、第
２ゲート１３の制御によりアドレス保持部２１の番地が
ｒｏ ０４１ ＨＪである行領域２５のデータ保持部２
２の内容「９０」がデータバス４に出力される。
ドレス［００４１）ＩＪをＣＰＵＩがデータバス４に出
力してもリセット指標ビット部２４の内存が１０」であ
るから無効フラグフリップフロップ１１はセットされた
ままである。したがって、マスクＲＯＭ ２のｒｏ ０
４１ ＨＪ番地の出力は第１ゲート１２で禁止され、第
２ゲート１３の制御によりアドレス保持部２１の番地が
ｒｏ ０４１ ＨＪである行領域２５のデータ保持部２
２の内容「９０」がデータバス４に出力される。
以下アドレスｒ００４４ＨＪまではセット指標ピント部
２３．リセット指標ピント部２４とも「０」であるから
、同様にしてデータ保持部２２の内存が、マスクＲＯＭ
２の内存に置き換わってデータバス３に出力される。こ
の際修正プログラム［７ＡＪ、ｒ９０Ｊ、ｒＡ３Ｊが終
了した段階に正常プログラムのアドレスに復帰するジャ
ンプ命令を付加しておく。すなわち、修正プログラムの
アドレスｒｏ０４４１（Ｊ、ｒ００４５ＨＪに内存１−
Ｃ３Ｊ。
２３．リセット指標ピント部２４とも「０」であるから
、同様にしてデータ保持部２２の内存が、マスクＲＯＭ
２の内存に置き換わってデータバス３に出力される。こ
の際修正プログラム［７ＡＪ、ｒ９０Ｊ、ｒＡ３Ｊが終
了した段階に正常プログラムのアドレスに復帰するジャ
ンプ命令を付加しておく。すなわち、修正プログラムの
アドレスｒｏ０４４１（Ｊ、ｒ００４５ＨＪに内存１−
Ｃ３Ｊ。
ｒ４２Ｊ 、（ＪＭＰＯＯ４２Ｈ）を挿入しておく。
次に、ＣＰＵｒがアドレスバス３にアドレスｒｏ ０４
ｓ ＨＪを出力すると、データバス４にはデータ保持
部２２の内ｇｒ００Ｊが出力する。同時に、リセット指
標ビット部２４の内存は「１」であるから次の命令実行
サイクルの最初において、無効フラグフリップフロップ
１１はリセットされ、第２ゲート１３はデータ保持部２
２からのデータバス４への出力を禁止し、第１ゲー）１
２はジャンプ命令によシ指示されたマスク几ＯＭ２のア
ドレスＩ”ｏｏ４２Ｈｊの内容「５７」を、データバス
４上に出力する。これでマスク凡ＯＭ３２上の正しいプ
ログラムへ復帰した事になる。
ｓ ＨＪを出力すると、データバス４にはデータ保持
部２２の内ｇｒ００Ｊが出力する。同時に、リセット指
標ビット部２４の内存は「１」であるから次の命令実行
サイクルの最初において、無効フラグフリップフロップ
１１はリセットされ、第２ゲート１３はデータ保持部２
２からのデータバス４への出力を禁止し、第１ゲー）１
２はジャンプ命令によシ指示されたマスク几ＯＭ２のア
ドレスＩ”ｏｏ４２Ｈｊの内容「５７」を、データバス
４上に出力する。これでマスク凡ＯＭ３２上の正しいプ
ログラムへ復帰した事になる。
プログラムカウンタがインクリメントし、アドレスバス
３上にアドレスｒｏ０４３ＨＪが出力されると、マスク
ＲＯＭ２の「００４３Ｈ」番地の内容と同時に修正プロ
グラム保持メモＩＪ １０の対応する行領域２５も選択
されるが、その行領域２５のセットビット部２２の内存
は「０」であるから無効フラグフリップフロップ１１は
セットされず結局マスク）（，０Ｍ２からの出力がデー
タバス４に出力される。以下、このようにマスクｒ＋
ｏ Ｍ Ｚ上の正常なプログラムが順次実行される。
３上にアドレスｒｏ０４３ＨＪが出力されると、マスク
ＲＯＭ２の「００４３Ｈ」番地の内容と同時に修正プロ
グラム保持メモＩＪ １０の対応する行領域２５も選択
されるが、その行領域２５のセットビット部２２の内存
は「０」であるから無効フラグフリップフロップ１１は
セットされず結局マスク）（，０Ｍ２からの出力がデー
タバス４に出力される。以下、このようにマスクｒ＋
ｏ Ｍ Ｚ上の正常なプログラムが順次実行される。
このようにして、ＣＰＵＩはマスクＲＯＭ ２のｒｏ０
４０ＨＪ番地、ｒｏ ０４１ＨＪ番地に存在したエラー
を回避し、修正プログラム保持メモリ１０上の修正プロ
グラムを実行し、この修正プログラムの完了した後マス
７８０Ｍ２上の正常プログラムのアドレスにジャンプし
、ｒｏ０４２ＨＪ番地に復帰して再び順次正常なプログ
ラムを実行する。
４０ＨＪ番地、ｒｏ ０４１ＨＪ番地に存在したエラー
を回避し、修正プログラム保持メモリ１０上の修正プロ
グラムを実行し、この修正プログラムの完了した後マス
７８０Ｍ２上の正常プログラムのアドレスにジャンプし
、ｒｏ０４２ＨＪ番地に復帰して再び順次正常なプログ
ラムを実行する。
次に修正プログラム保持メモリ１０をＰＰ０Ｍを周込て
実現する場合の説明をする。
実現する場合の説明をする。
第５図は一般のＦＲＯＭトランジスタの構造を示す回路
図であシ、セレクトゲート５１．フローティングゲート
５２．ドレイン５３．ソース５４から構成されている。
図であシ、セレクトゲート５１．フローティングゲート
５２．ドレイン５３．ソース５４から構成されている。
このトランジスタのドレイン５３とソース５４との間の
状態は、フローティングゲート５２に電子が注入されて
いる場合にはセレフトゲート５１が電源電位ＶＤＤの時
には導通、接地電位ＧＮＤの時には非導通であるが、７
０−ティングゲート５２に電子が注入されていない場合
には、セレクトゲート５１の電位にかかわらず常に非導
通である。すなわち、セレクトゲート５１とドレイン５
３とに電子注入電圧Ｖｐｐを与えるとフローティングゲ
ート５２に電子が注入されて、ドレイン５３とソース５
４間が非導通状態であるトランジスタが実現され、セレ
クトゲート５１またはドレイン５３の一方でも接地電位
ＧＮＤであれば、他方に電子注入電圧Ｖｐｐを与えても
フローティングゲート５２への電子注入は行われない。
状態は、フローティングゲート５２に電子が注入されて
いる場合にはセレフトゲート５１が電源電位ＶＤＤの時
には導通、接地電位ＧＮＤの時には非導通であるが、７
０−ティングゲート５２に電子が注入されていない場合
には、セレクトゲート５１の電位にかかわらず常に非導
通である。すなわち、セレクトゲート５１とドレイン５
３とに電子注入電圧Ｖｐｐを与えるとフローティングゲ
ート５２に電子が注入されて、ドレイン５３とソース５
４間が非導通状態であるトランジスタが実現され、セレ
クトゲート５１またはドレイン５３の一方でも接地電位
ＧＮＤであれば、他方に電子注入電圧Ｖｐｐを与えても
フローティングゲート５２への電子注入は行われない。
第６図は（ａ）〜ｔｅｌアドレス保持部２１のＦＲＯＭ
セルへの論理値の書き込みを手順示した回路図である。
セルへの論理値の書き込みを手順示した回路図である。
第６図（ａ）に示すように、トランジスタ６１のセレク
トゲートは列選択線ｍｉに、トランジスタ６２のセレク
トゲートはインバータ６３によシ反転した接続ａｍｉに
接続している。論理値「ｌ」を書き込む場合、第６図（
ｂ）に示すように行選択線ＡｉをＶｐｐに設定し、列選
択線ｍｉにＶｐｐを与えるト、トランジスタ６１の７０
−ティングゲートには電子が注入され、トランジスタ６
２のフローティングゲートは接地電位となるため電子が
注入されないため、トランジスタ６１は非導通状態とな
シ、第６図（ｄ）に示すＲＯＭセルを得る。一方、論理
喧「０」を書き込む場合、第６図（Ｃ１に示すようにｌ
ｉをＶｐｐに設定し、ｍｉは接地電位ＧＮＤを与えると
、同様にしてトランジスタ６２は非導通状態となシ、第
６図（ｅ）に示すＲＯＭセルを得る。
トゲートは列選択線ｍｉに、トランジスタ６２のセレク
トゲートはインバータ６３によシ反転した接続ａｍｉに
接続している。論理値「ｌ」を書き込む場合、第６図（
ｂ）に示すように行選択線ＡｉをＶｐｐに設定し、列選
択線ｍｉにＶｐｐを与えるト、トランジスタ６１の７０
−ティングゲートには電子が注入され、トランジスタ６
２のフローティングゲートは接地電位となるため電子が
注入されないため、トランジスタ６１は非導通状態とな
シ、第６図（ｄ）に示すＲＯＭセルを得る。一方、論理
喧「０」を書き込む場合、第６図（Ｃ１に示すようにｌ
ｉをＶｐｐに設定し、ｍｉは接地電位ＧＮＤを与えると
、同様にしてトランジスタ６２は非導通状態となシ、第
６図（ｅ）に示すＲＯＭセルを得る。
第７図（ａ）〜（ｅ）はデータ保持部２２．セット指標
ビット部２３．リセット指標ビット部２４０ＦＲＯＭセ
ルへの論理値の書き込み手順を示した回路図である。第
７図（ａ）に示すように、トランジスタ６５のセレクト
ゲートは行選択線ｐｊに接続している。論理値「１」を
書き込む場合、第７図（ｂ）に示すように行選択線Ａｊ
をＶｐｐに設定し１列選択線ｎｊにＶｐｐを与えると、
第７図（ｄ）に示す）ＲＯＭセルが得られ、論理ｆｌｆ
ｒＯＪを書き込む場合、第７図（Ｃ）に示すように行選
択線形ｊをＶｐｐに設定し、列選択線ｎｊに接地電位Ｇ
ＮＤを与えると、第７図（ｅ）に示す）！、ＯＭセルが
得られる。
ビット部２３．リセット指標ビット部２４０ＦＲＯＭセ
ルへの論理値の書き込み手順を示した回路図である。第
７図（ａ）に示すように、トランジスタ６５のセレクト
ゲートは行選択線ｐｊに接続している。論理値「１」を
書き込む場合、第７図（ｂ）に示すように行選択線Ａｊ
をＶｐｐに設定し１列選択線ｎｊにＶｐｐを与えると、
第７図（ｄ）に示す）ＲＯＭセルが得られ、論理ｆｌｆ
ｒＯＪを書き込む場合、第７図（Ｃ）に示すように行選
択線形ｊをＶｐｐに設定し、列選択線ｎｊに接地電位Ｇ
ＮＤを与えると、第７図（ｅ）に示す）！、ＯＭセルが
得られる。
第８図はこのようにデータを書込んだ修正プログラム保
持メモＩ７１０の一例を示す回路図である。
持メモＩ７１０の一例を示す回路図である。
図中、７０〜７３はアドレス入力用インバータ、７４〜
７９はデータ出力および指標ビット出力用インバータ、
８０〜９０は回路と電源ｖｐＤとの間に挿入される負荷
用ＭＯＳトランジスタ、９１〜９４はアドレス保持部２
１の部となるトランジスタ、９５．９６はデータ保持部
２２の一部となるトランジスタ、９７は指標ビット用ト
ランジスタを示す。この回路のアドレスデータはアドレ
スバス３（Ａ３〜ＡＵ）からアドレス保持部２１に入力
されている。
７９はデータ出力および指標ビット出力用インバータ、
８０〜９０は回路と電源ｖｐＤとの間に挿入される負荷
用ＭＯＳトランジスタ、９１〜９４はアドレス保持部２
１の部となるトランジスタ、９５．９６はデータ保持部
２２の一部となるトランジスタ、９７は指標ビット用ト
ランジスタを示す。この回路のアドレスデータはアドレ
スバス３（Ａ３〜ＡＵ）からアドレス保持部２１に入力
されている。
今、このアドレスバスＡ３〜ＡＯからアドレス情報ｒ０
１００Ｊが入力すると、行選択線Ｌ２のみがハイレベル
「１」で、他の線形１．看３． Ａ４゜ｋ５は全て「０
コレベルとなる。この線、８２が「１」のレベルである
と、この線１２に接続しているゲートのトランジスタ９
１〜９７は全て導通状態となり、その結果データバス４
（Ｄ３〜Ｄｏ）にはインバータ７４〜７７を介してデー
タ［ｔＯＯＪが出力し、マタセットビットの出力もイン
バータ７８を介してｒｌＪとなり、リセットビットの出
力は「０」である。このためアドレス保持部２１に検出
したいアドレス情報を、データ保持部２２とセットビッ
ト２３とリセットビット２４に出力させたいデータを書
き込んでおけば、修正プログラム保持メモリ１０がアド
レス情報の一致を検出した時は直ちにデータを出力する
事となる。
１００Ｊが入力すると、行選択線Ｌ２のみがハイレベル
「１」で、他の線形１．看３． Ａ４゜ｋ５は全て「０
コレベルとなる。この線、８２が「１」のレベルである
と、この線１２に接続しているゲートのトランジスタ９
１〜９７は全て導通状態となり、その結果データバス４
（Ｄ３〜Ｄｏ）にはインバータ７４〜７７を介してデー
タ［ｔＯＯＪが出力し、マタセットビットの出力もイン
バータ７８を介してｒｌＪとなり、リセットビットの出
力は「０」である。このためアドレス保持部２１に検出
したいアドレス情報を、データ保持部２２とセットビッ
ト２３とリセットビット２４に出力させたいデータを書
き込んでおけば、修正プログラム保持メモリ１０がアド
レス情報の一致を検出した時は直ちにデータを出力する
事となる。
以上説明したように、マスクＲＯＭ内にプログラムエラ
ーが存在した場合、従来のようにマスクＲＯＭのマスク
修正と再製作を行なわずに、きわめて容易にエラープロ
グラムの修正が可能となる。
ーが存在した場合、従来のようにマスクＲＯＭのマスク
修正と再製作を行なわずに、きわめて容易にエラープロ
グラムの修正が可能となる。
特に、マスクＲＯＭを内蔵するシングルチップマイコン
の、集積度と機能の複雑化に伴いＲＯＭ容量が数にバイ
トから数十にバイトと大型化し、長大なプログラムの実
行が要求されており、増大するソフトウェアのエラーの
問題はきわめて深刻であるが５本発明により、ソフトウ
ェア上の工２−の修正に寄与する時間的、労働的、資源
的効果はきわめて大きい。
の、集積度と機能の複雑化に伴いＲＯＭ容量が数にバイ
トから数十にバイトと大型化し、長大なプログラムの実
行が要求されており、増大するソフトウェアのエラーの
問題はきわめて深刻であるが５本発明により、ソフトウ
ェア上の工２−の修正に寄与する時間的、労働的、資源
的効果はきわめて大きい。
第１図は一般的なマスクＲＯＭを主メモリとして用いた
マイクロプロセッサのブロック図、第２図（ａＬ （ｂ
）、 （Ｃ）は従来のマスクＲＯＭのプログラムエラー
の修正を示したプログラム図、第３図は本発明の一実施
例を含むマイクロコンピュータの回路図、第４図は第３
図の修正プログラム保持〉モリへ記憶される修正プログ
ラムのプログラム図、第５図は本実施例で用いたＦＲＯ
Ｍのトランジスタの回路図、第６図（ａ）〜ｔｅ）は第
３図の修正プログラム保持メモリのアドレス書込み手順
を示したＰｌ（０Ｍセルの回路図、第７図（ａ）〜（ｅ
）は第３図の修正プログラム保持メモリのデータ書込み
手順を示した２８０Ｍセルの回路図、第８図は第３図の
修正プログラム保持メモリの具体例を示した回路図であ
る。図において ｌ・・・・・・ＣＰＵ、２・・・・・・マスクＲＯＭ、
３・・・・・・アドレスバス、４・・・・・・データバ
ス、ｌｏ・・・・・・修正フログラム保持メモリ、１１
・・・・・・無効フラグフリップ７０ツブ、１２・・・
・・・第１ゲート、１３・旧・・第２ゲート、２１・・
・・・・アドレス保持部、２２・・・・・・データ保持
部、２３・・・・・・セット指標ビット部、２４・、。 ・・・リセット指標ビット部、２５・・・・・・行領域
、５１・・・・・・セレクトゲート、５２・・・・・・
フローティングゲ−）、５３・・・・・・ドレイン、５
４・・・・・・ソース、６１゜６２．６５．９１〜９７
・・・・・・ＦＲＯＭ）ランジスタ、６３．７０〜７９
・・・・・・インバータ、８０〜９０・・・・・・負荷
用トランジスタ、 である。 早１ 聞 図面の浄書（内容に変更なし） （ｌｌ＞ （ｂ） （Ｃ） 馬 ２ 図 “パパ讐１−６′℃？Ａ ″′ イ／ プを 猶 ７ 口 手続補正書（方式） １．事件の表示 昭和５９年特 許 願第１６２３号２
、発明ノ名称 マスクＲＯＭのプログラム制御装置３、
補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 電話東京（０３）４５６−３１１１（大代表）６、補正
の対象 図面 ２ 補正の内容
マイクロプロセッサのブロック図、第２図（ａＬ （ｂ
）、 （Ｃ）は従来のマスクＲＯＭのプログラムエラー
の修正を示したプログラム図、第３図は本発明の一実施
例を含むマイクロコンピュータの回路図、第４図は第３
図の修正プログラム保持〉モリへ記憶される修正プログ
ラムのプログラム図、第５図は本実施例で用いたＦＲＯ
Ｍのトランジスタの回路図、第６図（ａ）〜ｔｅ）は第
３図の修正プログラム保持メモリのアドレス書込み手順
を示したＰｌ（０Ｍセルの回路図、第７図（ａ）〜（ｅ
）は第３図の修正プログラム保持メモリのデータ書込み
手順を示した２８０Ｍセルの回路図、第８図は第３図の
修正プログラム保持メモリの具体例を示した回路図であ
る。図において ｌ・・・・・・ＣＰＵ、２・・・・・・マスクＲＯＭ、
３・・・・・・アドレスバス、４・・・・・・データバ
ス、ｌｏ・・・・・・修正フログラム保持メモリ、１１
・・・・・・無効フラグフリップ７０ツブ、１２・・・
・・・第１ゲート、１３・旧・・第２ゲート、２１・・
・・・・アドレス保持部、２２・・・・・・データ保持
部、２３・・・・・・セット指標ビット部、２４・、。 ・・・リセット指標ビット部、２５・・・・・・行領域
、５１・・・・・・セレクトゲート、５２・・・・・・
フローティングゲ−）、５３・・・・・・ドレイン、５
４・・・・・・ソース、６１゜６２．６５．９１〜９７
・・・・・・ＦＲＯＭ）ランジスタ、６３．７０〜７９
・・・・・・インバータ、８０〜９０・・・・・・負荷
用トランジスタ、 である。 早１ 聞 図面の浄書（内容に変更なし） （ｌｌ＞ （ｂ） （Ｃ） 馬 ２ 図 “パパ讐１−６′℃？Ａ ″′ イ／ プを 猶 ７ 口 手続補正書（方式） １．事件の表示 昭和５９年特 許 願第１６２３号２
、発明ノ名称 マスクＲＯＭのプログラム制御装置３、
補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 電話東京（０３）４５６−３１１１（大代表）６、補正
の対象 図面 ２ 補正の内容
Claims (1)
- 主たるプログラムを記憶するマスクＲＯＭと；このマス
クＲＯＭの修正すべきプログラムのアドレスを記憶する
アドレス保持部と、前記修正すべきプログラムのアドレ
スに対応する修正プログラムを記憶するデータ保持部と
、このデータ保持部と前記マスクＲＯＭとの切替を制御
するよう記憶される指標ビット部とをもつ修正プログラ
ム保持メモリと；前記指標ビットの内容に従って切替信
号となる制御フラグを形成する手段と；前記制御フラグ
の状態に応じてデータバスに出力されるプログラム情報
として前記マスクＲＯＭの出力あるいは前記データ保持
部の出力を選択する切替手段とを含むマスクＲＯＭのプ
ログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001623A JPS60145596A (ja) | 1984-01-09 | 1984-01-09 | マスクｒｏｍのプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001623A JPS60145596A (ja) | 1984-01-09 | 1984-01-09 | マスクｒｏｍのプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145596A true JPS60145596A (ja) | 1985-08-01 |
Family
ID=11506654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001623A Pending JPS60145596A (ja) | 1984-01-09 | 1984-01-09 | マスクｒｏｍのプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145596A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323598A (ja) * | 1989-06-21 | 1991-01-31 | Honda Motor Co Ltd | Ｒｏｍ装置 |
| US5051897A (en) * | 1988-03-11 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Single-chip microcomputer with memory patching capability |
| KR100652002B1 (ko) * | 1999-11-09 | 2006-11-30 | 엘지전자 주식회사 | 롬 정정 장치 및 방법 |
-
1984
- 1984-01-09 JP JP59001623A patent/JPS60145596A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051897A (en) * | 1988-03-11 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Single-chip microcomputer with memory patching capability |
| JPH0323598A (ja) * | 1989-06-21 | 1991-01-31 | Honda Motor Co Ltd | Ｒｏｍ装置 |
| KR100652002B1 (ko) * | 1999-11-09 | 2006-11-30 | 엘지전자 주식회사 | 롬 정정 장치 및 방법 |
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