KR100200921B1

KR100200921B1 - 불휘발성 반도체 메모리 장치의 칩 소거 및 칩 프로그램동작방법

Info

Publication number: KR100200921B1
Application number: KR1019950054752A
Authority: KR
Inventors: 최병순
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-12-22
Filing date: 1995-12-22
Publication date: 1999-06-15
Anticipated expiration: 2015-12-22
Also published as: KR970051363A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야

전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작 방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작시의 워드라인과 비트라인 사이의 쇼트에 따른 패일을 규제하기 위한 방법을 제공함에 있다.

3. 발명의 해결방법의 요지

전기적으로 데이타의 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치에 특정한 회수의 프로그램 및 소거동작을 실시하기 위한 칩 프로그램 및 칩 소거의 동작방법에 있어서, 블록 소거의 검증의 결과에 따라 결함이 있는 메모리 셀 블록을 제외한 나머지의 블록에 특정한 회수의 프로그램 및 소거동작을 실시함을 요지로 한다.

4. 발명의 중요한 용도

불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작 방법에 적합하게 이용된다.

Description

불휘발성 반도체 메모리 장치의 칩 소거 및 칩 프로그램 동작 방법

제1도는 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록을 보인 도면.

제2도는 제1도의 제1디코더(10)의 회로를 보인 도면.

제3도는 제1도의 제3디코더(11)의 회로를 보인 도면.

제4도는 본 발명의 일실시예에 따른 페이지 버퍼의 회로를 보인 도면.

제5도는 본 발명의 일실시예에 따른 패스 및 패일 서메이터의 회로를 보인 도면.

제6도는 본 발명의 일실시예에 따른 블록 래치 펄스 발생부의 회로를 보인 도면.

제7도는 본 발명의 일실시예에 따른 블록 어드레스 카운터 리셋 또는 리던던시 블록 선택 인에이블 신호를 발생하기 위한 회로를 보인 도면.

제8도는 본 발명의 일실시예에 따른 블록 어드레스 카운터 리셋 신호를 발생시키기 위한 회로를 보인 도면.

제9도는 본 발명의 일실시예에 따른 소거 검증 인에이블 신호를 발생하기 위한 회로를 보인 도면.

제10도는 본 발명의 일실시예에 따른 블록 어드레스 스캔 오실레이터 인에블 신호를 발생하기 위한 회로를 보인 도면.

제11도는 본 발명의 일실시예에 따른 블록 어드레스 카운터 클럭을 발생하기 위한 회로를 보인 도면.

제12도는 본 발명의 일실시예에 따른 프리 사이클 세트 모오드 신호를 발생하기 위한 회로를 보인 도면.

제13도는 본 발명의 일실시예에 따른 블록 어드레스 카운터의 회로를 보인 도면.

제14도는 본 발명의 일실시예에 따른 제1블록 어드레스 프리 디코더의 회로를 보인 도면.

제15도는 본 발명의 일실시예에 따른 제2블록 어드레스 프리 디코더의 회로를 보인 도면.

제16도는 본 발명의 일실시예에 따른 제3블록 어드레스 프리 디코더의 회로를 보인 도면.

제17도는 본 발명의 일실시예에 따른 블록 감지 회로를 보인 도면.

제18도는 본 발명의 일실시예에 따른 리던던시 블록 선택 인에이블 신호를 발생시키기 위한 회로를 보인 도면.

제19도는 본 발명의 일실시예에 따른 리던던시 블록 디스에이블 신호를 발생시키기 위한 회로를 보인 도면.

제20도는 본 발명의 일실시예에 따른 리던던시 블록 디코더의 회로를 보인 도면.

제21도는 본 발명의 일실시예에 따른 리던던시의 개략적인 블록을 보인 도면.

제22도는 본 발명의 일실시예에 따른 제 1리던던시 블록 소거 검증의 프리 사이클 세트의 파형을 보인 도면.

제23도는 본 발명의 일실시예에 따른 제 1리던던시 블록부터 제 14리던던시 블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면.

제24도는 본 발명의 일실시예에 따른 제 15리던던시 블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면.

제25도는 본 발명의 일실시예에 따른 제 1부터 제 511 메인블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면.

제26도는 본 발명의 일실시예에 따른 제 512의 메인블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면.

제27도는 본 발명의 일실시예에 따른 낸드 형 셀의 동작 조건을 보인 도면.

본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리장치의 칩 프로그램 및 칩 소거 동작 방법에 관한 것으로, 특히 칩 프로그램 및 칩 소거시의 워드라인과 비트라인 사이의 쇼트에 따른 패일을 구제하기 위한 방법에 관한 것이다.

일반적으로, 전기적으로 소거 및 프로그램이 가능 불휘발성 반도체 메모리장치에서 소거와 프로그램의 반복 횟수(이하 Endurance라 칭함)을 스팩으로 정하여 소자의 특성으로 나타내어준다.

통상적인 불휘발성 반도체 메모리 장치는 수 번에서 수 만번의 Endurance 사이클을 반복하는 과정에서 메모리 셀의 기능에 패일(Fail)이 발생하는 경우도 있고, 공정에 따라 차이는 있지만 보통 수 십 만 번 이상의 Endurance 사이클에도 견디는 경우가 있다.

이러한 이유로 불휘발성 반도체 메모리 장치의 테스트시에는 특정한 횟수 만큼의 상기 Endurance 사이클링을 실시하여 초기에 발생되는 결함 셀(Defected Cell)을 검색(Screen)하는 과정이 필요하게 된다. 이에, 만약 특정한 횟수 만큼의 Endurance 사이클링을 수행하여 초기의 Endurance 결함 셀을 검색할때 사용자 모드로서 블록 소거 및 페이지 프로그램을 수행한다면 테스트 하기 위한 시간이 많이 소모가 된다.

따라서, 이러한 테스트 시간을 줄이기 위해서 전 블록을 선택하여 전체의 블록을 동시에 소거(이하 칩 소거라 칭함)하고, 전 페이지(page)을 선택하여 동시에 전 페이지를 프로그램(이후 칩 프로그램이라 칭함)하게 된다.

먼저, 칩 소거 동작을 설명하자면, 전 블록을 선택하고 나서 워드라인에 0V을 가하고, 비트라인은 20V를 가하게 된다. 이때, 워드라인과 비트라인이 공정상의 문제로 어떤 블록에서라도 한 곳이 쇼트(short)가 발생되어 있으며, 전류 싱크(Current Sink)가 생기게 되어 비트라인이 20V로 올라가지 못하게 되어 전체 셀이 소거 되지 못하게 된다. 그리고 칩 프로그램 동작은, 메모리 셀의 전 페이지를 선택하여 워드라인에는 18V을 가하고 비트라인에는 0V를 가하게 된다. 이때, 워드라인과 비트라인의 공정상의 문제로 한 곳이라도 쇼트가 발생되어 있다면 전류 싱크가 생기게 되어 워드라인은 18V로 올라가지 못하여 전 셀이 프로그램이 되지 못하게 된다.

이러한 이유로 워드라인과 비트라인에의 메모리 셀은 Endurance 사이클링을 수행할 수 없어 공정상의 수율(Yield)을 낮추는 원인이 된다.

따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은, 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작시의 워드라인과 비트라인 사이의 쇼트에 따른 패일을 구제하기 위한 방법을 제공함에 있다.

본 발명의 다른 목적은, 고속의 테스트 동작을 수행하기 위한 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작 방법을 제공함에 있다.

본 발명의 또 다른 목적은, 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작시의 불량셀을 가지는 블록을 비 활성화시킨 후 상기 동작을 수행하기 위한 칩 프로그램 및 칩 소거 동작 방법을 제공함에 있다.

상기한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 기판 상에 형성된 평행한 비트라인들과, 상기 반도체 기판에 형성되고 매트릭스 형식으로 배열되고 워드라인과 접속된 메모리 셀들을 가지는 다수의 스트링으로 이루어진 메모리 블록들과, 다수개의 리던던시부를 가지는 불휘발성 반도체 메모리 장치에 특정한 회수의 프로그램 및 소거동작을 실시하는 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거의 동작 방법에 있어서, 상기 메모리 블록들을 모두 블록 소거시키고, 리던던시 선택 모오드로 리이드 하고 프로그램할 수 있는 상기 리던던시부들을 선택하여 특정 리던던시부들만 소거시키는 제 1과정과, 상기 메모리 블록들 및 리던던시 블록들을 모두 소거검증을 수행시키는 제 2과정과, 상기 메모리 블록들의 좌우에 각기 상기 워드라인에 의해 연결되고 특정 워드라인을 선택하기 위한 디코더 블록들에 저장부를 두어 상기 소거검증을 통한 블록들이 소거된 경우에는 상기 저장부에 세팅하여 블록을 선택하고, 소거가 되지 않은 경우에는 상기 저장부에 리세트하여 블록을 비선택시켜 상기 칩 프로그램 및 칩 소거의 동작을 수행할때 소거가 된 블록들만 선택시키는 제 3과정을 가지는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록도이다. 제1도를 참조하면, 메모리 셀 어레이는 선택 트랜지스터 소오스와 다른 선택 트랜지스터의 드레인 사이에 드레인 소오스 통로들이 직렬로 접속된 메모리 트랜지스터들로 이루어진 낸드 셀로 구성되어 있다. 이는 본 발명의 설명의 편리를 위함이지 낸드 셀에 국한 된 것이 아님을 미리 주지 시키는 바이다.

상기 메모리 셀 어레이의 좌측 및 우측에는 제 1디코더부(10)와 제 3디코더부(11)부가 위치하며, 이러한 메모리 셀 어레이와 제 1디코더부(10) 및 제 3디코더부(11)로 구성된 512개의 메인블럭부(1)와 16개의 리던던시부(2)에 의해 불휘발성 반도체 메모리 장치를 이루어져 있다.

상기 제 1디코더부(10)의 출력신호인 LBgate는 엔형 모오스 트랜지스터(12, 13, 14)의 게이트에 연결되어 있고, 상기 엔형 모오스 트랜지스터(15, 16, 17)의 소오스는 CG1, CG3~CG15, ST1의 신호와 각각 연결되어 있으며, 드레인은 각각의 셀 어레이의 워드라인과 연결되어 있다. 상기 엔형 모오스 트랜지스터(14)의 드레인은 셀 어레이를 통하여 상기 제3디코더부(11)와 연결되어 있으며, 상기 제 1 및 제3디코더부(10, 11)의 상세 회로는 하기의 제2 및 제3도에 자세히 게재된다.

제2도는 상기 제1도의 제1디코더부(10)의 회로를 보인 도면이다. 제2도를 참조하면, 프리 디코더의 출력신호인 pi(i=0~7), Qi(i=0~7), Ri(i=0~7) 신호가 낸드게이트(21)의 입력으로 연결되어 있고, 소거 모오드 및 프리 사이클 세트 모오드(Pre-Cycle Set Mode)에서 블록을 디코딩시키기 위한, BDIch 및신호가 각기의 엔형 및 피형 모오스 트랜지스터(27, 24, 29, 30)으로 연결되어 있고, 상기 엔형 트랜지스터(24, 27)의 타단은 블록 디코더의 선택 비선택 여부를 저장하기 위한 래치부(52)와 연결되고, 리이드 모오드에서 7V, 프로그램 모오드에서 18V, 그 이외의 모오드에서는 Vcc로 천이되는 Vpgmwl신호가 캐패시터(39) 및 엔형 트랜지스터(36, 37, 38)로 이루어진 차아지 펌프 회로(54)의 일부인 엔형 모오스 트랜지스터(38)에 연결되고, 모든 모오드에서 LBgate신호를 Vpgmwl보다 높게 유지 시키기 위해서 Owc신호가 낸드게이트(40)의 입력으로 되어 토글되어 상기 차아지 펌프회로(54)에 전달된다.신호는 문턱전압이 약 -1.8V인 공핍형 엔형 모오스 트랜지스터(34)에 연결되어 Pi, Qi, Ri111111 의한 선택 신호가 전달되면 Vcc가 되어 LBgate에 완전한 Vcc을 전달 시키고, Owc가 토글되어 LBgate의 전위가 올라가면 그라운드 레벨이되어 엔형 모오스 트랜지스터(34)를 쇼트 오프(Shut off)시켜 엔형 모오스 트랜지스터(34)를 통한 전류 통로가 없도록하여 LBgate 노드가 계속 Vpgmwl신호의 레벨보다 높게 유지되도록 한다.

제3도는 상기 제1도의 제3디코더부(11)의 회로를 보인 도면이다. 제3도를 참조하면, SSL신호는 제1 및 제2도에 도시된 제1디코더부(10)이 선택되어 SSL신호가 하이로 천이되면 제3도에 도시된 제3디코더부(11)의 트라이 스테이트 인버터(42)는φ4,φ5에 의해서 상기 SSL신호에 의한 디코딩된 결과가 제3디코더부(11)에 전달되고 나면 디스에이블된다. Owc,, Vpgmwl 신호는 상기 제2도에서 설명한 제1디코더부(10)와 같은 방법으로 각기 접속되고 동작한다. 캐패시터(50)과 엔형 트래지스터(47, 48, 49)로 이루어진 차아지 펌프회로(55)의 동작은 공지된 기술이므로 본원에서는 생략한다.

제4도는 본 발명의 일실시예에 따른 페이지 버퍼의 회로를 보인 도면이다. 제4도를 참조하면, 페이지 버퍼회로는 입출력단자 I/O 0~7에 대하여 하나의 비트라인에 연결된 512개의 서브그룹(60)과 소거 검증시의 패스 및 패일을 판단하여 나타내는 플래그(flag) 발생회로와 기준전압 발생회로(70)로 구성된다. 이러한 각기의 상기 서브그룹(60)은 데이타 래치 및 감지회로이며 이는 엔형 모오스 트랜지스터(72~78)과 피형 모오스 트랜지스터(80) 및 데이타 래치(79)와 트라이 스테이트 인버터(81)로 구성된다. I/O 0~7 각각의 일측에 제공된 기존부(70)와 상기 각 데이타 레치 및 감지회로(71)와 피형 모오스 트랜지스터(80)로 구성된 회로 부분은 전류미러형으로 구성된다.

상기 엔형 모오스 트랜지스터(78)은 프로그램 동작중 제어 신호 SPB에 의해 턴온되며 트라이 스테이트 인버터(81)은 리이드 동작중 상기 감지회로들의 데이타 감지 동작의 완료시 제어 신호 Osac 및 반전 신호에 의해 인에이블된다. 그리고 상기 엔형 모오스 트랜지스터(62)는 소거 검증 동작에서 데이타 감지 동작의 완료시 DSO 노드의 레벨과 트라이 스테이트 인버터(81)의 인에이블에 의해 DO 노드의 레벨이 결정되고, DO 노드가 Vcc로 천이 될데 인에이블된다. 소거 검증에서 패일일 경우 DSO 노드가 하이가 되어 DO 노드가 Vcc로 된다. 이와 같은 소거 검증 초기에는 제어신호 Ofp가 로우가 되어 있어 FPI 노드을 Vcc로 차아지하고 있다가 데이타 감지 동작의 완료시 제어 신호 Ofp가 하이로 천이 되어 FPI 노드는 DOS의 레벨에 의해서 결정되고, 소거 검증시 패일일 경우 FPI 노드가 엔형 모오스 트랜지스터(62)에 의해 방전되고, 제어 신호 Ofp의 반전신호가 로우가 되어 노아게이트(64)가 인에이블되면, 인버터 65의 출력은 로우가 된다.

제5도는 본 발명의 일실시예에 따른 패스 및 패일 서메이터의 회로를 보인 도면이다. 제5도를 참조하면, FP0~7은 상기 페이지 버퍼의 소거 검증시 패스 및 패일 판단에 따른 플래그를 수신하는 낸드 게이트(90, 91)과 이의 출력단과 연결된 노아게이트(92) 및 인버터(93)으로 구성된다. 이에, 상기 플래그중 하나라도 패일이 나면 노아게이트(92)와 인버터(93)을 통해서 FPt가 하이가 된다.

제6도는 본 발명의 일실시예에 따른 블록 래치 펄스 발생부의 회로를 보인 도면이다. 제6도를 참조하면, 제어신호와 FPt를 수신하는 노아게이트(94)와 일측은 이의 출력단과 연결되고 타측에는 제어신호 Scyst가 수신되는 낸드게이트(95)와 이의 출력단과 연결되는 인버터(96)으로 이루어진다. 이때,이 소거 검증시 블록의 패일 또는 패스 판정이 상기 페이지 버퍼의 상기 써메이터 회로를 통해 완료되었을때 로우로 인에이블 되어 출력신호인 BDIch를 인에이블 시키고 나서 다시 하이로 디스에이블 된다. 낸드게이트(95)의 입력신호인 Scyst는 프리 사이클 세트 모오드 동안 하이로 유지하는 프리 사이클 세트 모우드 인에이블 플래그이다. 상기의 순서대로 진행됨에 따라 패스난 블록은 BDlach의 인에이블에 의해 블록이 선택된다.

제7도는 본 발명의 일실시예에 따른 블록 어드레스 카운터 리셋 또는 리던던시 블록 선택 인에이블 신호를 발생하기 위한 회로를 보인 도면이다. 제7도를 참조하면, 상기 프리 사이클 세트 모오드 인에이블 플래그 신호 Scyst가 수신되는 다수개의 인버터들과 낸드게이트를 가지는 공지된 기술인 쇼트 펄스 발생부(97)와 이의 출력단과 각기 연결된 인버터(98, 99, 100)으로 이루어진다. 이에, 상기 Scyst가 로우에서 하이로 인에이블 될 때 상기 쇼트 펄스 발생부(97)에 의해 약 100ns의 펄스가 발생되어 리던던시 블록 선택신호인 REDset신호와 블록 어드레스 카운터 리셋 신호인를 인에이블 시키는신호를 약 100ns동안 인버터(98, 99, 100)을 통하여 인에이블 시켰다가 디스에이블 시킨다.

제8도는 본 발명의 일실시예에 따른 블록 어드레스 카운터 리셋 신호를 발생하기 위한 회로를 보인 도면이다. 제8도를 참조하면, 제어신호 Oalbe을 수신하는 인버터(111)과, 제어신호, RSTreg와 반전된 Oalbe를 수신하는 노아게이트(112)로 구성된다. 상기 노아게이트(112)의 입력신호인 상기 RSTreg는 반도체 메모리 장치의 초기 리세트 제어신호이며 메모리 장치가 파워 온되면 하이에서 로우레벨로 디스에이블되는 신호이다. 또한, 프리 셋트 모오스에서는 리던던시블록에 대한 소거의 검증동작이 완료되었을때 50ns의 쇼트 펄스로 인에이블되어를 통해서 블록 어드레스 카운터를 리세트 시킨다. 제어신호 Oalbe는 프리 사이클 세트 모오드가 인에이블 될때 100ns동안 블록 어드레스 카운터를 리세트 시킨다.

제9도는 본 발명의 일실시예에 따른 소거 검증 인에이블 신호를 발생시키기 위한 회로를 보인 도면이다. 제9도를 참조하면, 제어신호 CYCTvf, Osfin, RSTreg를 수신하는 노아게이트(113, 114)로 이루어진 래치부(117)와 이의 출력단과 연결된 인버터(116)으로 이루어진다. 이에, 프리 사이클 세트 모오드에서의 소거 검증 인에이블 신호 Rop는 CYCTvf 신호가 로우에서 하이로 천이 되면서 로우에서 하이로 인에이블된다. 각기의 블록에 대한 검증동작이 완료되면, 제어신호 Osfin이 로우에서 하이로 토글되어 Rop을 하이에서 로우로 디스에이블시킨다. RSTreg신호는 메모리 장치가 파워 온 될때 래치 리세트시킨다.

제10도는 본 발명의 일실시예에 따른 블록 어드레스 스캔 오실레이트 인에이블 신호를 발생하기 위한 회로를 보인 도면이다. 제10도를 참조하면, 제어신호 Fxcnx, Oscnx를 수신하는 낸드게이트(131)과, 상기 낸드게이트(131)의 출력단과 연결되고 제어신호 ABKs를 수신하는 낸드게이트(130)과, 상기 낸드게이트(130)의 출력단과 연결되는 인버터(132)로 이루어진다. 상기 낸드게이트(130)은 블록 어드레스 카운터 카운터 업 (Count-up) 신호인 Oscnx와 최종 블록 어드레스 감지 신호인 Fxcnx가 로우인 상태에서 ABKs가 하이로 인에이블 되고, 소거 검증 인에이블 신호 Rop가 하이로 인에이블 되면 낸드게이트(130, 131) 및 인버터(132)를 통해 블록 어드레스 스캔 오실레이터 인에이블 신호 Ososc를 하이로 인에이블 시킨다. 최종 블록이 어드레스되면 Fxcnx가 하이가 되고, 블록 어드레스 카운터의 카운터 업 신호 Oscnx가 하이가 될때 낸드게이트(130)을 디스에이블 시켜 Ososc를 로우로 천이시킨다. 또한 최종 블록 어드레스가 되면 Fxcnx가 하이가 되고, Oscnx가 하이가 되면 제어 신호 ABKs가 로우가 되어 프리 사이클 세트 모오드가 완료 되면서 낸드게이트(130)를 디스에이블 시킨다.

제11도는 본 발명의 일실시예에 따른 블록 어드레스 카운터 클럭을 발생하기 위한 회로를 보인 도면이다. 제11도를 참조하면, 블록 어드레스 스캔 오실레이터(133)와 쇼트 펄스 발생부(136, 137)과 래치부(139)와 인버터(134, 135, 142, 138, 140)들과 낸드게이트(141)와 노아게이트(143)로 구성되어 있다. 상기 설명한 블록 어드레스 스캔 오실레이터는 블록 어드레스 스캔 오실레이터의 인에이블 신호인 Ososc에 의해 구동된다. CYCTvf 신호는 블록 어드레스 스캔 오실레이터(133)의 출력이 로우에서 하이로 천이 될때 쇼트 펄스 발생부(136)에 의해 약 80ns 의 쇼트 펄스로 토글된다. 블록 어드레스 카운터 클럭인 Oscnx 신호는 쇼트 펄스 발생부(137)과 래치부(139)에 의해서 프리 사이클 세트 모오드가 인에이블되면, ABKs가 로우에서 하이가 되어 래치부(139)를 인에이블시키고, 블록 어드레스 스캔 오실레이터(133)의 출력이 로우가 될때 쇼트 펄스 발생부(137)와 래치부(139)을 세팅시켜 노아게이트(143)을 인에이블시킨다. 다시 블록 어드레스 스캔 오실레이터(133)의 출력이 하이가 되면 노아게이트(143)에 의해 Ososc신호는 하이로 천이된다. 이후 최종 블록이 어드레스가 될때까지 Ososc신호는 블록 어드레스 스캔 오실레이터(133)의 출력과 같은 위상으로 토글된다.

제12도는 본 발명의 일실시예에 따른 프리 사이클 세트 모오드 신호 ABKs를 발생하기 위한 회로를 보인 도면이다. 제12도를 참조하면, 래치부(123)과 지연부(126), 인버터(121, 118, 120, 127)과 낸드게이트(117, 122, 125)와 노아게이트(119)로 구성되어 있다. 상기 래치부(123)는 메모리 장치에서 파워 온시 RSTreg에 의해 리세트되고, 프리 사이클 세트 모오드 인에이블시에 의해 세트된다. 다시 래치부(123)는 최종 블록이 어드레스가 되면 최종 블록 어드레스 감지 신호 Fscnx와 블록 어드레스 카운터 클럭이 하이일때 리세트된다. 낸드게이트(122)는 최종 블록이 어드레스가 되었을 때 바로 래치부(123)이 리세트되어 ABKs가 로우가 되기 때문에 마지막 블록의 소거 검증을 할 수 없기 때문에 마지막 블록의 소거 검증구간, 즉 Rop가 하이인 구간에 ABKs가 로우가 되는 것을 막아 준다.

제13도는 본 발명의 일실시예에 따른 블록 어드레스 카운터의 회로를 보인 도면이다. 제13도를 참조하면, 이진카운터(150)들과 이진카운터(150)들의 출력단에 연결된 노아게이트(154, 156)과 인버터(153, 155, 157)로 구성되어 있다.

각각의 이진카운터의 출력은 순서적으로 다음 이진카운터의 입력에 연결되어 있고 다른 이진카운터의 출력단은 상기 구성과 동일하다. 유닐 이진카운터(150)의 입력으로는 리세트신호로서 RSTxadd와 어드레스 버퍼의 출력인 PA13~PA21와, 블록 어드레스를 로딩할 때 하이로 토글되어 ADload가 연결되어 있다. 프리 사이클 세트 모오드시에 의해 이진카운터(150)들이 리세트된 상태에서 블록 어드레스 카운터 클럭 신호인 Oscnx가 토글됨에 따라 A13~A21/가 카운터 업 된다. BLKb신호는 칩 소거 및 칩 프로그램시 노아게이트(154, 159, 161, 164, 166, 169, 171)들을 동시에 제어하므로서 A13~A21/A13~A21 신호를 모두 하이로 천이 시켜 모든 블록이 동시에 선택될 수 있다. 이진 카운터(150)는 이미 공지된 기술이므로 설명을 생략한다.

제14도는 본 발명의 일실시예에 따른 제1블록 어드레스 프리 디코더의 회로를 보인 도면이고, 제15도는 본 발명의 일실시예에 따른 제2블록 어드레스 프리 디코더의 회로를 보인 도면이고, 제16도는 본 발명의 일실시예에 따른 제3블록 어드레스 프리 디코더의 회로를 보인 도면이다. 제 14, 15, 16도를 참조하면, 3입력 낸드게이트(180, 182, 184, 186, 188, 190, 192, 194, 196)의 출력단에는 인버터(181, 183, 185, 187, 189, 191, 193, 195, 197)가 연결되어 있다. 제14도의 제1블록 어드레스 프리 디코더는 블록 어드레스 A13~A15/에 의해 P0~P7을 디코딩하고, 제 2블록 어드레스 프리 디코더는 블록 어드레스 A16~A18/에 의해 Q0~Q7을 디코딩하고, 제 3블록 어드레스 프리 디코더는 블록 어드레스 A19~A21/에 의해 R0~R7을 디코딩한다.신호는 리던던시 블록 선택시 인에이블된다.

제17도는 본 발명의 일실시예에 따른 블록 감지 회로를 보인 도면이다. 제17도를 참조하면, 제 3입력 낸드게이트(198)의 입력신호인 P7, Q7, R7신호가 전부 하이가 되면 인버터(199)을 통하여 FScnx신호가 하이가 된다.

제18도는 본 발명의 일실시예에 따른 리던던시 블록 선택 인에이블 신호를 발생하기 위한 회로를 보인 도면이다. 제18도를 참조하면, 래치부(200)와 상기 래치부(200)의 출력은 인버터(203)의 입력으로 연결되어있다. 상기 래치부(200)은 제 2입력 노아게이트(202)와 제 3입력 노아게이트(201)로 구성되어 있고, 제 3입력노아게이트(201)의 입력은 메모리 장치가 파워 온 시 하이가 되었다가 다시 로우가 되는 제어 신호 RSTreg가 연결되어 있어 파워 온 시 래치부(200)을 리세트하고, 제 2입력 노아게이트(202)의 입력신호 REDset는 프리 사이클 모오드가 인에이블 될 때 약 100ns 동안 하이로 쇼트 펄스로 토글된 래치부(200)를 세트 시키고, 리던던시 블록의 소거검증이 완료되면, 제 3입력 노아게이트(201)의 입력신호 RSTred가 하이로 토글되어 래치부(200)를 리세트 시킨다. 인버터(203)의 출력신호인 SLTred는 프리 사이클 모오드 시 리던던시 블록의 소거 검증동안 하이로 되어 있다가 메인 블록의 소거 검증이 시작 되면 로우로 천이 된다.

제19도는 본 발명의 일실시예에 따른 리던던시 블록 디스에이블 신호를 발생하기 위한 회로를 보인 도면이다. 제19도를 참조하면, 쇼트 펄스 발생부(205)와 쇼트 펄스 발생부(205)의 입력을 제어하는 제 2입력 낸드게이트(204)와 쇼트 펄스 발생부(205)의 출력에 연결되어 있는 인버터(206)으로 구성되어 있다.

리던던시 블록 디스에이블 신호 프리 사이클 세트 모오드에서 16번째 리던던시 블록 디스에이블 신호 RR15가 하이 쇼트 펄스로 발생되어 리던던시 블록을 디스에이블 시킨다.

제20도는 본 발명의 일실시예에 따른 리던던시 블록 디코더의 회로를 보인 도면이다. 제20도를 참조하면, 블록 어드레스 카운터 LSB A13~A16/을 입력으로 하는 제 4입력 낸드게이트(207)와, 리던던시 블록 선택 신호 SLTred을 입력으로 하는 제 2입력 낸드게이트(208)의 출력에 연결된 인버터(209)로 구성되어 있다. 리던던시 블록 디코더의 출력인(i=0~15)는 블록 어드레스 A13~A16/에 의해 각각 인에이블된다.

제21도는 본 발명의 일실시예에 따른 리던던시의 개략적인 블록을 보인 도면이다. 제21도를 참조하면, 16개의 리던던시 매트릭스(211)가 도시되어 있고, 각 리던던시 매트릭스는 리던던시 어드레스 감지부(210)와 2개의 노아 게이트(212, 213)로 구성되어 있다. 제어신호 SLTred는 프리 사이클 세트 모오드시 리던던시 어드레스 감지부(210)의 출력을 노아게이트(212)들에 의해 디스에이블시키는 역할을 한다. 각기의 노아게이트(212)의 출력은 노아게이트(213, 214, 215)의 입력이 되고, 노아게이트(213, 214, 215)의 또 하나의 입력인 REDblk0~15는 리던던시 블록 디코더 신호인 RR0-RR15을 각각 인에이블 시킨다.

제22도는 본 발명의 일실시예에 따른 제 1리던던시 블록 소거 검증의 프리 사이클 세트의 파형을 보인 도면이다. 즉, 제1도에서 부터 제21도의 구성에 따른 파형을 보인 도면이다. 이러한 도면들을 참조하여 제22도를 참조하면, 프리 사이클 모오드의 명령어가 외부 제어핀으로부터 들어오면, 버퍼에서 프리 사이클 세트 모오드 플래그인 Scyst 신호가 하이로 된다. Scyst신호에 동기되어 REDset 신호가 50ns동안 하이로 토글되어 리던던시 블록 선택 신호 SLTred가 하이로 천이 되면서 리던던시 블록을 선택하게 된다. 동시에신호가 50ns동안 로우로 토글되면서 블록 어드레스 카운터를 리세트시켜서 리던던시 블록중 제 1블록을 선택하고, 프리 사이클 세트 모오드 구간을 정해주는 신호 ABKs를 하이로 세팅시킨다. 또한신호는 블록 어드레스 스캔 오실레이터 인에이블신호 Ososc를 하이로 인에이블시킨다.

이러한, 블록 어드레스 스캔 오실레이터의 출력은 프리 사이클 세트 모오드 시 인에이블 검증 신호인 CYSTvf를 하이로 천이 시킴에 의해 Rop 신호를 인에이블시켜 인에이블 검증을 초기화시키고, 블록 어드레스 카운터 신호인 Oscnx를 하이로 천이 시켜 블록 어드레스 카운터의 카운터 업(Count - Up)를 준비 시킨다. 메모리 장치의 블록 소거 검증동작이 완료될 경우 Ofp신호를 하이로 토글시켜 소거의 성공 여부를 판단하게 된다. 소거 검증의 결과가 패스일 경우 FPt가 로우를 유지하고가 로우로 토글될때 BDlch가 하이로 토글되면서 선택 블록의 래치를 세팅시킨다.

제23도는 본 발명의 일실시예에 따른 제 1리던던시 블록부터 제 14리던던시 블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면이다. 제23도를 참조하면, Osfin신호에 의해 제 1리던던시 블록의 소거 검증이 완료되면서 Rop신호를 로우로 천이시키고 Rop의 제어신호에 의해 블록 어드레스 오실레이터가 다시 인에이블 된다. 블록 어드레스 스캔 오실레이터의 출력에 의해 CYSTvf가 하이로 토글되어 Rop를 하이로 천이시켜 소거 검증을 초기화시킨다. 또한, 블록 어드레스 카운터 클럭 Oscnx를 로우로 천이 시켜 블록 어드레스 카운터의 출력인 어드레스를 카운터 업시킨다. 이와 같이 카운터 업된 어드레스에 대한 소거검증이 제23도와 같이 수행되는 것이다.

제24도는 본 발명의 일실시예에 따른 제 15리던던시 블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면이다. 제24도를 참조하면, 파형은 어느정도 제23도와 같으나 어드레스 카운터 업에 의해 PR15가 하이에서 로우가 되면 블록 어드레스 카운터 리세트 신호인 RSTxadd가 로우로 토글되면서 블록 어드레스 카운터를 리세트시켜 블록 어드레스를 초기화시킨다.

제25도는 16번째 리던던시 블록에 대한 소거 검증이 완료된 후 본 발명의 일실시예에 따른 제 1부터 제 511 메인블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면이다. 제25도를 참조하면, 리던던시 블록 선택 신호가 디스에이블 되면서 블록 어드레스 코딩은 메인 블록에서만 이루어진다. 소거검증은 제22도의 그것과 일치한다.

제26도는 본 발명의 일실시예에 따른 제 512의 메인블록의 소거 검증의 프리 사이클 세트의 파형을 보인 도면이다. 제26도를 참조하면, 블록 소거 검증의 동작의 완료신호 Osfin이 하이로 토글되면서 Rop가 로우로 되어 소거 검증의 동작이 완료된다. 소거검증은 제22도의 그것과 일치한다.

제27도는 본 발명의 일실시예에 따른 낸드 형 셀의 동작 조건을 보인 도면이다. 제27도를 참조하면, 낸드 형 셀의 칩 소거 및 침 프로그램, 리이드, 소거 검증에 대한 셀의 동작 조건에 대한 도표이다.

따라서, 상기한 바와 같은 본 발명에 따르면, 칩 프로그램 및 칩 소거 동작시의 워드라인과 비트라인 사이의 쇼트에 따른 패일을 구제에 따른 고속의 테스트 동작을 수행할 수 있는 효과가 있는 것이다.

Claims

반도체 기판 상에 비트라인과 워드라인이 서로 교차되어 형성되어 있고 메모리 셀이 상기 워드라인에 접속되어 매트릭스 형태로 배열되어 있는 다수개의 스트링으로 이루어진 메모리 블록들과, 다수개의 리던던시부를 가지는 불휘발성 반도체 메모리 장치에 특정한 회수의 프로그램 및 소거동작을 실시하기 위한 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거의 동작 방법에 있어서: 상기 메모리 블록들을 모두 블록 소거시키고, 리던던시 선택 모오드로 리이드 및 프로그램할 수 있는 상기 리던던시부들을 선택하여 특정 리던던시부들만 소거시키는 제 1과정과; 상기 메모리 블록들 및 리던던시 블록들을 모두 소거검증을 수행시키는 제 2과정과; 상기 메모리 블록들의 좌우에 각기 상기 워드라인에 의해 연결되고 특정 워드라인을 선택하기 위한 디코더 블록들에 저장부를 두어 상기 소거검증을 통한 블록들이 소거된 경우에는 상기 저장부에 세팅하여 블록을 선택하고, 소거가 되지 않은 경우에는 상기 저장부에 리세트하여 블록을 비선택시켜 상기 칩 프로그램 및 칩 소거의 동작을 수행할때 소거가 된 블록들만 선택시키는 제 3과정을 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작 방법.
제 1항에 있어서, 상기 저장부은 두개의 인버터가 래치형으로 배열되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거 동작 방법.
반도체 기판 상에 비트라인과 워드라인이 서로 교차되어 형성되어 있고 메모리 셀이 상기 워드라인에 접속되어 매트릭스 형태로 배열되어 있는 다수개의 스트링으로 이루어진 메모리 블록들과, 다수개의 리던던시부를 가지는 불휘발성 반도체 메모리 장치에 특정한 회수의 프로그램 및 소거동작을 실시하기 위한 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거의 동작 방법에 있어서: 블록 소거의 검증의 결과에 따라 결함이 있는 메모리 셀 블록을 제외한 나머지의 블록에 특정한 회수의 프로그램 및 소거동작을 실시하는 불휘발성 반도체 메모리 장치의 칩 프로그램 및 칩 소거의 동작 방법.