JPH02110640A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータの書換えが可能な不揮発性メモリセル
を備えた不揮発性半導体メモリに関する。

（従来の技術） メモリセルとして不揮発性トランジスタを用いた不揮発
性半導体メモリはデータの書換えが可能なメモリとして
知られている。従来、この種のメモリには、メモリ単体
で専用の書込み装置、いわゆるＲＯＭライターを用いて
書込みが行なわれるもの（例えばＥＦＲＯＭ）と、シス
テムに組み込まれた後にそのシステムのＣＰＵから出力
される各種制御信号に基づいて書込みが行なわれるもの
（例えばＥＥＰＲＯＭ）との２種類がある。

ＲＯＭライターを用いて書込みが行なわれる前者のメモ
リの場合、データの書込みには相当な時間がかかるため
、後者のように組み込みシステム上で使用されるような
汎用ＣＰＵからの制御信号を用いず、第３図のタイミン
グチャートに示すような特別のシーケンスでデータの書
込みが行なわれる。すなわち、アドレス、書込みデータ
及び書込み用の高電圧ｖｐｐが供給された後、チップイ
ネーブル信号ＣＥが“０゛レベルに低下することによっ
てデータの書込みが行なわれる。次に出力イネーブル信
号ＯＥが“０”レベルの期間にチップイネーブル信号Ｃ
Ｅが再び“０゛レベルに低下することにより、予め書込
まれたデータの読み出しが行なわれ、読み出しデータと
書込みデータが比較される。通常、このような動作はベ
リファイ（ｖｅｒｌｒｙ）動作と呼ばれる。このとき、
両データが一致していなければ十分な書込みがなされて
いないとして再び同一データの書込みが行なわれる。

他方、ベリファイ動作が行なわれた後、両データが一致
していれば十分な書込みがなされたことになる。この場
合にはチップイネーブル信号ＣＥが“Ｏ゛レベル低下す
ることによってデータの追加書込みが行なわれる。

後者のＥ　Ｅ　Ｆ　ＲＯＭ等のようにシステムに組み込
まれた後にそのシステムのＣＰＵから出力される制御信
号に基づいて書込みが行なわれるメモリの場合は、第３
図のような書込みシーケンスには対応しておらず、例え
ば第４図のタイミングチャートに示すような一般的なＲ
ＡＭの書込みシーケンスに対応してい、る。

ところで、上記前者のメモリでは書込みシーケンスか組
み込みシステム上のＣＰＵのシーケンスと異なるため、
そのままではシステム上に組み込んだ後ではデータの書
込みが行なえないという問題がある。そこで、このメモ
リをシステム上に組み込んだ後でもデータの書込みが行
なえるようにするため、従来では第５図、第６図もしく
は第７図の各ブロック図に示すようにシステムを構成す
ることか考えられている。

第５図のシステムでは、システム５Ｉ内のＣＰＵ５２の
３つのポートを使用し、これらのポートからチップイネ
ーブル信号ＣＥと出カイネーブル信号ＯＥ、アドレス及
びデータを前記第３図に示すようなタイミングで発生さ
せ、これらをメモリ５３に供給することによりデータの
書込みを行なう。しかし、この場合にはＣＰＵ５２のポ
ートがメモリ５３のデータ書込みのために使用され、Ｃ
ＰＵ５２で本来のシステムに必要な処理を行うことがで
きなくなってしまう。

第６図のシステムでは、システム５１内にＣＰＵ５２と
メモリ５３の他に専用の書込み回路５４を設け、この書
込み回路５４を使用してメモリ５３にデータの書込みを
行なうものである。ところが、この場合にはシステム上
にＣＰＵ、メモリ以外の余分な回路が必要となり、シス
テム構成が複雑になり、かつ余分な面積が必要になり好
ましくない。

第７図のシステムでは、システム５１内にＣＰＵ５２と
メモリ５３の他に、外部インターフェース回路５５及び
この外部インターフェース回路５５とＣＰＵ５２の出力
とを切換えるマルチプレクサ５６を設け、外部インター
フェース回路５５を使用してメモリ５３にデータ書込み
を行なう。ところが、この場合にはシステム上に外部イ
ンターフェース用の特別なコネクタが必要となり、かつ
本来のＣＰＵとのインターフェースの分離が必要になる
。

このようにＲＯＭライターを用いてデータの書込みが行
なわれるメモリに対し、システム上に組み込んだ後にデ
ータの書込みを行う場合には上記のような種々の問題が
発生する。このため、組み込みシステム上で、の書込み
及び書換えをあきらめるか、または余分な費用をかけて
システム上で吉込み可能にするかのいずれかになる。

一方、Ｅ　Ｅ　Ｐ　ＲＯＮ４等のように、システムに組
み込まれた後にそのシステムのＣＰＵから出力される各
種制御信号に基づいて書込みが行なわれるメモリの場合
には、データ書込み時におけるシステム上の汎用ＣＰＵ
からの制御信号の長さと、メモリの書込み時間（いわゆ
るＴ　ｐｖ）とが大きく異なるため（一般には前者が数
＋ｎＳ〜数百ｎＳであるのに対し、後者は数百μｓ〜数
ｍｓ）、このようなメモリは例えば第８図のブロック図
に示すように構成されている。第８図において、Ｏｌは
メモリ回路本体、６２はＣＰＵ等から出力されるアドレ
スをラッチするアドレスラッチ回路、６３は同じ＜ｃｐ
ｕ等から出力されるデータをラッチするデータラッチ回
路、６４はチップイネーブル信号ＣＥ。

出力イネーブル信号ＯＥ、書込み用の高電圧ＶＰＰ及び
ライトイネーブル信号ＷＥがそれぞれ供給されるコント
ロール回路、６５はワンショットパルス発生回路である
。このような構成のメモリでは、コントロール回路６４
に供給されるライトイネーブル信号ＷＥの立ち下がりに
同期してアドレスラッチ回路６２でアドレスが、さらに
ＷＥの立ち上がりに同期してデータラッチ回路６３でデ
ータがそれぞれラッチされ、メモリ回路本体０１に供給
される。他方、第９図のタイミングに示すように、ライ
トイネーブル信号ＷＥの立ち下がりに同期してこの信号
ＷＥよりも十分に長いプログラムパルスＰＧＭ（書き込
みパルス）がワンショットパルス発生回路６５で発生さ
れ、メモリ回路本体６１に供給される。メモリ回路本体
８１ではこのプログラムパルスＰＧＭが発生されている
期間に、上記アドレスラッチ回路６２でラッチされてい
るアドレスに対応したメモリセルに対し、データラッチ
回路６３でラッチされているデータの書込みが行なわれ
る。

ところが、この場合にはメモリ内部にワンショットパル
ス発生回路６５を設ける必要があり、集積回路化する際
にチップ面積が大きなものとなる。

このため、チップの大型化に伴うコストの上昇が問題に
なる。また１、メモリ内部に設けられたワンショットパ
ルス発生回路６５の安定性が悪く、メモリセルの書込み
量のばらつきが大きくなり、信頼性の点で問題がある。

そこで、書込み量のばらつきを考慮し、ワンショットパ
ルス発生回路６５で発生されるプログラムパルスＰＧＭ
の長さを十分に長くすると、この場合には書込みが容品
なメモリセルに対して余分な書込み時間をかけることに
なり、全体の書込み時間が長くなる。

また、メモリ内部に上記第８図に示すような書込み制御
手段を持たないメモリの場合には、外部のＣＰＵによっ
て書込み時間を管理する必要がある。このようなメモリ
の従来の構成を第１０図のブロック図に示す。第１０図
において、８１はメモリ回路本体、Ｇ２はＣＰＵから出
力されるアドレスをラッチするアドレスラッチ回路、６
３は同じくＣＰＵから出力されるデータをラッチするデ
ータラッチ回路、６６はチップイネーブル信号ＣＥ、出
カイネーブル信号ＯＥ、書込み用の高電圧ＶＰＰｓライ
トイネーブル信号ＷＥ及びデータラッチ回路６３のラッ
チデータがそれぞれ供給されるコントロール回路、Ｇ７
はＤ型フリップフロップ回路である。

次に、このような構成のメモリにおけるデータ書込み動
作を第１１図のタイミングチャートを用いて説明する。

ＣＰＵからある特定のデータ、例えば１６進数の「ＡＡ
」が出力され、これがデータラッチ回路０３でラッチさ
れると、コントロール回路６６からのイネーブル信号Ｅ
ＮＡが“Ｏ”レベルにされる。この信号ＥＮＡが“１”
レベルの期間にフリップフロップ回路６７がリセットさ
れる。

この信号ＥＮＡの“０°レベルへの低下はプログラム・
イネーブル・コマンドとしてフリップフロップ回路Ｂ７
に供給され、この信号ＥＮＡの“０”レベルへの立ち下
がりによってフリップフロップ回路６７がイネーブル状
態にされる。次のライトイネーブル信号ＷＥの立ち下が
りに同期してアドレスラッチ回路Ｇ２でアドレスが、さ
らにライトイネーブル信号ＷＥの立ち上がりに同期して
データラッチ回路６３でデータがそれぞれラッチされ、
メモリ回路本体６１に供給される。このとき、コントロ
ール回路６６から出、力される信号ＷＥの立ち上がりに
同期してフリップフロップ回路６７がトリガされ、“１
“レベルのプログラムパルスＰＧＭがメモリ回路本体６
１に供給される。これにより、１バイト分のプログラム
動作が開始される。次のライトイネーブル信号ＷＥの立
ち上がりでフリップフロップ回路６７が再トリガされ、
“１”レベルのプログラムパルスＰＧＭが“０″レベル
に低下して１バイト分のプログラム動作が完了する。こ
の後、ＣＰｔＪからある特定のデータ、例えば１６進数
の「ＢＢＪが出力され、これがデータラッチ回路６３て
ラッチされると、コントロール回路６Ｇからのイネーブ
ル信号ＥＮＡが“１”レベルにされる。この信号ＥＮＡ
の１”レベルへの立ち上かりはプログラム・ディスエー
ブル・コマンドとしてフリップフロップ回路６７に供給
される。

しかし、この場合でも書込みシーケンスとしてはＣＰＵ
のＲＡＭへの書込みシーケンスの場合とほとんど同じで
あるため、システムノイズ等による誤書込みが発生する
可能性がある。このため、勢いその書込みシーケンスを
複雑化することになる。すなわち、第１１図のタイミン
グチャートのシーケンスの場合には、データｌ−Ａ　Ａ
Ｊのライト動作のみでプログラム◆イネーブルφコマン
ドを検出しているが、これの替わりに例えば第１２図の
フローチャートで示すように、データ「ＡＡ」のライト
動作、データ「５５」のライト動作、・・・データｒＦ
ＦＪのライト動作及びデータ「００」のライト動作が連
続することによってプログラム・イネーブル・コマンド
を検出することが考えられる。このように書込みシーケ
ンスが複雑になると、既存のＲＯＭライタを使用してデ
ータの書込みが行なえなくなる。さらに、シーケンスが
複雑になると、複雑になった分たけ書込みに余分な時間
がかかる。このことはシステム上に組み込まれたメモリ
については誤書き込みを防Ｉトするためにやむを得ない
が、システム組み込み前のメモリ単体については書込み
時間が増加する分だけ製造時間が長くなると共にコスト
も上昇する。

（発明がＨ決しようとする課題） このように従来、の不揮発性半導体メモリは、データの
書込みを行う場合に、ＲＯＭライターを用いてメモリ単
体で行うか、もしくはシステムに組み込まれた後にその
システムのＣＰＵから出力される各種制御信号に基づい
て行なうかのいずれか一方のみにしか対処されていない
ため、両方の方式で共に容易に書込みを行うことができ
ないという欠点かある。

この発明は上記のような！１１情を考慮してなされたも
のであり、その［１的は、既存のＲＯＭライターを用い
てメモリ単体でデータの書込みもしくは書換えが可能で
あり、かつ組込みシステム上での書換えも容易に行うこ
とができる不揮発性半導体メモリを提１」（することに
ある。

［発明の（１η成］ （課題を解決するための手段） この発明の不揮発性’＋４導体メモリは、不揮発性メモ
リセルを有するメモリ回路本体と、上記メモリ回路本体
内のメモリセルに対しそれぞれ異なる方式でデータの書
込み制御を行う２つ以上の書込み制御回路と、上記書込
み制御回路を選択的に動作させる手段とを具備したこと
を特徴とする。

（作用） この発明による不揮発性゛）６導体メモリでは、メモリ
単体でデータの書込みを行う場合に使用される書込み制
御回路と、システム上に組込まれた状態でデータの書込
みを行う場合に使用される書込み制御回路とを設け、両
回路を選択することによって異なる方式でデータの書込
み制御が行なわれる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係る不揮発性半導体メモリの一実施
例による構成を示す回路図である。図において、ＩＯは
不揮発性トランジスタからなるメモリセルが設けられ、
後述するプログラムパルスＰ　Ｇ　Ｍが供給されている
期間にデータの書込みを行うメモリ回路本体である。１
１はこの実施例のメモリがシステム内に組み込まれた状
態でデータの書込みを行う場合、に上記メモリ回路本体
ｌＯで使用されるプログラムパルスＰ　Ｇ　Ｍを出力す
る第１のプログラムパルス発生回路、１２はこの実施例
のメモリがメモリ単体でデータの書込みを行う場合に上
記メモリ回路本体１０で使用されるプログラムパルスＰ
ＧＭを出力する第２のプログラムパルス発生回路であり
、両回路から出力されるプログラムパルスＰＧＭはＯＲ
ゲート回路１３を介して上記メモリ回路本体１０に供給
される。さらに１４は上記第１、ＴＪ２のプログラムパ
ルス発生回路１１．１２を選択的に動作させるための２
種類のモード信号ＭＯＤＥＩ、ＭＯＤＥ２を発生する切
換え回路である。

この実施例のメモリがシステム内に組み込まれた状態の
ときのデータの書込みは、例えば第２図のフローチャー
トで示すようなシーケンスで行なわれるものとする。す
なわち、条件１〜条件ｎがこの順序で満足されたときに
のみプログラム・イネーブルとなる。なお、条件ｉ　（
ｉｍｌ〜ｎ）とは、例えばメモリ回路本体ＩＯ内の特定
番地のメモリセルに特定データの書込みが行なわれるこ
と、もしくは特定番地のメモリセルからデータの読出し
行なわれること、あるいは外部ピンの状態設定等が考え
られるが、この実施例の場合には特定番地のメモリセル
に特定データの書込みが行なわれることを条件ｉとする
。

上記第１のプログラムパルス発生回路１１には、ｎ個の
コンパレータ２１−１〜２＋−ｎ、　　（ｎ＋１）個の
Ｄ型フリップフロップ回路２２−１〜２２−（ｎ＋１）
　　　（ｎ−１）個のＡＮＤゲート回路２３−１〜２３
−（ｎ−１）及び１個のインバータ２４が設けられてい
る。

上記ｎ個のコンパレータ２１−１〜２１−ｎは、図示し
ないＣＰＵから出力されるアドレス及びデータを特定の
アドレス及びデータと比較することによって上記各条件
１〜ｎを判定する。条件１を１′１１定する上記コンパ
レータ２１−１の出力は上記フリップフロップ回路２２
−１のデータ入力端に人力される。このフリップフロッ
プ回路２２−１の出力及び条件２を判定する上記コンパ
レータ２１−２の出力は上記ＡＮＤゲート回路２３−１
に人力される。

このＡＮＤゲート回路２３−１の出力は上記フリップフ
ロップ回路２２−２のデータ入力端に入力される。以下
同様に、フリップフロップ回路２２−１の出力及び条件
（ｉ＋１）を判定する上記コンパレータ２ｌ−（ｉ＋１
）の出力がＡＮＤゲート回路２３−１に人力され、この
ＡＮＤゲート回路２３−１の出力がフリップフロップ回
路２２−（ｉ＋１）のデータ入力端に入力される。そし
て、フリップフロップ回路２２−ｎの出力はフリップフ
ロップ回路２２（ｎ＋１）のリセット入力端に人力され
、このフリップフロップ回路２２−（ｎ＋１）の出力は
インバータ２４を介してそのデータ入力端に帰還される
。また、上記ｎ個のフリップフロップ回路２２−１〜２
２−ｎの各リセット入力端には上記切換え回路１４から
出力される一方のモード信号ＭＯＤＥ１が並列に入力さ
れ、（ｎ　＋　１）個のフリップフロップ回路２２−１
〜２２−（ｎ＋１）の各クロック入力端には図示しない
ＣＰＵから出力されるライトイネーブル信号ＷＥが並列
的に人力される。そして、フリップフロップ回路２２−
（ｎ＋１）からプログラムパルスＰＧＭが出力される。

上記第２のプログラムパルス発生回路１２には、１個の
インバータ３１と２個のＡＮＤゲート回路３２．３３が
設けられている。上記インバータ３１には図示しないＲ
ＯＭライタから出力されるチップイネーブル信号ＣＥが
入力される。上記ＡＮＤゲート回路３２にはＲＯＭライ
タから出力される出力イネーブル信号ＯＥ及びライトイ
ネーブル信号ＷＥが並列的に入力される。上記ＡＮＤゲ
ート回路３３には上記切換え回路■４から出力される他
方のモード信号ＭＯＤＥ２、上記インバータ３１の出力
信号及び上記ＡＮＤゲート回路３２の出力信号が並列的
に入力される。そして、このＡＮＤゲート回路３３から
プログラムパルスＰＧＭが出力される。

上記切換え回路１４は、メモリの特定のピンに入力され
る切換え信号Ｓのレベルを検出して２種類のモード信号
ＭＯＤＥＩ、ＭＯＤＥ２のいずれか一方を“１”レベル
に設定する。例えば、切換え回路１４は切換え信号Ｓが
“１″レベルのときにはＭＯＤＥＩを“１７レベルに設
定し、切換え信号Ｓが“０２レベルのときにはＭ　ＯＤ
　Ｅ　Ｌを“１″レベルに設定する。

次に動作を説明する。いま、“１″レベルの切換え信号
Ｓが人力された場合、切換え回路１４はモ−ド信号ＭＯ
ＤＥＩを１”レベルに設定する。

このとき、第１のプログラムパルス発生回路ｌｌ内のフ
リップフロップ回路２２−１〜２２−ｎのリセット状態
が解除され、この第１のプログラムパルス発生回路１１
が動作可能になる。続いて、図示しなｔ、）ＣＰ　Ｕか
らはアドレスとデータが順次出力され、かつこれに同期
してＣＰＵから出力されるライトイネーブル信号ＷＥが
“０２レベルに下げられる。

ここで、前記第２図に示すような順序で各条件が成立す
ると、ｎ個のコンパレータ２１−１〜２１−ｎの各出力
が順次“１“レベルとなり、ライトイネーブル信号ＷＥ
かｎ回“０″レベルに下げられた時点でフリップフロッ
プ回路２２−ｎの出力が“１″レベルになる。このとき
、第２図の条件の中で１つでも成立しないとき、または
成立する順序が異なるときは、その時点でＡＮＤ回路２
３の出力が“０”　レベルに低下し、フリップフロップ
回路２２−ｎの出力は“１”レベルにはならない。

上記各条件が成立し、フリップフロップ回路２２−ｎの
出力が“１”レベルになった後はフリップフロップ回路
２２−（ｎ＋１）がリセット状態が始めて解除される。

この後、図示しないＣＰＵからメモリ回路本体１０に書
込み用のアドレスとデータが出力され、かつこれに同期
してライトイネーブル信号ＷＥが“０”レベルに下げら
れる。予め、インバータ２４の出力は１“レベルになっ
ているため、ライトイネーブル信号ＷＥの立ち上がりで
フリップフロップ回路２２−（ｎ＋１）の出力、すなわ
ちプログラムパルスＰＧＭが′１＃レベルに立ち上がり
、この後、メモリ回路本体１ｏでデータの書込みが行な
われる。次に、ＣＰＵからメモリ回路本体１０にダミー
のアドレスとデータが出力され、かつこれに同期してラ
イトイネーブル信号ＷＥが“０″レベルに下げられる。

このとき予め、インバータ２４の出力は″０°レベルに
なっているため、ライトイネ−ブル信号ＷＥの立ち上が
りでプログラムパルスＰＧＭが“０”レベルに低下し、
プログラムが終了する。なお、書き込まれたデータが正
しいかどうかを判定するベリファイ動作を行う場合には
、ＣＰＵからメモリ回路本体１０に読出し用のアドレス
とデータが出力され、メモリ回路本体ｉｏに人力される
。

このようにモード信号ＭＯＤＥＩを″１ｍレベルに設定
することによって、このメモリは組込みシステム上での
データの書込み及び書換えを容易に行うことができる。

しかも、コンパレータ２１の数を増やし、プログラム・
イネーブルの状態に移行するまでのシーケンスを複雑に
することにより、システム動作中に誤書込みが発生する
確率を減少させることができる。

他方、“０”レベルの切換え信号Ｓが入力された場合、
切換え回路１４はモード信号ＭＯＤＥ２を“１″レベル
に設定する。このとき、第２のプログラムパルス発生回
路１２内のＡＮＤゲート回路３３にこの“１ルベルのモ
ード信号ＭＯＤＥ２が入力することにより、第２のプロ
グラムパルス発生回路１２が動作可能になる。このとき
、この第２のプログラムパルス発生回路１２には図示し
ないＲＯＭライタから前記第３図に示すようなタイミン
グでチップイネーブル信号ＣＥ、出カイネーブル信号Ｏ
Ｅ及びライトイネーブネ信号ＷＥがそれぞれ入力される
。なお、このとき、ＲＯＭライタから出力されるライト
イネーブネ信号ＷＥは“１”レベルのままにされている
。従って、モード信号Ｍ　ＯＤ　Ｅ　２を“１”レベル
に設定することによって、このメモリはメモリ単体で既
存のＲＯＭライタを用いてデータの書込み及び書換えを
行うことができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、切換え回路１４はメモリの特定の
ビンに入力される切換え信号Ｓのレベルを検出して２種
類のモード信号ＭＯＤＥＩ、ＭＯＤＥ２のいずれか一方
を“１“レベルに設定する場合について説明したが、こ
れは特定のアドレスへの特定データの書込みを検出する
ことによって２種類のモード信号ＭＯＤＥＩ、ＭＯＤＥ
２のレベル設定を行う場合や、外部ピンに通常の論理レ
ベル電圧の範囲を越えた電圧が印加されたことを検出し
て２種類のモード信号ＭＯＤＥＬ、ＭＯＤＥ２のレベル
設定を行う、外部ピンにクロック信号が印加されたこと
を検出して２種類のモード信号ＭＯＤＥＩ、ＭＯＤＥ２
のレベル設定を行う等、種々の変形が可能である。

［発明の効果］ 以上説明したようにこの発明によれば、既存のＲＯＭラ
イターを用いてメモリ単体でデータの書込みもしくは書
換えが可能であり、かつ組込みシステム上での書換えも
容易に行うことができる不揮発性半導体メモリを提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体メモリの一実施
例による構成を示す回路図、第２図は上記実施例のメモ
リを説明するためのフローチャート、第３図及び第４図
はそれぞれは従来のメモリの動作を示すタイミングチャ
ート、第５図、第６図、第７図及び第８図はそれぞれ従
来のメモリを用いたシステムのブロック図、第９図は第
８図のシステムの動作を示すタイミングチャート、第１
０図は従来のメモリを用いたシステムのブロック図、第
１１図は上記第１０図のシステムの動作を示すタイミン
グチャート、第１２図は第１０図のシステムの動作を示
すフローチャートである。 ｌＯ・・・メモリ回路本体、１１・・・第１のプログラ
ムパルス発生回路、１２・・・第２のプログラムパルス
発生回路、１３・・・ＯＲゲート回路、１４・・・切換
え回路、２１　１〜２１−ｎ・−コンパレータ、２２−
１〜２２−（ｎ＋１）・・・Ｄ型フリップフロップ回路
、２３−１〜２３−　（ｎ　−１）　、　３２．３３−
ＡＮＤゲート回路、２４、　３１・・・インバータ。

Claims (3)

【特許請求の範囲】
1. （１）不揮発性メモリセルを有するメモリ回路本体と、 上記メモリ回路本体内のメモリセルに対しそれぞれ異な
   る方式でデータの書込み制御を行う２つ以上の書込み制
   御回路と、 上記書込み制御回路を選択的に動作させる手段と を具備したことを特徴とする不揮発性半導体メモリ。
2. （２）不揮発性メモリセルを有しプログラムパルスが供
   給されている期間に各メモリセルに対するデータの書込
   みを行うメモリ回路本体と、 それぞれ異なる方式で上記プログラムパルスを発生する
   第１及び第２のプログラムパルス発生手段と、 制御入力信号に基づいて上記第１及び第２のプログラム
   パルス発生手段を選択的に動作させる手段と を具備したことを特徴とする不揮発性半導体メモリ。
3. （３）前記第１のプログラムパルス発生手段はＲＯＭラ
   イタからの制御信号に基づいて前記プログラムパルスを
   発生し、前記第２のプログラムパルス発生手段はＣＰＵ
   からの書込み制御信号に基づいて前記プログラムパルス
   を発生するようにそれぞれ構成されている請求項２記載
   の不揮発性半導体メモリ。