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KR930020466A - 마이크로컴퓨터 - Google Patents

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KR930020466A
KR930020466A KR1019930003964A KR930003964A KR930020466A KR 930020466 A KR930020466 A KR 930020466A KR 1019930003964 A KR1019930003964 A KR 1019930003964A KR 930003964 A KR930003964 A KR 930003964A KR 930020466 A KR930020466 A KR 930020466A
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KR
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microcomputer
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KR1019930003964A
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English (en)
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KR100276474B1 (ko
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기요시 마쯔바라
나오끼 야시끼
시로 바바
다까시 이또
히로후미 무까이
마사나오 사또
마사아끼 데라사와
겐이찌 구로다
가즈요시 시바
Original Assignee
가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초엘에스아이엔지니어링 가부시끼가이샤
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Priority claimed from JP9191992A external-priority patent/JPH05266219A/ja
Priority claimed from JP09390892A external-priority patent/JP3534781B2/ja
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Publication of KR930020466A publication Critical patent/KR930020466A/ko
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Abstract

전기적인 소거 및 라이트에 의해서 정보를 리라이트가능한 불휘발성의 플래시 메모리 및 이것을 내장한 마이크로컴퓨터에 관한 것으로써, 사용하기 편리한 플래시메모리를 내장한 마이크로컴퓨터를 제공하기 위해, 마이크로컴퓨터는 행렬로 배치된 여러개의 메모리블럭을 포함하고 다른 기억용량을 갖는 여러개의 메모리블럭으로 분할된 메모리셀어레이를 갖고 있다. 각 메모리블럭은 컨트롤게이트가 행방향으로 연장되는 대응하는 워드선도체에 집속된 1행이상의 메모리셀을 포함한다. 각 메모리블럭내의 모든 메모리셀의 소오스는 대응하는 1개의 공통도체에 공통접속된다. 메모리셀의 드레인은 열방향으로 연장되는 각각의 데이타도체에 접속된다. 공통전압제어회로가 각 메모리블럭마다 마련되고, 라이트동작에 있어서 대응하는 데이타선도체에 선택전압이 부여되어 라이트선택되어야할 메모리셀을 포함하는 메모리블럭의 공통도체에는 제1의 전위가 인가되고, 대응하는 데이타선에는 상기 선택전압이 부여되어도 라이트비선택으로 되어야할 메모리셀을 포함하며, 또한 선택메모리를 포함하지 않은 메모리블럭의 공통도체에는 제1의 전위보다도 높은 제2의 전위가 인가된다.
단일의 반도체칩내에 형성된 중앙처리장치 및 전기적으로 리라이트 가능한 플래시메모리를 구비하고, 플래시 메모리에 대한 리라이트를 중앙처리장치의 제어하에 실행시키는 제1동작모드와 마이크로컴퓨터에 접속가능한 라이트회로의 제어하에 실생시키는 제2 동작모드중 어느것인가로 마이크로컴퓨터를 전환하기 위한 동작모드신호를 받기 위한 입력단자를 구비한다.
이러한 것을 취하는 것에 의해, 사용하기 편리하게 된다.

Description

마이크로컴퓨터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 전면플래시메모리를 채용한 마이크로컴퓨터의 1실시예의 블럭도.
제2도는 플래시메모리와 함께 마스크 ROM을 채용한 마이크로컴퓨터의 1 실시예의 블럭도.
제3도는 범용 PROM 라이터에 의한 플래시메모리의 리라이트에 착안한 블럭도.
제4도는 CPU제어에 의한 플래시메모리의 리라이트에 착안한 블럭도.

Claims (26)

  1. 단일의 반도체칩(CHP)내에 형성된 중앙처리장치(CPU), 상기 중앙처리장치가 처리해야할 데이타를 기억할 수 있는 전기적으로 리라이트가능한 불휘발성의 플래시메모리(FMRY)를 갖고, 상기 플래시메모리는 각각 일괄소거가능하게 배치된 메모리셀을 포함하는 기억용량이 다른 여러개의 메모리블럭(SMB,LMB)를 구비하고, 마이크로컴퓨터를 상기 플래시메모리에 대한 리라이트를 상기 중앙처리장치의 제어하에 실행시키는 제1 동작모드와 마이크로컴퓨터에 외부에서 접속할 수 있는 라이트수단의 제어하에 실행시키는 제2 동작모드중 어느것인가로 전환하기 위한 동작모드신호를 받기 위한 입력단자(Pmode)를 구비해서 이루어지는 마이크로컴퓨터.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 칩내에 형성된 RAM(RAM)을 갖고, 상기 메모리블럭의 적어도 1개는 RAM의 기억용량이하의 기억용량을 갖는 비교적 작은 메모리블럭(SMB)인 마이크로컴퓨터.
  3. 특허청구의 범위 제2항에 있어서, 또, 상기 칩내에 형성된 ROM(ROM)을 갖고, 마이크로컴퓨터가 상기 제1 동작모드로 전환되었을때 중앙처리장치(CPU)가 플래시메모리(FMRY)의 리라이트를 실행하기 위해 실행해야할 리라이트제어프로그램은 상기 플래시메모리 및 상기 ROM의 한쪽에 기억되어 있는 마이크로컴퓨터.
  4. 특허청구의 범위 제3항에 있어서, 상기 리라이트제어프로그램은 상기 RAM의 미리 정해진 영역의 어드레스를 상기 비교적 작은 메모리블럭(SMB)의 어드레스에 오버랩하도록 변경하는 처리, 상기 RAM의 미리 정해진 영역에 정보를 라이트하는 처리, 라이트후에 RAM의 어드레스를 원래의 상태로 복원하는 처리 및 어드레스가 복원된 RAM의 미리 정해진 영역에 라이트된 정보를 상기 비교적 작은 메모리블럭을 리라이트하는 처리를 포함하는 마이크로컴퓨터.
  5. 특허청구의 범위 제3항에 있어서, 상기 리라이트제어프로그램은 상기 비교적 작은 메모리블럭(SMB)의 유지정보를 상기 RAM으로 전송하는 처리, 전송된 정보의 적어도 일부를 그 RAM상에서 갱신하는 처리 및 갱신된 정보로 상기 비교적 작은 메모리블럭을 리라이트하는 처리를 포함하는 마이크로컴퓨터.
  6. 단일의 반도체칩(CHP)내에 형성된 중앙처리장치(CPU), 이 중앙처리장치가 처리해야할 데이타를 기억할 수 있는 전기적으로 리라이트가능한 불휘발성의 플래시메모리(FRMY)및 RAM(RAM)을 갖고, 상기 플래시메모리는 각각 일괄소거가능하게 배치된 메모리셀을 포함하는 서로 기억용량이 다른 여러개의 메모리블럭(SMB,LMB)을 구비하고, 상기 메모리블럭중 적어도 1개 메모리블럭은 상기 RAM의 기억용량이하의 기억용량을 갖고 있는 비교적 작은 메모리 블럭인 마이크로컴퓨터.
  7. 특허청구의 범위 제6항에 있어서, 상기 플래시메모리(FRMY)의 리라이트를 중앙처리장치(CPU)가 제어하기 위해 실행해야할 리라이트제어프로그램을 기억하는 수단을 또 갖고, 그 리라이트제어프로그램은 상기 RAM의 미리 정해진 영역의 어드레스를 상기 비교적 작은 메모리블럭의 어드레스에 오버랩하도록 변경하는 처리, 상기 RAM의 미리 정해진 영역에 정보를 라이트하는 처리, 라이트후에 RAM의 어드레스를 원래의 상태로 복원하는 처리 및 어드레스가 복원된 RAM의 미리 정해진 영역에 라이트된 정보로 상기 비교적 작은 메모리블럭의 내용을 리라이트하는 처리를 포함하는 마이크로컴퓨터.
  8. 특허청구의 범위 제7항에 있어서, 상기 리라이트제어프로그램을 기억하는 수단은 상기 플래시메모리 및 상기 칩(CHP)내에 형성된 ROM중 어느 것인가 한쪽인 마이크로컴퓨터.
  9. 특허청구의 범위 제6항에 있어서, 상기 플래시메모리(FMRY)의 리라이트를 중앙처리장치(CPU)가 제어하기 위해 실행해야할 리라이트제어프로그램을 기억하는 수단을 또 갖고, 그 리라이트제어프로그램은 상기 비교적 작은 메모리블럭(SMB)의 유지정보를 상기 RAM으로 전송하는 처리, 전송된 정보의 적어도 일부를 그 RAM상에서 갱신하는 처리 및 갱신된 정보로 상기 비교적 작은 메모리블럭을 리라이트하는 처리를 포함하는 마이크로컴퓨터.
  10. 특허청구의 범위 제9항에 있어서, 상기 리라이트제어프로그램을 기억하는 수단은 상기 플래시메모리 및 상기 칩(CHP)내에 형성된 ROM중 어느것인가 한쪽인 마이크로컴퓨터.
  11. 특허청구의 범위 제1항에 있어서, 상기 플래시메모리(FMRY)는 일괄소거작용을 받아야할 메모리 블럭의 지정정보를 리라이트가능하게 유지하기 위한 레지스터(CREG)를 또 구비한 마이크로컴퓨터.
  12. 중앙처리장치(CPU), 전기적으로 리라이트가능한 플래시메모리(FMRY), 상기 플래시메모리를 리라이트 하기 위해 ROM라이트(PRW)에 결합할 수 있는 플래시메모리의 리라이트용 I/O 포트수단(PORTDATA, PORTADDR, PORTCONT), 상기 중앙처리장치와 상기 플래시메모리상에 배치된 스위치수단(SWITCH) 및 외부에서 공급되는 동작모드신호에 응답하여 상기 스위치수단과 상기 플래시메모리 리라이트용 I/O 포트수단을 제어하는 리라이트모드 결정수단(CONT)를 갖고, 상기 중앙처리장치, 상기 플래시메모리, 상기 플래시메모리의 리라이트용 I/O 포트수단, 상기 스위치수단 및 상기 리라이트모드결정수단은 단일의 반도체칩(CHP)내에 형성되어 있는 마이크로컴퓨터.
  13. 특허청구의 범위 제12항에 있어서, 상기 동작모드신호가 제1의 동작모드신호(MD1)일때 상기 리라이트모드결정수단(CONT)는 상기 스위치수단(SWITCH)를 도통상태로 하며, 또한 상기 플래시메모리의 리라이트용 I/O 포트수단(PORTDATA, PORTADDR, PORTCONT)을 비동작상태로 하고, 그렇게 하는 것에 의해 상기 중앙처리장치(CPU)와 상기 플래시메모리(FMRY)가 서로 결합되어 상기 플래시메모리가 상기 중앙처리장치에 의해 리라이트되며, 또한 상기 플래시메모리의 리라이트용 I/O 포트수단을 거쳐서 신호의 수수가 실행되지 않도록 하고, 상기 동작모드가 상기 제1의 동작모드신호(MD2)일때 상기 리라이트모드결정수단은 상기 스위치수단을 비도통상태로 하며, 또한 플래시메모리 리라이트용 I/O 포트수단을 동작상태로 하고, 그렇게 하는 것에 의해 상기 중앙처리장치와 상기 플래시메모리가 서로 분리되어 상기 플래시메모리 리라이트용 I/O 포트수단과 상기 PROM라이트(PRW) 사이에서 신호의 수수가 실행되어 상기 플래시메모리가 상기 PROM라이트에 의해 리라이트 되도록 한 마이크로컴퓨터.
  14. 특허청구의 범위 제13항에 있어서, 상기 중앙처리장치(CPU)에 의한 상기 플래시메모리(FMRY)의 리라이트를 제어하기 위해 중앙처리장치에 의해 실행되어야할 리라이트제어프로그램을 기억하는 수단(ROM)을 또 갖고, 상기 기억수단은 상기 단일의 반도체칩(CHP)내에 형성되어 있는 마이크로컴퓨터.
  15. 특허청구의 범위 제13항에 있어서, 상기 플래시메모리(FMRY)는 상기 중앙처리장치(CPU)에 의한 그 플래시메모리의 리라이트를 제어하기 위해 중앙처리장치에 의해 실행되어야할 리라이트제어프로그램을 기억하고 있는 마이크로컴퓨터.
  16. 행렬로 배치되어 각각 소오스(13)및 드레인(13)과 컨트롤게이트(11)을 갖는 불휘발성기억소자를 구비한 여러개의 메모리셀(MC)를 포함하는 메모리어레이, 워드선의 1개에는 1행의 메모리셀의 컨트롤게이트가 공통접속되어 있고, 서로 행렬로 행방향으로 연장되는 여러개의 워드선(WL) 데이타선의 1개에는 1열의 메모리셀의 드레인이 공통접속되어 있고, 서로 병렬로 열방향으로 연장되는 여러개의 데이타선(DL), 소오스선의 1개에는 적어도 2행의 메모리셀의 소오스가 공통접속되어 그들 적어도 1행의 메모리셀이 메모리블럭(MB)를 형성하고, 그와 같이 형성된 메모리블럭은 다른 기억용량을 갖고, 상기 행방향으로 연장되는 여러개의 소오스선(SL) 및 상기 메모리블럭마다 1개씩 마련되고, 라이트동작시에 있어서 데이타선에 선택전압이 부여되어 라이트선택으로 되어야할 메모리셀을 포함하는 메모리블럭의 소오스선에 제1의 전위(OV)를 부여하고, 데이타선에는 상기 선택전압이 부여되어도 라이트비선택으로 되어야할 메모리셀을 포함하고, 선택메모리셀을 포함하지 않는 메모리블럭의 소오스선에는 상기 제1위 전위보다도 높은 제2의 전위(Vddi..3.5V)를 부여하는 여러개의 소오스전압제어수단(ERS)를 갖는 플래시메모리장치.
  17. 특허청구의 범위 제16항에 있어서, 상기 소오스전압제어수단(ERS)는 또 소거동작시에 있어서 일괄소거해야할 메모리블럭의 소오스선에 제3의 전위(Vpp)를 부여하는 플래시메모리장치.
  18. 특허청구의 범위 제16항에 있어서, 상기 여러개의 메모리블럭은 상대적으로 상기 메모리블럭에 포함되는 워드선의 갯수가 많은 적어도 1개의 큰 메모리블럭(LMB)와 상대적으로 상기 메모리블럭에 포함되는 워드선의 갯수가 적은적어도 1개의 작은 메모리블럭(SMB)를 포함해서 이루어지는 플래시메모리장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 적어도 1개의 큰 메모리블럭이 제1의 메모리블럭군을 구성하도록 배치되고, 상기 적어도 1개의 작은 메모리블럭이 제2의 메모리블럭군을 구성하도록 배치되고, 상기 제1의 메모리블럭군과 제2의 메모리블럭군사이에 배치된 트랜스퍼게이트회로(TGC), 상기 제1의 메모리블럭군이 상기 트랜스퍼게이트회로와 선택회로사이에 마련되고, 라이트동작/리드동작시 데이타선을 선택하기 위한 선택회로(YSEL) 및 상기 제1의 메모리블럭군에 있어서의 라이트시에 상기 트랜서퍼게이트회로를 비도통으로 하는 제어회로(250)을 또 갖는 플래시메모리장치.
  20. 단일의 반도체칩(CHP)상에 특허청구의 범위 제16항 기재의 플래시메모리장치와 이 플래시메모리장치를 액세스가능한 중앙처리장치(CPU)를 포함해서 이루어지는 마이크로컴퓨터.
  21. 특허청구의 범위 제20항에 있어서, 상기 플래시메모리장치는 일괄소거해야할 메모리블럭의 지정정보와 리라이트동작의 지정정보를 외부에서 리라이트가능하게 유지하는 레지스터(CREG, 231)을 또 갖는 마이크로컴퓨터.
  22. 반도체기판(1)의 제1의 표면부분에 형성된 제1 및 제2의 반도체영역(13), 상기 반도체기판의 제1 및 제2의 반도체영역사이의 제2의 표면부분상에 그것에서 절연되어 형성된 플로팅게이트(7), 그 플로팅게이트상에 그것에서 절연되어 형성된 컨트롤게이트(11)를 구비하는 불휘발성기억소자를 갖는 행렬로 배치된 여러개의 메모리셀(MC)를 포함하는 메모리셀어레이, 제1의 도체의 1개에는 1행의 메모리셀의 컨트롤게이트가 공통 접속되어 있고 상기 반도체기판상부에 서로 병렬로 행방향으로 연장되어 여러개의 제1의 도체(WL), 제2의 도체의 1개에는 1행의 메모리셀의 반도체영역이 공통접속되어 있고 상기 반도체기판상부에 서로 병렬로 열방향으로 연장되는 여러개의 제2의 도체(DL), 공통 도체의 1개에는 적어도 1행의 메모리셀의 2제2의 반도체 영역이 공통접속되어 그들 적어도 2행의 메모리셀이 메모리블럭(MB)를 형성하고, 그와 같이 형성된 메모리블럭은 다른 기억용량을 갖고 있고 상기 반도체기판상부에 상기 행방향으로 연장되는 여러개의 공통도체(SL), 적어도 제1 및 제2의 전압값(Vpp, Vddi)를 취하고 상기 반도체기판내에 형성되는 각 메모리블럭에 1개 마련된 공통전압을 발생하기 위한 여러개의 공통전압제어회로(ERS) 및 상기 여러개의 공통전압제어회로(ERS)에 공급되어 각 공통전압제어회로가 그들 관련된 공통도체에 대해서 상기 제어신호에 의존하는 공통전압을 인가하도록 하고, 라이트 선택된 메모리셀을 포함하지 않는 메모리블럭(31)의 공통도체에 상기 제2의 전압값(Vddi)의 공통전압을 가해서 라이트동작을 실행하고, 일괄소거동작에 의해 선택된 메모리블럭(20)의 공통도체에 상기 제1의 전압값(Vpp)의 공통전압을 가해서 일괄소거동작을 실행하고 상기 메모리블럭중 어느것이 소기/라이트동작의 대상으로 되는지를 나타내는 제어신호(2414)를 발생하기 위한 제어회로(230,231,240)을 갖는 전기적으로 라이트가능한 플래시메모리장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 제2의 전압값(Vddi)는 라시트동작에 있어서 선택된 제2의 도체상의 전압(Vp)이하인 전기적으로 리라이트가능한 플래시메모리장치.
  24. 특허청구의 범위 제22항에 있어서, 모두 상기 반도체기판내에 형성된 트랜스퍼게이트회로(TGC)와 상기 제2의 도체의 1개를 선택하는 제2도체선택회로(YSEL)을 또 갖고, 상기 여러개의 메모리블럭은 상기 제2의 도체의 길이방향으로만 그 기억용량이 단순히(증가 또는 감소)변화하고 있고, 상기 트랜스퍼게이트회로 및 제2도체선택회로는 메모리블럭의 적어도 1개가 그들 사이에 마련되고, 그 마련된 메모리블럭이 최소의 용량을 갖는 메모리블럭이외의 것이도록 배치되고, 또 상기 마련되 메모리블럭은 제1의 메모리블럭군을, 그외의 메모리블럭은 제2의 메모리블럭군을 형성하고, 상기 제1의 메모리블럭군내의 제2의 도체 및 상기 제2의 메모리블럭군의 제2의 도체는 상기 게이트회로에 의해 서로 접속되어 상기 트랜서퍼게이트회로가 비도통상태에 있을때에는 상기 제2의 메모리블럭군이 비동작상태로 되도록 한 전기적으로 리라이트가능한 플래시메모리장치.
  25. 특허청구의 범위 제24항에 있어서, 각각 상기 제1의 메모리블럭군과 트랜스퍼게이트회로(TGC) 사이 및 상기 트랜스퍼게이트회로와 제2의 메모리블럭군사이에 있어서 상기 기판내에 형성된 제1 및 제2의 더미셀행(DC4~DC6, DC1~DC3)을 또 갖고, 그렇게 하는 것에 의해 상기 제1 및 제2의 메모리블럭군사이에 마련된 상기 트랜스퍼게이트회로에 기인하는 상기 메모리셀(MC) 및 제1의 도체(WL)의 주기적인 패턴의 급격한 변화를 억제하도록 한 전기적으로 리라이트가능한 플래시메모리장치.
  26. 특허청구의 범위 제22항에 있어서, 모두 상기 반도체기판내에 형성된 트랜스퍼게이트회로(TGC) 및 제2도체선택회로(YSEL)을 또 갖고, 상기 여러개의 트랜스퍼게이트회로는 각 메모리블럭(MB)에 1개 마련되고, 각 메모리블럭내의 각열의 메모리셀의 제1의 반도체영역(13)이 1개의 제2의 도체(DL)에 대응하는 게이트회로를 거쳐서 공통접속되고, 그렇게 하는 것에 의해 각 메모리블럭을 대응하는 게이트회로가 비도통상태에 있을때 비동작상태로 되는 전기적으로 리라이트가능한 플래시메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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