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JPH05144263A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH05144263A
JPH05144263A JP3304955A JP30495591A JPH05144263A JP H05144263 A JPH05144263 A JP H05144263A JP 3304955 A JP3304955 A JP 3304955A JP 30495591 A JP30495591 A JP 30495591A JP H05144263 A JPH05144263 A JP H05144263A
Authority
JP
Japan
Prior art keywords
sense amplifier
block
word line
bit line
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3304955A
Other languages
English (en)
Inventor
Hirohiko Mochizuki
裕彦 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3304955A priority Critical patent/JPH05144263A/ja
Priority to US07/978,837 priority patent/US5329492A/en
Publication of JPH05144263A publication Critical patent/JPH05144263A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Landscapes

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】本発明は、センスアンプ動作時の瞬時電流を抑
え、且つアクセスタイムの短い半導体記憶装置を提供す
ることを目的とする。 【構成】複数のワード線及び複数のビット線と、該ビッ
ト線に接続されるセンスアンプと、該ワード線と該ビッ
ト線の交点に接続された複数のメモリセルとを含む複数
のブロックを有し、各該ブロックごとに一本の該ワード
線が選択されるような半導体記憶装置において、前記各
ブロックで、前記センスアンプから選択ワード線までの
距離が互いに異なるように前記ワード線を選択する手段
と、該選択ワード線が該センスアンプに近いブロックか
ら該センスアンプを順次活性化する手段とを有すること
を特徴とする半導体記憶装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にセンスアンプ動作時の瞬時電流を抑えた半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、メモリ容量が増大するとともにビ
ット線の充放電電流が非常に大きくなり、センスアンプ
動作時の瞬時電流の増大を生じ、その結果電源の電位降
下や接地電位の浮き上がりを招き、入力信号の論理レベ
ルの誤判定を生じ、誤動作を生じるということが問題と
なってきている。
【０００３】そこで、メモリセルアレイを複数のブロッ
クに分割し、各ブロックのセンスアンプやアクティブプ
ルアップ回路の動作タイミングを一定の順序でそれぞれ
ずらして、センスアンプ動作時やアクティブプルアップ
動作時の瞬時電流を削減するという方法がある。
【０００４】この方法を用いた半導体記憶装置について
は、例えば、特開昭６２−１１４１９３号公報に記載さ
れている。以下、この半導体記憶装置について図７及至
図１１を参照して説明する。
【０００５】図７は、この従来例を示す概略ブロック図
である。図において、メモリセルアレイ（半導体記憶装
置）全体を４つのブロックＭＡ１〜ＭＡ４に分割する。
なお、これら４つのブロックは、メモリ容量は４分の１
に減少するが、その他の構成は従来装置と同一のものを
備えている。
【０００６】図７に示す４つのブロックに対してそれぞ
れφＲ１，φＲ２，φＲ３，φＲ４のアクティブプルア
ップ動作開始信号を供給する。これらアクティブプルア
ップ動作開始信号φＲ１〜φＲ４がそれぞれ、各メモリ
セルブロックＭＡ１〜ＭＡ４内で、クロックφＲとして
各アクティブプルアップ回路に入力される。したがっ
て、メモリセルブロックＭＡ１〜ＭＡ４に含まれる各ア
クティブプルアップ回路は、クロックφＲ１〜φＲ４に
応答して、アクティブプルアップ動作を開始する。
【０００７】図８は従来例のダイナミック型ＲＡＭにお
けるセンス系の周辺を示す回路図である。図９は図８に
おける各接点の動作波形図であり、図８と図９の同記号
は同じものを示している。また、図９の反転信号のＲＡ
Ｓはロウアドレスストローブ信号である。
【０００８】図８と図９において、１対のビット線Ｂ
Ｌ，ＸＢＬは、それぞれトランジスタＱ００，Ｑ０１を
介してデータバスＩ／Ｏ，ＸＩ／Ｏに接続される。これ
らトランジスタＱ００，Ｑ０１のオン・オフは、コラム
デコーダの出力によって制御される。各ビット線には、
１トランジスタ・１キャパシタ型のメモリセルＭＣが交
互に接続される。メモリセルＭＣには、ワード線ＷＬが
接続され、このワード線ＷＬの選択によってメモリセル
ＭＣとビット線ＢＬ，ＸＢＬとの間の接続・遮断が制御
される。また、ビット線ＢＬ，ＸＢＬには、それぞれ１
個ずつのダミーメモリセルＤＭＣが接続される。これら
ダミーメモリセルＤＭＣには、ダミーワード線ＷＬＤＭ
が接続され、このダミーワード線ＷＬＤＭの選択によっ
てダミーメモリセルＤＭＣとビット線ＢＬ，ＸＢＬとの
間の接続・遮断が制御される。また、ビット線ＢＬ，Ｘ
ＢＬには、それぞれトランジスタＱＰＲ０，ＱＰＲ１を
介してプリチャージ電源ＶＰＲが接続される。これらト
ランジスタＱＰＲ０，ＱＰＲ１のオン・オフは、プリチ
ャージクロックφＰＲによって制御される。
【０００９】さらに、ビット線ＢＬ，ＸＢＬには、セン
スアンプＳＡとアクティブプルアップ回路ＡＰとが接続
される。センスアンプＳＡは、ビット線の電位を検知す
るためのもので、センスアンプ駆動信号φＳによってそ
の動作が制御される。アクティブプルアップ回路ＡＰ
は、ビット線ＢＬをプルアップするために機能するトラ
ンジスタＱＡＰ０，ＱＲ０及びキャパシタＣＲ０と、ビ
ット線ＸＢＬをプルアップするために機能するトランジ
スタＱＡＰ１，ＱＲ１及びキャパシタＣＲ１とを含む。
トランジスタＱＡＰ０はビット線ＢＬをプルアップする
ためのトランジスタであり、ビット線ＢＬと電源ＶＣＣ
との間に介挿される。キャパシタＣＲ０は、トランジス
タＱＡＰ０のゲート電位を昇圧するためのキャパシタで
あり、その一端はトランジスタＱＡＰ０のゲートに接続
され、その他端にはアクティブプルアップクロックφＲ
を受ける。トランジスタＱＲ０はキャパシタＣＲ０をビ
ット線ＢＬのプリチャージ電圧で予め充電しておくため
のもので、ビット線ＢＬとキャパシタＣＲ０の前記一層
との間に介挿される。なお、ビット線ＸＢＬをプルアッ
プするための回路要素であるトランジスタＱＲ１，ＱＡ
Ｐ１及びキャパシタＣＲ１も、ビット線ＢＬをプルアッ
プするための回路要素であるトランジスタＱＲ０，ＱＡ
Ｐ０及びキャパシタＣＲ０と対称の構成となっている。
なお、トランジスタＱＲ０，ＱＲ１の各ゲートには、ク
ロックφＰが与えられる。
【００１０】図１０は図７に示されるアクティブプルア
ップ回路駆動系２０の構成を示すブロック図である。図
において、アクティブプルアップ回路駆動系２０は、図
８の回路で用いられるクロックφＲ１と同じクロックを
発生するφＲ発生回路３０を備える。このφＲ発生回路
３０の出力は、クロックφＲ１としてメモリセルブロッ
クＭＡ１に与えられるとともに、遅延回路Ｄ１１に与え
られて所定時間遅延される。この遅延回路Ｄ１１の出力
は、クロックφＲ２としてメモリセルブロックＭＡ２に
与えられるとともに、遅延回路Ｄ１２に与えられる。こ
の遅延回路Ｄ１２は、上述の遅延回路Ｄ１１と同じ遅延
時間を有しており、その出力はクロックφＲ３としてメ
モリセルブロックＭＡ３に与えられるとともに、遅延回
路Ｄ１３に与えられる。この遅延回路Ｄ１３の遅延時間
は上記遅延回路Ｄ１１，Ｄ１２と同じ遅延時間を有して
おり、その出力はクロックφＲ４としてメモリセルブロ
ックＭＡ４に与えられる。このように、クロックφＲ１
〜クロックφＲ４は図１１に示すように、φＲ１，φＲ
２，φＲ３，φＲ４の順番で時間差を持って発生する信
号である。このような時間差を持って発生するクロック
によって各メモリセルブロックＭＡ１〜ＭＡ４のプルア
ップ動作を制御すると、各メモリセルブロックにおける
アクティブプルアップ動作が時間差をもって開始される
ので、アクティブプルアップ動作時における瞬時電流
は、従来例のようにすべてのアクティブプルアップ回路
が同時に動作する場合に比べ、著しく減少する。したが
って、システムの電源に対する負担を軽減でき、容量の
小さい電源を用いることができる。
【００１１】これと同様な手法において、図１２のよう
なセンスアンプ回路が用いられている場合に、センスア
ンプ活性化信号φＬＥを各ブロックでずらし、瞬時電流
を低減化させる方法もある。
【００１２】この場合のブロックごとの動作波形は図６
（ｂ）のようになり、やはり、瞬時電流を軽減すること
ができる。なお、図６（ｂ）におけるφＬＥ１１〜φＬ
Ｅ１４は、各ブロック内において、図１２のφＬＥとし
て働くクロックで、図７，図１０のφＲ１〜φＲ４にそ
れぞれ対応するものである。
【００１３】
【発明が解決しようとする課題】ところが、上記の通
り、４つのブロックのセンスアンプの動作をそれぞれず
らして、センスアンプ動作時の瞬時電流を削減している
が、最初に動作するブロックの動作時間は、次のように
して決まる。
【００１４】すなわち、ビット線には寄生抵抗があるの
でワード線が選択され、セルの情報がビット線に現れ、
さらにセンスアンプに到達するには一定の時間がかか
る。この時間は、センスアンプから一番遠いワード線が
選択された場合に一番長い。従って、最初に動作するブ
ロックの動作タイミング（図１０のφＲ１が活性化され
るタイミング）は、センスアンプから一番遠いワード線
が選択された場合にも、センスアンプにセルの情報が十
分到達してから動作が開始されるようなタイミングに設
計しなければならない。φＲ２〜φＲ４は、φＲ１より
さらに遅れて活性化されるので余分な動作時間が必要で
ある。
【００１５】従来例では、瞬時電流を減少させるため他
のブロックを、φＲ１が活性化されるタイミングからさ
らに遅らせて動作させる。このため、最後に動作するブ
ロックはセンスアンプ動作がかなり遅れ、アクセスタイ
ムの遅延という問題があった。
【００１６】従って、従来、センスアンプ動作時の瞬時
電流の抑制と、アクセスタイムの短縮との両立が難しか
った。本発明は、センスアンプ動作時の瞬時電流を抑
え、且つアクセスタイムの短い半導体記憶装置を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】上記の問題点は、以下に
示す半導体記憶装置により解決される。すなわち、複数
のワード線及び複数のビット線と、ビット線に接続され
るセンスアンプと、ワード線とビット線の交点に接続さ
れた複数のメモリセルとを含む複数のブロックを有し、
各ブロックごとに一本のワード線が選択されるような半
導体記憶装置において、各ブロックで、センスアンプか
ら選択ワード線までの距離が互いに異なるようにワード
線を選択する手段と、選択ワード線がセンスアンプに近
いブロックからセンスアンプを順次活性化する手段とを
有することを特徴とする半導体記憶装置である。
【００１８】
【作用】本発明では、図１のように、例えばプリデコー
ド信号ＸＣ３が選択された場合、小ブロック１３０，２
４０，３１０，４２０が接続され、その中でセンスアン
プに近いブロック、つまり、２４０，１３０，４２０，
３１０がある大ブロック２００，１００，４００，３０
０の順序でワード線が選択されるように構成している。
【００１９】すなわち、ワード線の選択位置をブロック
ごとにずらし、センスアンプに近いワード線が選ばれた
ブロックほど、早くセンスアンプの動作を開始するもの
である。したがって、従来例のようにアクセスタイムを
犠牲にすることなく、各ブロックのセンスアンプの動作
時間をずらすことができ、かくしてセンスアンプ動作時
の瞬時電流を減少させることができる。
【００２０】
【実施例】以下、本発明を図示の一実施例により具体的
に説明する。本発明の一実施例は図１及至図５と図６
（ａ）に示し、図３に図２の各接点の動作波形、図６
（ａ）に図１の動作波形を示している。
【００２１】図１は、本発明の原理図となるブロック構
成図であり、実際のレイアウトに対応したものである。
図１において、メモリセルアレイ全体を４つの大ブロッ
ク１００、２００、３００、４００に分割して、各大ブ
ロックごとにそれぞれ小ブロック１１０〜１４０、２１
０〜２４０、３１０〜３４０、４１０〜４４０を設けて
いる。
【００２２】また、ＸＡ１〜ＸＡ４，ＸＢ１〜ＸＢ４，
ＸＣ１〜ＸＣ４はプリデコード信号であり、図ではＸＡ
１〜ＸＡ４とＸＢ１〜ＸＢ４は大ブロック１００のみに
接続されているようにみえるが、実際には大ブロック２
００，３００，４００にも共通接続されている。さら
に、１１１，１１２，１２１，１２２，１３１，１３
２，１４１，１４２は遅延回路Ｄ１の一部となるＮＡＮ
Ｄゲート、１１３，１２３，１３３は遅延回路Ｄ１の一
部となるインバータ、１〜１３は１１１〜１４２の出
力、３１１，３１２，３２１，３２２，３３１，３３
２，３４１，３４２は遅延回路Ｄ３の一部となるＮＡＮ
Ｄゲート、３１３，３２３，３３３は遅延回路Ｄ３の一
部となるインバータ、ａ〜ｍは３１１〜３４１の出力で
ある。
【００２３】これら４つの大ブロックに対してそれぞれ
φＬＥ１，φＬＥ２，φＬＥ３，φＬＥ４のセンスアン
プ活性信号を供給する。これらセンスアンプ活性信号φ
ＬＥ１〜φＬＥ４がそれぞれ、各大ブロック１００、２
００、３００、４００内で、クロックφＬＥ１〜φＬＥ
４として各センスアンプ・コラムデコーダに入力され
る。したがって、大ブロック１００、２００、３００、
４００に含まれる各センスアンプ・コラムデコーダは、
クロックφＬＥ１〜φＬＥ４に応答して、センスアンプ
活性化を開始する。
【００２４】図２は図１における各大ブロック内のセン
スアンプ１つ分の回路を示しており、図３は図２の各接
点の動作波形を示したものである。図中、ビット線Ｂ
Ｌ，ＸＢＬがビット線分割用トランジスタＱ５〜Ｑ１２
によって、分割されている。また、Ｑ１，Ｑ２，Ｑ５〜
Ｑ１６はｎチャネルＭＯＳ・ＦＥＴ、Ｑ３，Ｑ４，Ｑ１
７はｐチャネルＭＯＳ・ＦＥＴである。
【００２５】次に、図２を図３の動作波形に従って説明
する。まず、ビット線はリセット状態にある。次いで、
ビット線ショートクロックφＢＲＳをロウレベルにして
プリチャージ回路ＰＣを非活性にするとともに、ビット
線分割用トランジスタＱ９，Ｑ１０のゲートに供給され
るφＢＬＴ３をロウレベルとする。したがって、センス
アンプから遠い側のビット線は切り離される。次に、ワ
ード線ＷＬを立ち上げ、セルの情報をビット線に伝達さ
せる。後に、センスアンプ活性信号φＸＬＥ，φＬＥを
入力し、センスアンプにてビット線ＢＬ，ＸＢＬの情報
を増幅する。
【００２６】図４（ａ）は、図１のワードデコーダにお
ける１つのワードデコーダ回路を示している。図中、Ｒ
ＤＲはワードデコーダのリセット信号、ＷＤはワード線
ＷＬを駆動させる信号である。また、プリデコード信号
ＸＡ１〜ＸＡ４，ＸＢ１〜ＸＢ４はメモリセルの選択、
プリデコード信号ＸＣ１〜ＸＣ４は図１の各小ブロック
の選択をそれぞれしている。
【００２７】図４（ｂ）は、図４（ａ）において、ワー
ドデコーダに入力されるプリデコード信号を発生するプ
リデコーダを示している。図４（ｃ）は、図４（ｂ）に
おいて、プリデコーダに入力されるアドレス信号の波形
を示している。
【００２８】次に、プリデコード信号ＸＣ３が選択され
た場合の大ブロック１００の動作を例にとり図１と図５
を用いて説明する。図５は、大ブロック１００に属する
論理及びタイミング回路内の各接点の動作を示してい
る。
【００２９】図１を参照して選択動作を説明する。ま
ず、ＸＣ１〜ＸＣ４の中から小ブロック１３０、２４
０、３１０、４２０に接続されたＸＣ３のみが立ち上が
る。この時、図５には図示していないが、ＸＡ１〜ＸＡ
４及びＸＢ１〜ＸＢ４の中からもそれぞれ一本が立ち上
がる。これら合計三本のプリデコード信号によって、上
記各小ブロックで一本ずつワード線が選択される。
【００３０】φＷＳはワード線が立ち上がる時期と同時
期に立ち上がる信号で、φＷＳが立ち上がると、ＸＣ３
とφＷＳが入力されたＮＡＮＤゲート１３１の出力９が
Ｈレベルから立ち下がる。この時１１１，１２１，１４
１の出力１，５，１３はＨレベルのまま変化しない。
【００３１】出力９が立ち下がると１３２の出力１０が
立ち上がり、抵抗を介した１１も所定の遅延時間の後に
立ち上がる。この遅延はワード線が立ち上がり、セルの
情報がビット線に現れてから、ビット線上をこの情報が
伝搬するのに必要な時間を確保している。
【００３２】１１が立ち上がると順に１３３の出力１２
が立ち下がり、１４２の出力φＬＥ１が立ち上がる。よ
って、９−１０−１１−１２−φＬＥに至る遅延回路が
形成される。φＬＥ１はセンスアンプドライブ用トラン
ジスタのゲートに接続されており、φＬＥ１が立ち上が
るとセンスアンプの動作が開始される。
【００３３】同様にして、大ブロック３００の場合を例
にとると、ＸＣ３が３１１に接続されているためＸＣ３
が立ち上がり、続いてφＷＳが立ち上がると３１１の出
力ａが立ち下がる。一方、３２１，３３１，３４１の出
力ｅ，ｉ，ｍはＨレベルのまま保持される。この時、ａ
−ｂ−ｃ−ｄ−ｆ−ｇ−ｈ−ｊ−ｋ−ｌ−φＬＥ３に至
る遅延回路が形成される。大ブロック３００ではセンス
アンプから遠い部分のワード線が選択されているため、
セルの情報がビット線を伝搬しセンスアンプに到達する
までに時間がかかる。上記の遅延回路は大ブロック１０
０の場合と比較してＣＲの遅延回路の段数が二段多く形
成されるため、センスアンプが動作するまでに充分な時
間を確保することができる。
【００３４】以上、プリデコード信号ＸＣ３が立ち上が
る場合の大ブロック１００，大ブロック３００の動作を
例にとり図１の回路動作の説明を行ったが、大ブロック
２００，大ブロック４００においてもそれぞれ、大ブロ
ック１００，大ブロック３００の遅延時間とは違った遅
延時間でセンスアンプが動作する。
【００３５】次に、プリデコード信号ＸＣ１〜ＸＣ４が
それぞれ立ち上がった時、φＬＥ１〜φＬＥ４が活性化
される順序及び、選択されるメモリセルを含む小ブロッ
クを表したものを表１に示す。
【００３６】
【表１】 したがって、かかる遅延回路を用いればブロック分割さ
れたメモリセルアレイにおいて、各々のブロックで選択
されるワード線のセンスアンプからの距離を異なるよう
に構成し、図６（ａ）に示すように、センスアンプ活性
信号φＬＥ１〜φＬＥ４が、φＬＥ１，φＬＥ２，φＬ
Ｅ３，φＬＥ４で時間差を持って発生する信号であるた
め、センスアンプに近いワード線が選択されたブロッ
ク、すなわち、プリデコード信号ＸＣ３が選択された場
合は、大ブロック２００−大ブロック１００−大ブロッ
ク４００−大ブロック３００という順序でセンスアンプ
動作が行われる。
【００３７】上述の如く、本実施例では、センスアンプ
にデータが到達したブロックからセンスアンプを動作さ
せ、各ブロックでのセンスアンプの動作時間をずらすこ
とができるので、アクセスタイムに影響を与えることな
く、センスアンプ動作時の瞬時電流を抑えることができ
る。
【００３８】なお、以上説明した本発明の一実施例で
は、メモリセルアレイ全体を４つのブロックに分割する
場合を示したが、分割数は複数であればよい。また、本
発明の一実施例ではビット線群を複数に分割し、選択さ
れるメモリセルよりもセンスアンプから遠い側のビット
線は、センスアンプ動作時も非活性状態を保持するよう
にしているが、活性状態であってもよい。但し、実施例
のようにビット線を分割した方が、動作電流が抑えられ
る。
【００３９】
【発明の効果】以上説明した様に、本発明によれば、同
時に動作する複数のメモリセルブロックを有する半導体
記憶装置において、ビット線群を複数のブロックに分割
し、選択ワード線のセンスアンプからの距離を各ブロッ
クで異なるように配置し、センスアンプに近いメモリセ
ルの情報が速くセンスアンプに伝達することを利用し
て、センスアンプの活性化時間に差をつけ、瞬時電流を
低減することができ、半導体集積回路の高性能化・高密
度化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】一実施例のセンスアンプ１つ分の回路図であ
る。
【図３】一実施例の図２における各接点の動作波形図で
ある。
【図４】（ａ）一実施例のワードデコーダ１つ分の回路
図である。 （ｂ）一実施例のワードデコーダに入力されるプリデコ
ーダ信号を発生させるプリデコーダを示す図である。 （ｃ）一実施例のプリデコーダに入力されるアドレス信
号の波形図である。
【図５】本発明の大ブロック１００に属する論理及び遅
延回路Ｄ１内の各接点の動作を示す図である。
【図６】（ａ）本発明のブロックごとの動作波形図であ
る。 （ｂ）従来例をセンスアンプ動作に用いたときのブロッ
クごとの動作波形図である。
【図７】従来例を示す概略ブロック図である。
【図８】従来例のアクティブプルアップ回路１つ分の回
路図である。
【図９】従来例の図８における各接点の動作波形図であ
る。
【図１０】従来例のアクティブプルアップ回路駆動系２
０の構成を示すブロック図である。
【図１１】従来例を説明する動作波形図である。
【図１２】従来例のアクティブプルアップ動作をセンス
アンプ動作に用いたときのセンスアンプ回路を示す回路
図である。
【符号の説明】
φＬＥ１〜φＬＥ４ センスアンプ活性信号 ＸＣ１〜ＸＣ４ プリデコード信号 Ｄ１，Ｄ３ 遅延回路 ＢＬ１，ＸＢＬ１ 大ブロック１００において選択さ
れたビット線対 ＢＬ２，ＸＢＬ２ 大ブロック２００において選択さ
れたビット線対 ＢＬ３，ＸＢＬ３ 大ブロック３００において選択さ
れたビット線対 ＢＬ４，ＸＢＬ４ 大ブロック４００において選択さ
れたビット線対 ＢＬ１１，ＸＢＬ１１ ブロックＭＡ１において選択さ
れたビット線対 ＢＬ１２，ＸＢＬ１２ ブロックＭＡ２において選択さ
れたビット線対 ＢＬ１３，ＸＢＬ１３ ブロックＭＡ３において選択さ
れたビット線対 ＢＬ１４，ＸＢＬ１４ ブロックＭＡ４において選択さ
れたビット線対

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数のワード線及び複数のビット線と、該
    ビット線に接続されるセンスアンプと、該ワード線と該
    ビット線の交点に接続された複数のメモリセルとを含む
    複数のブロックを有し、各該ブロックごとに一本の該ワ
    ード線が選択されるような半導体記憶装置において、 前記各ブロックで、前記センスアンプから選択ワード線
    までの距離が互いに異なるように前記ワード線を選択す
    る手段と、 該選択ワード線が該センスアンプに近いブロックから該
    センスアンプを順次活性化する手段とを有することを特
    徴とする半導体記憶装置。
  2. 【請求項２】前記ビット線を複数の部分に分割する手段
    を持ち、前記センスアンプの位置から、選択された前記
    ワード線の位置までの、分割された該ビット線を活性状
    態とし、それより該センスアンプから遠い側のビット線
    は、該センスアンプの動作時も非活性状態を保持するよ
    うにしてなされたことを特徴とする請求項１記載の半導
    体記憶装置。
JP3304955A 1991-11-20 1991-11-20 半導体記憶装置 Withdrawn JPH05144263A (ja)

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