JP2696026B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2696026B2 JP2696026B2 JP3305971A JP30597191A JP2696026B2 JP 2696026 B2 JP2696026 B2 JP 2696026B2 JP 3305971 A JP3305971 A JP 3305971A JP 30597191 A JP30597191 A JP 30597191A JP 2696026 B2 JP2696026 B2 JP 2696026B2
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- latch
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- Dram (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にページモードを有する半導体記憶装置における
ページモード読み出し回路に関する。
り、特にページモードを有する半導体記憶装置における
ページモード読み出し回路に関する。
【０００２】
【従来の技術】半導体記憶装置には、ページモードを有
するものがある。このページモードの読み出し動作で
は、メモリセルアレイの複数個のデータを並行にセンス
アンプまで読み出した状態でページモード用アドレスを
変化させることにより、前記複数個のデータを高速で切
り換えて出力する。従って、ページモードは、ランダム
アクセス上の制約が生じるが、高速の読み出し動作を実
現でき、データをシリアルに読み出すような使い方をす
る場合には非常に有効である。
するものがある。このページモードの読み出し動作で
は、メモリセルアレイの複数個のデータを並行にセンス
アンプまで読み出した状態でページモード用アドレスを
変化させることにより、前記複数個のデータを高速で切
り換えて出力する。従って、ページモードは、ランダム
アクセス上の制約が生じるが、高速の読み出し動作を実
現でき、データをシリアルに読み出すような使い方をす
る場合には非常に有効である。
【０００３】図３は、従来のマスクＲＯＭ（読み出し専
用メモリ）における８ビット・ページモードの読み出し
動作の一例を示すタイミング波形図である。ここでは、
アドレス信号Ａ0 〜Ａ19のうちのＡ0 〜Ａ2 をページモ
ード用アドレスとしている。まず、アドレス信号Ａ0 〜
Ａ19を設定して８個のデータを並行にセンスアンプまで
読み出し、このうちの１個のデータを出力する。この時
のアドレス（Ａ3 〜Ａ19）の指定番地をａで表わしてい
る。次に、ページアドレスＡ0 〜Ａ2 を変化させて残り
の７個のデータを順次選択して出力バッファを介して出
力端子に順次出力する。さらに、連続的にページデータ
の読み出しを行う際には、アドレスＡ3〜Ａ19の内容を
変化させて新しい８個のデータを並行にセンスアンプま
で読み出し、このうちの１個のデータを出力する。この
時のアドレス（Ａ3 〜Ａ19）の指定番地をｂで表わして
いる。次に、ページアドレスＡ0〜Ａ2 を変化させて残
りの７個のデータを順次選択して出力バッファを介して
出力端子に順次出力する。
用メモリ）における８ビット・ページモードの読み出し
動作の一例を示すタイミング波形図である。ここでは、
アドレス信号Ａ0 〜Ａ19のうちのＡ0 〜Ａ2 をページモ
ード用アドレスとしている。まず、アドレス信号Ａ0 〜
Ａ19を設定して８個のデータを並行にセンスアンプまで
読み出し、このうちの１個のデータを出力する。この時
のアドレス（Ａ3 〜Ａ19）の指定番地をａで表わしてい
る。次に、ページアドレスＡ0 〜Ａ2 を変化させて残り
の７個のデータを順次選択して出力バッファを介して出
力端子に順次出力する。さらに、連続的にページデータ
の読み出しを行う際には、アドレスＡ3〜Ａ19の内容を
変化させて新しい８個のデータを並行にセンスアンプま
で読み出し、このうちの１個のデータを出力する。この
時のアドレス（Ａ3 〜Ａ19）の指定番地をｂで表わして
いる。次に、ページアドレスＡ0〜Ａ2 を変化させて残
りの７個のデータを順次選択して出力バッファを介して
出力端子に順次出力する。
【０００４】ところで、上記のようなページモードによ
り連続的にページデータを読み出すためにアドレス（Ａ
3 〜Ａ19）を変化させてページ切換えを行う際に、アド
レス（Ａ3 〜Ａ19）を変化させてからページアドレス
（Ａ0 〜Ａ2 ）を変化させるまでの期間（図３中の××
××表示部）は、メモリとしては読み出し動作をしてお
らず、この期間の出力データＤout は不定状態になって
いる。この期間は、通常モード時にアドレス（Ａ0 〜Ａ
19）を変化させてから読み出しデータを出力するまでの
期間と同等である。
り連続的にページデータを読み出すためにアドレス（Ａ
3 〜Ａ19）を変化させてページ切換えを行う際に、アド
レス（Ａ3 〜Ａ19）を変化させてからページアドレス
（Ａ0 〜Ａ2 ）を変化させるまでの期間（図３中の××
××表示部）は、メモリとしては読み出し動作をしてお
らず、この期間の出力データＤout は不定状態になって
いる。この期間は、通常モード時にアドレス（Ａ0 〜Ａ
19）を変化させてから読み出しデータを出力するまでの
期間と同等である。
【０００５】従って、上記のようなページ切換えを行う
際、アドレス（Ａ3 〜Ａ19）を変化させてから読み出し
データを出力するまでに通常モード時と同様の読み出し
時間を必要とするので、ページモードの読み出し動作の
高速化を図る上で障害となっている。
際、アドレス（Ａ3 〜Ａ19）を変化させてから読み出し
データを出力するまでに通常モード時と同様の読み出し
時間を必要とするので、ページモードの読み出し動作の
高速化を図る上で障害となっている。
【０００６】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、ページモードにおいてページデータ
を連続的に読み出すためにページ切換えを行う際、アド
レスを変化させてから読み出しデータを出力するまでに
通常モード時と同様の読み出し時間を必要とし、ページ
モードの読み出し動作の高速化を図ることが困難である
という問題があった。
半導体記憶装置は、ページモードにおいてページデータ
を連続的に読み出すためにページ切換えを行う際、アド
レスを変化させてから読み出しデータを出力するまでに
通常モード時と同様の読み出し時間を必要とし、ページ
モードの読み出し動作の高速化を図ることが困難である
という問題があった。
【０００７】本発明は上記の問題点を解決すべくなされ
たもので、ページモードにおいてページデータを連続的
に読み出すためにページ切換えを行う際、アドレスを変
化させてから読み出しデータを出力するまでの時間を著
しく短縮でき、ページモードの読み出し動作の高速化を
図り得る半導体記憶装置を提供することを目的とする。
たもので、ページモードにおいてページデータを連続的
に読み出すためにページ切換えを行う際、アドレスを変
化させてから読み出しデータを出力するまでの時間を著
しく短縮でき、ページモードの読み出し動作の高速化を
図り得る半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ページモード
を有する半導体記憶装置において、ページデータを連続
的に読み出すためにページ切換えを行う際、ページモー
ドサイクルの初めに今回のページサイクルで読み出すべ
きページデータをラッチし、このラッチデータをページ
アドレスに応じて順次出力する動作と並行して次回のペ
ージモードサイクルで出力すべきページデータを読み出
すためのアドレスを入力してページデータを読み出して
おくことを特徴とする。
を有する半導体記憶装置において、ページデータを連続
的に読み出すためにページ切換えを行う際、ページモー
ドサイクルの初めに今回のページサイクルで読み出すべ
きページデータをラッチし、このラッチデータをページ
アドレスに応じて順次出力する動作と並行して次回のペ
ージモードサイクルで出力すべきページデータを読み出
すためのアドレスを入力してページデータを読み出して
おくことを特徴とする。
【０００９】
【作用】ページモードにおいてページデータを連続的に
読み出すためにページ切換えを行う際、ページモードサ
イクルの初めに今回のページサイクルで読み出すべきペ
ージデータをラッチした後、このラッチデータをページ
アドレスに応じて順次出力する。そして、この出力動作
の間を有効に利用し、この出力動作と並行して次回のペ
ージモードサイクルで出力すべきページデータを読み出
すためのアドレスを入力してページデータを先取りして
読み出す。従って、アドレスを変化させてから読み出し
データを出力するまでの時間が著しく短縮され、ページ
モードの読み出し動作の高速化が可能になる。
読み出すためにページ切換えを行う際、ページモードサ
イクルの初めに今回のページサイクルで読み出すべきペ
ージデータをラッチした後、このラッチデータをページ
アドレスに応じて順次出力する。そして、この出力動作
の間を有効に利用し、この出力動作と並行して次回のペ
ージモードサイクルで出力すべきページデータを読み出
すためのアドレスを入力してページデータを先取りして
読み出す。従って、アドレスを変化させてから読み出し
データを出力するまでの時間が著しく短縮され、ページ
モードの読み出し動作の高速化が可能になる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係る８ビット
・ページモードを有するマスクＲＯＭの一部を示してい
る。
に説明する。図１は、本発明の一実施例に係る８ビット
・ページモードを有するマスクＲＯＭの一部を示してい
る。
【００１１】このマスクＲＯＭにおいて、１１はメモリ
セルアレイ、１２はアドレスＡ3 〜Ａ19に応じて上記メ
モリセルアレイ１１からページデータを読み出すように
メモリセルを選択するデコーダ、１３…は上記メモリセ
ルアレイ１１から読み出されたページデータをセンスす
るセンスアンプ、１４…は上記センスアンプ１３…から
出力するページデータをラッチするラッチ回路、１５…
は上記ラッチ回路１４…のラッチデータを選択する選択
回路、１６はページアドレスＡ0 〜Ａ2 に応じて上記選
択回路１５…を順次選択するページモードデコーダ、１
７は前記選択回路１６…の選択出力を出力端子１８に出
力する出力バッファである。なお、図に示すように、ラ
ッチ回路１４はセンスアンプ１３と同数設けられてい
る。
セルアレイ、１２はアドレスＡ3 〜Ａ19に応じて上記メ
モリセルアレイ１１からページデータを読み出すように
メモリセルを選択するデコーダ、１３…は上記メモリセ
ルアレイ１１から読み出されたページデータをセンスす
るセンスアンプ、１４…は上記センスアンプ１３…から
出力するページデータをラッチするラッチ回路、１５…
は上記ラッチ回路１４…のラッチデータを選択する選択
回路、１６はページアドレスＡ0 〜Ａ2 に応じて上記選
択回路１５…を順次選択するページモードデコーダ、１
７は前記選択回路１６…の選択出力を出力端子１８に出
力する出力バッファである。なお、図に示すように、ラ
ッチ回路１４はセンスアンプ１３と同数設けられてい
る。
【００１２】さらに、本発明では、ページモードサイク
ルの初めに前記ラッチ回路１４…のラッチ動作を行なわ
せ、上記ページモードサイクルの間に前記ページアドレ
スＡ0 〜Ａ2 を切換えると共に次回のページモードサイ
クルで出力すべきデータを読み出すためのアドレスを前
記デコーダ１２に入力するように制御する制御回路を有
する。この制御回路は、前記アドレスＡ3 〜Ａ19の遷移
を検知するアドレス遷移検知回路１９を含み、このアド
レス遷移検知回路１９から前記ラッチ回路１４…にラッ
チ信号φLATCH を供給している。
ルの初めに前記ラッチ回路１４…のラッチ動作を行なわ
せ、上記ページモードサイクルの間に前記ページアドレ
スＡ0 〜Ａ2 を切換えると共に次回のページモードサイ
クルで出力すべきデータを読み出すためのアドレスを前
記デコーダ１２に入力するように制御する制御回路を有
する。この制御回路は、前記アドレスＡ3 〜Ａ19の遷移
を検知するアドレス遷移検知回路１９を含み、このアド
レス遷移検知回路１９から前記ラッチ回路１４…にラッ
チ信号φLATCH を供給している。
【００１３】なお、１Ｍワード×１６ビット構成の１６
ＭビットのマスクＲＯＭでは、上記したメモリセルアレ
イ１１、センスアンプ１３群、ラッチ回路１４群、選択
回路１６群、出力バッファ１７および出力端子１８が、
１６組設けられている。
ＭビットのマスクＲＯＭでは、上記したメモリセルアレ
イ１１、センスアンプ１３群、ラッチ回路１４群、選択
回路１６群、出力バッファ１７および出力端子１８が、
１６組設けられている。
【００１４】図２は、上記マスクＲＯＭにおいて、ペー
ジモードにより連続的にページデータを読み出すために
ページ切換えを行う際におけるページモード読み出し動
作の一例を示すタイミング波形図である。
ジモードにより連続的にページデータを読み出すために
ページ切換えを行う際におけるページモード読み出し動
作の一例を示すタイミング波形図である。
【００１５】最初のページモードサイクルでは、次回の
ページモードサイクルで出力すべきデータを読み出すた
めのアドレスＡ3 〜Ａ19を設定して８個のデータを並行
にセンスアンプ１３…まで読み出す。この時のアドレス
Ａ3 〜Ａ19の指定番地をａで表わしている。２回目のペ
ージモードサイクルでは、次回のページモードサイクル
で出力すべきデータを読み出すためのアドレスＡ3 〜Ａ
19（その指定番地をｂで表わしている。）に変化させる
と、アドレス遷移検知回路１９からラッチ信号φLATCH
が発生し、このページモードサイクルの初めに今回のペ
ージサイクルで読み出すべき前記指定番地ａのページデ
ータを前記ラッチ回路１４…がラッチする。これと同時
に、ページアドレスＡ0 〜Ａ2 を設定し、指定番地ａの
ラッチデータのうちの１個のデータを出力させる。次
に、ページアドレスＡ0 〜Ａ2を変化させて上記指定番
地ａの残りの７個のラッチデータを順次選択して出力バ
ッファ１７を介して出力端子１８に順次出力する。この
指定番地ａのラッチデータを順次出力する動作と並行し
て、指定番地ｂのページデータを読み出す。３回目以降
のページモードサイクルでは、２回目のページモードサ
イクルの動作に準じて行われる。なお、２回目のページ
モードサイクルで指定番地ｂのページデータを読み出す
までに前記指定番地ａのラッチデータを出力してしまえ
ば、３回目のページモードサイクルでは指定番地ａのラ
ッチデータから指定番地ｂのラッチデータに切り換えて
指定番地ｂのラッチデータを順次出力することが可能で
ある。
ページモードサイクルで出力すべきデータを読み出すた
めのアドレスＡ3 〜Ａ19を設定して８個のデータを並行
にセンスアンプ１３…まで読み出す。この時のアドレス
Ａ3 〜Ａ19の指定番地をａで表わしている。２回目のペ
ージモードサイクルでは、次回のページモードサイクル
で出力すべきデータを読み出すためのアドレスＡ3 〜Ａ
19（その指定番地をｂで表わしている。）に変化させる
と、アドレス遷移検知回路１９からラッチ信号φLATCH
が発生し、このページモードサイクルの初めに今回のペ
ージサイクルで読み出すべき前記指定番地ａのページデ
ータを前記ラッチ回路１４…がラッチする。これと同時
に、ページアドレスＡ0 〜Ａ2 を設定し、指定番地ａの
ラッチデータのうちの１個のデータを出力させる。次
に、ページアドレスＡ0 〜Ａ2を変化させて上記指定番
地ａの残りの７個のラッチデータを順次選択して出力バ
ッファ１７を介して出力端子１８に順次出力する。この
指定番地ａのラッチデータを順次出力する動作と並行し
て、指定番地ｂのページデータを読み出す。３回目以降
のページモードサイクルでは、２回目のページモードサ
イクルの動作に準じて行われる。なお、２回目のページ
モードサイクルで指定番地ｂのページデータを読み出す
までに前記指定番地ａのラッチデータを出力してしまえ
ば、３回目のページモードサイクルでは指定番地ａのラ
ッチデータから指定番地ｂのラッチデータに切り換えて
指定番地ｂのラッチデータを順次出力することが可能で
ある。
【００１６】上記実施例によれば、ページモードにおい
てページデータを連続的に読み出すためにページ切換え
を行う際、ページモードサイクルの初めに今回のページ
サイクルで読み出すべきページデータをラッチした後、
このラッチデータをページアドレスに応じて順次出力す
る。そして、この出力動作の間を有効に利用し、この出
力動作と並行して次回のページモードサイクルで出力す
べきページデータを読み出すためのアドレスを入力して
ページデータを先取りして読み出している。従って、ア
ドレスを変化させてから読み出しデータを出力するまで
の時間が著しく短縮され、ページモードの読み出し動作
の高速化が可能になる。
てページデータを連続的に読み出すためにページ切換え
を行う際、ページモードサイクルの初めに今回のページ
サイクルで読み出すべきページデータをラッチした後、
このラッチデータをページアドレスに応じて順次出力す
る。そして、この出力動作の間を有効に利用し、この出
力動作と並行して次回のページモードサイクルで出力す
べきページデータを読み出すためのアドレスを入力して
ページデータを先取りして読み出している。従って、ア
ドレスを変化させてから読み出しデータを出力するまで
の時間が著しく短縮され、ページモードの読み出し動作
の高速化が可能になる。
【００１７】因みに、通常モード時のアクセスタイムが
例えば１５０ｎｓ、ページモード時のアクセスタイムが
例えば３０ｎｓとすれば、８個のデータを出力するのに
要する読み出し時間は、従来例では１５０＋３０×７＝
３６０ｎｓ必要であるが、上記実施例では３０×８＝２
４０ｎｓで済み、時間がほぼ２／３に短縮される。
例えば１５０ｎｓ、ページモード時のアクセスタイムが
例えば３０ｎｓとすれば、８個のデータを出力するのに
要する読み出し時間は、従来例では１５０＋３０×７＝
３６０ｎｓ必要であるが、上記実施例では３０×８＝２
４０ｎｓで済み、時間がほぼ２／３に短縮される。
【００１８】なお、上記実施例では、ラッチ信号φLATC
H をアドレス遷移検知回路１９から供給しているが、こ
れに代えて、外部端子（図示せず）から入力するように
してもよい。
H をアドレス遷移検知回路１９から供給しているが、こ
れに代えて、外部端子（図示せず）から入力するように
してもよい。
【００１９】また、ページデータを連続的に読み出す
際、上記実施例に示したように１サイクル前に先取りし
て読み出したページデータを出力すると、ユーザーの使
用上の制約が生じる。そこで、このユーザーの使用上の
制約が生じないように、かつ、メモリの大容量化に伴っ
て長くなるテスト時間の短縮を図るために、製造段階で
のテスト時にのみ上記実施例に示したように１サイクル
前に先取りして読み出したページデータを出力するよう
にしてもよい。そのためには、チップ上のテストパッド
（図示せず）からラッチ信号φLATCH を入力するように
すればよい。このようにすれば、ユーザーの使用に際し
てはラッチ回路１４…にラッチ信号φLATCH が供給され
ないので、従来例のページモードと同様の動作が行われ
るようになる。なお、本発明は上記実施例のマスクＲＯ
Ｍに限らず、各種の半導体メモリに適用することができ
る。
際、上記実施例に示したように１サイクル前に先取りし
て読み出したページデータを出力すると、ユーザーの使
用上の制約が生じる。そこで、このユーザーの使用上の
制約が生じないように、かつ、メモリの大容量化に伴っ
て長くなるテスト時間の短縮を図るために、製造段階で
のテスト時にのみ上記実施例に示したように１サイクル
前に先取りして読み出したページデータを出力するよう
にしてもよい。そのためには、チップ上のテストパッド
（図示せず）からラッチ信号φLATCH を入力するように
すればよい。このようにすれば、ユーザーの使用に際し
てはラッチ回路１４…にラッチ信号φLATCH が供給され
ないので、従来例のページモードと同様の動作が行われ
るようになる。なお、本発明は上記実施例のマスクＲＯ
Ｍに限らず、各種の半導体メモリに適用することができ
る。
【００２０】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、ページモードにおいてページデータを連続的
に読み出すためにページ切換えを行う際、アドレスを変
化させてから読み出しデータを出力するまでの時間を著
しく短縮でき、ページモードの読み出し動作の高速化を
図ることができる。
によれば、ページモードにおいてページデータを連続的
に読み出すためにページ切換えを行う際、アドレスを変
化させてから読み出しデータを出力するまでの時間を著
しく短縮でき、ページモードの読み出し動作の高速化を
図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体メモリの一部を
示す回路図。
示す回路図。
【図２】図１のメモリの動作例を示すタイミング波形
図。
図。
【図３】従来の半導体メモリの一部を示す回路図。
１１…メモリセルアレイ、１２…デコーダ、１３…セン
スアンプ、１４…ラッチ回路、１５…選択回路、１６…
ページモードデコーダ、１７…出力バッファ、１８…出
力端子、１９…アドレス遷移検知回路。
スアンプ、１４…ラッチ回路、１５…選択回路、１６…
ページモードデコーダ、１７…出力バッファ、１８…出
力端子、１９…アドレス遷移検知回路。
Claims (4)
- 【請求項１】 メモリセルアレイと、 アドレスに応じて上記メモリセルアレイからページデー
タを読み出すようにメモリセルを選択するデコーダと、 上記メモリセルアレイから読み出されたページデータを
センスするセンスアンプ回路群と、 このセンスアンプ回路群から出力するページデータをラ
ッチ信号入力によってラッチするセンスアンプ回路と同
数のラッチ回路からなるラッチ回路群と、 このラッチ回路群のラッチデータを選択する選択回路
と、 ページアドレスに応じて上記ラッチ回路群のラッチデー
タを上記選択回路で順次選択させる制御を行うページモ
ードデコーダと、 ペ ージモードサイクルの初めに前記ラッチ信号を供給
し、上記ページモードサイクルの間に前記アドレスを切
替えると共に次回のページモードサイクルで出力すべき
データを読み出すためのアドレスを前記デコーダに入力
するように制御する制御回路とを具備し、上記ラッチ回路群のラッチデータを上記選択回路で順次
選択する動作と並行して、上記センスアンプ回路群で次
回のページモードサイクルで出力すべきページデータを
センスする動作のみを行わせるように構成したこと を特
徴とする半導体記憶装置。 - 【請求項２】 請求項１の半導体記憶装置において、前
記選択回路の選択出力を出力端子に出力する出力バッフ
ァ回路をさらに具備したことを特徴とする半導体記憶装
置。 - 【請求項３】 請求項１の半導体記憶装置において、前
記ラッチ信号は外部端子から入力することを特徴とする
半導体記憶装置。 - 【請求項４】 請求項１の半導体記憶装置において、前
記ラッチ信号は、前記アドレスの遷移を検知するアドレ
ス遷移検知回路から供給されることを特徴とする半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305971A JP2696026B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
| US07/979,054 US5305284A (en) | 1991-11-21 | 1992-11-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305971A JP2696026B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144255A JPH05144255A (ja) | 1993-06-11 |
| JP2696026B2 true JP2696026B2 (ja) | 1998-01-14 |
Family
ID=17951509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305971A Expired - Fee Related JP2696026B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305284A (ja) |
| JP (1) | JP2696026B2 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| KR950004854B1 (ko) * | 1992-10-08 | 1995-05-15 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| JPH07141889A (ja) * | 1993-06-22 | 1995-06-02 | Sharp Corp | 半導体記憶装置 |
| GB2282721B (en) * | 1993-09-30 | 1997-08-20 | Advanced Risc Mach Ltd | Output signal driver |
| US5471157A (en) * | 1994-03-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with centralized control of edge transition detection pulse generation |
| JPH07326191A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3176228B2 (ja) * | 1994-08-23 | 2001-06-11 | シャープ株式会社 | 半導体記憶装置 |
| US5500819A (en) * | 1994-09-30 | 1996-03-19 | Cirrus Logic, Inc. | Circuits, systems and methods for improving page accesses and block transfers in a memory system |
| US5668773A (en) * | 1994-12-23 | 1997-09-16 | Micron Technology, Inc. | Synchronous burst extended data out DRAM |
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