JP4675362B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2000.等の技術文献に開示されている。

図２６は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。

図２６を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。

ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。

図２７は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２７を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。

データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。

したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。

図２８は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図２８を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。

図２９は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。

図２９を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。

図２９の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
ロイ・ショイアーライン（Roy Scheuerlein)他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。 ダーラム(M.Durlam)他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。

上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。

図３０は、行列状に集積配置されたＭＴＪメモリセルで構成されるメモリアレイの構成を示す概念図である。

図３０を参照して、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図３０においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。データ書込動作時にデータ書込電流が流される、ライトワード線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ１〜ＢＬｍは、行方向および列方向にそれそれ沿って配置される。

しかしながら、ＭＴＪメモリセルとして用いられるトンネル磁気抵抗素子の形状は、その磁化特性を安定化させるために、アスペクト比（縦横比）が１よりも大きい細長形状で配置されることが望ましい。したがって、トンネル磁気抵抗素子ＴＭＲの形状と、データ書込電流を流すための配線群（ライトワード線およびビット線）の配置とが整合するように設計しなければ、これらの配線群の電流密度が増大して、エレクトロマイグレーションに代表される、ＭＲＡＭデバイスの動作信頼性を阻害する要因が発生してしまう。

また、ＭＴＪメモリセルに対するデータ書込時、すなわちトンネル磁気抵抗素子の磁化方向を書換える場合には、図２９で説明したように２種類の方向のデータ書込磁界が印加される。したがって、これらのデータ書込磁界の時間的変化が適切でないと、磁化動作を不安定にしてしまい、誤動作を引起す可能性があるという問題点がある。

また、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の動作を高速化するためのいわゆる「ページモード動作」では、行選択を固定したままで複数のコラムアドレスが連続的にランダムアクセスされる。したがって、ＭＲＡＭに同様のページモード動作を適用する場合には、上述したようなＭＴＪメモリセルへのデータ書込特性を考慮した設計を行なう必要がある。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、安定した磁化特性を有するＭＴＪメモリセルの形状に整合して、安定的に動作する薄膜磁性体記憶装置を提供することである。

この発明の他の目的は、安定的かつ高速に動作可能なページモード動作を備える薄膜磁性体記憶装置の構成を提供することである。

この発明に従う薄膜磁性体記憶装置は、各々が、第１および第２のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、第１のデータ書込電流を流すために第１の方向に沿って配置される第１のデータ書込配線と、第２のデータ書込電流を流すために第２の方向に沿って配置される第２のデータ書込配線とを備える。第１のデータ書込電流は、第２のデータ書込電流よりも大きく、第１のデータ書込配線の断面積は、第２のデータ書込配線の断面積よりも大きい。

好ましくは、第１のデータ書込配線と磁気記憶部との距離が、第２のデータ書込配線と磁気記憶部との距離よりも長くなるように、第１および第２のデータ書込配線は配置される。

好ましくは、第１のデータ書込配線の配線幅は、第２のデータ書込配線の配線幅よりも広い。

また、好ましくは、第１のデータ書込配線の配線厚みは、第２のデータ書込配線の配線厚みよりも大きい。

このような構成とすると、データ書込磁界を発生させるためデータ書込配線を、一方の配線の電流密度が大きくなって動作信頼性が低下しないように配置することができる。

好ましくは、各磁気記憶部は、長辺および短辺の縦横比が１より大きい形状を有する。第１のデータ書込配線は、長辺方向に配線幅を有し、第２のデータ書込配線は、短辺方向に、第１のデータ書込配線よりも狭い配線幅を有する。

このようにすると、安定的な磁化特性を有するための形状に設計された磁気記憶部（トンネル磁気抵抗素子）を備えた上で、データ書込電流を流すための配線群を、動作信頼性の低下およびメモリアレイ面積の増大を招くことなく、効率的に配置することができる。

さらに好ましくは、第２のデータ書込配線は、第１のデータ書込配線よりも上層の金属配線層を用いて配置される。

このようにすると、システムＬＳＩ等のロジック混載型のメモリデバイスへ容易に適用することができる。

この発明の他の構成に従う薄膜磁性体記憶装置は、各々が、データ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、磁化容易軸に沿った方向にデータ書込磁界を生じさせる第１のデータ書込電流を流すための第１のデータ書込配線と、磁化困難軸に沿った方向にデータ書込磁界を生じさせる第２のデータ書込電流を流すための第２のデータ書込配線とを備える。磁気記憶部の磁化方向を書換えるデータ書込動作の開始時において、第１のデータ書込電流の立上がり時定数は、第２のデータ書込電流の立上がり時定数よりも大きい。

あるいは好ましくは、複数のメモリセルは行列状に配置され、第１のデータ書込配線は、各メモリセル列ごとに設けられ、第２のデータ書込配線は、各メモリセル行ごとに設けられる。薄膜磁性体記憶装置は、メモリセル列ごとに配置される列選択線と、メモリセル列ごとに配置され、選択列において、対応する列選択線を第１の電圧から第２の電圧へ所定の動作電流によって駆動するための列選択線駆動部とをさらに備える。所定の動作電流は、第１のデータ書込電流の立上がり時定数が第２のデータ書込電流の立上がり時定数より大きくなるように設定される。

このように構成すると、データ書込の開始時において、メモリセルに印加される磁化困難軸方向の磁界を磁化容易軸方向の磁界よりも速やかに発生させることができる。これにより、データ書込対象のメモリセルの磁気記憶部を安定的に磁化できる。

好ましくは、データ書込動作の終了時において、第２のデータ書込電流の供給終了タイミングは、第１のデータ書込電流の供給停止タイミングよりも早い。

このようにすると、データ書込の終了時において、磁化容易軸方向に所定レベルのデータ書込磁界が印加された下で、磁化困難軸方向のデータ書込磁界が減少していく期間を設けることができる。これにより、データ書込対象のメモリセルの磁気記憶部をさらに安定的に磁化できる。

さらに好ましくは、各磁気記憶部は、長辺および短辺の縦横比が１より大きい形状を有する。第１のデータ書込配線は、短辺に沿った方向に配置され、第２のデータ書込配線は、長辺に沿った方向に配置される。

このようにすると、安定的な磁化特性を有するように磁気記憶部の形状を設計するとともに、データ書込電流を流すための配線群を効率的に配置することができる。

特にこのような構成においては、列選択線駆動部は、列選択結果に応じて、対応する列選択線を第１および第２の電圧の一方で駆動するための駆動ユニットと、駆動ユニットに対して、データ書込動作時には第１の電流を所定の動作電流として供給し、データ読出動作時には、第１の電流より大きい第２の電流を所定の動作電流として供給する駆動電流切換部とを有する。

このようにすると、データ読出時には、選択列の列選択線を高速に駆動できるので、データ読出の高速化をさらに図ることができる。

この発明のさらの他の構成に従う薄膜磁性体記憶装置は、単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する薄膜磁性体記憶装置であって、行列状に配置された、各々が、第１および第２のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、メモリセル行にそれぞれ対応して設けられ、選択行において、第１のデータ書込電流を流すための複数の第１のデータ書込配線と、メモリセル列にそれぞれ対応して設けられ、選択列において、第２のデータ書込電流を流すための複数の第２のデータ書込配線と、複数の第１のデータ書込配線に対する第１のデータ書込電流の供給を制御する行選択部とを備える。行選択部は、選択行に対応する第１のデータ書込電流の供給を、各コラムサイクルの終了ごとに一旦停止する。

好ましくは、行選択部は、ロウサイクルに入力された行アドレスに応じた行選択結果を保持するためのラッチ回路と、ラッチ回路に保持された行選択結果および、データ書込およびデータ読出のいずれかを選択的に指示するための制御信号に応じて、選択行に対応する第１のデータ書込配線を、第１のデータ書込電流の供給を流すために活性化するための駆動ユニットとを含む。

このように構成すると、ページモード動作において、各コラムサイクルの終了ごとに選択行に対応するデータ書込電流の供給を一旦停止する。したがって、データ誤書込の危険性が低く、安定的かつ高速に動作可能なページモード動作を実行できる。

また好ましくは、第１および第２のデータ書込電流のうちの一方のデータ書込電流は、磁気記憶部において磁化容易軸方向に沿った磁界を発生する。第１および第２のデータ書込電流のうちの他方のデータ書込電流は、磁気記憶部において磁化困難軸方向に沿った磁界を発生する。データ書込動作が指示された各コラムサイクルにおいて、一方のデータ書込電流の立上がり時定数は、他方のデータ書込電流の立上がり時定数よりも大きい。

あるいは好ましくは、第１および第２のデータ書込電流のうちの一方のデータ書込電流は、磁気記憶部において磁化容易軸方向に沿った磁界を発生し、第１および第２のデータ書込電流のうちの他方のデータ書込電流は、磁気記憶部において磁化困難軸方向に沿った磁界を発生する。データ書込動作が指示された各コラムサイクルにおいて、一方のデータ書込電流の供給開始タイミングは、他方のデータ書込電流の供給開始タイミングよりも遅い。

このようにすると、データ書込の開始時において、メモリセルに印加される磁化困難軸方向の磁界を磁化容易軸方向の磁界よりも速やかに発生させることができる。したがって、データ書込が指示された各コラムサイクルにおいて、データ書込対象のメモリセルの磁気記憶部を安定的に磁化できる。

特にこのような構成においては、各磁気記憶部は、長辺および短辺の縦横比が１より大きい形状を有する。第１および第２のデータ書込配線のうちの一方のデータ書込電流が流される一方は、短辺方向に沿って配置され、第１および第２のデータ書込配線のうちの他方のデータ書込電流が流される他方は、長辺方向に沿って配置される。

このようにすると、安定的な磁化特性を有するように磁気記憶部の形状を設計するとともに、データ書込電流を流すための配線群を効率的に配置することができる。

この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する薄膜磁性体記憶装置であって、行列状に配置された複数のメモリセルを備える。各メモリセルは、第１および第２のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部と、磁気記憶部と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、メモリセル行にそれぞれ対応して設けられ、第１のデータ書込電流を流すために選択的に活性化される複数のデータ書込選択線と、メモリセル行にそれぞれ対応して設けられ、アクセス素子をターンオンさせるために選択的に活性化される複数のデータ読出選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、データ読出が指示された各コラムサイクルにおいて、入力された列アドレスに対応するデータ線にデータ読出電流を供給するとともに、データ書込が指示された各コラムサイクルにおいて、入力された列アドレスに対応するデータ線に対して第２のデータ書込電流を供給するための読出書込制御回路と、行アドレスに基づく行選択結果に応じて、複数のデータ書込選択線および複数のデータ書込選択線の活性化を制御するための行選択部とをさらに備える。行選択部は、データ書込動作が指示された各コラムサイクルにおいて、選択行に対応するデータ読出選択線を非活性化するともに、選択行に対応するデータ書込選択線を所定期間活性化する。

このように構成すると、１回のページモード動作内の各コラムサイクルにおいて、データ読出およびデータ書込を任意に組合せて実行できる。

好ましくは、行選択部は、各コラムサイクルにおいて、所定期間以外の期間においては、選択行に対応するデータ読出選択線を活性化する。

さらに好ましくは、各メモリセルは、対応するデータ書込選択線と電気的に接続されるノードを有するように配置され、行選択部は、各データ読出選択線の活性化期間と第１のデータ書込電流の供給期間とが、時間的に重なることを避けるように、複数のデータ読出選択線の活性化を制御する。

あるいは、さらに好ましくは、各メモリセルは、対応するデータ書込選択線とは電気的に切り離されて配置され、行選択部は、各データ読出選択線の活性化期間と第１のデータ書込電流の供給期間とが、時間的な重なり期間を有するように、複数のデータ読出選択線の活性化を制御する。

上記のようにすると、選択行のデータ読出選択線（リードワード線）の活性状態を、データ書込動作が指示されるコラムサイクルの所定期間を除いて維持する。したがって、読出動作が指示された各コラムサイクルの動作を高速化できる。

この発明のさらに別の構成に従う薄膜磁性体記憶装置は、単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する薄膜磁性体記憶装置であって、行列状に配置された複数のメモリセルを備える。各メモリセルは、第１および第２のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部と、磁気記憶部と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、メモリセル行にそれぞれ対応して設けられ、第１のデータ書込電流を流すために選択的に活性化される複数のデータ書込選択線と、メモリセル行にそれぞれ対応して設けられ、アクセス素子をターンオンさせるために選択的に活性化される複数のデータ読出選択線と、メモリセル列にそれぞれ対応して設けられる複数のデータ線と、行アドレスに基づく行選択結果に応じて、複数のデータ書込選択線および複数のデータ読出選択線の活性化を制御するための行選択部とをさらに備える。行選択部は、ロウサイクルにおいて、選択行に対応するデータ読出選択線を活性化するとともに、各コラムサイクルにおいて、各データ読出選択線を非活性化する。薄膜磁性体記憶装置は、さらに、ロウサイクルにおいて、複数のデータ線の少なくとも一部のＭ本（Ｍ：２以上の整数）のデータ線の各々に対して、データ読出電流を供給するとともに、データ書込が指示された各コラムサイクルにおいて、入力された列アドレスに対応するデータ線に対して第２のデータ書込電流を供給する読出書込制御回路と、ロウサイクルにおいて、選択行に属するメモリセルから読出された、Ｍ本のデータ線にそれぞれ対応するＭ個の記憶データを保持するための読出データ保持回路と、データ読出動作が指示された各コラムサイクルにおいて、読出データ保持回路に対して、Ｍ個の記憶データのうちの入力された列アドレスに応じた１個の出力を指示するための制御回路とをさらに備える。

このように構成すると、ロウサイクルにおいて選択行に対応する記憶データを読出して、同一単位動作サイクル内において保持する。したがって、データ読出動作が指示される後続の各コラムサイクルの動作を高速化することができる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出動作およびデータ書込動作は、たとえば外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）に対応してビット線ＢＬおよび／ＢＬが配置される。

ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを備える。

行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。

ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ１０を挟んで反対側の領域４０において、接地電圧Ｖｓｓと結合される。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応する選択メモリセル列（以下、「選択列」とも称する）のビット線ＢＬおよび／ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。

図２は、図１に示したメモリアレイの構成を示す回路図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるＭＴＪメモリセルＭＣを有する。メモリアレイ１０においては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍが設けられる。

以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これら符号に添え字を付して、ＷＷＬ１，ＲＷＬ１，ＢＬ１のように表記するものとする。また、信号および信号線の高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。

各ＭＴＪメモリセルＭＣは、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲ、およびアクセス素子として作用するアクセストランジスタＡＴＲを有する。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。

トンネル磁気抵抗素子ＴＭＲは、アクセストランジスタＡＴＲと、対応するライトワード線ＷＷＬとの間に電気的に結合される。アクセストランジスタＡＴＲは、対応するビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲの間に電気的に結合される。

アクセストランジスタＡＴＲのゲートは、対応するリードワード線ＲＷＬと結合される。アクセストランジスタＡＴＲは、リードワード線ＲＷＬがＨレベルに活性化されるとターンオンして、対応するビット線ＢＬとライトワード線ＷＷＬの間に、トンネル磁気抵抗素子ＴＭＲを電気的に結合する。一方、リードワード線ＲＷＬが非活性状態（Ｌレベル）である場合には、アクセストランジスタＡＴＲはターンオフして、ビット線ＢＬとトンネル磁気抵抗素子ＴＭＲとを電気的に切離す。

このような構成とすることにより、トンネル磁気抵抗素子ＴＭＲとビット線ＢＬとは、直接的に結合されずアクセストランジスタＡＴＲを介して結合される。これにより、各ビット線ＢＬは対応するメモリセル列に属する多数のトンネル磁気抵抗素子ＴＭＲと直接結合されず、データ読出の対象となる選択メモリセルのトンネル磁気抵抗素子とのみ電気的に結合される。これにより、ビット線ＢＬの容量を抑制することができ、特にデータ読出時の動作を高速化することができる。

さらに、ライトワード線ＷＷＬを用いて、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧Ｖｓｓにプルダウンすることができる。したがって、接地電圧Ｖｓｓを供給するための専用配線を設ける必要がなく、より少ない金属配線層の数でＭＲＡＭデバイスを製造することができる。

図３は、図２に示したメモリアレイにおけるデータ書込およびデータ読出動作を説明する動作波形図である。

まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬを活性化して、電源電圧Ｖｃｃと接続する。各ライトワード線ＷＷＬの一端は、領域４０において接地電圧Ｖｓｓと結合されているので、選択行のライトワード線ＷＷＬには、ワード線ドライバ３０から領域４０に向かう方向にデータ書込電流Ｉｐが流される。

一方、非選択行においては、ライトワード線ＷＷＬは非活性状態（Ｌレベル：接地電圧Ｖｓｓ）に維持されるので、データ書込電流は流れない。また、リードワード線ＲＷＬの各々は、データ書込時においては非活性状態（Ｌレベル）に維持される。

読出／書込制御回路５０および６０は、選択列のビット線ＢＬの両端の電圧を制御することによって、書込データのデータレベルに応じた方向を有するデータ書込電流を生じさせる。たとえば、“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これにより、読出／書込制御回路６０から５０へ向かう方向に、データ書込電流＋Ｉｗを選択列のビット線に流すことができる。

一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側におけるビット線の電圧極性を入れ替えて、読出／書込制御回路５０から６０へ向かう方向へデータ書込電流−Ｉｗを流すことができる。これにより、データ書込対象となる選択メモリセルに対して、データ書込電流Ｉｐおよび±Ｉｗの両方が供給することによって、書込データのレベルに応じたデータ書込磁界を作用させることができる。

次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬをＨレベルに活性化する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非活性状態（Ｌレベル）に維持される。一方、ライトワード線ＷＷＬの各々は接地電圧Ｖｓｓに維持されているので、各ＭＴＪメモリセルは、接地電圧Ｖｓｓにプルダウンされる。

ビット線ＢＬは、データ読出動作前に接地電圧Ｖｓｓにプリチャージされる。この状態から、選択列のビット線は、読出／書込制御回路５０によって、たとえば電源電圧Ｖｃｃでプルアップされるとともに、一定のセンス電流Ｉｓの供給を受ける。

データ読出が開始されて、選択行のリードワード線ＲＷＬがＨレベルに活性化されて、対応するアクセストランジスタＡＴＲがターンオンすると、選択行に対応するＭＴＪメモリセルは、アクセストランジスタＡＴＲを介して、ビット線（電源電圧Ｖｃｃでプルアップ）およびライトワード線ＷＷＬ（接地電圧Ｖｓｓ）との間に電気的に結合される。これにより、選択メモリセルのトンネル磁気抵抗素子ＴＭＲをセンス電流Ｉｓが通過する。したがって、データ読出対象に選択された選択メモリセルにおいて、選択メモリセルの記憶データのレベルに応じた電圧変化降下（図３におけるΔＶ０またはΔＶ１）が生じる。

次に、このようなＭＲＡＭデバイスにおけるＭＴＪメモリセルの配置について説明する。

図４は、ＭＴＪメモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。
図４を参照して、磁気トンネル接合部に相当するトンネル磁気抵抗素子ＴＭＲは、反強磁性体層１０１と、反強磁性体層１０１上に形成される、一定方向の固定磁界を有する固定磁化層１０２の一部領域と、印加磁界によって磁化される自由磁化層１０３と、固定磁化層１０２および自由磁化層１０３の間に形成される絶縁体膜であるトンネルバリア１０４と、コンタクト電極１０５とを含む。

反強磁性体層１０１、固定磁化層１０２および自由磁化層１０３は、ＦｅＭｎ，ＮｉＦｅ等の適当な磁性材料によって形成される。トンネルバリア１０４は、Ａｌ₂Ｏ₃等によって形成される。トンネル磁気抵抗素子ＴＭＲは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル（図示せず）を介して上部配線と電気的に結合される。

コンタクト電極１０５は、下部配線と電気的に結合される。たとえば、上部配線はビット線ＢＬに相当し、下部配線は、アクセストランジスタＡＴＲと結合される金属配線に相当する。

図５は、実施の形態１に従うトンネル磁気抵抗素子に対するビット線ＢＬおよびライトワード線ＷＷＬの配置を説明する概念図である。

図５を参照して、トンネル磁気抵抗素子ＴＭＲの形状は、長辺および短辺の縦横比（図５におけるａ：ｂ）が、２：１〜４：１程度となるような細長形状を有する。このような形状とすることにより、トンネル磁気抵抗素子における磁化容易軸（ＥＡ）および磁化困難軸（ＨＡ）は、長辺方向および短辺方向にそれぞれ沿ったものとなる。

さらに、長方形の頂点部を切欠いた角落しの形状とすることにより、端部近傍において磁化困難軸（ＨＡ）の方向に不要な磁化が起こるのを防止することができる。この結果、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子中の自由磁化層における磁化容易軸に沿った２種類の磁化方向と、書込データのレベルとをそれぞれ対応付けて、信頼性の高いデータ記憶を行なうことができる。このとき、磁化困難軸方向の磁界を印加することにより、磁化容易軸方向の磁化反転に必要なしきい値を下げることができる。すなわち、これらの磁化特性を考慮して、図２９で説明したように、データ書込時における動作点すなわち印加磁界が、行方向および列方向のデータ書込電流の双方が印加された場合に対応するように設定される。

このように、データ書込時の磁化動作の安定性を考慮して、トンネル磁気抵抗素子の形状、すなわちＭＴＪメモリセルの形状を設計すると、磁化容易軸方向に沿ったデータ書込磁界を発生させるためのビット線ＢＬの配線幅は、磁化困難軸方向の磁界を発生させるためのライトワード線ＷＷＬの配線幅よりも広くなるレイアウトが自然であり、メモリアレイを小面積化できる。

言い換えれば、ビット線ＢＬが長辺方向に配線幅を有する一方で、ライトワード線ＷＷＬは短辺方向に配線幅を有するため、ビット線ＢＬは、ライトワード線ＷＷＬと比較してより広い配線幅を確保し易い。

図６は、実施の形態１に従うトンネル磁気抵抗素子の配置を説明する構造図である。
図６を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成されたビット線ＢＬと結合される。

リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。

アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０、第１金属配線層Ｍ１およびバリアメタル１４０を介して、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。バリアメタル１４０は、トンネル磁気抵抗素子ＴＭＲと金属配線との間を電気的に結合するために設けられる緩衝材である。

ライトワード線ＷＷＬは、第２の金属配線層Ｍ２に形成されて、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。

このように、データ書込電流を流すためのビット線ＢＬおよびライトワード線ＷＷＬは、ＭＲＡＭデバイスが作製される半導体基板上において、トンネル磁気抵抗素子ＴＭＲの長辺方向に配線幅を有するビット線ＢＬとトンネル磁気抵抗素子ＴＭＲとの間の距離が、トンネル磁気抵抗素子ＴＭＲの短辺方向に配線幅を有するライトワード線ＷＷＬとトンネル磁気抵抗素子ＴＭＲとの距離よりも大きくなるように配置される。

すなわち、データ書込時により大きな電流を流す必要のある、トンネル磁気抵抗素子ＴＭＲから相対的に遠くに配置される配線を、広い配線幅を確保することが容易なビット線ＢＬとする。これにより、配線幅の確保が相対的に困難なライトワード線ＷＷＬの電流密度を抑制できる。この結果、安定したデータ書込特性を有するＭＴＪメモリセルを備えたＭＲＡＭデバイスにおいて、データ書込電流を流すための配線群を、動作信頼性が低下しないように、効率的に配置することができる。

また、メモリとロジックとが同一チップ上に集積されたシステムＬＳＩ等においては、上層側の金属配線層の膜厚がより大きく設計されるのが一般的である。したがって、図６に示すように、ライトワード線ＷＷＬが上層側に配置される構造とすれば、トンネル磁気抵抗素子ＴＭＲの形状との関係から配線幅を確保し難いライトワード線ＷＷＬの断面積を確保しやすい。このため、実施の形態１に従うＭＲＡＭデバイスは、ロジック混載型のメモリデバイスへ容易に適用することができる。

一方、図６に示す構成において、ビット線ＢＬの配線厚、すなわち金属配線層Ｍ１の膜厚を大きく設計すれば、より大きいデータ書込電流が流れるビット線ＢＬの電流密度の増大を防ぎつつ、その配線幅を狭くすることができる。この結果、トンネル磁気抵抗素子ＴＭＲの形状を考慮した上で、メモリセルサイズの縮小を図ることができる。

［実施の形態２］
実施の形態１で説明したように、データ書込動作時には、磁化困難軸方向および磁化容易軸方向にそれぞれ沿った２種類のデータ書込磁界がＭＴＪメモリセルに対して印加される。実施の形態２においては、データ書込動作時において、各ＭＴＪメモリセルを構成するトンネル磁気抵抗素子を安定的に磁化するためのデータ書込電流の供給方式について説明する。

図７は、実施の形態２に従うメモリアレイおよびその周辺回路の構成を示す回路図である。

図７を参照して、実施の形態２に従う構成においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎは、図２に示されるメモリアレイと同様にメモリセル行にそれぞれ対応して配置される。一方、メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが設けられる。以下においては、ビット線／ＢＬ１〜／ＢＬｍを総括的に表記する場合には、ビット線／ＢＬと表記することとする。

ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。

実施の形態２に従う構成においては、メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。

ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有する。ダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣの記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗ＲａｘおよびＲｍｉｎの中間値に、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタＡＴＲｄとも称する。

さらに、ダミーメモリセルの行にそれぞれ対応して、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が配置される。なお、ダミー抵抗素子ＴＭＲｄの構造によっては、ダミーライトワード線の配置は不要となるが、メモリアレイ上での形状の連続性を確保して製造プロセスの複雑化を避けるために、ライトワード線ＷＷＬと同様に設計されたダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が設けられる。

データ読出時において、行選択結果に応じて奇数行が選択されて、ビット線／ＢＬ１〜／ＢＬｍの各々とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ１〜ＢＬｍの各々とダミーメモリセルＤＭＣとが結合される。反対に、偶数行が選択されて、ビット線ＢＬ１〜ＢＬｍの各々と、ＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ１〜／ＢＬｍの各々と、ダミーメモリセルＤＭＣとが結合される。

ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２を総称して、ダミーリードワード線ＤＲＷＬとも称する。

ワード線ドライバ３０は、データ書込時において、選択行のライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃ２と結合する。これにより、実施の形態１と同様に、選択行のライトワード線ＷＷＬ上に、ワード線ドライバ３０から領域４０へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。一方、非選択行のライトワード線は、ワード線ドライバ３０によって、接地電圧Ｖｓｓと結合される。

データ読出時において、ワード線ドライバ３０は、行選択結果に応じて、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。具体的には、奇数行が選択されて、選択行のＭＴＪメモリセル群が／ＢＬ１〜／ＢＬｍと接続される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ダミーメモリセル群が、ビット線ＢＬ１〜ＢＬｍと接続される。同様に、偶数行が選択される場合には、ダミーリードワード線ＤＲＷＬ２が活性化される。

メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込およびデータ読出時の各々において、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。

さらに、読出データおよび書込データを伝達するためのデータバス対ＤＢＰとが配置される。データバス対ＤＢＰは、互いに相補のデータバスＤＢおよび／ＤＢを含む。

読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられる、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを含む。

ここでは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、コラム選択ゲートＣＳＧ１の構成について代表的に説明する。

コラム選択ゲートＣＳＧ１は、データバスＤＢとビット線ＢＬ１との間に電気的に結合されるトランジスタスイッチと、データバス／ＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線ＣＳＬ１の電圧に応じてオン・オフする。すなわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、コラム選択ゲートＣＳＧ１は、データバスＤＢおよび／ＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。

なお、以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｍおよびコラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ総称して、単に、コラム選択線ＣＳＬおよびコラム選択ゲートＣＳＧとも称する。

読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍおよび制御ゲート６６−１〜６６−ｍを有する。読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。

以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍ、プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂおよび制御ゲート６６−１〜６６−ｍをそれぞれ総称して、短絡スイッチトランジスタ６２、プリチャージトランジスタ６４および制御ゲート６６とも称する。

各制御ゲート６６は、対応するコラム選択線ＣＳＬと制御信号ＷＥとのＡＮＤ論理演算結果を出力する。したがって、データ書込動作時には、選択列に対応する制御ゲート６６の出力が、Ｈレベルへ選択的に活性化される。

短絡スイッチトランジスタ６２は、対応する制御ゲート６６の出力にそれぞれ応答してオン／オフする。したがって、データ書込動作時には、選択列に対応するビット線ＢＬおよび／ＢＬの一端同士は、短絡スイッチトランジスタ６２によって電気的に結合される。

各プリチャージトランジスタ６４は、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。

次に、データ読出回路およびデータ書込回路の構成について説明する。
図８は、データ読出回路５１Ｒの構成を示す回路図である。

図８を参照して、データ読出回路５１Ｒは、電源電圧Ｖｃｃ１を受けて、一定電流Ｉ（Ｒｅａｄ）を内部ノードＮｓ１およびＮｓ２へそれぞれ供給するための定電流供給回路７０および７１と、内部ノードＮｓ１とデータバスＤＢの間に電気的に結合されるＮチャネルＭＯＳトランジスタ７３と、内部ノードＮｓ２とデータバス／ＤＢとの間に電気的に結合されるＮチャネルＭＯＳトランジスタ７４と、内部ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器７５と、抵抗７６および７７を有する。

ＮチャネルＭＯＳトランジスタ７３および７４の各々のゲートには基準電圧Ｖｒｒが与えられる。抵抗７６および７７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５１Ｒは、データ読出時において、データバスＤＢおよび／ＤＢの各々に対して、一定電流Ｉ（Ｒｅａｄ）に応じたセンス電流Ｉｓを供給できる。

データ読出時において、データバスＤＢおよび／ＤＢのそれぞれは、ビット線ＢＬおよび／ＢＬの一方ずつ、および選択メモリセルおよびダミーメモリセルの一方ずつを介して接地電圧Ｖｓｓにプルダウンされる。したがって、データ読出回路５１Ｒによって、内部ノードＮｓ１およびＮｓ２間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。

図９は、データ書込回路５１Ｗの構成を示す回路図である。
図９を参照して、データ書込回路５１Ｗは、一定電流Ｉ（ｗｒｉｔｅ）を流すための定電流供給回路８０と、カレントミラーを構成するＰチャネルＭＯＳトランジスタ８１および８２とを有する。これにより、内部ノードＮｗ０への供給電流は、一定電流Ｉ（ｗｒｉｔｅ）に応じて設定される。

データ書込回路５１Ｗは、さらに、内部ノードＮｗ０を介して動作電流の供給を受けて動作するインバータ８４、８５および８６を有する。インバータ８４、８５および８６の各々は、電源電圧Ｖｃｃ２および接地電圧Ｖｓｓの供給を受けて動作する。

インバータ８４は、書込データＤＩＮの電圧レベルを反転してデータバスＤＢに伝達する。インバータ８５は、書込データＤＩＮの電圧レベルを反転してインバータ８６の入力ノードに伝達する。インバータ８６は、インバータ８４の出力を反転してデータバス／ＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮのレベルに応じて、データバスＤＢおよび／ＤＢの電圧を電源電圧Ｖｃｃ２および接地電圧Ｖｓｓの一方ずつに設定する。

これにより、選択列において、データバスＤＢ（／ＤＢ）〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ（／ＢＬ）〜短絡スイッチトランジスタ６２〜ビット線／ＢＬ（ＢＬ）〜コラム選択ゲートＣＳＧ〜データバス／ＤＢ（ＤＢ）の経路に、書込データＤＩＮのレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。

データ書込回路５１Ｗの動作電圧である電源電圧Ｖｃｃ２は、データ読出回路５１Ｒの動作電圧であるＶｃｃ１よりも高く設定される。データ書込時において、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを磁化するために必要なデータ書込電流Ｉｐ、±Ｉｗは、データ読出に必要なセンス電流Ｉｓよりも大きいからである。たとえば、電源電圧Ｖｃｃ２には、ＭＲＡＭデバイス１外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１を発生する構成とすれば、これらの電源電圧Ｖｃｃ１およびＶｃｃ２を効率的に供給できる。

次に、列デコーダおよびワード線ドライバの構成について説明する。
図１０は、図７に示した列デコーダ２５の構成を示すブロック図である。

図１０を参照して、列デコーダ２５は、メモリセル列にそれぞれ対応して設けられるデコードユニットＣＤＵ１〜ＣＤＵｍおよびドライブユニットＤＶＵ１〜ＤＶＵｍとを有する。デコードユニットＣＤＵ１〜ＣＤＵｍの各々は、コラムアドレスＣＡの入力を受けて、対応するメモリセル列が選択された場合に、その出力をＬレベルに活性化する。ドライブユニットＤＶＵ１〜ＤＶＵｍは、デコードユニットＣＤＵ１〜ＣＤＵｍの出力に応答して、コラム選択線ＣＳＬ１〜ＣＳＬｍを駆動する。

図１１は、ドライブユニットの構成を示す回路図である。ドライブユニットＤＶＵ１〜ＤＶＵｍの各々は同様の構成を有するので、図１１においては、コラム選択線ＣＳＬ１に対応するドライブユニットＤＶＵ１の構成が代表的に示される。

図１１を参照して、ドライブユニットＤＶＵ１は、電源電圧Ｖｃｃ１とコラム選択線ＣＳＬ１との間に直列に接続されたＰチャネルＭＯＳトランジスタ２００および２０１と、電源電圧Ｖｃｃ１と選択線ＣＳＬ１との間に直列に接続されたＰチャネルＭＯＳトランジスタ２０２および２０３と、コラム選択線ＣＳＬ１と接地電圧Ｖｓｓとの間に接続されたＮチャネルＭＯＳトランジスタ２０４とを有する。

ドライブユニットＤＶＵ１は、さらに、論理ゲート２０６および２０８を有する。論理ゲート２０６は、制御信号／ＲＥおよび／ＷＲ１のＡＮＤ論理演算結果を出力する。制御信号／ＷＲ１は、データ書込動作時に、選択列のコラム選択線ＣＳＬを活性化したい所定期間においてＬレベルに活性化される。それ以外の期間には、制御信号／ＷＲ１は、Ｈレベルに非活性化される。制御信号／ＲＥは、データ読出動作時に、所定期間Ｌレベルに活性化され、それ以外の期間にはＨレベルに非活性化される。

論理ゲート２０８は、論理ゲート２０６の出力と、デコードユニットＣＤＵ１の出力とのＯＲ論理演算結果を、ＰチャネルＭＯＳトランジスタ２０１、２０３およびＮチャネルＭＯＳトランジスタ２０４の各々のゲートへ与える。ＰチャネルＭＯＳトランジスタ２００のゲートには制御信号／ＷＥの反転信号が入力され、ＰチャネルＭＯＳトランジスタ２０２のゲートには、制御信号／ＷＥが入力される。

ＰチャネルＭＯＳトランジスタ２０２の電流駆動力は、ＰチャネルＭＯＳトランジスタ２００の電流駆動よりも小さく設計される。たとえば、ＰチャネルＭＯＳトランジスタ２０２のゲート幅をトランジスタ２００よりも細く設計することで、このような特性が実現される。

このような構成とすることにより、データ書込動作には、ターンオンしたＰチャネルＭＯＳトランジスタ２０２から動作電流Ｉ１の供給を受ける、ＰチャネルＭＯＳトランジスタ２０３およびＮチャネルＭＯＳトランジスタ２０４で構成されるインバータによって、コラム選択線ＣＳＬ１は、論理ゲート２０８の出力に応じて駆動される。

具体的には、デコードユニットＣＤＵ１の出力がＬレベルに活性化された場合、すなわち第１番目のメモリセル列が選択された場合において、コラム選択線ＣＳＬ１は、制御信号／ＷＲ１の活性化期間（Ｌレベル）に応答して、Ｈレベル（電源電圧Ｖｃｃ２）に駆動される。非選択列のコラム選択線ＣＳＬは、接地電圧Ｖｓｓに駆動される。

一方、データ読出動作時には、ターンオンしたＰチャネルＭＯＳトランジスタ２００から動作電流Ｉ２（Ｉ２＞Ｉ１）の供給を受けて、ＰチャネルＭＯＳトランジスタ２０１およびＮチャネルＭＯＳトランジスタ２０４で構成されるインバータが、論理ゲート２０８の出力に応じてコラム選択線ＣＳＬ１を駆動する。したがって、選択されたコラム選択線ＣＳＬ１は、制御信号／ＲＥの活性化期間（Ｌレベル）に応答して、Ｈレベル（電源電圧Ｖｃｃ２）に駆動される。

このように、デコードユニットＣＤＵ１からのデコード結果出力タイミングが、データ読出時とデータ書込時とで同等である一方で、活性化されたコラム選択線ＣＳＬの駆動力（供給電流量）は、データ書込時とデータ読出時とで異なる。したがって、データ書込時における活性化されたコラム選択線ＣＳＬの電圧について、立上がり速度は遅く、すなわち立上がり時定数は大きくなる。反対に、データ読出時においては、活性化されたコラム選択線ＣＳＬの電圧について、立上がり速度は速く、すなわち立上がり時定数は小さくなる。

図１２は、ライトワード線ドライバの構成を示す回路図である。
図１２を参照して、行デコーダ２０は、メモリセル行にそれぞれ対応して設けられるデコードユニットＲＤＵ１〜ＲＤＵｎを有する。デコードユニットＲＤＵ１〜ＲＤＵｎの各々は、ロウアドレスＲＡの入力を受けて、対応するメモリセル行が選択された場合に、その出力をＬレベルに活性化する。

ワード線ドライバ３０は、ライトワード線ＷＷＬ１〜ＷＷＬｎの活性化を制御するライトワード線ドライブ部３０Ｗと、リードワード線ＲＷＬ１〜ＲＷＬｎの活性化を制御するリードワード線ドライブ部３０Ｒとを含む。

ライトワード線ドライブ部３０Ｗは、ライトワード線ＷＷＬ１〜ＷＷＬｎにそれぞれ対応して設けられるドライブゲート２１０−１〜２１０−ｎを有する。ドライブゲート２１０−１〜２１０−ｎは、電源電圧Ｖｃｃ２および接地電圧Ｖｓｓの供給を受けて動作するＮＯＲゲートで構成される。ドライブゲート２１０−１〜２１０−ｎは、デコードユニットＲＤＵ１〜ＲＤＵｎの出力（デコード結果）および制御信号／ＷＲ２に応じて、ライトワード線ＷＷＬ１〜ＷＷＬｎを駆動する。

制御信号／ＷＲ２は、データ書込動作時に、選択行のライトワード線ＷＷＬを活性化する所定期間と対応するように、Ｌレベルに活性化される。それ以外の期間には、制御信号／ＷＲ２は、Ｈレベルに非活性化される。制御信号／ＷＲ１，／ＷＲ２，／ＲＥは、たとえばコントロール回路５によって生成される。データ書込動作開始時において、制御信号／ＷＲ１および／ＷＲ２の活性化（Ｈレベル→Ｌレベル）タイミングは共通に設定されるが、データ書込動作終了時においては、制御信号／ＷＲ２が非活性化（Ｌレベル→Ｈレベル）された後に、制御信号／ＷＲ１が非活性化される。

これにより、選択行に対応するライトワード線ＷＷＬは、制御信号／ＷＲ２がＬレベルに設定される期間において、データ書込電流Ｉｐを流すために、電源電圧Ｖｃｃ２（Ｈレベル）に駆動される。これに対して、非選択行のライトワード線ＷＷＬは、接地電圧Ｖｓｓ（Ｌレベル）に維持される。一方、制御信号／ＷＥがＨレベルに設定される、データ読出動作時を含むデータ書込動作時以外の期間においては、各ライトワード線ＷＷＬは非活性化されて、接地電圧Ｖｓｓに設定される。

リードワード線ドライブ部３０Ｒは、リードワード線ＲＷＬ１〜ＲＷＬｎにそれぞれ対応して設けられるドライブゲート２２０−１〜２２０−ｎを有する。ドライブゲート２２０−１〜２２０−ｎは、電源電圧Ｖｃｃ１および接地電圧Ｖｓｓの供給を受けて動作するＮＯＲゲートで構成される。ドライブゲート２２０−１〜２２０−ｎは、デコードユニットＲＤＵ１〜ＲＤＵｎの出力（デコード結果）および制御信号／ＲＥに応じて、リードワード線ＲＷＬ１〜ＲＷＬｎを駆動する。

制御信号／ＲＥがＬレベルに設定されるデータ読出動作時において、選択行に対応するリードワード線ＲＷＬは、アクセストランジスタＡＴＲをターンオンするためにＨレベル（電源電圧Ｖｃｃ１）に駆動される。これに対して、非選択行のリードワード線ＲＷＬは、接地電圧Ｖｓｓ（Ｌレベル）に維持される。一方、制御信号／ＲＥがＨレベルに設定される、データ書込動作時を含むデータ読出動作時以外の期間においては、各リードワード線ＲＷＬは非活性化されて、接地電圧Ｖｓｓに設定される。

なお、図１２では図示を省略したが、ダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２に対しても、各リードワード線ＲＷＬと同様のデコードユニットおよびドライブゲートが配置される。

図１３は、実施の形態２に従うデータ読出動作およびデータ書込動作を説明するための動作波形図である。

図１３（ａ）を参照して、データ読出動作時においては、クロック信号ＣＬＫの活性化タイミングに入力されたリードコマンドに応答して、データ読出動作が開始される。

データ読出動作が開始されると、入力されたロウアドレスＲＡおよびコラムアドレスＣＡに応答して、選択行のリードワード線ＲＷＬおよび選択列のコラム選択線ＣＳＬが活性化される。リードワード線ＲＷＬおよびコラム選択線ＣＳＬの活性化順序には特に制約がなく、高速アクセスを実現するために、両者は最速のタイミングでそれぞれ活性化される。

特に、列デコーダ２５中のドライブユニットＤＶＵ１〜ＤＶＵｍは、電流駆動力の大きいＰチャネルＭＯＳトランジスタ２００（図１１）によってコラム選択線ＣＳＬを駆動する。したがって、時刻ｔ０にデコードユニットからデコード結果が伝達されると、選択列のコラム選択線ＣＳＬは、時刻ｔ１においてＬレベルからＨレベルに立上がる。

データ読出時において、各ライトワード線ＷＷＬは、接地電圧Ｖｓｓに維持されるので、データ書込電流は流れない。一方、選択列のビット線ＢＬ，／ＢＬに対しては、コラム選択線ＣＳＬの活性化期間に応答して、一定のセンス電流Ｉｓが供給される。センス電流Ｉｓは、リードワード線ＲＷＬの活性化に応答してターンオンしたアクセストランジスタを介して、選択メモリセル中のトンネル磁気抵抗素子を通過する。これにより、選択列のビット線において、図３で説明したような電圧変化が生じるので、選択メモリセルから記憶データを読出すことができる。

データ読出動作の終了時においては、時刻ｔ４で選択列のコラム選択線ＣＳＬが非活性化される。これに応じて、選択列のビット線ＢＬ，／ＢＬに対するセンス電流Ｉｓの供給も終了される。

図１３（ｂ）を参照して、データ書込時においても同様に、クロック信号ＣＬＫの活性化タイミングに応答してライトコマンドが入力されて、データ書込動作が開始される。

データ書込動作が開始されると、入力されたロウアドレスＲＡに応じて選択行のライトワード線ＷＷＬが活性化されて、データ書込電流Ｉｐが流される。データ書込電流Ｉｐは、時刻ｔｗに所定レベルに達する。

一方、選択列のコラム選択線ＣＳＬは、電流駆動力の小さいＰチャネルＭＯＳトランジスタ２０２（図１１）によって、緩やかな速度で駆動される。したがって、コラム選択線ＣＳＬの立上がり時定数は、データ書込時においてデータ読出時よりも大きく設定される。すなわち、時刻ｔ０にデコードユニットからデコード結果が伝達されると、コラム選択線ＣＳＬは、時刻ｔ１よりも遅い時刻ｔ２に、ＬレベルからＨレベルに立上がる。図１３（ａ）中には、比較のため、データ読出時における選択列のコラム選択線の動作波形が点線で示される。

これにより、選択列のビット線ＢＬ，／ＢＬを流れるデータ書込電流±Ｉｗは、データ書込開始時において、コラム選択線ＣＳＬの駆動速度に応じて緩やかに流れ始める。すなわち、データ書込電流Ｉｐが所定レベルに達する時刻ｔｗよりも遅い時刻ｔ２において、選択列のビット線ＢＬ、／ＢＬを流れるデータ書込電流±Ｉｗは所定レベルに達する。言い換えると、このようなタイミングでコラム選択線ＣＳＬを活性化できるように、データ書込動作時におけるコラム選択線ＣＳＬの駆動力、すなわち図１１に示した動作電流Ｉ１は設計される。

このような構成とすることにより、選択メモリセルのトンネル磁気抵抗素子に対して、データ書込開始時に、磁化困難軸方向のデータ書込磁界を先に印加した後に、磁化容易軸方向のデータ書込磁界を印加することができる。

データ書込動作の終了時には、選択列のコラム選択線ＣＳＬが非活性化される、すなわち選択列のビット線ＢＬ，／ＢＬに対するデータ書込電流±Ｉｗの供給が終了する時刻ｔ４よりも早い時刻ｔ３において、選択行のライトワード線ＷＷＬが非活性化されて、データ書込電流Ｉｐの供給が終了する。すなわち、図１１に示した制御信号／ＷＲ１の非活性化タイミングは、時刻ｔ４に対応して設定され、図１２に示した制御信号／ＷＲ２の非活性化タイミングは、時刻ｔ３に対応して設定される。制御信号／ＷＲ１および／ＷＲ２の各々の活性化タイミングは、時刻ｔ０に対応させて設定される。

これにより、データ書込動作の終了時において、磁化容易軸方向に所定レベルのデータ書込磁界が印加された下で、磁化困難軸方向のデータ書込磁界が減少していく期間を設けることができる。

図１４は、実施の形態２に従うデータ書込動作時におけるトンネル磁気抵抗素子の磁化挙動を説明する概念図である。

図１４（ａ）を参照して、データ書込動作前の時刻ｔ０以前（ｔ＜ｔ０）においては、トンネル磁気抵抗素子中の自由磁化層は、磁化容易軸に沿って、ある方向（図１４（ａ）においては右方向）に磁化されている。以下、図１４（ａ）における磁化方向を、反対方向に書換えるためのデータ書込動作について説明する。

図１４（ｂ）を参照して、時刻ｔ０から時刻ｔ１の間（ｔ＝ｔ０〜ｔ１）においては、ライトワード線ＷＷＬを流れるデータ書込電流Ｉｐによって、磁化困難軸（ＨＡ）に沿ったデータ書込磁界Ｈｈが印加される。これにより、自由磁化層の磁化方向は徐々に回転し始める。

さらに、図１４（ｃ）を参照して、時刻ｔ１から時刻ｔ２の間（ｔ＝ｔ１〜ｔ２）においては、所定レベルの磁化困難軸方向のデータ書込磁界Ｈｈが印加された状態で、さらに、自由磁化層の磁化方向を反転させるための磁化容易軸方向のデータ書込磁界Ｈｅが印加される。データ書込磁界ＨｈおよびＨｅの和が図２９に示したアステロイド特性線の外側に対応する領域に達すると、自由磁化層の磁化方向は、点線の矢印で示した方向から、実線の矢印で示した方向に反転するように書換えられる。

図１４（ｄ）を参照して、時刻ｔ３から時刻ｔ４の間（ｔ＝ｔ３〜ｔ４）においては、磁化容易軸方向に沿ったデータ書込磁界Ｈｅが所定レベルに印加された状態のもとで、磁化困難軸方向に沿ったデータ書込磁界Ｈｈが減少する。これにより、データ書込動作の終了時において、データ書込磁界ＨｈおよびＨｅのベクトル和は、図１４（ｃ）における磁化回転方向に変化する。

図１４（ｅ）に示されるように、このような順序でデータ書込磁界ＨｈおよびＨｅを変化させることにより、自由磁化層の磁化方向は、データ書込動作時において、望ましくない中間的な磁化状態に陥ることなく安定的に反対方向に書換えられる。

ここで、図１５を用いて、自由磁化層におけるデータ書込動作時の望ましくない中間的な磁化状態の発生について説明する。

図１５を参照して、トンネル磁気抵抗素子ＴＭＲの端部領域１０８，１０９は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、端部領域は、磁化容易軸方向の磁界に応答して磁化の方向および量が２値的に設定される中央部領域１０７とは異なり、メモリセルとして望ましくない特性を有している。

図１５（ａ）もしくは（ｂ）に示されるように、トンネル磁気抵抗素子ＴＭＲの自由磁化層においては、端部領域１０８，１０９を磁化困難軸に沿った一方向に磁化した後に、中央部領域を磁化容易軸に沿って、書込データレベルに応じた方向に磁化することにより、安定的な磁化特性を得ることができる。

上述したように、コラム選択線ＣＳＬの活性化タイミングをライトワード線ＷＷＬよりも遅らせることによって、磁化困難軸方向のデータ書込磁界は、磁化容易軸方向のデータ書込磁界よりも先に印加される。これにより、トンネル磁気抵抗素子ＴＭＲの端部領域１０８，１０９における磁化方向を一方向（図１５（ａ），（ｂ）においては上向き）に揃えた後に、中央部領域１０７において磁化容易軸に沿った方向の磁化反転を安定的に行なうことができる。

これに対して、ライトワード線ＷＷＬとコラム選択線ＣＳＬとをほぼ同時に活性化、あるいはコラム選択線ＣＳＬをライトワード線ＷＷＬよりも早く活性化した場合には、自由磁化層が多安定（Multi-Stable）状態に陥り、図１５（ｃ），（ｄ），（ｅ）に示すように、磁化の方向は、望ましい安定状態以外の不揃いな中間状態となってしまう。

この結果、データ書込後における自由磁化層の磁化方向は、図１５（ａ）もしくは（ｂ）に示されるような、望ましい向きに揃わなくなる。したがって、データが書込まれたメモリセルにおいて、記憶データレベルの違いに応じた所望の電気抵抗差が確保できず、誤動作の原因となってＭＲＡＭデバイスの動作安定性が損なわれる。

以上説明したように、実施の形態２に従ってデータ書込電流を供給することによって、データ書込動作の開始時および終了時において、磁化困難軸方向のデータ書込磁界を、磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、ＭＴＪメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。

また、選択列に対応するコラム選択線ＣＳＬに着目すれば、コラム選択線ＣＳＬの駆動力をデータ読出動作時とデータ書込動作時とで切換えることにより、データ読出動作時には、最速のタイミングでコラム選択線ＣＳＬを活性化して高速化を図る一方で、データ書込動作時においては、磁化的に不安定な中間状態を避けて安定的なデータ書込を実行することができる。すなわち、安定的なデータ書込と高速なデータ読出とを両立することができる。

なお、図１４および図１５においては、トンネル磁気抵抗素子を長方形形状で表記したが、実施の形態１で説明したような端部を切り欠いた形状としても、データ書込時の磁化挙動は同様である。

また、実施の形態２に従うデータ書込電流の供給は、図７に示されたメモリアレイ１０の構成に限定されず実行することが可能である。たとえば、図１６に示されるように、各ライトワード線ＷＷＬを各ＭＴＪメモリセルと電気的に結合させることなく、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを対応するビット線ＢＬと接地電圧Ｖｓｓ供給ノードとの間に直列に接続する構成のメモリアレイに対しても、実施の形態２を適用することが可能である。

［実施の形態３］
実施の形態３においては、一般的なダイナミック・ランダム・アクセス・メモリで用いられるページモード動作を、ＭＲＡＭデバイスに適用するための構成について説明する。

図１７は、連続的なデータ読出を実行するページモード動作を説明する動作波形図である。

図１７を参照して、ページモード動作の１回の単位動作サイクルは、行選択を実行するためのロウアドレスが入力されるロウサイクルと、当該ロウサイクルにおける行選択を維持したままで、複数コラムに連続的にアクセスするための複数のコラムサイクルとを含む。各コラムサイクルにおいては、データ読出動作またはデータ書込動作が指示されて、データ読出またはデータ書込対象を示すコラムアドレスが入力される。

ロウサイクルおよびコラムサイクルの各々は、クロック信号ＣＬＫに応答して開始される。ロウサイクルにおいては、アドレス信号ＡＤＤとして、行選択を行なうためのロウアドレスＲＡが入力される。さらに、たとえばメモリアレイ１０が複数のバンクに分割されており、選択行の特定にさらにバンク選択が必要な場合には、バンクアドレスＢＡがロウアドレスＲＡとともに入力される。

さらに、ロウサイクルで入力される制御信号／ＷＥのレベルに応答して、後続のコラムサイクルにおいて、データ読出およびデータ書込のいずれが実行されるかが決定される。図１７においては、ロウサイクルのクロック信号ＣＬＫの活性化タイミングにおいて、制御信号／ＷＥがＨレベルに設定されているので、後続の各コラムサイクルにおいては、データ読出動作が実行される。また、各コラムサイクルにおいては、コラムサイクル信号／ＣＣは、クロック信号ＣＬＫに基いて所定期間Ｌレベルに活性化される。

図１７に示す動作例においては、各コラムサイクルにおいて連続的にデータ読出動作が実行される。ロウサイクルにおいて、入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に応答して、選択行のリードワード線ＲＷＬが、ＬレベルからＨレベルに活性化される。選択行のリードワード線ＲＷＬの活性化は、同一単位動作サイクル内で維持される。

コラムサイクル１において、制御信号／ＷＥは所定期間Ｈレベルに設定される。さらに、データ読出対象を示すコラムアドレスＣＡ１が入力される。コラムアドレスＣＡ１に応答して、選択列のコラム選択線ＣＳＬが、図１３（ａ）と同様のタイミングで活性化される。これに応答して、選択列のビット線ＢＬには、選択メモリセルのトンネル磁気抵抗素子を通過させるためのセンス電流Ｉｓが流される。これにより、ロウアドレスＲＡ（およびバンクアドレスＢＡ）およびコラムアドレスＣＡ１に対応する選択メモリセルの記憶データを読出すことができる。

同様に、コラムサイクル２においては、入力されたコラムアドレスＣＡ２およびロウアドレスＲＡ（およびバンクアドレスＢＡ）に対応する選択メモリセルからのデータ読出が実行される。

図１８は、連続的なデータ書込を実行するページモード動作を説明する動作波形図である。

図１８を参照して、各コラムサイクルにおいて連続的にデータ書込動作が実行される場合には、ロウサイクルにおいて、制御信号／ＷＥはＬレベルに設定される。これに応答して、ロウサイクルおよび後続の各コラムサイクルにおいて、各リードワード線ＲＷＬは非活性状態（Ｌレベル：接地電圧Ｖｓｓ）に維持される。また、ロウサイクルで入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に応答した行選択結果は、同一の単位動作サイクル内で保持される。

データ書込動作が実行される各コラムサイクルにおいては、制御信号／ＷＥは所定期間Ｌレベルに設定される。ロウサイクルで入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に対応する選択行のライトワード線ＷＷＬの活性化は、各コラムサイクルごとに制御される。

たとえば、コラムサイクル信号／ＣＣと、制御信号／ＷＥの遅延信号とを用いて、データ書込動作が実行されたコラムサイクル１の所定期間（図１８の時刻ｔ０〜ｔ４）、選択行のライトワード線ＷＷＬは、活性化されてデータ書込電流Ｉｐを流される。それ以外の期間においては、選択行のライトワード線ＷＷＬは非活性化されて、データ書込電流の供給は終了する。すなわち、ロウサイクルおよび各コラムサイクルの終了時には、各ライトワード線ＷＷＬは非活性化されて、データ書込電流Ｉｐの供給は一旦停止される。

これにより、ページモード動作の単位動作サイクル内において、選択行のライトワード線ＷＷＬの活性化を維持する構成と比較して、データ誤書込の危険性を低下させることができる。言い換えれば、選択行のライトワード線の活性化を維持した場合には、選択行の各ＭＴＪメモリセルに対して、磁化困難軸方向には所定レベルの磁界が印加され続けることになるので、より小さい強度の磁気ノイズによっても、データ誤書込を生じてしまう危険性がある。

コラムサイクル１において、クロック信号ＣＬＫの活性化タイミングにおいて、アドレス信号ＡＤＤとしてコラムアドレスＣＡ１が入力され、制御信号／ＷＥはＬレベルに設定される。これにより、図１７（ｂ）に説明したのと同様のタイミングで、コラムアドレス／ＣＡ１に対応するコラム選択線ＣＳＬの活性化および、ライトワード線ＷＷＬに対するデータ書込電流Ｉｐの供給が実行される。したがって、コラムサイクル１におけるデータ書込動作は、図１３（ｂ）と同様に実行されて、データ書込動作の開始時および終了時において、磁化困難軸方向のデータ書込磁界を、磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、ＭＴＪメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。

図１９は、実施の形態３に従うワード線ドライバの構成を示す回路図である。
図１９を参照して、実施の形態３に従うワード線ドライバ３０は、デコードユニットＲＤＵ１〜ＲＤＵｎのデコード結果をラッチするためのラッチ回路２６０−１〜２６０−ｎと、リードワード線ドライブ部３０Ｒと、ライトワード線ドライブ部３０Ｗとを含む。

ラッチ回路２６０−１〜２６０−ｎは、ロウサイクルの所定タイミングにおいて活性化される制御信号ＲＣに応答して、デコードユニットＲＤＵ１〜ＲＤＵｎの出力（デコード結果）をラッチする。これにより、ラッチ回路２６０−１〜２６０−ｎには、ロウサイクルに入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に応じた行選択結果が、同一の単位動作サイクル内保持される。

リードワード線ドライブ部３０Ｒは、図１２に示したドライブゲート２２０−１〜２２０−ｎに加えて、ラッチ回路２５０をさらに有する。ラッチ回路２５０は、制御信号ＲＣに応答して、ロウサイクルに入力された制御信号ＷＥ（／ＷＥの反転信号）の信号レベルを保持する。

ラッチ回路２５０およびラッチ回路２６０−１〜２６０−ｎの各々の保持内容は、新たな単位動作サイクルのロウサイクルごとに更新される。

ドライブゲート２２０−１〜２２０−ｎの各々は、ラッチ回路２６０−１〜２６０−ｎに保持された行選択結果およびラッチ回路２５０に保持された制御信号ＷＥに応答して、対応するリードワード線ＲＷＬの活性化を制御する。したがって、図１７および図１８で説明したように、ロウサイクルにおいて制御信号／ＷＥがＬレベル（ＷＥ＝“Ｈ”）に設定された場合には、当該ロウサイクルおよび後続のコラムサイクルにおいて、各リードワード線ＲＷＬの非活性状態（Ｌレベル）が維持される。

一方、ロウサイクルで制御信号／ＷＥがＨレベルに設定された場合には、当該ロウサイクルおよび後続のコラムサイクルにおいて、選択行のリードワード線ＲＷＬの活性状態（Ｈレベル）が維持される。各リードワード線ＲＷＬの活性化制御は、制御信号ＲＣに応答して、新たなロウサイクルごとに変更される。図１９では図示を省略したが、ダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２に対しても、同様の構成が設けられる。

実施の形態３に従うライトワード線ドライブ部３０Ｗは、図１２に示したライトワード線ドライブ部の構成と比較して、スイッチトランジスタ２１２−１〜２１２−ｎおよび遅延回路２５５をさらに有する点で異なる。

遅延回路２５５は、制御信号／ＷＥを所定時間遅延させて制御信号／ＷＥｄを出力する。さらに、スイッチトランジスタ２１２−１〜２１２−ｎの各々は、図１７および図１８に示したコラムサイクル信号／ＣＣに応答して、ドライブゲート２１０−１〜２１０−ｎに動作電流を供給する。

ドライブゲート２１０−１〜２１０−ｎの各々は、リードワード線ドライブ部３０Ｒと共有されるラッチ回路２６０−１〜２６０−ｎに保持された行選択結果および遅延回路２５５からの制御信号／ＷＥｄに応答して、対応するライトワード線ＷＷＬの活性化を制御する。遅延回路２５５における遅延時間は、データ書込電流Ｉｐの好ましい供給タイミング、すなわち図１８に示した時刻ｔ０および時刻ｔ３を考慮して定められる。

このような構成とすることにより、図１７および図１８に示したページモード動作を実行するための適切なタイミングでライトワード線ＷＷＬおよびリードワード線ＲＷＬの活性化を制御できる。一方、コラム選択線ＣＳＬについては、実施の形態２と同様の構成の列デコーダを用いて活性化制御を行なうことができる。

このように、実施の形態３に従う構成によれば、データ読出動作およびデータ書込動作のいずれか一方を連続的に実行するためのページモード動作において、高速なデータ読出と、ＭＴＪメモリセルの磁化特性を考慮した安定的なデータ書込とを両立的に実行することができる。

［実施の形態３の変形例１］
図２０は、実施の形態３の変形例１に従うページモード動作におけるデータ書込動作を説明する動作波形図である。

図２０を参照して、図１９に示したワード線ドライバによってライトワード線ＷＷＬおよびリードワード線ＲＷＬの活性化を制御することによって、図１８と同様のタイミングで、データ書込電流Ｉｐの供給タイミングが設定される。

図２０を図１８と比較して、実施の形態３の変形例１に従うページモード動作においては、データ書込を指示された各コラムサイクルにおいて、選択列のコラム選択線ＣＳＬの活性化タイミングが遅れる点が異なる。すなわち、磁化容易軸方向に沿ったデータ書込磁界を発生するためのデータ書込電流±Ｉｗは、時刻ｔｗから供給を開始されて、時刻ｔ２で所定レベルまで増加する。

また、データ書込動作の終了時においては、コラム選択線ＣＳＬの非活性化タイミングは、ライトワード線ＷＷＬの非活性化タイミングに相当する時刻ｔ３よりも遅い時刻ｔ４に設定される。

後続のコラムサイクル２におけるデータ書込動作も、当該コラムサイクルにおいて入力されるコラムアドレスＣＡ２およびロウサイクルで入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に対応した選択メモリセルに対して、コラムサイクル１と同様に実行される。

このようなデータ書込動作としても、データ書込が実行されるコラムサイクルにおいて、磁化容易軸方向のデータ書込磁界を発生するためのデータ書込電流±Ｉｗの供給開始および供給終了タイミングは、磁化困難軸方向に沿ったデータ書込磁界を供給するためのデータ書込電流Ｉｐの供給開始および供給終了タイミングよりもそれぞれ遅くなる。

図２１は、実施の形態３の変形例１に従うコラム選択線ＣＳＬのドライブユニットの構成を説明する回路図である。既に説明したように、各コラム選択線ＣＳＬに対して設けられるドライブユニットの構成は同一であるので、図２１には、コラム選択線ＣＳＬ１に対応するドライブユニットＤＶＵ１の構成が代表的に示される。

図２１を参照して、実施の形態３の変形例１に従うドライブユニットＤＶＵ１は、図１１に示したドライブユニットの構成と比較して、遅延回路２６５をさらに含む点とで異なる。

遅延回路２６５は、図２０に示された遅延回路２５５からの制御信号／ＷＥｄを所定時間ΔＴさらに遅延させて、制御信号／ＷＥｄｄを出力する。制御ゲート２０６は、制御信号／ＲＥおよび／ＷＥｄｄのＡＮＤ論理演算結果を出力する。制御ゲート２０８は、図１１の構成と同様に、デコードユニットＣＤＵ１からの出力と、論理ゲート２０６の出力とのＯＲ演算結果を、ＰチャネルＭＯＳトランジスタ２０１およびＮチャネルＭＯＳトランジスタ２０４の各々のゲートへ与える。

図２１の構成においては、ＰチャネルＭＯＳトランジスタ２０２の電流駆動力は、ＰチャネルＭＯＳトランジスタ２００の電流駆動力（図１１における動作電流Ｉ２）と同様に設計される。したがって、データ書込時における活性化されたコラム選択線ＣＳＬの駆動力（供給電流量）は、データ読出時と同様に設定される。したがって、データ書込およびデータ読出時の各々において、活性化されたコラム選択線ＣＳＬの電圧の立上がり速度、すなわち立上がり時定数は同様である。

データ書込動作が指示された各コラムサイクルにおいては、選択列のコラム選択線ＣＳＬは、制御信号／ＷＥｄｄに応答して、選択行のライトワード線ＷＷＬよりもΔＴ遅れたタイミングで、速やかに活性化（電源電圧Ｖｃｃ２へ）および非活性化（接地電圧Ｖｓｓへ）される。遅延回路２６５における所定時間ΔＴを、図２０における時刻ｔ０およびｔｗの差、および時刻ｔ３およびｔ４の差を考慮して設定することによって、図２０に示したタイミングで、データ書込電流Ｉｐおよび±Ｉｗを供給できる。なお、遅延回路２５５および２６５のそれぞれの遅延時間を適切に設定すれば、両者の入力を共通の制御信号／ＷＥとすることもできる。

データ読出時においては、制御信号／ＲＥの活性化（Ｌレベル）に応答したタイミングで、選択列のコラム選択線ＣＳＬは、最速のタイミングで、Ｈレベル（電源電圧Ｖｃｃ１）へ活性化される。

このような構成とすることにより、ページモード動作時においても、データ書込が実行されるコラムサイクルにおいて、データ書込動作開始時および終了時において、磁化困難軸方向のデータ書込磁界を磁化容易軸方向のデータ書込磁界よりも速やかに発生あるいは消滅させることができる。これにより、実施の形態２実施の形態３の変形例１と同様に、ＭＴＪメモリセルの磁化特性を考慮してデータ書込を安定的に実行できる。

［実施の形態３の変形例２］
実施の形態３の変形例２においては、１回の単位動作サイクル内の複数のコラムサイクルにおいて、データ読出動作およびデータ書込動作を混在させて連続的に実行可能なページモード動作について説明する。

図２２は、実施の形態３の変形例２に従うページモード動作を説明する動作波形図である。

図２２を参照して、実施の形態３の変形例２に従うページモード動作では、実施の形態３およびその変形例１に従うページモード動作と同様に、単位動作サイクルは、行選択のためのロウアドレスＲＡ（およびバンクアドレスＢＡ）の入力を受けるロウサイクルによって開始される。当該ロウサイクルにおいて入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）による行選択結果は、同一動作サイクル内において保持される。保持された行選択結果に基づいて、選択行のリードワード線ＲＷＬは、データ書込動作が指示されたコラムサイクルを除いて、活性化（Ｈレベル）される。

各コラムサイクルにおいて、制御信号／ＷＥは、データ書込動作が指示される場合には所定期間Ｌレベルに設定される。

図２３は、実施の形態３の変形例２に従うリードワード線ドライブ部３０Ｒの構成を示す回路図である。

図２３を参照して、実施の形態３の変形例２に従うリードワード線ドライブ部３０Ｒは、図１９に示した実施の形態３に従うリードワード線ドライブ部の構成と比較して、ラッチ回路２５０に代えて、パルス発生回路２８０を含む点で異なる。パルス発生回路２８０は、クロック信号ＣＬＫの活性化タイミングにおける制御信号／ＷＥのレベルに応じて、リードワード線ＲＷＬの活性化期間を規定するための制御パルス／ＷＣＣを生成する。

図２２を再び参照して、クロック信号ＣＬＫの活性化タイミングにおいて制御信号／ＷＥがＨレベルであったサイクルにおいては、制御パルス／ＷＣＣはＨレベルに維持される。一方、データ書込が指示されたコラムサイクルにおいては、クロック信号ＣＬＫの活性化タイミングにおいて制御信号／ＷＥはＬレベルに設定されるので、これに対応して、所定期間（図２２における時刻ｔ０〜ｔ４）制御パルス／ＷＣＣはＬレベルに設定される。当該所定期間は、たとえば、制御信号／ＷＥの活性化期間に応じて設定される。

再び図２３を参照して、ドライブユニット２２０−１〜２２０−ｎは、ラッチ回路２６０−１〜２６０−ｎに保持された行選択結果および制御信号／ＷＣＣの反転信号に応答して、対応するリードワード線ＲＷＬの活性化を制御する。図２３では図示を省略したが、ダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２に対しても同様の構成が設けられる。

一方、ライトワード線線ドライブ部３０Ｗは、図１９と同様の構成を有し、ロウサイクルで入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に対応する選択行のライトワード線ＷＷＬの活性化を、各コラムサイクルごとに制御する。

このような構成とすることにより、対応するラッチ回路にＬレベルデータが保持される選択行のリードワード線ＲＷＬは、データ書込動作が指示されるコラムサイクル中の所定期間を除いてＨレベルに活性化される。これにより、読出動作が指示された各コラムサイクルの動作が高速化される。

データ書込動作が指示されるコラムサイクル１およびコラムサイクル２においては、各リードワード線ＲＷＬを非活性化するとともに、入力されたコラムアドレスＣＡ１またはＣＡ２および、ロウサイクルで入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）に対応する選択メモリセルに対するデータ書込動作を、実施の形態３またはその変形例１と同様に実行できる。

ライトワード線ＷＷＬの活性化タイミングは、メモリアレイ１０の構成に従って設定する必要がある。図１６に示すように、各ライトワード線ＷＷＬがＭＴＪメモリセルと電気的に切離されている構成においては、選択行のリードワード線ＲＷＬが活性化された状態で、ライトワード線ＷＷＬにデータ書込電流を供給しても悪影響は生じない。したがって、このような構成では、データ書込動作の開始時において、選択行のリードワード線ＲＷＬおよびライトワード線ＷＷＬのそれぞれの活性化期間が重なりを持つように設計することもできる。

一方、図７に示したメモリアレイのように、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲおよびライトワード線ＷＷＬの両方を含む電流経路が形成される構成においては、選択行において、リードワード線ＲＷＬおよびライトワード線ＷＷＬの活性化期間が時間的に重なると、データ誤書込が発生する必要がある。したがって、このようなメモリアレイ構成の場合には、選択行において、リードワード線ＲＷＬとライトワード線ＷＷＬとの活性化期間が時間的な重なりを持たないように設定する必要がある。

このように、実施の形態３の変形例２に従う構成においては、データ読出動作およびデータ書込動作を混在させることが可能なページモード動作において、高速なデータ読出と、ＭＴＪメモリセルの磁化特性を考慮した安定的なデータ書込とを両立的に実行することができる。

［実施の形態３の変形例３］
実施の形態３の変形例３においては、データ読出動作とデータ書込動作が混在するページモード動作において、データ読出動作をさらに高速化するための構成について説明する。

図２４は、実施の形態３の変形例３に従うＭＲＡＭデバイス２の構成を示す全体ブロック図である。

図２４を参照して、実施の形態３の変形例３に従うＭＲＡＭデバイス２は、図１に示したＭＲＡＭデバイス１と比較して、読出データラッチ回路３００をさらに備える点で異なる。

読出データラッチ回路３００は、コントロール回路５が生成する制御信号ＬＳに応答して、読出／書込制御回路５０によって読出されたｍビットのデータのうちの少なくとも一部をラッチする。さらに、読出データラッチ回路３００は、コントロール回路からの制御信号ＲＯおよび列デコーダ２５の列選択結果に応じて、内部にラッチした複数の記憶データのうちの少なくとも１個を、読出データＤＯＵＴとして出力する。

書込データＤＩＮを、メモリアレイ１０内の選択メモリセルに書込むための構成においては、実施の形態３およびその変形例１または２と同様であるので詳細な説明は繰返さない。

図２５は、実施の形態３の変形例３に従うＭＲＡＭデバイス２のページモード動作を説明する動作波形図である。

図２５を参照して、実施の形態３の変形例３に従う構成においては、ロウサイクルにおいて、入力されたロウアドレスＲＡ（およびバンクアドレスＢＡ）によって示される選択行に対応する１行分のデータ読出が実行される。すなわち、ロウサイクルにおいて、所定期間Ｌレベルに活性化される制御信号／ＲＣに応答して、リードワード線ドライブ部３０Ｒは、選択行のリードワード線ＲＷＬを活性化する。

さらに、ロウサイクルにおいて、全メモリセル列のうちの少なくとも一部に対応するＭ本（Ｍ：２以上ｍ以下の整数）コラム選択線ＣＳＬが並列に活性化されて、選択行において、複数のメモリセルから並列にデータ読出が実行される。一般的には、全メモリセル列からのデータ読出または、奇数列／偶数列のいずれか一方からのデータ読出が実行される。

読出／書込制御回路５０は、同時に選択されるＭ個のメモリセル列に対して、センス電流Ｉｓの供給および記憶データの読出が並列に実行可能となるように設計される。たとえば、図８に示したデータ読出回路５１Ｒに対応する構成を、同時に活性化するメモリセル列の個数（Ｍ個）分設ける必要がある。以下、本実施の形態においては、１行分のデータが並列に読出されるもの、すなわち「Ｍ＝ｍ」として説明を進める。

読出／書込制御回路５０によって、選択行に対応するｍ個の読出データが生成されたタイミングにおいて、コントロール回路５は、制御信号ＬＳを所定期間活性化する。これに応答して、読出データラッチ回路３００は、読出されたｍ個の記憶データをラッチする。

次に、データ書込動作が指示されるコラムサイクル１では、クロック信号ＣＬＫの活性化タイミングを含んで制御信号／ＷＥが所定期間Ｌレベルに設定される。また、データ書込対象を示すためのコラムアドレスＣＡ１が入力される。

これに応答して、実施の形態３またはその変形例１および２と同様に、ロウアドレスＲＡ（およびバンクアドレスＢＡ）およびコラムアドレスＣＡ１に対応する選択メモリセルを書込データのレベルに応じて安定的に磁化するために、データ書込電流±ＩｗおよびＩｐが供給される。

データ読出動作が指示されるコラムサイクル２では、クロック信号ＣＬＫの活性化タイミングで制御信号／ＷＥはＨレベルに設定される。また、データ読出対象を示すためのコラムアドレスＣＡ２が入力される。

コラムサイクル２において、コントロール回路５は、制御信号ＲＯを所定期間Ｈレベルに活性化する。これに応答して、読出データラッチ回路３００は、ロウサイクルでラッチしたｍ個の記憶データのうちから、列デコーダ２５での列選択結果に基づいて、入力されたコラムアドレスＣＡ２に対応する１つの記憶データを選択して、読出データＤＯＵＴとして出力する。

このような構成とすることにより、各コラムサイクルにおけるデータ読出動作は、選択メモリセルを通過するセンス電流Ｉｓに伴うビット線の電圧変化を検知する必要がなくなるので、高速化される。

また、各コラムサイクルにおいて、すべてのリードワード線ＲＷＬはＬレベルに非活性化されているので、データ書込動作が指示されたコラムサイクルにおいても、最速のタイミングでライトワード線ＷＷＬを活性化して高速にデータ書込動作を開始することができる。

このように、実施の形態３の変形例３に従う構成においては、実施の形態３およびその変形例１および２で説明したページモード動作を、データ読出動作とデータ書込動作を混在させて、さらに高速に実行することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 図１に示したメモリアレイの構成を示す回路図である。 図２に示したメモリアレイにおけるデータ書込およびデータ読出動作を説明する動作波形図である。 ＭＴＪメモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。 実施の形態１に従うトンネル磁気抵抗素子に対するビット線ＢＬおよびライトワード線ＷＷＬの配置を説明する概念図である。 実施の形態１に従うトンネル磁気抵抗素子の配置を説明する構造図である。 実施の形態２に従うメモリアレイおよびその周辺回路の構成を示す回路図である。 図７に示したデータ読出回路の構成を示す回路図である。 図７に示したデータ書込回路の構成を示す回路図である。 図７に示した列デコーダの構成を示すブロック図である。 図１０に示したドライブユニットの構成を示す回路図である。 ライトワード線ドライバの構成を示す回路図である。 実施の形態２に従うデータ読出動作およびデータ書込動作を説明するための動作波形図である。 実施の形態２に従うデータ書込動作時におけるトンネル磁気抵抗素子の磁化挙動を説明する概念図である。 自由磁化層におけるデータ書込動作時の望ましくない中間的な磁化状態の発生について説明する概念図である。 メモリアレイの他の構成例を示す回路図である。 連続的なデータ読出を実行するページモード動作を説明する動作波形図である。 連続的なデータ書込を実行するページモード動作を説明する動作波形図である。 実施の形態３に従うワード線ドライバの構成を示す回路図である。 実施の形態３の変形例１に従うページモード動作におけるデータ書込動作を説明する動作波形図である。 実施の形態３の変形例１に従うコラム選択線ＣＳＬのドライブユニットの構成を説明する回路図である。 実施の形態３の変形例２に従うページモード動作を説明する動作波形図である。 実施の形態３の変形例２に従うリードワード線ドライバ部３０Ｒの構成を示す回路図である。 実施の形態３の変形例３に従うＭＲＡＭデバイス２の構成を示す全体ブロック図である。 実施の形態３の変形例３に従うＭＲＡＭデバイス２のページモード動作を説明する動作波形図である。 ＭＴＪメモリセルの構成を示す概略図である。 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。 行列状に集積配置されたＭＴＪメモリセルで構成されるメモリアレイの構成を示す概念図である。

符号の説明

１，２ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、３０Ｗ ライトワード線ドライブ部、３０Ｒ リードワード線ドライブ部、５１Ｗ データ書込回路、５１Ｒ データ読出回路、１０１ 反強磁性体層、１０２ 固定磁化層、１０３ 自由磁化層、１０４ トンネルバリア、２５０，２６０−１〜２６０−ｎ ラッチ回路、２５５，２６５ 遅延回路、２８０ パルス発生回路、３００ 読出データラッチ回路、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＣＡ，ＣＡ１，ＣＡ２ コラムアドレス、ＣＤＵ１〜ＣＤＵｍ，ＲＤＵ１〜ＲＤＵｎ デコードユニット、ＣＬＫ クロック信号、ＣＳＧ コラム選択ゲート、ＣＳＬ コラム選択線、ＤＢ，／ＤＢ データバス、ＤＩＮ 書込データ、ＤＭＣ ダミーメモリセル、ＤＯＵＴ 読出データ、Ｈｅ，Ｈｈ データ書込磁界、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流（データ読出電流）、ＭＣ ＭＴＪメモリセル、ＲＷＬ リードワード線、ＴＭＲ トンネル磁気抵抗素子、Ｖｓｓ 接地電圧、Ｖｃｃ，Ｖｃｃ１，Ｖｃｃ２ 電源電圧、ＷＷＬ ライトワード線。

Claims (9)

1. 単位動作サイクルが行アドレスの入力を受けるロウサイクルと、各々において列アドレスの入力を受ける後続の複数のコラムサイクルとを含むページモード動作を実行する半導体装置であって、
   行列状に配置された、各々が、半導体集積回路に形成された薄膜磁性体を含んで構成された、第１および第２のデータ書込電流によって発生する所定のデータ書込磁界の印加に応答して書換可能な磁化方向に応じて電気抵抗が変化する磁気記憶部を有する複数のメモリセルと、
   メモリセル行にそれぞれ対応して設けられ、選択行において、前記第１のデータ書込電流を流すための複数の第１の配線と、
   メモリセル列にそれぞれ対応して設けられ、選択列において、前記第２のデータ書込電流を流すための複数の第２の配線と、
   前記複数の第１の配線に対する前記第１のデータ書込電流の供給を制御する行選択部とを備え、
   前記行選択部は、
   前記ロウサイクルに入力された前記行アドレスに応じた行選択を実行するための行デコーダと、
   前記行デコーダによる行選択結果および、前記後続の複数のコラムサイクルでのデータ書込およびデータ読出を選択的に指示するための制御信号に応じて、前記選択行に対応する第１の配線を、前記第１のデータ書込電流を流すために活性化するための駆動ユニットとを含み、
   前記駆動ユニットは、前記選択行に対応する前記第１のデータ書込電流の供給を、前記後続の複数のコラムサイクルの各コラムサイクルの終了ごとに一旦停止する、半導体装置。
2. 前記行選択部は、さらに、
   前記行デコーダでの前記行選択結果を保持するためのラッチ回路を含み、
   前記駆動ユニットは、前記ラッチ回路に保持された前記行選択結果および前記制御信号に応じて、前記選択行に対応する前記第１の配線を、前記第１のデータ書込電流を流すために活性化する、請求項１に記載の半導体装置。
3. 前記第１および第２のデータ書込電流のうちの一方のデータ書込電流は、前記磁気記憶部において磁化容易軸方向に沿った磁界を発生し、
   前記第１および第２のデータ書込電流のうちの他方のデータ書込電流は、前記磁気記憶部において磁化困難軸方向に沿った磁界を発生し、
   データ書込動作が指示された各前記コラムサイクルにおいて、前記一方のデータ書込電流の立上がり時定数は、前記他方のデータ書込電流の立上がり時定数よりも大きい、請求項１に記載の半導体装置。
4. 前記第１および第２のデータ書込電流のうちの一方のデータ書込電流は、前記磁気記憶部において磁化容易軸方向に沿った磁界を発生し、
   前記第１および第２のデータ書込電流のうちの他方のデータ書込電流は、前記磁気記憶部において磁化困難軸方向に沿った磁界を発生し、
   データ書込動作が指示された各前記コラムサイクルにおいて、前記一方のデータ書込電流の供給開始タイミングは、前記他方のデータ書込電流の供給開始タイミングよりも遅い、請求項１に記載の半導体装置。
5. 各前記磁気記憶部は、長辺および短辺の縦横比が１より大きい形状を有し、
   各前記第１の配線および各前記第２の配線のうちの、前記一方のデータ書込電流が流される一方の配線は、前記短辺の方向に沿って配置され、
   各前記第１の配線および各前記第２の配線のうちの、前記他方のデータ書込電流が流される他方の配線は、前記長辺の方向に沿って配置される、請求項３または請求項４に記載の半導体装置。
6. 前記複数のメモリセルの各々は、
   前記磁気記憶部と直列に電気的に結合されて、データ読出電流を通過させるために選択的にターンオンされるアクセス素子をさらに含み、
   前記半導体装置は、
   前記メモリセル行にそれぞれ対応して設けられ、前記アクセス素子をターンオンさせるために選択的に活性化される複数の第３の配線と、
   データ読出が指示された各コラムサイクルにおいて、入力された前記列アドレスに対応する第２の配線に前記データ読出電流を供給するとともに、データ書込が指示された各前記コラムサイクルにおいて、入力された前記列アドレスに対応するデータ線に対して前記第２のデータ書込電流を供給するための読出書込制御回路とをさらに備え、
   前記行選択部は、前記複数の第３の配線の活性化をさらに制御し、
   前記駆動ユニットは、前記行デコーダによる前記行選択結果および、前記制御信号に応じて、データ書込動作が指示された各前記コラムサイクルにおいて、前記選択行に対応する第３の配線を非活性化するともに、前記選択行に対応する第１の配線を所定期間活性化する、請求項１記載の半導体装置。
7. 前記駆動ユニットは、各前記コラムサイクルにおいて、前記所定期間以外の期間においては、前記選択行に対応する第３の配線を活性化する、請求項６に記載の半導体装置。
8. 各前記メモリセルは、対応する前記第１の配線と電気的に接続されるノードを有するように構成され、
   前記駆動ユニットは、各前記第３の配線の活性化期間と前記第２のデータ書込電流の供給期間とが、時間的に重なることを避けるように、前記複数の第３の配線の活性化を制御する、請求項７に記載の半導体装置。
9. 各前記メモリセルは、対応する前記第１の配線とは電気的に切り離されて配置され、
   前記行選択部は、各前記第３の配線の活性化期間と前記第２のデータ書込電流の供給期間とが、時間的な重なり期間を有するように、前記第３の配線の活性化を制御する、請求項７に記載の半導体装置。

Images