JPH08102187A - ダイナミック型メモリ - Google Patents
ダイナミック型メモリInfo
- Publication number
- JPH08102187A JPH08102187A JP6234743A JP23474394A JPH08102187A JP H08102187 A JPH08102187 A JP H08102187A JP 6234743 A JP6234743 A JP 6234743A JP 23474394 A JP23474394 A JP 23474394A JP H08102187 A JPH08102187 A JP H08102187A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- level
- circuit
- memory cell
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭセルのゲート酸化膜にかかる電界密度
を小さくしてその信頼性の低下を抑制し、昇圧ワード線
駆動信号のレベル低下を抑制してリーク補償回路を省略
し、読み出しリストア時間や書込みサイクル時間を短縮
する。 【構成】メモリセルＭＣのアレイ６０と、メモリセルか
らビット線ＢＬに読み出された電位をセンス増幅し、書
込みデータの電位をビット線に設定するためのセンスア
ンプ６９と、／ＲＡＳ信号に同期してワード線ＷＬの選
択およびセンスアンプの活性化制御を行う制御回路と、
／ＲＡＳ信号が活性レベルになってから非活性レベルに
戻るまでの間で選択ワード線に接続されているメモリセ
ルからそれに接続されているビット線に読み出された電
位がセンスアンプによりセンス増幅された後に選択ワー
ド線を非活性レベルに戻すように制御するワード線制御
回路１１とを具備することを特徴とする。
を小さくしてその信頼性の低下を抑制し、昇圧ワード線
駆動信号のレベル低下を抑制してリーク補償回路を省略
し、読み出しリストア時間や書込みサイクル時間を短縮
する。 【構成】メモリセルＭＣのアレイ６０と、メモリセルか
らビット線ＢＬに読み出された電位をセンス増幅し、書
込みデータの電位をビット線に設定するためのセンスア
ンプ６９と、／ＲＡＳ信号に同期してワード線ＷＬの選
択およびセンスアンプの活性化制御を行う制御回路と、
／ＲＡＳ信号が活性レベルになってから非活性レベルに
戻るまでの間で選択ワード線に接続されているメモリセ
ルからそれに接続されているビット線に読み出された電
位がセンスアンプによりセンス増幅された後に選択ワー
ド線を非活性レベルに戻すように制御するワード線制御
回路１１とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にダイナミック型メモリ（ＤＲＡＭ）のワード線
制御回路に関する。
り、特にダイナミック型メモリ（ＤＲＡＭ）のワード線
制御回路に関する。
【０００２】
【従来の技術】図７は、従来のＤＲＡＭの一般的なブロ
ック構成を概略的に示している。このブロック構成はよ
く知られているので、その説明を省略する。図７中のメ
モリセルアレイ６０において、行列状に配列されている
メモリセル（ＤＲＡＭセル）ＭＣは、一般に、図８に示
すように、データ転送用の１個のトランジスタＱとデー
タ保持用の１個のキャパシタＣとが直列に接続されてな
る１トランジスタ・１キャパシタ構成が採用されてい
る。上記トランジスタＱは、通常、Ｎチャネルの絶縁ゲ
ート型電界効果トランジスタ（ＮＭＯＳトランジスタ）
で構成されており、その一端（ドレイン）がビット線Ｂ
Ｌに接続され、そのゲートがワード線ＷＬに接続されて
いる。
ック構成を概略的に示している。このブロック構成はよ
く知られているので、その説明を省略する。図７中のメ
モリセルアレイ６０において、行列状に配列されている
メモリセル（ＤＲＡＭセル）ＭＣは、一般に、図８に示
すように、データ転送用の１個のトランジスタＱとデー
タ保持用の１個のキャパシタＣとが直列に接続されてな
る１トランジスタ・１キャパシタ構成が採用されてい
る。上記トランジスタＱは、通常、Ｎチャネルの絶縁ゲ
ート型電界効果トランジスタ（ＮＭＯＳトランジスタ）
で構成されており、その一端（ドレイン）がビット線Ｂ
Ｌに接続され、そのゲートがワード線ＷＬに接続されて
いる。
【０００３】選択されたメモリセルＭＣの読み出し／書
込み時には、トランジスタＱのゲートに接続されている
ワード線ＷＬに、ＤＲＡＭの電源電圧Ｖccよりも少なく
とも上記トランジスタＱの閾値分だけ高いレベルまで昇
圧されたワード線駆動信号を印加することにより、キャ
パシタＣからの読み出し電荷量／キャパシタＣへの書込
み時電荷量を十分に確保するように構成している。
込み時には、トランジスタＱのゲートに接続されている
ワード線ＷＬに、ＤＲＡＭの電源電圧Ｖccよりも少なく
とも上記トランジスタＱの閾値分だけ高いレベルまで昇
圧されたワード線駆動信号を印加することにより、キャ
パシタＣからの読み出し電荷量／キャパシタＣへの書込
み時電荷量を十分に確保するように構成している。
【０００４】次に、図７のＤＲＡＭの読み出し／書込み
動作の一例について、図７に示す動作波形を参照しなが
ら簡単に説明する。なお、図中、メモリセルの内部ノー
ドとは、前記したような１トランジスタ・１キャパシタ
構成のメモリセルにおけるトランジスタＱとキャパシタ
Ｃとの直列接続ノードである。メモリセルＭＣへのアク
セスに際して、まず、ＲＡＳ入力回路６１に外部から入
力するロウアドレスストローブ信号／ＲＡＳが活性レベ
ル（“Ｌ”）になると、ロウ系回路の動作が開始する。
この場合、ロウデコーダ６７は、ロウアドレスバッファ
回路６２からのロウアドレス信号をデコードして指定さ
れたワード線ＷＬを選択し、この選択されたワード線
（選択ワード線）にワード線駆動電圧選択回路６６の出
力（昇圧ワード線駆動信号）を供給し、選択ワード線を
活性化する。なお、ワード線ＷＬは、その寄生容量や寄
生抵抗が存在するので、活性レベル（あるいは非活性レ
ベル）になる速度が遅い。
動作の一例について、図７に示す動作波形を参照しなが
ら簡単に説明する。なお、図中、メモリセルの内部ノー
ドとは、前記したような１トランジスタ・１キャパシタ
構成のメモリセルにおけるトランジスタＱとキャパシタ
Ｃとの直列接続ノードである。メモリセルＭＣへのアク
セスに際して、まず、ＲＡＳ入力回路６１に外部から入
力するロウアドレスストローブ信号／ＲＡＳが活性レベ
ル（“Ｌ”）になると、ロウ系回路の動作が開始する。
この場合、ロウデコーダ６７は、ロウアドレスバッファ
回路６２からのロウアドレス信号をデコードして指定さ
れたワード線ＷＬを選択し、この選択されたワード線
（選択ワード線）にワード線駆動電圧選択回路６６の出
力（昇圧ワード線駆動信号）を供給し、選択ワード線を
活性化する。なお、ワード線ＷＬは、その寄生容量や寄
生抵抗が存在するので、活性レベル（あるいは非活性レ
ベル）になる速度が遅い。
【０００５】上記選択ワード線が活性化されると、それ
に接続されているメモリセルのデータがビット線ＢＬに
読み出され、同時に、ダミーワード線に接続されている
ダミーセルのデータが上記ビット線ＢＬとは相補的なビ
ット線に読み出され、上記ビット線対間に生じる電位差
がセンスアンプ（センス用のＮＭＯＳアンプ、リストア
用のＰＭＯＳアンプ）６９によりセンス増幅（センス動
作およびリストア動作）される。この場合、選択ワード
線の電圧の立上がりからメモリセルＭＣのデータがビッ
ト線ＢＬに読み出されるまでの遅延時間に対応してワー
ド線遅延補償回路６５により遅延補償されたセンスアン
プ制御信号ＳＥＮに基づいて、センスアンプ駆動回路６
８からセンスアンプ活性化信号／ＳＡＮ、ＳＡＰがセン
スアンプ６９に供給される。また、前記センスアンプ６
９の出力により前記ビット線対の各ビット線の電位が
“Ｈ”レベル、“Ｌ”レベルに設定され、前記選択ワー
ド線に接続されているメモリセルに再書き込み（リフレ
ッシュ）が行われる。
に接続されているメモリセルのデータがビット線ＢＬに
読み出され、同時に、ダミーワード線に接続されている
ダミーセルのデータが上記ビット線ＢＬとは相補的なビ
ット線に読み出され、上記ビット線対間に生じる電位差
がセンスアンプ（センス用のＮＭＯＳアンプ、リストア
用のＰＭＯＳアンプ）６９によりセンス増幅（センス動
作およびリストア動作）される。この場合、選択ワード
線の電圧の立上がりからメモリセルＭＣのデータがビッ
ト線ＢＬに読み出されるまでの遅延時間に対応してワー
ド線遅延補償回路６５により遅延補償されたセンスアン
プ制御信号ＳＥＮに基づいて、センスアンプ駆動回路６
８からセンスアンプ活性化信号／ＳＡＮ、ＳＡＰがセン
スアンプ６９に供給される。また、前記センスアンプ６
９の出力により前記ビット線対の各ビット線の電位が
“Ｈ”レベル、“Ｌ”レベルに設定され、前記選択ワー
ド線に接続されているメモリセルに再書き込み（リフレ
ッシュ）が行われる。
【０００６】次に、ＣＡＳ入力回路６１に外部から入力
するカラムアドレスストローブ信号／ＣＡＳが活性化
（“Ｌ”レベル）すると、カラム系回路の動作が開始す
る。この場合、カラムデコーダ７５は、カラムアドレス
バッファ回路７３からのカラムアドレス信号をデコード
した信号に基づいてカラム選択回路を制御し、これによ
り選択されたカラム（選択カラム）に対応するセンスア
ンプの出力（読み出しデータ）をデータ線ＤＱ（図示せ
ず）に読み出すように制御する。この後、／ＲＡＳ信号
および／ＣＡＳ信号を非活性レベル（“Ｈ”）に戻す
と、選択ワード線が非活性レベル（“Ｌ”）に戻り、ビ
ット線対やこれに対応して接続されているセンスアンプ
の入出力ノード対がイコライズされる。
するカラムアドレスストローブ信号／ＣＡＳが活性化
（“Ｌ”レベル）すると、カラム系回路の動作が開始す
る。この場合、カラムデコーダ７５は、カラムアドレス
バッファ回路７３からのカラムアドレス信号をデコード
した信号に基づいてカラム選択回路を制御し、これによ
り選択されたカラム（選択カラム）に対応するセンスア
ンプの出力（読み出しデータ）をデータ線ＤＱ（図示せ
ず）に読み出すように制御する。この後、／ＲＡＳ信号
および／ＣＡＳ信号を非活性レベル（“Ｈ”）に戻す
と、選択ワード線が非活性レベル（“Ｌ”）に戻り、ビ
ット線対やこれに対応して接続されているセンスアンプ
の入出力ノード対がイコライズされる。
【０００７】一方、書込みに際しては、前記したように
選択ワード線およびセンスアンプがそれぞれ活性状態に
されている時に書込みイネーブル制御信号／ＷＥを活性
レベル（“Ｈ”）にし、データ線ＤＱを介して選択カラ
ムに対応するセンスアンプに書込みデータを書き込んだ
後、／ＲＡＳ信号および／ＣＡＳ信号を非活性レベル
（“Ｈ”）に戻し、選択ワード線を非活性レベル
（“Ｌ”）に戻すことにより、メモリセルへの書込みを
終了する。
選択ワード線およびセンスアンプがそれぞれ活性状態に
されている時に書込みイネーブル制御信号／ＷＥを活性
レベル（“Ｈ”）にし、データ線ＤＱを介して選択カラ
ムに対応するセンスアンプに書込みデータを書き込んだ
後、／ＲＡＳ信号および／ＣＡＳ信号を非活性レベル
（“Ｈ”）に戻し、選択ワード線を非活性レベル
（“Ｌ”）に戻すことにより、メモリセルへの書込みを
終了する。
【０００８】しかし、上記したような従来のアクセス方
式においては、／ＲＡＳ信号が活性レベルになってから
非活性レベルに戻るまでの期間にわたって選択ワード線
が活性レベルのまま維持され、選択ワード線が活性レベ
ルのまま維持される（つまり、選択ロウのメモリセルの
ゲートに昇圧ワード線駆動信号が印加される）期間が長
いので、選択ロウのメモリセルのＮＭＯＳトランジスタ
のゲート酸化膜にかかる電界密度が大きくなり、メモリ
セルの信頼性が低下するという問題がある。
式においては、／ＲＡＳ信号が活性レベルになってから
非活性レベルに戻るまでの期間にわたって選択ワード線
が活性レベルのまま維持され、選択ワード線が活性レベ
ルのまま維持される（つまり、選択ロウのメモリセルの
ゲートに昇圧ワード線駆動信号が印加される）期間が長
いので、選択ロウのメモリセルのＮＭＯＳトランジスタ
のゲート酸化膜にかかる電界密度が大きくなり、メモリ
セルの信頼性が低下するという問題がある。
【０００９】また、上記したように選択ワード線が活性
レベルのまま維持される長い期間に、非選択ロウのワー
ド線転送ブロックのトランジスタのリーク電流やＰＮ接
合のリーク電流などにより前記昇圧ワード線駆動信号の
レベルが徐々に低下してしまうので、／ＲＡＳ信号の活
性期間を長くすることが困難である。もし、／ＲＡＳ信
号の活性期間を長くしようとすると、リーク補償回路７
６をワード線駆動電圧源６４の出力側に接続しなければ
ならず、リーク補償回路７６の分だけそのパターン面積
や消費電流が増大してしまうという問題がある。
レベルのまま維持される長い期間に、非選択ロウのワー
ド線転送ブロックのトランジスタのリーク電流やＰＮ接
合のリーク電流などにより前記昇圧ワード線駆動信号の
レベルが徐々に低下してしまうので、／ＲＡＳ信号の活
性期間を長くすることが困難である。もし、／ＲＡＳ信
号の活性期間を長くしようとすると、リーク補償回路７
６をワード線駆動電圧源６４の出力側に接続しなければ
ならず、リーク補償回路７６の分だけそのパターン面積
や消費電流が増大してしまうという問題がある。
【００１０】また、読み出し動作に際して、／ＲＡＳ信
号が活性レベルから非活性レベルに戻った後にビット線
対やこれに対応して接続されているセンスアンプの入出
力ノード対をイコライズするので、読み出し時のリスト
ア時間（リストア用のプリチャージ時間）が長くなると
いう問題がある。
号が活性レベルから非活性レベルに戻った後にビット線
対やこれに対応して接続されているセンスアンプの入出
力ノード対をイコライズするので、読み出し時のリスト
ア時間（リストア用のプリチャージ時間）が長くなると
いう問題がある。
【００１１】また、書込み動作に際して、メモリセルへ
完全な“Ｈ”レベルまたは“Ｌ”レベルのデータを書き
込みを行うために、／ＲＡＳ信号が活性レベルから非活
性レベルに戻ることによって選択ワード線が完全に非活
性レベルに戻った後にビット線対やこれに対応して接続
されているセンスアンプの入出力ノード対をイコライズ
するので、書込みサイクル時間が長くなるという問題が
ある。
完全な“Ｈ”レベルまたは“Ｌ”レベルのデータを書き
込みを行うために、／ＲＡＳ信号が活性レベルから非活
性レベルに戻ることによって選択ワード線が完全に非活
性レベルに戻った後にビット線対やこれに対応して接続
されているセンスアンプの入出力ノード対をイコライズ
するので、書込みサイクル時間が長くなるという問題が
ある。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭは、選択ワード線が活性レベルのまま維持され
る期間が長いので、選択ロウのメモリセルのＮＭＯＳト
ランジスタのゲート酸化膜にかかる電界密度が大きくな
り、メモリセルの信頼性が低下するという問題、昇圧ワ
ード線駆動信号のレベルが低下してしまうことを防止す
るためにリーク補償回路を付加することに伴ってパター
ン面積や消費電流が増大してしまうという問題があっ
た。
ＤＲＡＭは、選択ワード線が活性レベルのまま維持され
る期間が長いので、選択ロウのメモリセルのＮＭＯＳト
ランジスタのゲート酸化膜にかかる電界密度が大きくな
り、メモリセルの信頼性が低下するという問題、昇圧ワ
ード線駆動信号のレベルが低下してしまうことを防止す
るためにリーク補償回路を付加することに伴ってパター
ン面積や消費電流が増大してしまうという問題があっ
た。
【００１３】また、／ＲＡＳ信号が活性レベルから非活
性レベルに戻った後にビット線対やこれに対応して接続
されているセンスアンプの入出力ノード対をイコライズ
するので、読み出し時のリストア時間が長くなり、書込
みサイクル時間が長くなるという問題があった。
性レベルに戻った後にビット線対やこれに対応して接続
されているセンスアンプの入出力ノード対をイコライズ
するので、読み出し時のリストア時間が長くなり、書込
みサイクル時間が長くなるという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、セルトランジスタのゲート酸化膜にかかる電
界密度を小さくしてメモリセルの信頼性の低下を抑制で
き、昇圧ワード線駆動信号のレベル低下を抑制してリー
ク補償回路を省略でき、読み出し時のリストア時間や書
込みサイクル時間を短縮し得るダイナミック型メモリを
提供することを目的とする。
たもので、セルトランジスタのゲート酸化膜にかかる電
界密度を小さくしてメモリセルの信頼性の低下を抑制で
き、昇圧ワード線駆動信号のレベル低下を抑制してリー
ク補償回路を省略でき、読み出し時のリストア時間や書
込みサイクル時間を短縮し得るダイナミック型メモリを
提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明のダイナミック型
メモリは、ダイナミック型メモリセルが行列状に配列さ
れたメモリセルアレイと、上記メモリセルアレイの同一
行のメモリセルに接続された複数のワード線と、上記メ
モリセルアレイの同一列のメモリセルに接続された複数
のビット線と、前記ワード線を選択駆動するためのロウ
デコーダと、前記ビット線を選択するためのカラム選択
回路と、上記カラム選択回路を駆動するためのカラムデ
コーダと、前記ビット線に前記メモリセルから読み出さ
れた電位をセンス増幅し、書込みデータの電位を上記ビ
ット線に設定するためのセンスアンプと、外部から入力
する／ＲＡＳ信号に同期して前記ワード線の選択制御お
よび前記センスアンプの活性化制御を行う制御回路と、
前記／ＲＡＳ信号が活性レベルになってから非活性レベ
ルに戻るまでの間で前記制御回路により選択されたワー
ド線に接続されているメモリセルからそれに接続されて
いるビット線に読み出された電位が前記センスアンプに
よりセンス増幅された後に上記ワード線を非活性レベル
に戻すように制御するワード線制御回路とを具備するこ
とを特徴とする。
メモリは、ダイナミック型メモリセルが行列状に配列さ
れたメモリセルアレイと、上記メモリセルアレイの同一
行のメモリセルに接続された複数のワード線と、上記メ
モリセルアレイの同一列のメモリセルに接続された複数
のビット線と、前記ワード線を選択駆動するためのロウ
デコーダと、前記ビット線を選択するためのカラム選択
回路と、上記カラム選択回路を駆動するためのカラムデ
コーダと、前記ビット線に前記メモリセルから読み出さ
れた電位をセンス増幅し、書込みデータの電位を上記ビ
ット線に設定するためのセンスアンプと、外部から入力
する／ＲＡＳ信号に同期して前記ワード線の選択制御お
よび前記センスアンプの活性化制御を行う制御回路と、
前記／ＲＡＳ信号が活性レベルになってから非活性レベ
ルに戻るまでの間で前記制御回路により選択されたワー
ド線に接続されているメモリセルからそれに接続されて
いるビット線に読み出された電位が前記センスアンプに
よりセンス増幅された後に上記ワード線を非活性レベル
に戻すように制御するワード線制御回路とを具備するこ
とを特徴とする。
【００１６】前記ワード線制御回路は、前記ワード線を
非活性レベルに戻した直後に前記ビット線および前記セ
ンスアンプの入出力ノードをイコライズするように制御
することが望ましい。
非活性レベルに戻した直後に前記ビット線および前記セ
ンスアンプの入出力ノードをイコライズするように制御
することが望ましい。
【００１７】前記ワード線制御回路は、前記ワード線を
非活性レベルに戻した後の書込み動作に際して、書込み
イネーブル信号に同期して前記ワード線を再び活性レベ
ルに設定するように制御することが望ましい。
非活性レベルに戻した後の書込み動作に際して、書込み
イネーブル信号に同期して前記ワード線を再び活性レベ
ルに設定するように制御することが望ましい。
【００１８】前記ワード線制御回路は、前記ワード線を
再び活性レベルに設定した後、前記／ＲＡＳ信号が非活
性レベルに戻ることにより前記ワード線を非活性レベル
に戻すように制御してもよく、前記ワード線を再び活性
レベルに設定した後、前記／ＲＡＳ信号が非活性レベル
に戻るのを待つことなく前記ワード線を非活性レベルに
戻すように制御してもよい。
再び活性レベルに設定した後、前記／ＲＡＳ信号が非活
性レベルに戻ることにより前記ワード線を非活性レベル
に戻すように制御してもよく、前記ワード線を再び活性
レベルに設定した後、前記／ＲＡＳ信号が非活性レベル
に戻るのを待つことなく前記ワード線を非活性レベルに
戻すように制御してもよい。
【００１９】
【作用】／ＲＡＳ信号が活性レベルになってから非活性
レベルに戻るまでの間で読み出しデータの確定後に選択
ワード線を非活性レベルに戻すので、選択ワード線が活
性レベルのまま維持される期間が短くなる。
レベルに戻るまでの間で読み出しデータの確定後に選択
ワード線を非活性レベルに戻すので、選択ワード線が活
性レベルのまま維持される期間が短くなる。
【００２０】これにより、選択ロウのメモリセルのゲー
トに昇圧ワード線駆動信号が印加される期間が短くな
り、セルトランジスタのゲート酸化膜にかかる電界密度
が小さくなるので、メモリセルの信頼性の低下を抑制す
ることが可能になる。また、非選択ロウのワード線転送
ブロックのトランジスタのリーク電流やＰＮ接合のリー
ク電流などにより昇圧ワード線駆動信号のレベルが低下
する量が減少するので、リーク補償回路を省略し、その
分だけパターン面積や消費電流を削減できる。
トに昇圧ワード線駆動信号が印加される期間が短くな
り、セルトランジスタのゲート酸化膜にかかる電界密度
が小さくなるので、メモリセルの信頼性の低下を抑制す
ることが可能になる。また、非選択ロウのワード線転送
ブロックのトランジスタのリーク電流やＰＮ接合のリー
ク電流などにより昇圧ワード線駆動信号のレベルが低下
する量が減少するので、リーク補償回路を省略し、その
分だけパターン面積や消費電流を削減できる。
【００２１】また、／ＲＡＳ信号が活性レベルになって
から非活性レベルに戻るまでの間で読み出しデータの確
定後にビット線対やこれに対応して接続されているセン
スアンプの入出力ノード対をイコライズすることが可能
になり、読み出し回路のリストア時間を短縮することが
できる。
から非活性レベルに戻るまでの間で読み出しデータの確
定後にビット線対やこれに対応して接続されているセン
スアンプの入出力ノード対をイコライズすることが可能
になり、読み出し回路のリストア時間を短縮することが
できる。
【００２２】また、書込み動作に際して、／ＲＡＳ信号
が非活性レベルに戻るのを待つことなく、選択ワード線
が完全に非活性レベルに戻るのを待ってビット線対やこ
れに対応して接続されているセンスアンプの入出力ノー
ド対をイコライズすることが可能になり、書込みサイク
ル時間の短縮が可能になる。また、読み出し動作後に書
込み動作を行う時には、その時に選択ワード線を活性化
すればよく、ビット線対のプリチャージ時間を短縮する
ことができる。また、／ＲＡＳ信号の活性期間を長くす
ることが可能になり、／ＲＡＳ信号の非活性期間（待機
状態）におけるプリチャージ時間を短縮することができ
る。
が非活性レベルに戻るのを待つことなく、選択ワード線
が完全に非活性レベルに戻るのを待ってビット線対やこ
れに対応して接続されているセンスアンプの入出力ノー
ド対をイコライズすることが可能になり、書込みサイク
ル時間の短縮が可能になる。また、読み出し動作後に書
込み動作を行う時には、その時に選択ワード線を活性化
すればよく、ビット線対のプリチャージ時間を短縮する
ことができる。また、／ＲＡＳ信号の活性期間を長くす
ることが可能になり、／ＲＡＳ信号の非活性期間（待機
状態）におけるプリチャージ時間を短縮することができ
る。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのブロック構成を概略的に示している。このブロック
構成は、図７を参照して前述した従来のＤＲＡＭのブロ
ック構成と比べて、リストア信号ＲＥＳＴＯＲが入力す
るワード線制御回路１１が付加され、上記ワード線制御
回路１１から出力する制御信号ＷＬＲＳＴＲがワード線
駆動電圧源６４およびワード線遅延補償回路６５に入力
している点、リーク補償回路７６が省略されている点が
異なる。
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのブロック構成を概略的に示している。このブロック
構成は、図７を参照して前述した従来のＤＲＡＭのブロ
ック構成と比べて、リストア信号ＲＥＳＴＯＲが入力す
るワード線制御回路１１が付加され、上記ワード線制御
回路１１から出力する制御信号ＷＬＲＳＴＲがワード線
駆動電圧源６４およびワード線遅延補償回路６５に入力
している点、リーク補償回路７６が省略されている点が
異なる。
【００２４】図１において、メモリセルアレイ６０は、
図８に示したように１トランジスタ・１キャパシタ構成
のメモリセルＭＣが行列状に配列されている。そして、
上記メモリセルアレイ６０の同一行のメモリセルＭＣに
ワード線ＷＬが接続され、同一列のメモリセルＭＣにビ
ット線ＢＬが接続されている。
図８に示したように１トランジスタ・１キャパシタ構成
のメモリセルＭＣが行列状に配列されている。そして、
上記メモリセルアレイ６０の同一行のメモリセルＭＣに
ワード線ＷＬが接続され、同一列のメモリセルＭＣにビ
ット線ＢＬが接続されている。
【００２５】センスアンプ・カラム選択回路６９は、前
記メモリセルからそれに接続されているビット線に読み
出された電位をセンス増幅し、書込みデータの電位をビ
ット線に設定するためのセンスアンプ（センス用のＮＭ
ＯＳアンプ、リストア用のＰＭＯＳアンプからなる）
と、上記ビット線を選択するためのカラム選択回路を含
む。
記メモリセルからそれに接続されているビット線に読み
出された電位をセンス増幅し、書込みデータの電位をビ
ット線に設定するためのセンスアンプ（センス用のＮＭ
ＯＳアンプ、リストア用のＰＭＯＳアンプからなる）
と、上記ビット線を選択するためのカラム選択回路を含
む。
【００２６】外部から／ＲＡＳ信号が入力するＲＡＳ入
力回路６１、ロウアドレスリセット回路６２、ロウアド
レスバッファ回路６３、ワード線駆動電圧源６４、ワー
ド線遅延補償回路６５、ワード線駆動電圧源選択回路６
６、ロウデコーダ６７、センスアンプ駆動回路６８はロ
ウ系回路の一部を構成しており、外部から入力する／Ｒ
ＡＳ信号に同期して前記ワード線ＷＬの選択制御および
前記センスアンプ６９の活性化制御を行う制御回路を形
成している。
力回路６１、ロウアドレスリセット回路６２、ロウアド
レスバッファ回路６３、ワード線駆動電圧源６４、ワー
ド線遅延補償回路６５、ワード線駆動電圧源選択回路６
６、ロウデコーダ６７、センスアンプ駆動回路６８はロ
ウ系回路の一部を構成しており、外部から入力する／Ｒ
ＡＳ信号に同期して前記ワード線ＷＬの選択制御および
前記センスアンプ６９の活性化制御を行う制御回路を形
成している。
【００２７】上記ワード線遅延補償回路６５は、後述す
ように選択されたワード線の電圧の立上がりからメモリ
セルのデータがビット線に読み出されるまでの遅延時間
に対応して遅延補償されたセンスアンプ制御信号ＳＥＮ
Ｂおよび制御信号ＷＵＰを出力する。
ように選択されたワード線の電圧の立上がりからメモリ
セルのデータがビット線に読み出されるまでの遅延時間
に対応して遅延補償されたセンスアンプ制御信号ＳＥＮ
Ｂおよび制御信号ＷＵＰを出力する。
【００２８】前記ロウアドレスリセット回路６２は、前
記ワード線遅延補償回路からの制御信号ＷＤＯＷＮを受
けてプリチャージ信号ＰＲＣＨを出力する。前記ロウア
ドレスバッファ回路６３は、ロウアドレス信号が入力
し、これを／ＲＡＳ信号が活性状態の期間は保持する。
記ワード線遅延補償回路からの制御信号ＷＤＯＷＮを受
けてプリチャージ信号ＰＲＣＨを出力する。前記ロウア
ドレスバッファ回路６３は、ロウアドレス信号が入力
し、これを／ＲＡＳ信号が活性状態の期間は保持する。
【００２９】前記ロウデコーダ６７は、前記ロウアドレ
スバッファ回路６３から入力するロウアドレス信号をデ
コードして前記ワード線を選択し、前記ワード線駆動電
圧源選択回路６６の出力（昇圧ワード線駆動信号）を選
択ワード線に供給する。
スバッファ回路６３から入力するロウアドレス信号をデ
コードして前記ワード線を選択し、前記ワード線駆動電
圧源選択回路６６の出力（昇圧ワード線駆動信号）を選
択ワード線に供給する。
【００３０】前記センスアンプ駆動回路６８は、前記ワ
ード線遅延補償回路６８から供給されるセンスアンプ制
御信号ＳＥＮＢに基づいてセンスアンプ活性化信号／Ｓ
ＡＮ、ＳＡＰを出力し、前記センスアンプ６９を駆動す
る。
ード線遅延補償回路６８から供給されるセンスアンプ制
御信号ＳＥＮＢに基づいてセンスアンプ活性化信号／Ｓ
ＡＮ、ＳＡＰを出力し、前記センスアンプ６９を駆動す
る。
【００３１】リード／ライトゲート回路７０は、前記ワ
ード線遅延補償回路６５から供給される制御信号ＷＵＰ
に基づいてカラムイネーブル制御信号ＣＥＮＢを出力す
る。外部から／ＣＡＳ信号が入力するＣＡＳ入力回路７
１、カラムアドレス信号入力を所定期間ラッチするカラ
ムアドレスラッチ回路７２、カラムアドレスバッファ回
路７３、カラム選択駆動回路７４、カラムデコーダ７５
はカラム系回路の一部を構成している。
ード線遅延補償回路６５から供給される制御信号ＷＵＰ
に基づいてカラムイネーブル制御信号ＣＥＮＢを出力す
る。外部から／ＣＡＳ信号が入力するＣＡＳ入力回路７
１、カラムアドレス信号入力を所定期間ラッチするカラ
ムアドレスラッチ回路７２、カラムアドレスバッファ回
路７３、カラム選択駆動回路７４、カラムデコーダ７５
はカラム系回路の一部を構成している。
【００３２】上記カラム選択駆動回路７４は、前記リー
ド／ライトゲート回路７０から供給されるカラムイネー
ブル制御信号ＣＥＮＢに基づいて活性化制御され、カラ
ム選択期間を制御するための制御信号ＣＤＲＶをカラム
デコーダ７５に出力する。
ド／ライトゲート回路７０から供給されるカラムイネー
ブル制御信号ＣＥＮＢに基づいて活性化制御され、カラ
ム選択期間を制御するための制御信号ＣＤＲＶをカラム
デコーダ７５に出力する。
【００３３】前記カラムデコーダ７５は、前記カラムア
ドレスバッファ回路７３から入力するカラムアドレス信
号をデコードし、カラム選択回路を制御する。さらに、
本実施例において、前記ワード線制御回路１１は、前記
リストア信号ＲＥＳＴＯＲおよび前記ＲＡＳ入力６１の
出力信号ＲＩＮＴに基づいて、／ＲＡＳ信号が活性レベ
ルになってから非活性レベルに戻るまでの間で選択ワー
ド線に接続されているメモリセルからそれに接続されて
いるビット線に読み出された電位がセンスアンプにより
センス増幅された後に上記選択ワード線を非活性レベル
に戻すように制御し、さらに、この後に書込みを行う場
合には上記選択ワード線を再び活性化するように制御す
るために、前記制御信号ＷＬＲＳＴＲを出力するように
論理回路で構成されている。この場合、上記制御信号Ｗ
ＬＲＳＴＲにより、例えば前記ワード線駆動電圧源６４
を制御する。また、上記選択ワード線を一時的に非活性
状態に制御する際にセンスアンプの動作状態を保持する
ように、前記制御信号ＷＬＲＳＴＲにより例えばワード
線遅延補償回路６５を制御する。
ドレスバッファ回路７３から入力するカラムアドレス信
号をデコードし、カラム選択回路を制御する。さらに、
本実施例において、前記ワード線制御回路１１は、前記
リストア信号ＲＥＳＴＯＲおよび前記ＲＡＳ入力６１の
出力信号ＲＩＮＴに基づいて、／ＲＡＳ信号が活性レベ
ルになってから非活性レベルに戻るまでの間で選択ワー
ド線に接続されているメモリセルからそれに接続されて
いるビット線に読み出された電位がセンスアンプにより
センス増幅された後に上記選択ワード線を非活性レベル
に戻すように制御し、さらに、この後に書込みを行う場
合には上記選択ワード線を再び活性化するように制御す
るために、前記制御信号ＷＬＲＳＴＲを出力するように
論理回路で構成されている。この場合、上記制御信号Ｗ
ＬＲＳＴＲにより、例えば前記ワード線駆動電圧源６４
を制御する。また、上記選択ワード線を一時的に非活性
状態に制御する際にセンスアンプの動作状態を保持する
ように、前記制御信号ＷＬＲＳＴＲにより例えばワード
線遅延補償回路６５を制御する。
【００３４】次に、図１のＤＲＡＭの読み出し動作の一
例について、図２に示す動作波形を参照しながら簡単に
説明する。なお、図２中、メモリセルの内部ノードと
は、前記したような１トランジスタ・１キャパシタ構成
のメモリセルにおけるトランジスタＱとキャパシタＣと
の直列接続ノードである。
例について、図２に示す動作波形を参照しながら簡単に
説明する。なお、図２中、メモリセルの内部ノードと
は、前記したような１トランジスタ・１キャパシタ構成
のメモリセルにおけるトランジスタＱとキャパシタＣと
の直列接続ノードである。
【００３５】メモリセルＭＣへのアクセスに際して、ま
ず、／ＲＡＳ信号が活性レベル（“Ｌ”）になると、ロ
ウ系回路の動作が開始する。この場合、ロウデコーダ６
７は、ロウアドレスバッファ回路６２からのロウアドレ
ス信号をデコードして指定されたワード線ＷＬを選択
し、この選択ワード線にワード線駆動電圧選択回路６６
の出力（昇圧ワード線駆動信号）を供給し、選択ワード
線を活性化する。なお、ワード線ＷＬは、その寄生容量
や寄生抵抗が存在するので、活性レベル（あるいは非活
性レベル）になる速度が遅い。
ず、／ＲＡＳ信号が活性レベル（“Ｌ”）になると、ロ
ウ系回路の動作が開始する。この場合、ロウデコーダ６
７は、ロウアドレスバッファ回路６２からのロウアドレ
ス信号をデコードして指定されたワード線ＷＬを選択
し、この選択ワード線にワード線駆動電圧選択回路６６
の出力（昇圧ワード線駆動信号）を供給し、選択ワード
線を活性化する。なお、ワード線ＷＬは、その寄生容量
や寄生抵抗が存在するので、活性レベル（あるいは非活
性レベル）になる速度が遅い。
【００３６】上記選択ワード線が活性化されると、それ
に接続されているメモリセルのデータがビット線ＢＬに
読み出され、同時に、ダミーワード線に接続されている
ダミーセルのデータが上記ビット線ＢＬとは相補的なビ
ット線に読み出され、上記ビット線対間に生じる電位差
がセンスアンプ（センス用のＮＭＯＳアンプ、リストア
用のＰＭＯＳアンプ）６９によりセンス増幅（センス動
作およびリストア動作）される。
に接続されているメモリセルのデータがビット線ＢＬに
読み出され、同時に、ダミーワード線に接続されている
ダミーセルのデータが上記ビット線ＢＬとは相補的なビ
ット線に読み出され、上記ビット線対間に生じる電位差
がセンスアンプ（センス用のＮＭＯＳアンプ、リストア
用のＰＭＯＳアンプ）６９によりセンス増幅（センス動
作およびリストア動作）される。
【００３７】この場合、選択ワード線の電圧の立上がり
からメモリセルＭＣのデータがビット線ＢＬに読み出さ
れるまでの遅延時間に対応してワード線遅延補償回路６
５により遅延補償されたセンスアンプ制御信号ＳＥＮに
基づいて、センスアンプ駆動回路６８からセンスアンプ
活性化信号／ＳＡＮ、ＳＡＰがセンスアンプ６９に供給
される。
からメモリセルＭＣのデータがビット線ＢＬに読み出さ
れるまでの遅延時間に対応してワード線遅延補償回路６
５により遅延補償されたセンスアンプ制御信号ＳＥＮに
基づいて、センスアンプ駆動回路６８からセンスアンプ
活性化信号／ＳＡＮ、ＳＡＰがセンスアンプ６９に供給
される。
【００３８】また、前記センスアンプ６９の出力により
前記ビット線対の各ビット線の電位が“Ｈ”レベル、
“Ｌ”レベルに設定され、前記選択ワード線に接続され
ているメモリセルに再書き込み（リフレッシュ）が行わ
れる。
前記ビット線対の各ビット線の電位が“Ｈ”レベル、
“Ｌ”レベルに設定され、前記選択ワード線に接続され
ているメモリセルに再書き込み（リフレッシュ）が行わ
れる。
【００３９】この読み出しデータの確定後、前記リスト
ア信号ＲＥＳＴＯＲが活性化することにより選択ワード
線が非活性状態になり（立下り）、さらに、前記ビット
線対やこれに対応して接続されているセンスアンプの入
出力ノード対がイコライズされる。
ア信号ＲＥＳＴＯＲが活性化することにより選択ワード
線が非活性状態になり（立下り）、さらに、前記ビット
線対やこれに対応して接続されているセンスアンプの入
出力ノード対がイコライズされる。
【００４０】次に、／ＣＡＳ信号が活性化（“Ｌ”レベ
ル）すると、カラム系回路の動作が開始する。この場
合、カラムデコーダ７５は、カラムアドレスバッファ回
路７３からのカラムアドレス信号をデコードした信号に
基づいて、カラムイネーブル制御信号ＣＥＮＢにより制
御されたカラム選択期間にカラム選択回路を制御してカ
ラムを選択し、この選択カラムに対応するセンスアンプ
の出力（読み出しデータ）をデータ線ＤＱ（図示せず）
に読み出すように制御する。
ル）すると、カラム系回路の動作が開始する。この場
合、カラムデコーダ７５は、カラムアドレスバッファ回
路７３からのカラムアドレス信号をデコードした信号に
基づいて、カラムイネーブル制御信号ＣＥＮＢにより制
御されたカラム選択期間にカラム選択回路を制御してカ
ラムを選択し、この選択カラムに対応するセンスアンプ
の出力（読み出しデータ）をデータ線ＤＱ（図示せず）
に読み出すように制御する。
【００４１】この後、前記リストア信号ＲＥＳＴＯＲが
非活性状態に戻ることにより選択ワード線が活性レベル
に戻り、最終的に、前記／ＲＡＳ信号および／ＣＡＳ信
号が非活性レベルに戻り、センスアンプが完全に非活性
状態に戻るように制御される。
非活性状態に戻ることにより選択ワード線が活性レベル
に戻り、最終的に、前記／ＲＡＳ信号および／ＣＡＳ信
号が非活性レベルに戻り、センスアンプが完全に非活性
状態に戻るように制御される。
【００４２】図３は、図１のＤＲＡＭにおける読み出し
動作およびそれに続く書込み動作の一例を示すタイミン
グ波形図である。図３において、読み出し動作終了まで
は図２を参照して前述した動作と同様であり、この後に
書込みを行う際には、／ＷＥ信号が活性化し、この時の
カラムアドレスに基づいてカラム選択が行われる。この
時、選択ワード線は非活性状態になっており、センスア
ンプは活性状態になっており、書込みデータがセンスア
ンプに書き込まれることによりビット線対に書込みデー
タが確定する。この後、前記リストア信号ＲＥＳＴＯＲ
が非活性状態になることにより選択ワード線が再び活性
化する。そして、最終的に／ＲＡＳ信号が非活性レベル
に戻ることにより選択ワード線が完全に非活性状態に戻
ることによってメモリセルへの書込みが終了する。
動作およびそれに続く書込み動作の一例を示すタイミン
グ波形図である。図３において、読み出し動作終了まで
は図２を参照して前述した動作と同様であり、この後に
書込みを行う際には、／ＷＥ信号が活性化し、この時の
カラムアドレスに基づいてカラム選択が行われる。この
時、選択ワード線は非活性状態になっており、センスア
ンプは活性状態になっており、書込みデータがセンスア
ンプに書き込まれることによりビット線対に書込みデー
タが確定する。この後、前記リストア信号ＲＥＳＴＯＲ
が非活性状態になることにより選択ワード線が再び活性
化する。そして、最終的に／ＲＡＳ信号が非活性レベル
に戻ることにより選択ワード線が完全に非活性状態に戻
ることによってメモリセルへの書込みが終了する。
【００４３】なお、図３では、読み出し動作後の書込み
動作を一回行う例に対応してリストア信号ＲＥＳＴＯＲ
が一回だけ活性状態になる場合を示したが、これに限ら
ず、読み出し動作後の書込み動作を複数回行う場合に
は、それに対応してリストア信号ＲＥＳＴＯＲが複数回
活性状態になるように制御すればよい。
動作を一回行う例に対応してリストア信号ＲＥＳＴＯＲ
が一回だけ活性状態になる場合を示したが、これに限ら
ず、読み出し動作後の書込み動作を複数回行う場合に
は、それに対応してリストア信号ＲＥＳＴＯＲが複数回
活性状態になるように制御すればよい。
【００４４】上記した第１実施例のＤＲＡＭにおいて
は、／ＲＡＳ信号が活性レベルになってから非活性レベ
ルに戻るまでの間で読み出し終了後に選択ワード線を非
活性レベルに戻すので、選択ワード線が活性レベルのま
ま維持される期間が短くなる。これにより、選択ロウの
メモリセルのゲートに昇圧ワード線駆動信号が印加され
る期間が短くなり、セルトランジスタのゲート酸化膜に
かかる電界密度が小さくなるので、メモリセルの信頼性
の低下を抑制することが可能になる。また、非選択ロウ
のワード線転送ブロックのトランジスタのリーク電流や
ＰＮ接合のリーク電流などにより昇圧ワード線駆動信号
のレベルが低下する量が減少するので、リーク補償回路
を省略し、その分だけパターン面積や消費電流を削減で
きる。
は、／ＲＡＳ信号が活性レベルになってから非活性レベ
ルに戻るまでの間で読み出し終了後に選択ワード線を非
活性レベルに戻すので、選択ワード線が活性レベルのま
ま維持される期間が短くなる。これにより、選択ロウの
メモリセルのゲートに昇圧ワード線駆動信号が印加され
る期間が短くなり、セルトランジスタのゲート酸化膜に
かかる電界密度が小さくなるので、メモリセルの信頼性
の低下を抑制することが可能になる。また、非選択ロウ
のワード線転送ブロックのトランジスタのリーク電流や
ＰＮ接合のリーク電流などにより昇圧ワード線駆動信号
のレベルが低下する量が減少するので、リーク補償回路
を省略し、その分だけパターン面積や消費電流を削減で
きる。
【００４５】また、／ＲＡＳ信号が活性レベルになって
から非活性レベルに戻るまでの間で読み出し終了後にビ
ット線対やこれに対応して接続されているセンスアンプ
の入出力ノード対をイコライズすることが可能になり、
読み出し回路のリストア時間を短縮して次のアクセスを
待機することができる。
から非活性レベルに戻るまでの間で読み出し終了後にビ
ット線対やこれに対応して接続されているセンスアンプ
の入出力ノード対をイコライズすることが可能になり、
読み出し回路のリストア時間を短縮して次のアクセスを
待機することができる。
【００４６】また、書込み動作に際して、／ＲＡＳ信号
が非活性レベルに戻るのを待つことなく、選択ワード線
が完全に非活性レベルに戻るのを待ってビット線対やこ
れに対応して接続されているセンスアンプの入出力ノー
ド対をイコライズすることが可能になり、書込みサイク
ル時間の短縮が可能になる。また、読み出し動作後に書
込み動作を行う時には、その時に選択ワード線を活性化
すればよく、ビット線対のプリチャージ時間を短縮する
ことができる。
が非活性レベルに戻るのを待つことなく、選択ワード線
が完全に非活性レベルに戻るのを待ってビット線対やこ
れに対応して接続されているセンスアンプの入出力ノー
ド対をイコライズすることが可能になり、書込みサイク
ル時間の短縮が可能になる。また、読み出し動作後に書
込み動作を行う時には、その時に選択ワード線を活性化
すればよく、ビット線対のプリチャージ時間を短縮する
ことができる。
【００４７】また、／ＲＡＳ信号の活性期間を長くする
ことが可能になり、／ＲＡＳ信号の非活性期間（アクセ
ス待機状態）におけるプリチャージ時間を短縮すること
ができる。
ことが可能になり、／ＲＡＳ信号の非活性期間（アクセ
ス待機状態）におけるプリチャージ時間を短縮すること
ができる。
【００４８】なお、上記第１実施例では、リード／ライ
トゲート回路７０から出力するカラムイネーブル制御信
号ＣＥＮＢによりカラム選択駆動回路７４の活性化期間
を制御してカラム選択期間を制御した例を示したが、こ
れに限らず、上記カラムイネーブル制御信号ＣＥＮＢに
代えて、カラム選択駆動回路７４の活性化期間を制御す
るためのカラムアクション制御信号ＣＯＬＡＣＴを外部
からカラム選択駆動回路７４に供給するようにしてもよ
い。
トゲート回路７０から出力するカラムイネーブル制御信
号ＣＥＮＢによりカラム選択駆動回路７４の活性化期間
を制御してカラム選択期間を制御した例を示したが、こ
れに限らず、上記カラムイネーブル制御信号ＣＥＮＢに
代えて、カラム選択駆動回路７４の活性化期間を制御す
るためのカラムアクション制御信号ＣＯＬＡＣＴを外部
からカラム選択駆動回路７４に供給するようにしてもよ
い。
【００４９】次に、本発明の第２実施例に係るＤＲＡＭ
を説明する。この第２実施例のＤＲＡＭは、前記第１実
施例のＤＲＡＭと比べて、（１）／ワード線制御回路１
１が／ＲＡＳ信号の活性化期間内でワード線を任意の回
数だけ非活性状態に制御したり活性状態に制御するため
のリストア信号ＲＥＳＴＯＲを出力する機能を有する
点、（２）カラムイネーブル制御信号ＣＥＮＢに代え
て、カラム選択駆動回路７４の活性化期間を制御するた
めのカラムアクション制御信号ＣＯＬＡＣＴを外部から
カラム選択駆動回路７４に供給している点が異なり、そ
の他は殆んど同じである。
を説明する。この第２実施例のＤＲＡＭは、前記第１実
施例のＤＲＡＭと比べて、（１）／ワード線制御回路１
１が／ＲＡＳ信号の活性化期間内でワード線を任意の回
数だけ非活性状態に制御したり活性状態に制御するため
のリストア信号ＲＥＳＴＯＲを出力する機能を有する
点、（２）カラムイネーブル制御信号ＣＥＮＢに代え
て、カラム選択駆動回路７４の活性化期間を制御するた
めのカラムアクション制御信号ＣＯＬＡＣＴを外部から
カラム選択駆動回路７４に供給している点が異なり、そ
の他は殆んど同じである。
【００５０】図４は、上記第２実施例のＤＲＡＭにおけ
る読み出し動作およびそれに続く書込み動作の一例を示
すタイミング波形図である。この第２実施例のＤＲＡＭ
における読み出し動作およびそれに続く書込み動作は、
図３を参照して前述したような第１実施例のＤＲＡＭに
おける読み出し動作およびそれに続く書込み動作と比べ
て、（１）カラムアクション制御信号ＣＯＬＡＣＴに基
づいてカラム選択期間が制御されている点、（２）読み
出し動作後に書込みを行う際に、選択ワード線が活性化
している状態でビット線対のデータを確定させ、この後
にリストア信号ＲＥＳＴＯＲに基づいて選択ワード線が
非活性状態に戻ることによってメモリセルへの書込みが
終了する点であり、その他は同じである。第２実施例の
ＤＲＡＭにおいても、前記第１実施例のＤＲＡＭにおけ
ると同様の効果が得られる。
る読み出し動作およびそれに続く書込み動作の一例を示
すタイミング波形図である。この第２実施例のＤＲＡＭ
における読み出し動作およびそれに続く書込み動作は、
図３を参照して前述したような第１実施例のＤＲＡＭに
おける読み出し動作およびそれに続く書込み動作と比べ
て、（１）カラムアクション制御信号ＣＯＬＡＣＴに基
づいてカラム選択期間が制御されている点、（２）読み
出し動作後に書込みを行う際に、選択ワード線が活性化
している状態でビット線対のデータを確定させ、この後
にリストア信号ＲＥＳＴＯＲに基づいて選択ワード線が
非活性状態に戻ることによってメモリセルへの書込みが
終了する点であり、その他は同じである。第２実施例の
ＤＲＡＭにおいても、前記第１実施例のＤＲＡＭにおけ
ると同様の効果が得られる。
【００５１】図５は、図１中のワード線制御回路１１の
一具体例を示す論理回路である。図５において、５１〜
５６はＣＭＯＳインバータ回路、５７〜５９は二入力ナ
ンド回路である。５０はＣＭＯＳインバータ回路の変形
例回路であり、ゲート相互が接続されたＰＭＯＳトラン
ジスタＴＰとＮＭＯＳトランジスタＮＰとの間に抵抗Ｒ
が挿入接続されたものである。
一具体例を示す論理回路である。図５において、５１〜
５６はＣＭＯＳインバータ回路、５７〜５９は二入力ナ
ンド回路である。５０はＣＭＯＳインバータ回路の変形
例回路であり、ゲート相互が接続されたＰＭＯＳトラン
ジスタＴＰとＮＭＯＳトランジスタＮＰとの間に抵抗Ｒ
が挿入接続されたものである。
【００５２】図６は、図１中のワード線遅延補償回路６
５の一具体例を示す論理回路である。図６において、３
１〜４０はＣＭＯＳインバータ回路、４１は二入力ナン
ド回路である。４２および４３はそれぞれＣＭＯＳイン
バータ回路の変形例回路であり、ＰＭＯＳトランジスタ
ＴＰとＮＭＯＳトランジスタＮＰとの間に２個の抵抗Ｒ
１、Ｒ２が直列に接続されたものである。４４および４
５はそれぞれＭＯＳトランジスタを用いたキャパシタで
ある。４６はフリップフロップ回路であり、ＷＵＰ信号
によってセットされ、ＷＤＯＷＮ信号によってリセット
され、ＳＥＮ信号を出力する。
５の一具体例を示す論理回路である。図６において、３
１〜４０はＣＭＯＳインバータ回路、４１は二入力ナン
ド回路である。４２および４３はそれぞれＣＭＯＳイン
バータ回路の変形例回路であり、ＰＭＯＳトランジスタ
ＴＰとＮＭＯＳトランジスタＮＰとの間に２個の抵抗Ｒ
１、Ｒ２が直列に接続されたものである。４４および４
５はそれぞれＭＯＳトランジスタを用いたキャパシタで
ある。４６はフリップフロップ回路であり、ＷＵＰ信号
によってセットされ、ＷＤＯＷＮ信号によってリセット
され、ＳＥＮ信号を出力する。
【００５３】なお、ＤＲＡＭのアクセスを高速化するた
めに、ページモードやスタティックカラムモードのほ
か、キャッシュメモリを搭載する場合がある。このキャ
ッシュメモリとして、ＳＲＡＭセルを付設する技術が知
られているが、ＤＲＡＭのカラム毎に設けられているセ
ンスアンプをキャッシュメモリとして利用するセンスア
ンプキャッシュ方式を用いたＤＲＡＭにも本発明を適用
することができる。
めに、ページモードやスタティックカラムモードのほ
か、キャッシュメモリを搭載する場合がある。このキャ
ッシュメモリとして、ＳＲＡＭセルを付設する技術が知
られているが、ＤＲＡＭのカラム毎に設けられているセ
ンスアンプをキャッシュメモリとして利用するセンスア
ンプキャッシュ方式を用いたＤＲＡＭにも本発明を適用
することができる。
【００５４】センスアンプキャッシュ方式を用いたＤＲ
ＡＭの一例は、本願出願人の出願に係る特願平４−１３
１０９５号により提案されている。このＤＲＡＭは、Ｄ
ＲＡＭのメモリ領域を複数のサブアレイに分割し、て各
サブアレイを互いに独立して動作させ、、ビット線セン
スアンプをキャッシュメモリとして使うことにより、キ
ャッシュメモリのヒット率を上昇させるようにしたもの
である。
ＡＭの一例は、本願出願人の出願に係る特願平４−１３
１０９５号により提案されている。このＤＲＡＭは、Ｄ
ＲＡＭのメモリ領域を複数のサブアレイに分割し、て各
サブアレイを互いに独立して動作させ、、ビット線セン
スアンプをキャッシュメモリとして使うことにより、キ
ャッシュメモリのヒット率を上昇させるようにしたもの
である。
【００５５】ここで、センスアンプキャッシュ方式を簡
単に説明しておく。いま、ＤＲＡＭがＭＰＵ（マイクロ
プロセッサ）からのアクセスを待機している状態を考え
る。この時、あるロウアドレスのメモリセル群からの読
み出しデータをセンスアンプ群にラッチしておくものと
する。
単に説明しておく。いま、ＤＲＡＭがＭＰＵ（マイクロ
プロセッサ）からのアクセスを待機している状態を考え
る。この時、あるロウアドレスのメモリセル群からの読
み出しデータをセンスアンプ群にラッチしておくものと
する。
【００５６】もし、上記したようにセンスアンプ群にデ
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
【００５７】これに対して、センスアンプ群にデータが
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチして読み
出す。
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチして読み
出す。
【００５８】
【発明の効果】上述したように本発明のＤＲＡＭによれ
ば、セルトランジスタのゲート酸化膜にかかる電界密度
を小さくしてメモリセルの信頼性の低下を抑制でき、昇
圧ワード線駆動信号のレベル低下を抑制してリーク補償
回路を省略でき、読み出し時のリストア時間や書込みサ
イクル時間を短縮することができる。
ば、セルトランジスタのゲート酸化膜にかかる電界密度
を小さくしてメモリセルの信頼性の低下を抑制でき、昇
圧ワード線駆動信号のレベル低下を抑制してリーク補償
回路を省略でき、読み出し時のリストア時間や書込みサ
イクル時間を短縮することができる。
【図１】本発明の第１実施例に係るＤＲＡＭのブロック
構成を概略的に示す図。
構成を概略的に示す図。
【図２】図１のＤＲＡＭの読み出し動作の一例を示すタ
イミング波形図。
イミング波形図。
【図３】図１のＤＲＡＭの読み出し動作およびそれに続
く書込み動作の一例を示すタイミング波形図。
く書込み動作の一例を示すタイミング波形図。
【図４】本発明の第２実施例に係るＤＲＡＭの読み出し
動作およびそれに続く書込み動作の一例を示すタイミン
グ波形図。
動作およびそれに続く書込み動作の一例を示すタイミン
グ波形図。
【図５】図１中のワード線制御回路の一具体例を示す論
理回路図。
理回路図。
【図６】図１中のワード線遅延補償回路の一具体例を示
す論理回路図。
す論理回路図。
【図７】従来のＤＲＡＭの一般的なブロック構成を概略
的に示す図。
的に示す図。
【図８】図７中のメモリセルアレイにおいて行列状に配
列されているメモリセルの一例を示す回路図。
列されているメモリセルの一例を示す回路図。
【図９】図７のＤＲＡＭの読み出し時／書込み時におけ
る主要部の動作波形の一例を示す波形図。
る主要部の動作波形の一例を示す波形図。
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、
１１…ワード線制御回路、６０…メモリセルアレイ、６
１…ＲＡＳ入力回路、６２…ロウアドレスリセット回
路、６３…ロウアドレスバッファ回路、６４…ワード線
駆動電圧源、６５…ワード線遅延補償回路、６６…ワー
ド線駆動電圧源選択回路、６７…ロウデコーダ、６８…
センスアンプ駆動回路、６９…センスアンプ・カラム選
択回路、７０…リード／ライトゲート回路、７１…ＣＡ
Ｓ入力回路、７２…カラムアドレスラッチ回路、７３…
カラムアドレスバッファ回路、７４…カラム選択駆動回
路、７５…カラムデコーダ。
１１…ワード線制御回路、６０…メモリセルアレイ、６
１…ＲＡＳ入力回路、６２…ロウアドレスリセット回
路、６３…ロウアドレスバッファ回路、６４…ワード線
駆動電圧源、６５…ワード線遅延補償回路、６６…ワー
ド線駆動電圧源選択回路、６７…ロウデコーダ、６８…
センスアンプ駆動回路、６９…センスアンプ・カラム選
択回路、７０…リード／ライトゲート回路、７１…ＣＡ
Ｓ入力回路、７２…カラムアドレスラッチ回路、７３…
カラムアドレスバッファ回路、７４…カラム選択駆動回
路、７５…カラムデコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高瀬 覚 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (5)
- 【請求項１】 ダイナミック型メモリセルが行列状に配
列されたメモリセルアレイと、上記メモリセルアレイの
同一行のメモリセルに接続された複数のワード線と、上
記メモリセルアレイの同一列のメモリセルに接続された
複数のビット線と、前記ワード線を選択駆動するための
ロウデコーダと、前記ビット線を選択するためのカラム
選択回路と、上記カラム選択回路を駆動するためのカラ
ムデコーダと、前記ビット線に前記メモリセルから読み
出された電位をセンス増幅し、書込みデータの電位を上
記ビット線に設定するためのセンスアンプと、外部から
入力する／ＲＡＳ信号に同期して前記ワード線の選択制
御および前記センスアンプの活性化制御を行う制御回路
と、前記／ＲＡＳ信号が活性レベルになってから非活性
レベルに戻るまでの間で前記制御回路により選択された
ワード線に接続されているメモリセルからそれに接続さ
れているビット線に読み出された電位が前記センスアン
プによりセンス増幅された後に上記ワード線を非活性レ
ベルに戻すように制御するワード線制御回路とを具備す
ることを特徴とするダイナミック型メモリ。 - 【請求項２】 請求項１記載のダイナミック型メモリに
おいて、前記ワード線制御回路は、前記ワード線を非活
性レベルに戻した直後に前記ビット線および前記センス
アンプの入出力ノードをイコライズするように制御する
ことを特徴とするダイナミック型メモリ。 - 【請求項３】 請求項１または２記載のダイナミック型
メモリにおいて、前記ワード線制御回路は、前記ワード
線を非活性レベルに戻した後の書込み動作に際して、書
込みイネーブル信号に同期して前記ワード線を再び活性
レベルに設定するように制御することを特徴とするダイ
ナミック型メモリ。 - 【請求項４】 請求項３記載のダイナミック型メモリに
おいて、前記ワード線制御回路は、前記ワード線を再び
活性レベルに設定した後、前記／ＲＡＳ信号が非活性レ
ベルに戻ることにより前記ワード線を非活性レベルに戻
すように制御することを特徴とするダイナミック型メモ
リ。 - 【請求項５】 請求項３記載のダイナミック型メモリに
おいて、前記ワード線制御回路は、前記ワード線を再び
活性レベルに設定した後、前記／ＲＡＳ信号が非活性レ
ベルに戻るのを待つことなく前記ワード線を非活性レベ
ルに戻すように制御することを特徴とするダイナミック
型メモリ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234743A JPH08102187A (ja) | 1994-09-29 | 1994-09-29 | ダイナミック型メモリ |
| KR1019950031538A KR0184092B1 (ko) | 1994-09-29 | 1995-09-23 | 다이나믹형 메모리 |
| US08/534,558 US5642326A (en) | 1994-09-29 | 1995-09-27 | Dynamic memory |
| DE69521656T DE69521656T2 (de) | 1994-09-29 | 1995-09-27 | Dynamischer Speicher |
| EP95115262A EP0704850B1 (en) | 1994-09-29 | 1995-09-27 | Dynamic memory |
| CN95117368A CN1087472C (zh) | 1994-09-29 | 1995-09-29 | 动态存储器 |
| TW085216090U TW303051U (en) | 1994-09-29 | 1995-10-30 | Dynamic type memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234743A JPH08102187A (ja) | 1994-09-29 | 1994-09-29 | ダイナミック型メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102187A true JPH08102187A (ja) | 1996-04-16 |
Family
ID=16975667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234743A Pending JPH08102187A (ja) | 1994-09-29 | 1994-09-29 | ダイナミック型メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5642326A (ja) |
| EP (1) | EP0704850B1 (ja) |
| JP (1) | JPH08102187A (ja) |
| KR (1) | KR0184092B1 (ja) |
| CN (1) | CN1087472C (ja) |
| DE (1) | DE69521656T2 (ja) |
| TW (1) | TW303051U (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303493A (ja) * | 2002-04-09 | 2003-10-24 | Fujitsu Ltd | 半導体記憶装置の制御方法、および半導体記憶装置 |
| KR100780947B1 (ko) * | 2006-02-24 | 2007-12-03 | 삼성전자주식회사 | Ｄｒａｍ 구조의 메모리를 구비하는 디스플레이용 구동집적회로 및 디스플레이 구동방법 |
| JP2008004260A (ja) * | 2007-08-10 | 2008-01-10 | Renesas Technology Corp | 半導体装置 |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6122710A (en) * | 1998-02-17 | 2000-09-19 | International Business Machines Corporation | Dynamic word line driver for cache |
| JP3786521B2 (ja) * | 1998-07-01 | 2006-06-14 | 株式会社日立製作所 | 半導体集積回路及びデータ処理システム |
| JP3298536B2 (ja) * | 1999-01-29 | 2002-07-02 | 日本電気株式会社 | 半導体記憶装置 |
| KR20010010053A (ko) * | 1999-07-15 | 2001-02-05 | 김영환 | 화면 소거시 화면 흔들림 방지 회로 |
| JP2004502267A (ja) | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | アクセス待ち時間が均一な高速ｄｒａｍアーキテクチャ |
| US6414898B1 (en) * | 2001-01-16 | 2002-07-02 | Taiwan Semiconductor Manufacturing Company | Method to reduce peak current for RAS cycle sensing in DRAM using non-multiplexed row and column addresses to avoid damage to battery |
| US7200050B2 (en) * | 2003-05-26 | 2007-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory unit and semiconductor device |
| KR100535131B1 (ko) * | 2003-05-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 페이지 모드에서의 메모리 소자 리드 방법 및 이를 이용한로우 디코더 제어회로 |
| JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| JP2008135116A (ja) * | 2006-11-28 | 2008-06-12 | Toshiba Corp | 半導体記憶装置 |
| WO2022246644A1 (en) * | 2021-05-25 | 2022-12-01 | Citrix Systems, Inc. | Data transfer across storage tiers |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
| JPS5250867A (en) * | 1975-10-23 | 1977-04-23 | Iony Kk | Wind wheel device for grain selector |
| JPS6052679A (ja) * | 1983-08-26 | 1985-03-25 | Kanegafuchi Chem Ind Co Ltd | 耐候性のすぐれた艶消壁装材用シ−ト |
| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
| JP2962080B2 (ja) * | 1991-12-27 | 1999-10-12 | 日本電気株式会社 | ランダムアクセスメモリ |
| JP2833359B2 (ja) * | 1992-07-29 | 1998-12-09 | 日本電気株式会社 | Ｄｒａｍ回路 |
-
1994
- 1994-09-29 JP JP6234743A patent/JPH08102187A/ja active Pending
-
1995
- 1995-09-23 KR KR1019950031538A patent/KR0184092B1/ko not_active IP Right Cessation
- 1995-09-27 EP EP95115262A patent/EP0704850B1/en not_active Expired - Lifetime
- 1995-09-27 US US08/534,558 patent/US5642326A/en not_active Expired - Lifetime
- 1995-09-27 DE DE69521656T patent/DE69521656T2/de not_active Expired - Lifetime
- 1995-09-29 CN CN95117368A patent/CN1087472C/zh not_active Expired - Fee Related
- 1995-10-30 TW TW085216090U patent/TW303051U/zh unknown
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303493A (ja) * | 2002-04-09 | 2003-10-24 | Fujitsu Ltd | 半導体記憶装置の制御方法、および半導体記憶装置 |
| KR100780947B1 (ko) * | 2006-02-24 | 2007-12-03 | 삼성전자주식회사 | Ｄｒａｍ 구조의 메모리를 구비하는 디스플레이용 구동집적회로 및 디스플레이 구동방법 |
| JP2008004260A (ja) * | 2007-08-10 | 2008-01-10 | Renesas Technology Corp | 半導体装置 |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0704850A3 (en) | 1999-07-07 |
| CN1142672A (zh) | 1997-02-12 |
| KR960012009A (ko) | 1996-04-20 |
| DE69521656D1 (de) | 2001-08-16 |
| EP0704850A2 (en) | 1996-04-03 |
| EP0704850B1 (en) | 2001-07-11 |
| US5642326A (en) | 1997-06-24 |
| DE69521656T2 (de) | 2002-05-08 |
| KR0184092B1 (ko) | 1999-04-15 |
| TW303051U (en) | 1997-04-11 |
| CN1087472C (zh) | 2002-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3140461B2 (ja) | ランダム・アクセス・メモリ | |
| US6240039B1 (en) | Semiconductor memory device and driving signal generator therefor | |
| US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
| US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
| JPH08102187A (ja) | ダイナミック型メモリ | |
| US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
| US5185719A (en) | High speed dynamic, random access memory with extended reset/precharge time | |
| US5280452A (en) | Power saving semsing circuits for dynamic random access memory | |
| JPH041955B2 (ja) | ||
| JP3358030B2 (ja) | 半導体メモリ装置及びその初期化方法 | |
| JPS6171494A (ja) | 半導体記憶装置 | |
| US7012831B2 (en) | Semiconductor memory device | |
| US6914841B1 (en) | System and method for refreshing a dynamic memory device | |
| JP2665859B2 (ja) | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 | |
| JPH01184788A (ja) | マルチポートメモリ | |
| KR100793671B1 (ko) | 반도체 기억 장치 및 프리차지 방법 | |
| US6667919B1 (en) | Semiconductor memory device and test method thereof using row compression test mode | |
| JPH0528764A (ja) | 半導体記憶装置 | |
| US5331595A (en) | Semiconductor memory device having IO line pair to be equalized and divided into blocks and operating method thereof | |
| JPH1145570A (ja) | 半導体記憶装置 | |
| JP2658533B2 (ja) | 半導体記憶装置 | |
| JPH0510756B2 (ja) | ||
| JP3553027B2 (ja) | 半導体記憶装置 | |
| JP2002260383A (ja) | 半導体記憶装置 | |
| JPH1139863A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030408 |