JPH1139863A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ページモード時ロウアドレスの変更に伴う遅
延時間による影響を低減でき、高速なアクセスを実現で
きる半導体記憶装置を供給する。 【解決手段】 センスアンプ回路７と入出力バッファ８
との間に、センスアンプ回路７の読み出しデータを一時
保持するデータ保持バッファ９を設け、ページモード読
み出し時に、センスアンプ回路７の読み出しデータが確
定した後、データ保持バッファ９に転送し、データ保持
バッファ９により入出力バッファ８を介して外部のデー
タバスに出力する。センスアンプ回路７からデータ保持
バッファ９にデータを転送した後、ロウアドレスの変更
に伴う新しいワード線の選択と、ワード線およびビット
線のリセットなどを行い、次回の読み出しサイクルを開
始することができるので、メモリアクセス速度の向上が
図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に高速にアクセス可能なダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭという）に関するものであ
る。

【０００２】

【従来の技術】一般的なＤＲＡＭの構成を図５に示して
いる。図示のように、ＤＲＡＭは、ロウアドレスバッフ
ァ１、ロウデコーダ２、メモリセルアレイ３、制御回路
４、カラムデコーダ５、カラムアドレスバッファ６、セ
ンスアンプ回路７および入出力バッファ（Ｉ／Ｏバッフ
ァ）８により構成されている。

【０００３】ロウアドレスバッファ１は、入力されたロ
ウアドレスＡＲ₀ ，ＡＲ₁ ，ＡＲ₂，…，ＡＲｎを保持
し、ロウデコーダ２に出力する。ロウデコーダ２は、複
数のワード線ＷＬからロウアドレスにより指定されたワ
ード線を選択して、選択されたワード線を活性化する。

【０００４】カラムアドレスバッファ５は、入力された
カラムアドレスＡＣ₀ ，ＡＣ₁ ，ＡＣ₂ ，…，ＡＣｎを
保持し、カラムデコーダ６に出力する。カラムデコーダ
６は、メモリセルアレイの複数のビット線ＢＬからカラ
ムアドレスにより指定されたビット線を選択するカラム
選択信号ＹＳを生成し、センスアンプ回路７に出力す
る。

【０００５】メモリセルアレイ３には、複数のワード線
ＷＬおよび複数のビット線ＢＬが交差して配線され、ワ
ード線とビット線のそれぞれの交差点に複数のメモリセ
ルが行列状に配置されている。

【０００６】メモリアクセス時に、ロウアドレスＡ
Ｒ₀ ，ＡＲ₁ ，ＡＲ₂ ，…，ＡＲｎにより指定されたワ
ード線に接続されているメモリセルが選択される。カラ
ムアドレスＡＣ₀ ，ＡＣ₁ ，ＡＣ₂ ，…，ＡＣｎにより
ビット線が選択され、選択されたワード線およびビット
線の交差点に配置され、これら選択されたワード線およ
びビット線に接続されているメモリセルに対して、書き
込みまたは読み出しが行われる。なお、上述したメモリ
アクセスは、すべて制御回路４の制御に基づき行われて
いる。制御回路４は、外部からの制御信号、例えば、ロ
ウアドレス選択信号ＲＡＳＢ（Row Address Strobe）お
よびカラムアドレス選択信号ＣＡＳＢ（Column Address
Strobe ）に応じて、それぞれのアドレスバッファおよ
びデコーダに制御信号を出力し、それらの回路の動作を
制御する。

【０００７】従来のＤＲＡＭにおいて、高速なデータア
クセスを実現するために、種々の方法が提案されてい
る。ページモードアクセスは、その一つである。ページ
モードアクセスでは、ロウアドレスを一定のままとし
て、カラムアドレスがそのビット毎に指定できる特徴を
持つ。即ち、ロウアドレス一定のままでカラムアドレス
が指定されると、センスアンプにより各指定のカラムを
複数のビット分順序連続してアクセスする。

【０００８】図６はページモードアクセス時の各信号を
示す波形図である。以下、図６を参照しつつ、ページモ
ードアクセス時の動作について説明する。ロウアドレス
が確定した後、ロウアドレス選択信号ＲＡＳＢが立ち下
がり、これに応じてロウデコーダ２により、ロウアドレ
スで指定されたワード線が選択され、活性化される。

【０００９】ロウアドレスが確定してから所定の時間を
遅れた後、カラムアドレスが確定し、カラムアドレス選
択信号ＣＡＳＢが立ち下がる。なお、ロウアドレス選択
信号ＲＡＳＢの立ち下がりエッジから、カラムアドレス
選択信号ＣＡＳＢの立ち下がりエッジまでの遅延時間を
ＲＡＳ−ＣＡＳ遅延時間といい、図６ではｔ_RCD と記
す。

【００１０】カラムアドレスが確定した後、カラムデコ
ーダ５により、カラム選択信号ＹＳが生成され、これを
受けて、センスアンプ回路７において、所定のセンスア
ンプが動作し、それに応じたメモリセルの記憶データが
センスアンプにより増幅され、さらに、入出力バッファ
８を介して外部に出力される。

【００１１】図示のように、ページモード動作時に、ロ
ウアドレスが一定のまま、カラムアドレスがビット毎に
指定される。即ち、ロウアドレスがローレベルに保持さ
れたままで、カラムアドレスがビット毎に設定され、そ
れぞれのカラムアドレス確定した後、カラムアドレス選
択信号ＣＡＳＢが立ち下がり、これに応じてセンスアン
プにより、指定したビット線のデータが読み出される。

【００１２】図６では、設定されたロウアドレスに対し
て、４ビット分のカラムアドレスが順次設定され、４ビ
ット分のデータが順序連続して読み出される。なお、実
際のＤＲＡＭにはこれに限定されるものではなく、一つ
のロウアドレスに対して、それ以上のカラムアドレス設
定が可能である。例えば、一つのワード線に対して、８
ビットまたは１６ビット分のデータを順序連続読み出す
ことができる。

【００１３】このように、ページモード方式の読み出し
により、一回のロウアドレスの設定に対して、複数回の
カラムアドレス設定により、複数ビット分のデータを読
み出すことができ、高速なメモリアクセスが実現でき
る。

【００１４】

【発明が解決しようとする課題】ところで、上述した従
来のＤＲＡＭにおいて、ページモード方式でメモリアク
セスを行う場合に、ロウアドレスの変更に伴い、ワード
線とビットのリセットと新しく指定されるロウアドレス
のセットアップに要する時間を待たなければならないた
め、ロウアドレスの変更によりアクセス速度が低下する
という不利益がある。

【００１５】例えば、図６に示すように、時間ｔ_RCD は
新しいワード線の選択とメモリセルの微小な信号を増幅
するためのデータ準備時間であり、さらに、時間ｔ
_RPは、ビットとワード線のリセットの時間である。上述
した時間ｔ_RCD と時間ｔ_RPによる遅延は、ページモード
時のアクセス速度を低下させる原因となる。

【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ページモード時ロウアドレスの
変更に伴う遅延時間による影響を低減でき、高速なアク
セスを実現できる半導体記憶装置、例えば、ＤＲＡＭを
提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、複数のメモリセルが行
列状に配置され、同一行のメモリセルが同じワード線に
接続され、同一列のメモリセルが同じビット線に接続さ
れ、メモリアクセス時に選択されたワード線とビット線
に接続されているメモリセルに対してアクセスが行わ
れ、且つ同一ワード線を選択したまま、当該ワード線に
接続されている複数のメモリセルに対して順次アクセス
を行う動作モードを有する半導体記憶装置であって、上
記各ビット線に接続され、上記ビット線に転送されたデ
ータを増幅するセンスアンプと、読み出しデータを外部
に出力し、または外部からの書き込みデータを内部に入
力する入出力バッファと、上記センスアンプと上記入出
力バッファ間に接続され、上記センスアンプの読み出し
データを保持し、保持したデータを上記入出力バッファ
に出力するデータ保持手段とを有する。

【００１８】また、本発明の半導体記憶装置は、複数の
メモリセルが行列状に配置され、同一行のメモリセルが
同じワード線に接続され、同一列のメモリセルが同じビ
ット線に接続され、メモリアクセス時に選択されたワー
ド線とビット線に接続されているメモリセルに対してア
クセスが行われ、且つ同一ワード線を選択したまま、当
該ワード線に接続されている複数のメモリセルに対して
順次アクセスを行う動作モード、例えば、ページモード
で動作可能な半導体記憶装置であって、上記各ビット線
に接続され、上記ビット線に転送されたデータを増幅す
るセンスアンプと、読み出しデータを外部に出力し、ま
たは外部からの書き込みデータを内部に入力する入出力
バッファと、上記センスアンプと上記入出力バッファ間
に接続され、上記センスアンプの読み出しデータを保持
し、保持したデータを上記入出力バッファに出力するデ
ータ保持手段と、上記データ保持手段と上記センスアン
プ間に接続され、制御信号に応じてオン／オフ状態が制
御される転送ゲートとを有する。

【００１９】さらに、本発明では、好適には上記動作モ
ード、例えば、ページモードで読み出しを行う場合に、
上記転送ゲートは、上記センスアンプの読み出しデータ
が確定した後、オン状態に保持され、上記センスアンプ
の読み出しデータを上記データ保持手段に転送した後、
オフ状態に保持される。

【００２０】本発明によれば、半導体記憶装置、例え
ば、ＤＲＡＭにおいて、センスアンプと入出力バッファ
との間に、センスアンプの読み出しデータを一時保持す
るデータ保持手段、例えば、ラッチ回路が設けられ、ペ
ージモードで読み出しを行う場合に、センスアンプによ
り読み出したデータがデータ保持手段に転送され、デー
タ保持手段により保持される。当該データ保持手段によ
り、保持データが入出力バッファを介して外部に出力さ
れる。このため、センスアンプの読み出しデータが上記
データ保持手段に転送した後、センスアンプとデータ保
持手段がそれぞれ独立に動作でき、ＤＲＡＭ内部では次
のロウアドレスに対するデータ読み出しの準備が可能と
なり、新しいロウアドレスのセットアップ、ワード線と
ビット線のリセットなどにより生じた遅延時間の影響を
抑制でき、ページモードによるアクセス速度の向上が図
れる。

【００２１】

【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す回路図であり、例えば、ＤＲＡＭ
の全体の構成を示す構成図である。図示のように、本実
施形態のＤＲＡＭは、ロウアドレスバッファ１、ロウデ
コーダ２、メモリセルアレイ３、制御回路４、カラムデ
コーダ５、カラムアドレスバッファ６、センスアンプ回
路７、入出力バッファ（Ｉ／Ｏバッファ）８およびデー
タ一時保持バッファ（以下、単にデータ保持バッファと
いう）９により構成されている。

【００２２】メモリセルアレイ３には、複数のワード線
ＷＬおよび複数のビット線ＢＬが交差して配線され、ワ
ード線とビット線のそれぞれの交差点に複数のメモリセ
ルが行列状に配置されている。メモリセルは、例えば、
１トランジスタ、１キャパシタ構成を有するＤＲＡＭの
メモリセルであり、選択トランジスタのゲートは、ワー
ド線に接続され、一方の拡散層は、ビット線に接続さ
れ、他方の拡散層はキャパシタに接続されている。各ワ
ード線はロウデコーダ２に接続され、各ビット線は、図
示しないカラム選択回路を介してセンスアンプ回路７に
接続されている。なお、カラム選択回路は、カラムデコ
ーダ６からのカラム選択信号ＹＳにより制御される。

【００２３】ロウアドレスバッファ１は、入力されたロ
ウアドレスＡＲ₀ ，ＡＲ₁ ，ＡＲ₂，…，ＡＲｎを保持
し、ロウデコーダ２に出力する。ロウデコーダ２は、複
数のワード線ＷＬからロウアドレスにより指定されたワ
ード線を選択して、選択されたワード線を活性化する。
例えば、選択されたワード線がハイレベルの電圧Ｖpが
印加され、当該電圧Ｖp は、ワード線に接続されている
メモリセルにある選択トランジスタが導通状態に設定す
るには十分な電圧レベルに設定されている。

【００２４】カラムアドレスバッファ５は、入力された
カラムアドレスＡＣ₀ ，ＡＣ₁ ，ＡＣ₂ ，…，ＡＣｎを
保持し、カラムデコーダ６に出力する。カラムデコーダ
６は、メモリセルアレイの複数のビット線ＢＬからカラ
ムアドレスにより指定されたビット線を選択するカラム
選択信号ＹＳを生成し、図示しないカラム選択回路およ
びセンスアンプ回路７に出力する。

【００２５】制御回路４は、外部からの制御信号、例え
ば、ロウアドレス選択信号ＲＡＳＢおよびカラムアドレ
ス選択信号ＣＡＳＢに応じて、ロウアドレスバッファ
１、ロウデコーダ２、カラムアドレスバッファ５および
カラムデコーダ６にそれぞれに制御信号を出力し、これ
らの回路の動作を制御する。さらに、制御回路は、セン
スアンプ回路７およびデータ保持バッファ９に制御信号
を入力し、読み出し動作時にこれらの回路の動作を制御
する。

【００２６】入出力バッファ８は、外部からの制御信
号、例えば、出力イネーブル信号ＯＥＢおよび書き込み
イネーブル信号ＷＥＢを受けて、これらの制御信号に応
じて、読み出し時にデータ保持バッファ９の保持データ
Ｄ₀ ，Ｄ₁ ，Ｄ₂ ，…，Ｄｍをデータバスに転送し、書
き込み時にデータバスからの転送されてきた書き込みデ
ータをメモリセルアレイに入力する。

【００２７】メモリアクセス時に、ロウアドレスＡ
Ｒ₀ ，ＡＲ₁ ，ＡＲ₂ ，…，ＡＲｎにより指定されたワ
ード線に接続されているメモリセルが選択される。カラ
ムアドレスＡＣ₀ ，ＡＣ₁ ，ＡＣ₂ ，…，ＡＣｎにより
ビット線が選択され、選択されたワード線およびビット
線の交差点に配置され、これら選択されたワード線およ
びビット線に接続されているメモリセルに対して、書き
込みまたは読み出しが行われる。

【００２８】本実施形態の半導体記憶装置、即ち、ＤＲ
ＡＭにおいて、高速のメモリアクセスを実現するため、
ページモード方式で読み出しまたは書き込みが行われ
る。図２は、ページモード動作時のロウアドレス選択信
号ＲＡＳＢ、カラムアドレス選択信号ＣＡＳＢ、ロウア
ドレスおよびカラムアドレスの波形をそれぞれ示してい
る。以下、図１および図２を参照しつつ、ページモード
方式でメモリアクセスを行う場合の動作について説明
し、本発明の特徴をより明らかにする。

【００２９】図１に示すように、本実施形態のＤＲＡＭ
では、センスアンプ回路７と入出力バッファ８との間
に、データ保持バッファが設けられている。読み出し時
に、当該データ保持バッファによって、センスアンプの
読み出しデータが一時保持される。そして、保持データ
が入出力バッファを介して、例えば、データバスに出力
される。このため、センスアンプ回路７の読み出しデー
タがデータ保持バッファ９に転送した後、センスアンプ
回路７は次のデータ読み出しの準備を行うことができ
る。また、ページモードで読み出しを行う場合、センス
アンプ回路７の読み出しデータがデータ保持バッファ９
に転送された後、新しいロウアドレスの取り込みと、新
しいワード線の選択と、ワード線およびビット線のリセ
ットが行うことができる。このため、従来のＤＲＡＭに
おいて、ページモードの読み出し速度に影響を及ぼすロ
ウアドレスの更新動作は、本実施形態では、センスアン
プ回路７からデータ保持バッファ９へのデータ転送後に
直ちに実行され、ロウアドレスの更新による時間の遅延
を最小限に抑制でき、ページモード方式のアクセス速度
の向上が図れる。

【００３０】具体的に、図２の波形図に示すように、矢
印ａに示す部分では、今回のページモードのアクセスサ
イクル（以下、本サイクルという）が始まり、今回のロ
ウアドレスが確定した後、ロウアドレス選択信号ＲＡＳ
Ｂが立ち下がる。これに応じて、今回のロウアドレスに
応じてワード線が選択され、活性化される。図示のよう
に、今回のロウアドレスの設定と同時に、前サイクルの
最後の一ビット分の読み出しが行われる。そして、読み
出し後、センスアンプ回路７のデータがデータ保持バッ
ファに転送され、データ保持バッファにより、データバ
スへの出力が行われる。データ保持バッファへのデータ
転送の後、センスアンプ回路７は、直ちに本サイクルの
データ読み出し動作に入る。

【００３１】カラムアドレスが確定した後、カラムアド
レス選択信号ＣＡＳＢが立ち下がり、これに応じて選択
されたビット線のデータがセンスアンプ回路７に読み出
される。選択ビット線のデータが確定した後、データ保
持バッファ９に転送される。そして、次の一ビットに応
じたカラムアドレスが確定され、それに応じてカラムア
ドレス選択信号ＣＡＳＢが立ち下がり、上述した動作と
同様に、次の一ビット分のデータが読み出される。

【００３２】そして、矢印ｂに示す部分に、次サイクル
のロウアドレスのプリチャージ時間ｔ_RPにおいて、本サ
イクルの読み出し動作が行われる。そして、図示してい
ないが、時間ｔ_RPの後、本サイクルの最終回の読み出し
が行われる。

【００３３】図６に示すように、本実施形態において
は、ページモード方式でメモリアクセスを行う場合に、
ロウアドレスの変更に伴い、新しいワード線の選択など
に必要な時間ｔ_RCD では、前サイクルの最後のデータ読
み出しが行われる。また、次サイクルのロウアドレスの
プリチャージ時間ｔ_RPでは、本サイクルのデータ読み出
しが行われる。

【００３４】図３は、本実施形態のＤＲＡＭの一部分、
即ち、センスアンプ回路７およびデータ保持バッファ９
の詳細な構成を示す回路図である。図示のように、セン
スアンプ回路７とデータ保持バッファ９との間に、転送
ゲート１０が設けられている。

【００３５】本実施形態のＤＲＡＭは、例えば、フォル
ドビット線（Folded Bit Line ）構造を有しており、ア
クセス時にそれぞれ反転するレベルに設定されている一
対のビット線ＢＬｉ，ＢＬＢｉ（ｉ＝１，２，３…）が
ペアとして、複数ペアのビット線対が設けられている。

【００３６】図３は、その一例として、３対のビット線
ＢＬ０，ＢＬＢ０，ＢＬ１，ＢＬＢ１，ＢＬ２，ＢＬＢ
２のみを示している。図示のように、各ビット線対にフ
リップフロップ回路からなるセンスアンプＳＡ０，ＳＡ
１，ＳＡ２がそれぞれ接続されている。センスアンプＳ
Ａ０，ＳＡ１，ＳＡ２は、それぞれ二つのｐＭＯＳトラ
ンジスタと二つのｎＭＯＳトランジスタにより構成され
ている。ここで、センスアンプＳＡ０を例に、その構成
を説明する。

【００３７】センスアンプＳＡ０は、ｎＭＯＳトランジ
スタＮ１，Ｎ２とｐＭＯＳトランジスタＰ１，Ｐ２によ
り構成されている。ｎＭＯＳトランジスタＮ１のゲート
は、ビット線ＢＬ０に接続され、ソースはローレベル駆
動電圧供給線ＳＡＬに接続され、ドレインはビット線Ｂ
ＬＢ０に接続されている。ｎＭＯＳトランジスタＮ２の
ゲートは、ビット線ＢＬＢ０に接続され、ソースはロー
レベル駆動電圧供給線ＳＡＬに接続され、ドレインはビ
ット線ＢＬ０に接続されている。ｐＭＯＳトランジスタ
Ｐ１のゲートは、ビット線ＢＬ０に接続され、ソースは
ハイレベル駆動電圧供給線ＳＡＨに接続され、ドレイン
はビット線ＢＬＢ０に接続されている。ｐＭＯＳトラン
ジスタＰ２のゲートは、ビット線ＢＬＢ０に接続され、
ソースはハイレベル駆動電圧供給線ＳＡＨに接続され、
ドレインはビット線ＢＬ０に接続されている。

【００３８】データ保持バッファ９は、センスアンプ回
路７とほぼ同じ構成を有する複数のバッファＢＵＦ０，
ＢＵＦ１，ＢＵＦ２により構成されている。ここで、一
例として、バッファＢＵＦ０の構成を説明する。

【００３９】バッファＢＵＦ０は、ｎＭＯＳトランジス
タＮＴ１，ＮＴ２とｐＭＯＳトランジスタＰＴ１，ＰＴ
２により構成されている。ｎＭＯＳトランジスタＮＴ１
のゲートは、ビット線ＳＢＬ０に接続され、ソースはロ
ーレベル駆動電圧供給線ＢＦＬに接続され、ドレインは
ビット線ＳＢＬＢ０に接続されている。ｎＭＯＳトラン
ジスタＮＴ２のゲートは、ビット線ＳＢＬＢ０に接続さ
れ、ソースはローレベル駆動電圧供給線ＢＦＬに接続さ
れ、ドレインはビット線ＳＢＬ０に接続されている。ｐ
ＭＯＳトランジスタＰＴ１のゲートは、ビット線ＳＢＬ
０に接続され、ソースはハイレベル駆動電圧供給線ＢＦ
Ｈに接続され、ドレインはビット線ＳＢＬＢ０に接続さ
れている。ｐＭＯＳトランジスタＰＴ２のゲートは、ビ
ット線ＳＢＬＢ０に接続され、ソースはハイレベル駆動
電圧供給線ＢＦＨに接続され、ドレインはビット線ＳＢ
Ｌ０に接続されている。

【００４０】転送ゲート１０は、複数のトランジスタＴ
Ｒ０，ＴＲＢ０，ＴＲ１，ＴＲＢ１，ＴＲ２，ＴＲＢ２
により構成されている。これらのトランジスタは、例え
ば、ｎＭＯＳトランジスタにより構成され、ゲートは転
送制御信号線ＣＫ０に共通に接続され、拡散層は、それ
ぞれセンスアンプ回路側のビット線ＢＬｉ，ＢＬＢｉと
データ保持バッファ側のビット線ＳＢＬｉ，ＳＢＬｉに
接続されている。例えば、トランジスタＴＲ０の一方の
拡散層は、ビット線ＢＬ０に接続され、他方の拡散層
は、ビット線ＳＢＬ０に接続されている。トランジスタ
ＴＲＢ０の一方の拡散層は、ビット線ＢＬＢ０に接続さ
れ、他方の拡散層は、ビット線ＳＢＬＢ０に接続されて
いる。

【００４１】なお、転送制御信号線ＣＫ０のに、例え
ば、図１に示す制御回路４により転送制御信号が入力さ
れる。また、データ保持バッファ９の各ビット線ＳＢＬ
０，ＳＢＬＢ０，ＳＢＬ１，ＳＢＬＢ１，ＳＢＬ２，Ｓ
ＢＬＢ２は、図１に示す入出力バッファ８を介して、例
えば、データバスに接続されている。

【００４２】以下、センスアンプ回路７、転送ゲート１
０およびデータ保持バッファ９の動作について説明す
る。センスアンプ回路７が動作するとき、ハイレベル駆
動電圧供給線ＳＡＨにハイレベル、例えば、電源電圧Ｖ
_DDレベルの駆動電圧が印加され、ローレベル駆動電圧供
給線ＳＡＬがローレベル、例えば、接地電位ＧＮＤに保
持される。このため、例えば、選択されたメモリセルの
記憶データに応じて、ビット線ＢＬ０とビット線ＢＬＢ
０の間に生じた微小の電位差がセンスアンプＳＡ０によ
り検出され、増幅される。

【００４３】センスアンプＳＡ０の増幅作用により、ビ
ット線ＢＬ０とビット線ＢＬＢ０の電位がそれぞれ確定
され、選択メモリセルの記憶データのビット線ＢＬ０と
ビット線ＢＬＢ０の電位差として読み出される。同時
に、選択メモリセルがビット線電位により再書き込みさ
れ、読み出しによる記憶データの破壊が防止される。

【００４４】ビット線電位が確定した後、転送制御信号
線ＣＫ０に、ハイレベルのパルスが印加され、これに応
じて転送ゲート１０を構成する各トランジスタＴＲ０，
ＴＲＢ０，ＴＲ１，ＴＲＢ１，ＴＲ２，ＴＲＢ２がオン
状態に設定されるので、センスアンプ回路７により保持
された各ビット線の電位が転送ゲート１０を介して、デ
ータ保持バッファ９の各ビット線に転送される。このた
め、データ保持バッファ９の各ビット対において、電位
差が生じる。転送動作後、転送ゲート１０を構成する各
トランジスタＴＲ０，ＴＲＢ０，ＴＲ１，ＴＲＢ１，Ｔ
Ｒ２，ＴＲＢ２がオフ状態に保持される。

【００４５】そして、データ保持バッファ９において、
ハイレベル駆動電圧供給線ＢＦＨにハイレベル、例え
ば、電源電圧Ｖ_DDレベルの駆動電圧が印加され、ローレ
ベル駆動電圧供給線ＢＦＬがローレベル、例えば、接地
電位ＧＮＤに保持される。このため、例えば、ビット線
ＳＢＬ０とビット線ＳＢＬＢ０の微小の電位差がバッフ
ァＢＵＦ０によりラッチされ、保持される。同様に、他
のバッファＢＵＦ１，ＢＵＦ２により、それぞれのビッ
ト線の電位が保持される。

【００４６】上述のように、本実施形態において、セン
スアンプ回路７の次段にデータ保持バッファ９が設けら
れ、転送ゲート１０を介してセンスアンプ回路７からデ
ータ保持バッファ９に読み出しデータを転送することに
より、データ転送した後、センスアンプ回路７とデータ
保持バッファ９が切り離され、センスアンプ回路７とデ
ータ保持バッファ９がそれぞれ独立に動作でき、ページ
モード出力を行いながら、次のワード線の選択駆動、セ
ンスアンプ回路７によるデータ増幅が行うことができ
る。このため、ページモードにおけるアクセス速度の向
上が図れる。

【００４７】図４は、本実施形態と従来のＤＲＡＭにお
けるページモード読み出しを比較するための波形図であ
る。以下、図４を参照しながら、本実施形態のＤＲＡＭ
の特徴を説明する。図示のように、本実施形態では、ロ
ウアドレス選択信号ＲＡＳＢが立ち下がりエッジが来る
まで、前サイクルのロウアドレスにより選択されたメモ
リ行の各メモリセルに対して読み出しを行うことが可能
である。ロウアドレス選択信号ＲＡＳＢが立ち下がった
後、本サイクルのカラムアドレスが有効となり、それに
より選択されたメモリ行の各メモリセルに対して、アク
セスが可能である。

【００４８】従来のＤＲＡＭにおいては、ページモード
時にロウアドレス選択信号ＲＡＳＢがローレベルに保持
されている間のみ、メモリアクセスが可能であり、ロウ
アドレス選択信号ＲＡＳＢが立ち上がった後、読み出し
データが無効となる。例えば、図示のように、本実施形
態では、データ１、データ２とデータ３がともに有効で
あるに対して、従来例のＤＲＡＭでは、データ１とデー
タ２のみが有効であり、データ３が無効である。

【００４９】このように、同じ時間単位において、本実
施形態は従来のＤＲＡＭに較べて、より多くのデータ読
み出しが可能であり、即ち、従来のＤＲＡＭより読み出
し速度が向上した結果となる。

【００５０】以上説明したように、本実施形態によれ
ば、センスアンプ回路７と入出力バッファ８との間に、
センスアンプ回路７の読み出しデータを一時保持するデ
ータ保持バッファ９を設け、ページモード読み出し時
に、センスアンプ回路７の読み出しデータが確定した
後、データ保持バッファ９に転送し、データ保持バッフ
ァ９により入出力バッファ８を介して外部のデータバス
に出力する。センスアンプ回路７からデータ保持バッフ
ァ９にデータを転送した後、ロウアドレスの変更に伴う
新しいワード線の選択と、ワード線およびビット線のリ
セットなどを行い、次回の読み出しサイクルを開始する
ことができるので、メモリアクセス速度の向上が図れ
る。

【００５１】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ページモード方式によるメモリアクセ
スにおいて、ロウアドレス変更により生じた遅延時間の
影響を抑制でき、アクセス速度の向上が図れる利点があ
る。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。

【図２】図１の半導体記憶装置の動作タイミングチャー
トである。

【図３】センスアンプおよびデータ保持バッファの内部
構成を示す回路図である。

【図４】本実施形態と従来のＤＲＡＭの動作を比較する
ためのタイミングチャートである。

【図５】従来の半導体記憶装置の一構成例を示す回路図
である。

【図６】図５の半導体記憶装置の動作タイミングチャー
トである。

【符号の説明】

１…ロウアドレスバッファ、２…ロウデコーダ、３…メ
モリセルアレイ、４…制御回路、５…カラムデコーダ、
６…カラムアドレスバッファ、７…センスアンプ回路、
８…入出力バッファ、９…データ一時保持バッファ、１
０…転送ゲート、ＳＡ０，ＳＡ１，ＳＡ２…センスアン
プ、ＢＵＦ０，ＢＵＦ１，ＢＵＦ２…バッファ、ＢＬ
０，ＢＬＢ０，ＢＬ１，ＢＬＢ１，ＢＬ２，ＢＬＢ２，
ＳＢＬ０，ＳＢＬＢ０，ＳＢＬ１，ＳＢＬＢ１，ＳＢＬ
２，ＳＢＬＢ２…ビット線、Ｖ_DD…電源電圧、ＧＮ …
接地電位。

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数のメモリセルが行列状に配置され、同
   一行のメモリセルが同じワード線に接続され、同一列の
   メモリセルが同じビット線に接続され、メモリアクセス
   時に選択されたワード線とビット線に接続されているメ
   モリセルに対してアクセスが行われ、且つ同一ワード線
   を選択したまま、当該ワード線に接続されている複数の
   メモリセルに対して順次アクセスを行う動作モードを有
   する半導体記憶装置であって、 上記各ビット線に接続され、上記ビット線に転送された
   データを増幅するセンスアンプと、 読み出しデータを外部に出力し、または外部からの書き
   込みデータを内部に入力する入出力バッファと、 上記センスアンプと上記入出力バッファ間に接続され、
   上記センスアンプの読み出しデータを保持し、保持した
   データを上記入出力バッファに出力するデータ保持手段
   とを有する半導体記憶装置。
2. 【請求項２】上記データ保持手段と上記センスアンプ間
   に、上記センスアンプの読み出しデータを上記データ保
   持手段に転送する転送ゲートを有する請求項１記載の半
   導体記憶装置。
3. 【請求項３】上記転送ゲートは、転送制御信号に応じ
   て、オン／オフ状態が制御されるスイッチング素子によ
   り構成されている請求項２記載の半導体記憶装置。
4. 【請求項４】上記動作モードで読み出しを行う場合に、
   上記転送ゲートは、上記センスアンプの読み出しデータ
   が確定した後、オン状態に保持され、上記センスアンプ
   の読み出しデータを上記データ保持手段に転送した後、
   オフ状態に保持される請求項１記載の半導体記憶装置。
5. 【請求項５】上記動作モードは、ページモードである請
   求項１記載の半導体記憶装置。
6. 【請求項６】複数のメモリセルが行列状に配置され、同
   一行のメモリセルが同じワード線に接続され、同一列の
   メモリセルが同じビット線に接続され、メモリアクセス
   時に選択されたワード線とビット線に接続されているメ
   モリセルに対してアクセスが行われ、且つ同一ワード線
   を選択したまま、当該ワード線に接続されている複数の
   メモリセルに対して順次アクセスを行う動作モードを有
   する半導体記憶装置であって、 上記各ビット線に接続され、上記ビット線に転送された
   データを増幅するセンスアンプと、 読み出しデータを外部に出力し、または外部からの書き
   込みデータを内部に入力する入出力バッファと、 上記センスアンプと上記入出力バッファ間に接続され、
   上記センスアンプの読み出しデータを保持し、保持した
   データを上記入出力バッファに出力するデータ保持手段
   と、 上記データ保持手段と上記センスアンプ間に接続され、
   制御信号に応じてオン／オフ状態が制御される転送ゲー
   トとを有する半導体記憶装置。
7. 【請求項７】上記動作モードで読み出しを行う場合に、
   上記転送ゲートは、上記センスアンプの読み出しデータ
   が確定した後、オン状態に保持され、上記センスアンプ
   の読み出しデータを上記データ保持手段に転送した後、
   オフ状態に保持される請求項６記載の半導体記憶装置。
8. 【請求項８】上記データ保持手段は、ラッチ回路により
   構成されている請求項６記載の半導体記憶装置。
9. 【請求項９】上記動作モードは、ページモードである請
   求項６記載の半導体記憶装置。