JP2665859B2 - データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 - Google Patents
データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明はデータ保有モードにおけ
るリフレッシュ短縮回路を備えた半導体メモリ装置に関
し、より詳しくはデータ保有モードにおけるリフレッシ
ュ実行回数を短縮させることにより、半導体メモリ装置
の電力消耗を縮めると同時にリフレッシュ短縮によるワ
ードラインブースティングレベルの低下を防止させた半
導体装置に関するものである。
るリフレッシュ短縮回路を備えた半導体メモリ装置に関
し、より詳しくはデータ保有モードにおけるリフレッシ
ュ実行回数を短縮させることにより、半導体メモリ装置
の電力消耗を縮めると同時にリフレッシュ短縮によるワ
ードラインブースティングレベルの低下を防止させた半
導体装置に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置はＲＯＭ（Re
ad Only Memory）とＲＡＭ（Random Access Memory）と
に分けることができ、さらに、ＲＡＭはメモリセルがフ
リップフロップで構成されたＳＲＡＭ（ Static ＲＡ
Ｍ）と、メモリセルが１つのトランジスタと１つのコン
デンサとで構成されたＤＲＡＭ（Dynamic ＲＡＭ）と、
メモリセルはＤＲＡＭのように１つのトランジスタと１
つのコンデンサとからなっているが周辺回路はＳＲＡＭ
のようなアクセス方式の構造からなる擬似ＳＲＡＭ（ P
seuto ＳＲＡＭ：以下ＰＳＲＡＭという）とに分けられ
る。
ad Only Memory）とＲＡＭ（Random Access Memory）と
に分けることができ、さらに、ＲＡＭはメモリセルがフ
リップフロップで構成されたＳＲＡＭ（ Static ＲＡ
Ｍ）と、メモリセルが１つのトランジスタと１つのコン
デンサとで構成されたＤＲＡＭ（Dynamic ＲＡＭ）と、
メモリセルはＤＲＡＭのように１つのトランジスタと１
つのコンデンサとからなっているが周辺回路はＳＲＡＭ
のようなアクセス方式の構造からなる擬似ＳＲＡＭ（ P
seuto ＳＲＡＭ：以下ＰＳＲＡＭという）とに分けられ
る。
【０００３】前記ＲＡＭの中において、ＤＲＡＭやＰＳ
ＲＡＭなどのようにメモリセルがトランジスタとコンデ
ンサとからなるメモリは時間が経るとメモリセルに蓄積
された記憶内容が消されるため、メモリセルに貯蔵され
たデータを維持するためには一定な周期ごとメモリセル
をリフレッシュしなければならないが、かかるリフレッ
シュ周期をリフレッシュサイクルという。
ＲＡＭなどのようにメモリセルがトランジスタとコンデ
ンサとからなるメモリは時間が経るとメモリセルに蓄積
された記憶内容が消されるため、メモリセルに貯蔵され
たデータを維持するためには一定な周期ごとメモリセル
をリフレッシュしなければならないが、かかるリフレッ
シュ周期をリフレッシュサイクルという。
【０００４】一定な周期ごとメモリセルをリフレッシュ
するべきメモリのリフレッシュ過程は既存のメモリ読出
し／書込み動作と同様である。すなわち、メモリをリフ
レッシュすべき場合は、メモリを読出してメモリに貯蔵
されたデータ値を感知した後、感知されたデータ値をメ
モリに再度書込むことによりメモリのリフレッシュを行
なう。
するべきメモリのリフレッシュ過程は既存のメモリ読出
し／書込み動作と同様である。すなわち、メモリをリフ
レッシュすべき場合は、メモリを読出してメモリに貯蔵
されたデータ値を感知した後、感知されたデータ値をメ
モリに再度書込むことによりメモリのリフレッシュを行
なう。
【０００５】
【発明が解決しようとする課題】しかしながら、従来は
ＤＲＡＭやＰＳＲＡＭのようにリフレッシュサイクルを
必要とする半導体メモリ装置におけるリフレッシュ実行
回数が正常アクセスモードとデータ保有モードにおいて
互いに同様であるため、データ保有モードにおいてリフ
レッシュ実行回数を短縮するとリフレッシュ実行回数を
短縮するほどこれら周辺回路の動作回数を縮めて半導体
メモリ装置の電力消耗を縮めることはできるが、リフレ
ッシュ実行回路を短縮するとリフレッシュ実行回数が縮
まったほど一度にリフレッシュすべきメモリセルの数を
増加させることになり、ワードラインのブースティング
レベルが低下されてビットラインのセンシングマージン
が悪化するという問題点があった。
ＤＲＡＭやＰＳＲＡＭのようにリフレッシュサイクルを
必要とする半導体メモリ装置におけるリフレッシュ実行
回数が正常アクセスモードとデータ保有モードにおいて
互いに同様であるため、データ保有モードにおいてリフ
レッシュ実行回数を短縮するとリフレッシュ実行回数を
短縮するほどこれら周辺回路の動作回数を縮めて半導体
メモリ装置の電力消耗を縮めることはできるが、リフレ
ッシュ実行回路を短縮するとリフレッシュ実行回数が縮
まったほど一度にリフレッシュすべきメモリセルの数を
増加させることになり、ワードラインのブースティング
レベルが低下されてビットラインのセンシングマージン
が悪化するという問題点があった。
【０００６】本発明は、上述のような従来技術の問題点
を解決するためになされたものであり、本発明の目的
は、リフレッシュを必要とする半導体メモリ装置のデー
タ保有モードにおけるリフレッシュ実行回数を短縮させ
ることにより、半導体メモリ装置の電力消費を節減させ
たデータ保有モードにおけるリフレッシュ実行回数短縮
回路を備えた半導体メモリ装置を提供することである。
を解決するためになされたものであり、本発明の目的
は、リフレッシュを必要とする半導体メモリ装置のデー
タ保有モードにおけるリフレッシュ実行回数を短縮させ
ることにより、半導体メモリ装置の電力消費を節減させ
たデータ保有モードにおけるリフレッシュ実行回数短縮
回路を備えた半導体メモリ装置を提供することである。
【０００７】さらに、本発明の目的は、データ保有モー
ドにおけるリフレッシュ実行回数を短縮する場合ワード
ラインのブースティングレベルを高めることにより、ビ
ットラインのセンシングマージンの悪化を防止するデー
タ保有モードにおけるリフレッシュ実行回数短縮回路を
備えた半導体メモリ装置を提供することである。
ドにおけるリフレッシュ実行回数を短縮する場合ワード
ラインのブースティングレベルを高めることにより、ビ
ットラインのセンシングマージンの悪化を防止するデー
タ保有モードにおけるリフレッシュ実行回数短縮回路を
備えた半導体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明のデータ保有モードにおけるリフレッシュ短縮
回路は、リフレッシュサイクルを必要とする半導体メモ
リ装置において、ローアドレス信号と自己リフレッシュ
信号を入力信号として入力端子からデータ保有モードに
おけるリフレッシュ実行回数を短縮させるリフレッシュ
サイクル制御手段と、自己リフレッシュ信号とクロック
イネーブル信号を入力信号として入力信号からデータ保
有モードであるときワードラインのブースティングレベ
ルを高らしめるワードラインブースティングレベル生成
手段と、メモリセルアレイおよび周辺回路を含んだメモ
リ手段とからなることを特徴とする。
の本発明のデータ保有モードにおけるリフレッシュ短縮
回路は、リフレッシュサイクルを必要とする半導体メモ
リ装置において、ローアドレス信号と自己リフレッシュ
信号を入力信号として入力端子からデータ保有モードに
おけるリフレッシュ実行回数を短縮させるリフレッシュ
サイクル制御手段と、自己リフレッシュ信号とクロック
イネーブル信号を入力信号として入力信号からデータ保
有モードであるときワードラインのブースティングレベ
ルを高らしめるワードラインブースティングレベル生成
手段と、メモリセルアレイおよび周辺回路を含んだメモ
リ手段とからなることを特徴とする。
【０００９】
【実施例】以下、本発明の好ましい実施例を添付図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１０】図１は、本発明の実施例に従うデータ保有
モードにおけるリフレッシュ実行回数短縮回路を備えた
半導体メモリ装置の全体ブロック図である。
モードにおけるリフレッシュ実行回数短縮回路を備えた
半導体メモリ装置の全体ブロック図である。
【００１１】図１に示すように、本発明の実施例に従う
データ保有モードにおけるリフレッシュ実行回数短縮回
路を備えた半導体メモリ装置の構成は、アドレスバスの
ローアドレス信号と自己リフレッシュ信号（φself）と
を入力信号としてデータ保有モードであるとき、リフレ
ッシュサイクルを短縮させるリフレッシュサイクル制御
手段１と、自己リフレッシュ信号（φself）とクロック
イネーブル信号（φce）とを入力信号としてワードライ
ンのブースティングレベルを高らしめるワードラインブ
ースティングレベル生成部２と、リフレッシュサイクル
制御手段１とワードラインブースティングレベル生成部
２とに連結され、内部的にメモリセルアレイと、ローお
よびカラムディコーダと、センスＡＭＰとを備えたメモ
リ部３とからなる。
データ保有モードにおけるリフレッシュ実行回数短縮回
路を備えた半導体メモリ装置の構成は、アドレスバスの
ローアドレス信号と自己リフレッシュ信号（φself）と
を入力信号としてデータ保有モードであるとき、リフレ
ッシュサイクルを短縮させるリフレッシュサイクル制御
手段１と、自己リフレッシュ信号（φself）とクロック
イネーブル信号（φce）とを入力信号としてワードライ
ンのブースティングレベルを高らしめるワードラインブ
ースティングレベル生成部２と、リフレッシュサイクル
制御手段１とワードラインブースティングレベル生成部
２とに連結され、内部的にメモリセルアレイと、ローお
よびカラムディコーダと、センスＡＭＰとを備えたメモ
リ部３とからなる。
【００１２】図２は、データ保有モードにおけるリフレ
ッシュサイクルを示すタイミング図である。
ッシュサイクルを示すタイミング図である。
【００１３】図２に示すように、チップイネーブル信号
／ＣＥがハイになった後、リフレッシュ信号／ＲＦＳＨ
がローになると半導体メモリ装置はデータ保有モードに
転換され、メモリリフレッシュ信号／ＲＦＳＨがローに
なった後、一定な時間Ｔｓ後に自己リフレッシュ信号
（φself）がハイになってイネーブルされる。
／ＣＥがハイになった後、リフレッシュ信号／ＲＦＳＨ
がローになると半導体メモリ装置はデータ保有モードに
転換され、メモリリフレッシュ信号／ＲＦＳＨがローに
なった後、一定な時間Ｔｓ後に自己リフレッシュ信号
（φself）がハイになってイネーブルされる。
【００１４】図３は、本発明の実施例に従うリフレッシ
ュサイクル制御手段の詳細な回路図である。
ュサイクル制御手段の詳細な回路図である。
【００１５】図３に示すように、本発明の実施例に従う
リフレッシュサイクル制御手段１の構成は、自己リフレ
ッシュ信号線（φself）に入力端子が連結された第１イ
ンバータＩ11と、ローアドレス最上位ビットラインＲＡ
MSB と第１インバータＩ11の出力端子にそれぞれ入力端
子が連結された第１ＮＡＮＤゲートＧ11と、ローアドレ
スの相補最上位ビットライン／ＲＡMSB と第１インバー
タＩ11の出力端子にそれぞれの入力端子が連結された第
２ＮＡＮＤゲートＧ12と、第１ＮＡＮＤゲートＧ11の出
力端子に入力端子が連結された第２インバータＩ12と、
第２ＮＡＮＤゲートＧ12の出力端子に入力端子が連結さ
れた第３インバータＩ13とからなる。
リフレッシュサイクル制御手段１の構成は、自己リフレ
ッシュ信号線（φself）に入力端子が連結された第１イ
ンバータＩ11と、ローアドレス最上位ビットラインＲＡ
MSB と第１インバータＩ11の出力端子にそれぞれ入力端
子が連結された第１ＮＡＮＤゲートＧ11と、ローアドレ
スの相補最上位ビットライン／ＲＡMSB と第１インバー
タＩ11の出力端子にそれぞれの入力端子が連結された第
２ＮＡＮＤゲートＧ12と、第１ＮＡＮＤゲートＧ11の出
力端子に入力端子が連結された第２インバータＩ12と、
第２ＮＡＮＤゲートＧ12の出力端子に入力端子が連結さ
れた第３インバータＩ13とからなる。
【００１６】前記した構成を有するリフレッシュサイク
ル制御手段１の動作は、次のとおりである。自己リフレ
ッシュ信号（φself）がローであるとき第１インバータ
Ｉ11の出力はハイになるため、リフレッシュサイクル制
御手段１の出力は入力信号であるローアドレスの最上位
ビットライン信号ＲＡMSB とローアドレス相補最上位ビ
ットライン信号／ＲＡMSB になる。自己リフレッシュ信
号（φself）がハイであるデータ保有モードにおいて、
第１インバータＩ11の出力はローになるため、第１ＮＡ
ＮＤゲートＧ11、第２ＮＡＮＤゲートＧ12の出力はいず
れもハイになり、したがって、リフレッシュサイクル制
御手段１の出力はいずれもローであるｄｏｎ’ｔ ｃａ
ｒｅ状態になる。前記のようなローアドレス最上位ビッ
トラインＲＡMSB のｄｏｎ’ｔ ｃａｒｅ状態はメモリ
部３のローディコーダにおいて、ローアドレス最上位ビ
ットラインＲＡMSB の状態に従いイネーブルされるワー
ドラインを常にイネーブルされるようにすることによ
り、メモリ部３のすべてのメモリセルをリフレッシュす
るには２ x-1（ここで、ｘはローアドレスビットの数を
示すものとする。）に短縮されたリフレッシュ実行回数
のみが必要である。したがって、ローアドレスラインの
最上位ビットラインをｄｏｎ’ｔ ｃａｒｅさせるとき
データ保有モードにおけるメモリリフレッシュ実行回数
を１／２に短縮することができる。
ル制御手段１の動作は、次のとおりである。自己リフレ
ッシュ信号（φself）がローであるとき第１インバータ
Ｉ11の出力はハイになるため、リフレッシュサイクル制
御手段１の出力は入力信号であるローアドレスの最上位
ビットライン信号ＲＡMSB とローアドレス相補最上位ビ
ットライン信号／ＲＡMSB になる。自己リフレッシュ信
号（φself）がハイであるデータ保有モードにおいて、
第１インバータＩ11の出力はローになるため、第１ＮＡ
ＮＤゲートＧ11、第２ＮＡＮＤゲートＧ12の出力はいず
れもハイになり、したがって、リフレッシュサイクル制
御手段１の出力はいずれもローであるｄｏｎ’ｔ ｃａ
ｒｅ状態になる。前記のようなローアドレス最上位ビッ
トラインＲＡMSB のｄｏｎ’ｔ ｃａｒｅ状態はメモリ
部３のローディコーダにおいて、ローアドレス最上位ビ
ットラインＲＡMSB の状態に従いイネーブルされるワー
ドラインを常にイネーブルされるようにすることによ
り、メモリ部３のすべてのメモリセルをリフレッシュす
るには２ x-1（ここで、ｘはローアドレスビットの数を
示すものとする。）に短縮されたリフレッシュ実行回数
のみが必要である。したがって、ローアドレスラインの
最上位ビットラインをｄｏｎ’ｔ ｃａｒｅさせるとき
データ保有モードにおけるメモリリフレッシュ実行回数
を１／２に短縮することができる。
【００１７】本発明の実施例においては、ローアドレス
の最上位ビットラインの１つのみを実施例としている
が、本発明の技術的思想はここに限定されず、リフレッ
シュ実行回数の短縮程度に従い他のローアドレスライン
に拡張が可能である。すなわち、ローアドレスの最上位
ビットラインの１つのみを適用する場合、リフレッシュ
実行回数は１／２に短縮されるが、ローアドレスの最上
位ビットラインと次上位ビットラインとからなる２つの
アドレスラインに拡張する場合、リフレッシュ実行回数
は１／４に短縮され、ローアドレスの上位の３つのビッ
トラインに拡張する場合はリフレッシュ実行回数が１／
８に短縮されるなどのように、続けて適用されるローア
ドレスライン数の拡張が可能である。
の最上位ビットラインの１つのみを実施例としている
が、本発明の技術的思想はここに限定されず、リフレッ
シュ実行回数の短縮程度に従い他のローアドレスライン
に拡張が可能である。すなわち、ローアドレスの最上位
ビットラインの１つのみを適用する場合、リフレッシュ
実行回数は１／２に短縮されるが、ローアドレスの最上
位ビットラインと次上位ビットラインとからなる２つの
アドレスラインに拡張する場合、リフレッシュ実行回数
は１／４に短縮され、ローアドレスの上位の３つのビッ
トラインに拡張する場合はリフレッシュ実行回数が１／
８に短縮されるなどのように、続けて適用されるローア
ドレスライン数の拡張が可能である。
【００１８】前記のように、リフレッシュサイクル制御
手段１によりデータ保有モードにおけるリフレッシュ実
行回数が短縮される場合、リフレッシュ実行回数が縮ま
るほど一度にリフレッシュすべきメモリセルの数が増加
されてワードラインのブースティングレベルが低下され
るが、前記のようなワードラインブースティングレベル
の低下は、ワードラインブースティングレベル生成部２
によりワードラインのブースティングレベルが増加され
ることによって防止されることができる。
手段１によりデータ保有モードにおけるリフレッシュ実
行回数が短縮される場合、リフレッシュ実行回数が縮ま
るほど一度にリフレッシュすべきメモリセルの数が増加
されてワードラインのブースティングレベルが低下され
るが、前記のようなワードラインブースティングレベル
の低下は、ワードラインブースティングレベル生成部２
によりワードラインのブースティングレベルが増加され
ることによって防止されることができる。
【００１９】以下、ワードラインブースティングレベル
生成部２の構成および動作について説明する。
生成部２の構成および動作について説明する。
【００２０】図４は本発明の実施例に従うワードライン
ブースティングレベル生成部の詳細な回路図である。
ブースティングレベル生成部の詳細な回路図である。
【００２１】図４に示すように、本発明の実施例に従う
ワードラインブースティングレベル生成部２の構成は、
自己リフレッシュ信号（φself）に入力端子が連結され
た第４ＮＡＮＤゲートＩ21と、クロックイネーブル信号
（φce）に入力端子が連結された第５インバータＩ
22と、第５インバータＩ22の出力端子に入力端子が連結
された第６インバータＩ23と、自己リフレッシュ信号
（φself）と第４インバータＩ21の出力端子との間に制
御端子が連結され第６インバータＩ23の出力端子に入力
端子が連結されたトランスミッションゲートＧ21と、第
４インバータＩ21の出力端子にゲート端子が連結され電
源電圧Ｖｃｃにドレイン端子が連結されトランスミッシ
ョンゲートＧ21の出力端子にソース端子が連結された第
１電界効果トランジスタＴＲ21と、電源電圧Ｖｃｃにド
レイン端子が連結されトランスミッションゲートＧ21の
出力端子にゲート端子とソース端子とが連結された第２
電界効果トランジスタＴＲ22と、トランスミッションゲ
ートＧ21の出力端子に一方の端子が連結された第１ＭＯ
Ｓ（Metal Oxide Semiconductor ）コンデンサＣ21と、
第６インバータＩ23の出力端子と第１ＭＯＳコンデンサ
Ｃ21の他の一方の端子の間に連結された第２ＭＯＳコン
デンサＣ22と、電源電圧Ｖｃｃにドレイン端子が連結さ
れプリチャージ信号（φpre ）にゲート端子が連結され
第１ＭＯＳコンデンサＣ21、第２ＭＯＳコンデンサＣ22
の接続点にソース端子が連結された第３電界効果トラン
ジスタＴＲ23と、第１ＭＯＳコンデンサＣ21と第２ＭＯ
ＳコンデンサＣ22の接続点にドレイン端子が連結され電
源電圧Ｖｃｃにソース端子が連結され出力ディスエーブ
ル信号（φdis ）にゲート端子が連結された第４電界効
果トランジスタＴＲ24とからなり、第１ＭＯＳコンデン
サＣ21と第２ＭＯＳコンデンサＣ22の接続点を出力端子
（φWLE ）とする。前記トランスミッションゲートＧ21
はＮＭＯＳおよびＰＭＯＳの電界効果トランジスタを互
いに連結したものであり、ゲート端子を制御端子としな
がらドレイン端子を入力端子とし、さらに、ソース端子
をその出力端子としている。
ワードラインブースティングレベル生成部２の構成は、
自己リフレッシュ信号（φself）に入力端子が連結され
た第４ＮＡＮＤゲートＩ21と、クロックイネーブル信号
（φce）に入力端子が連結された第５インバータＩ
22と、第５インバータＩ22の出力端子に入力端子が連結
された第６インバータＩ23と、自己リフレッシュ信号
（φself）と第４インバータＩ21の出力端子との間に制
御端子が連結され第６インバータＩ23の出力端子に入力
端子が連結されたトランスミッションゲートＧ21と、第
４インバータＩ21の出力端子にゲート端子が連結され電
源電圧Ｖｃｃにドレイン端子が連結されトランスミッシ
ョンゲートＧ21の出力端子にソース端子が連結された第
１電界効果トランジスタＴＲ21と、電源電圧Ｖｃｃにド
レイン端子が連結されトランスミッションゲートＧ21の
出力端子にゲート端子とソース端子とが連結された第２
電界効果トランジスタＴＲ22と、トランスミッションゲ
ートＧ21の出力端子に一方の端子が連結された第１ＭＯ
Ｓ（Metal Oxide Semiconductor ）コンデンサＣ21と、
第６インバータＩ23の出力端子と第１ＭＯＳコンデンサ
Ｃ21の他の一方の端子の間に連結された第２ＭＯＳコン
デンサＣ22と、電源電圧Ｖｃｃにドレイン端子が連結さ
れプリチャージ信号（φpre ）にゲート端子が連結され
第１ＭＯＳコンデンサＣ21、第２ＭＯＳコンデンサＣ22
の接続点にソース端子が連結された第３電界効果トラン
ジスタＴＲ23と、第１ＭＯＳコンデンサＣ21と第２ＭＯ
ＳコンデンサＣ22の接続点にドレイン端子が連結され電
源電圧Ｖｃｃにソース端子が連結され出力ディスエーブ
ル信号（φdis ）にゲート端子が連結された第４電界効
果トランジスタＴＲ24とからなり、第１ＭＯＳコンデン
サＣ21と第２ＭＯＳコンデンサＣ22の接続点を出力端子
（φWLE ）とする。前記トランスミッションゲートＧ21
はＮＭＯＳおよびＰＭＯＳの電界効果トランジスタを互
いに連結したものであり、ゲート端子を制御端子としな
がらドレイン端子を入力端子とし、さらに、ソース端子
をその出力端子としている。
【００２２】前記構成を有する本発明の実施例に従うワ
ードラインブースティングレベル生成部の動作は次のと
おりである。
ードラインブースティングレベル生成部の動作は次のと
おりである。
【００２３】電源電圧Ｖｃｃが印加されると、第３電界
効果トランジスタＴＲ23はプリチャージ信号（φpre ）
によってターンオンされることにより出力信号
（φWLE ）をプリチャージさせる。この場合、出力ディ
スエーブル信号（φdis ）が第４電界効果トランジスタ
ＴＲ24のゲート端子に印加されると第４電界効果トラン
ジスタＴＲ24がターンオンされることに従い出力信号
（φWLE ）がロー状態にフルダウンされてディスエーブ
ルされることにより、ある状態においても出力ディスエ
ーブル信号（φdis ）を用いて出力信号（φWLE ）をデ
ィスエーブルさせることができる。
効果トランジスタＴＲ23はプリチャージ信号（φpre ）
によってターンオンされることにより出力信号
（φWLE ）をプリチャージさせる。この場合、出力ディ
スエーブル信号（φdis ）が第４電界効果トランジスタ
ＴＲ24のゲート端子に印加されると第４電界効果トラン
ジスタＴＲ24がターンオンされることに従い出力信号
（φWLE ）がロー状態にフルダウンされてディスエーブ
ルされることにより、ある状態においても出力ディスエ
ーブル信号（φdis ）を用いて出力信号（φWLE ）をデ
ィスエーブルさせることができる。
【００２４】ロー状態の自己リフレッシュ信号（φsel
f）が第４インバータＩ21の入力端子に印加されると第
４インバータＩ21の出力信号はハイ状態になるため、ト
ランスミッションゲートＧ21のＰＭＯＳのゲート端子に
はハイ状態の信号が入力され、ＮＭＯＳのゲート端子に
はロー状態の信号が入力される。したがって、半導体メ
モリ装置がデータ保有モードではない場合トランスミッ
ションゲートＧ21はターンオフされる。
f）が第４インバータＩ21の入力端子に印加されると第
４インバータＩ21の出力信号はハイ状態になるため、ト
ランスミッションゲートＧ21のＰＭＯＳのゲート端子に
はハイ状態の信号が入力され、ＮＭＯＳのゲート端子に
はロー状態の信号が入力される。したがって、半導体メ
モリ装置がデータ保有モードではない場合トランスミッ
ションゲートＧ21はターンオフされる。
【００２５】前記トランスミッションゲートＧ21がター
ンオフされると、第５インバータＩ 22、第６インバータ
Ｉ23を経たクロックイネーブル信号（φce）がトランス
ミッションゲートＧ21を通過しなくなり、これと同時に
第２ＭＯＳコンデンサＣ22の容量に応じて出力信号（φ
WLE ）のレベルが一定の値ほど加えることによりワード
ラインのブースティングレベルになる。出力信号（φ
WLE ）のレベルが立上がると第１ＭＯＳコンデンサＣ21
を経てｎノードの電位とともに立上がるようになるが、
ｎノードの電位が立上がるようになると第２電界効果ト
ランジスタＴＲ22がターンオンされることによりｎノー
ドの電位が一定なレベルを維持するようになる。
ンオフされると、第５インバータＩ 22、第６インバータ
Ｉ23を経たクロックイネーブル信号（φce）がトランス
ミッションゲートＧ21を通過しなくなり、これと同時に
第２ＭＯＳコンデンサＣ22の容量に応じて出力信号（φ
WLE ）のレベルが一定の値ほど加えることによりワード
ラインのブースティングレベルになる。出力信号（φ
WLE ）のレベルが立上がると第１ＭＯＳコンデンサＣ21
を経てｎノードの電位とともに立上がるようになるが、
ｎノードの電位が立上がるようになると第２電界効果ト
ランジスタＴＲ22がターンオンされることによりｎノー
ドの電位が一定なレベルを維持するようになる。
【００２６】ハイ状態の自己リフレッシュ信号（φsel
f）が第４インバータＩ21の入力端子に印加されると第
４インバータＩ21の出力信号はロー状態になるため、ト
ランスミッションゲートＧ21のＰＭＯＳのゲート端子に
はロー状態の信号が入力されＮＭＯＳのゲート端子には
ハイ状態の信号が入力される。したがって、半導体メモ
リ装置がデータ保有モードである場合トランスミッショ
ンゲートＧ21はターンオンされる。
f）が第４インバータＩ21の入力端子に印加されると第
４インバータＩ21の出力信号はロー状態になるため、ト
ランスミッションゲートＧ21のＰＭＯＳのゲート端子に
はロー状態の信号が入力されＮＭＯＳのゲート端子には
ハイ状態の信号が入力される。したがって、半導体メモ
リ装置がデータ保有モードである場合トランスミッショ
ンゲートＧ21はターンオンされる。
【００２７】トランスミッションゲートＧ21がターンオ
ンされると、第５インバータＩ22、第６インバータＩ23
を経たクロックイネーブル信号（φce）がトランスミッ
ションゲートＧ21を通過しこれと同時に第２ＭＯＳコン
デンサＧ22に入力される。この場合、ｎノードの電位が
立上がるようになるため、第１ＭＯＳコンデンサＣ21、
第２ＭＯＳコンデンサＧ22を通過した電位が出力信号
（φWLE ）になる。前記出力信号（φWLE ）のレベルは
第１コンデンサＣ21、第２ＭＯＳコンデンサＣ22の容量
により決まり、第１ＭＯＳコンデンサＣ21を用いて出力
信号（φWLE ）のレベルを高めることにより、データ保
有モードにおいてリフレッシュ実行回数が縮まったほど
一度にブースティングするべきワードラインの数が増加
することにより発生されるワードラインブースティング
レベルの低下を防止することができる。
ンされると、第５インバータＩ22、第６インバータＩ23
を経たクロックイネーブル信号（φce）がトランスミッ
ションゲートＧ21を通過しこれと同時に第２ＭＯＳコン
デンサＧ22に入力される。この場合、ｎノードの電位が
立上がるようになるため、第１ＭＯＳコンデンサＣ21、
第２ＭＯＳコンデンサＧ22を通過した電位が出力信号
（φWLE ）になる。前記出力信号（φWLE ）のレベルは
第１コンデンサＣ21、第２ＭＯＳコンデンサＣ22の容量
により決まり、第１ＭＯＳコンデンサＣ21を用いて出力
信号（φWLE ）のレベルを高めることにより、データ保
有モードにおいてリフレッシュ実行回数が縮まったほど
一度にブースティングするべきワードラインの数が増加
することにより発生されるワードラインブースティング
レベルの低下を防止することができる。
【００２８】
【発明の効果】以上のように、本発明の実施例において
リフレッシュサイクルを必要とする半導体メモリ装置の
データ保有モードにおけるリフレッシュ実行回数を短縮
させ、データ保有モードにおけるリフレッシュ実行回数
を短縮する場合に低下されやすいワードラインのブース
ティングレベルを高らしめることにより、ビットライン
のセンシングマージンの悪化を防止することができる効
果を有するデータ保有モードにおけるリフレッシュ短縮
回路を備える半導体メモリ装置を提供することができ
る。本発明に係る効果は、リフレッシュサイクルを必要
とする半導体メモリ装置においてデータ保有モードにお
けるリフレッシュ実行回数を減少しようとする場合用い
ることもできる。
リフレッシュサイクルを必要とする半導体メモリ装置の
データ保有モードにおけるリフレッシュ実行回数を短縮
させ、データ保有モードにおけるリフレッシュ実行回数
を短縮する場合に低下されやすいワードラインのブース
ティングレベルを高らしめることにより、ビットライン
のセンシングマージンの悪化を防止することができる効
果を有するデータ保有モードにおけるリフレッシュ短縮
回路を備える半導体メモリ装置を提供することができ
る。本発明に係る効果は、リフレッシュサイクルを必要
とする半導体メモリ装置においてデータ保有モードにお
けるリフレッシュ実行回数を減少しようとする場合用い
ることもできる。
【図１】本発明の実施例に従うデータ保有モードにおけ
るリフレッシュ実行回数短縮回路を備える半導体メモリ
装置の全体ブロック図である。
るリフレッシュ実行回数短縮回路を備える半導体メモリ
装置の全体ブロック図である。
【図２】データ保有モードのリフレッシュサイクルを示
すタイミング図である。
すタイミング図である。
【図３】本発明の実施例に従うリフレッシュサイクル制
御手段の詳細な回路図である。
御手段の詳細な回路図である。
【図４】本発明の実施例に従うワードラインブースティ
ングレベル生成部の詳細な回路図である。
ングレベル生成部の詳細な回路図である。
１ リフレッシュサイクル制御手段 ２ ワードラインブースティングレベル生成部 ３ メモリ部 Ｉ11 第１インバータ Ｇ11 第１ＮＡＮＤゲート Ｇ12 第２ＮＡＮＤゲート Ｉ12 第２インバータ Ｉ13 第３インバータ Ｉ21 第４インバータ Ｉ22 第５インバータ Ｉ23 第６インバータ Ｃ21 第１ＭＯＳコンデンサ Ｃ22 第２ＭＯＳコンデンサ ＴＲ21 第１電界効果トランジスタ ＴＲ22 第２電界効果トランジスタ ＴＲ23 第３電界効果トランジスタ ＴＲ24 第４電界効果トランジスタ なお、各図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】 リフレッシュサイクルを必要とする半導
体メモリ装置であって、ロウアドレス信号とリフレッシ
ュ信号とを入力信号として受け、これら受けた入力信号
からデータ保有モードにおけるリフレッシュ実行回数を
低減するためのリフレッシュサイクル制御手段と、 前記自己リフレッシュ信号とクロックイネーブル信号と
を入力信号として受け、これらの入力信号から、データ
保有モードのときには、リフレッシュされるべき行に対
応して配置されるワード線へ伝達される駆動電圧のブー
スティングレベルを高くするためのワードラインブース
ティングレベル生成手段と、 前記ワード線の複数個を有するメモリセルアレイおよび
前記リフレッシュサイクル制御手段および前記ワードラ
インブースティングレベル生成手段に結合され、リフレ
ッシュされるべき行のメモリセルデータをリフレッシュ
するための周辺回路を含むメモリ手段とを備える、デー
タ保有モードにおけるリフレッシュ矩縮回路を備える半
導体メモリ装置。 - 【請求項２】 前記リフレッシュサイクル制御手段は自
己リフレッシュ信号線に入力端子が連結された第１イン
バータと、 ローアドレスの最上位ビットラインと第１インバータの
出力端子にそれぞれ入力端子が連結された第１ＮＡＮＤ
ゲートと、 ローアドレスラインの相補最上位ビットラインと第１イ
ンバータの出力端子にそれぞれ入力端子が連結された第
２ＮＡＮＤゲートと、 第１ＮＡＮＤゲートの出力端子に入力端子が連結された
第２インバータと、 第２ＮＡＮＤゲートの出力端子に入力端子が連結された
第３インバータとからなることを特徴とする、請求項１
に記載のデータ保有モードにおけるリフレッシュ短縮回
路を備える半導体メモリ装置。 - 【請求項３】 前記ワードラインブースティングレベル
生成手段は、自己リフレッシュ信号線に連結された第４
インバータと、 クロックイネーブル信号線に連結された第５インバータ
と、 第５インバータに連結された第６インバータと、 自己リフレッシュ信号線と第４インバータの出力端子と
の間に制御端子が連結され第６インバータの出力端子に
入力端子が連結されたトランスミッションゲートと、 第４インバータの出力端子にゲート端子が連結され電源
電圧にドレイン端子が連結されトランスミッションゲー
トの出力端子にソース端子が連結された第１電界効果ト
ランジスタトランジスタと、 電源電圧にドレイン端子が連結されトランスミッション
ゲートの出力端子にゲート端子とソース端子とが連結さ
れた第２電界効果トランジスタと、 トランスミッションゲートの出力端子に一方の端子から
連結された第１ＭＯＳコンデンサと、 第６インバータの出力端子と第１ＭＯＳコンデンサの他
の一方の端子との間に連結された第２ＭＯＳコンデンサ
と、 電源電圧にドレイン端子が連結されプリチャージ信号線
にゲート端子が連結され第１、第２ＭＯＳコンデンサの
接続点にソース端子が連結された第３電界効果トランジ
スタと、 第１、第２ＭＯＳコンデンサの接続点にドレイン端子が
連結され電源電圧にソース端子が連結され出力ディスエ
ーブル信号線にゲート端子が連結された第４電界効果ト
ランジスタとからなることを特徴とする、請求項１に記
載のデータ保有モードにおけるリフレッシュ短縮回路を
備える半導体メモリ装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR910012172 | 1991-07-16 | ||
| KR1019920007670A KR950009391B1 (ko) | 1991-07-16 | 1992-05-06 | 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치 |
| KR12172 | 1992-05-06 | ||
| KR7670 | 1992-05-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198172A JPH05198172A (ja) | 1993-08-06 |
| JP2665859B2 true JP2665859B2 (ja) | 1997-10-22 |
Family
ID=26628683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187986A Expired - Fee Related JP2665859B2 (ja) | 1991-07-16 | 1992-07-15 | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5333128A (ja) |
| JP (1) | JP2665859B2 (ja) |
| KR (1) | KR950009391B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617551A (en) * | 1992-09-18 | 1997-04-01 | New Media Corporation | Controller for refreshing a PSRAM using individual automatic refresh cycles |
| US5615328A (en) * | 1995-08-30 | 1997-03-25 | International Business Machines Corporation | PCMCIA SRAM card function using DRAM technology |
| JP4152094B2 (ja) * | 2001-09-03 | 2008-09-17 | エルピーダメモリ株式会社 | 半導体記憶装置の制御方法及び半導体記憶装置 |
| US6515929B1 (en) * | 2001-10-29 | 2003-02-04 | Etron Technology, Inc. | Partial refresh feature in pseudo SRAM |
| JP4416372B2 (ja) | 2002-02-25 | 2010-02-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US7334182B2 (en) * | 2004-11-24 | 2008-02-19 | Northrop Grumman Corporation | Serial data preservation method |
| US20080080284A1 (en) * | 2006-09-15 | 2008-04-03 | Peter Mayer | Method and apparatus for refreshing memory cells of a memory |
| US9564202B2 (en) * | 2013-09-01 | 2017-02-07 | Empire Technology Development Llc | Increased refresh interval and energy efficiency in a DRAM |
| JP6429260B1 (ja) * | 2017-11-09 | 2018-11-28 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法 |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS5873096A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ |
| JPS6043299A (ja) * | 1983-08-18 | 1985-03-07 | Fuji Xerox Co Ltd | ダイナミツクメモリ装置 |
| JPS63157397A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 半導体メモリ |
| JP2928263B2 (ja) * | 1989-03-20 | 1999-08-03 | 株式会社日立製作所 | 半導体装置 |
| US5172341A (en) * | 1990-01-19 | 1992-12-15 | Dallas Semiconductor Corporation | Serial dram controller with multi generation interface |
-
1992
- 1992-05-06 KR KR1019920007670A patent/KR950009391B1/ko not_active IP Right Cessation
- 1992-07-13 US US07/912,313 patent/US5333128A/en not_active Expired - Lifetime
- 1992-07-15 JP JP4187986A patent/JP2665859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198172A (ja) | 1993-08-06 |
| US5333128A (en) | 1994-07-26 |
| KR950009391B1 (ko) | 1995-08-21 |
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