JPH09198873A

JPH09198873A - 半導体記憶装置

Info

Publication number: JPH09198873A
Application number: JP8007868A
Authority: JP
Inventors: Masakazu Kobayashi; 正和小林
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-01-19
Filing date: 1996-01-19
Publication date: 1997-07-31
Also published as: US5825709A

Abstract

(57)【要約】【課題】多数のデータを連続して高速に読み出すこと
とが可能な半導体記憶装置を提供する。【解決手段】複数のビット線を含む複数のビット線群
に分割された複数のビットブロックを有するメモリセル
アレイと、ロウアドレスの指定によって該複数のビット
ブロックに亘って１行を選択し、該選択された行に上の
メモリセルのデータをそれぞれ対応するビット線上に読
み出させるロウデコーダと、カラムアドレスの指定によ
って各ビットブロック毎に、異なるビット線群に属する
複数の該ビット線を選択するカラムデコーダと、該複数
のビット線群毎に設けられ、該選択されたビット線上の
データをセンスし増幅するセンスアンプと、該センスア
ンプに対応して設けられ、該センスアンプの出力をラッ
チするラッチ回路と、該異なるビット線群に対応するラ
ッチ回路の出力の内の何れからを選択するセレクタと、
を有し、そのことによって短い時間でデータを読み出す
半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルがマト
リクス状に配置され、ロウアドレスとカラムアドレスと
の指定により各メモリセルへのアクセスが行われる半導
体記憶装置に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサなどの動作速
度の上昇に伴い、半導体記憶装置の高速化が強く要請さ
れている。この半導体記憶装置を高速化するためには、
通常のランダムアクセス時のアクセス速度を高速化する
ことも重要であるが、このような高速化には物理的な限
界があるので、連続したアドレスについて高速読み出し
を実現するようにした高速化方式も開発されている。

【０００３】上記高速化方式の一例として、例えば図５
に示すような半導体記憶装置が従来から提案されている
（特開平１−１９９３９８号公報）。この半導体記憶装
置は、メモリセルアレイが大きく４つのブロック１１…
に分割されると共に、各ブロック１１毎にロウデコーダ
１２とカラムデコーダ１３とを共用する２つの小ブロッ
ク１４，１４に細分されている。そして、各小ブロック
１４には、カラムデコーダ１３によっていずれか１本の
ビット線と接続される１個のセンスアンプ１５と、この
センスアンプ１５がセンスしたデータをラッチする１個
のラッチ回路１６とが設けられている。また、各小ブロ
ック１４のラッチ回路１６の出力は、それぞれ選択トラ
ンジスタ１７を介して共通のデータ線に接続され、さら
に出力バッファ１８に送られるようになっている。

【０００４】上記半導体記憶装置にロウアドレスとカラ
ムアドレスを指定すると、ロウデコーダ１２とカラムデ
コーダ１３が各小ブロック１４毎にそれぞれ１個のメモ
リセルを選択して、このメモリセルからビット線に読み
出したデータをセンスアンプ１５でセンスさせると共
に、センスしたデータをラッチ回路１６でラッチさせ
る。次に、例えばブロック選択信号ＢＳ0のみをアクテ
ィブにして図示左端の小ブロック１４の選択トランジス
タ１７をＯＮにすると、この小ブロック１４のラッチ回
路１６にラッチされたデータが出力バッファ１８を介し
て外部に出力される。また、ブロック選択信号ＢＳ1を
アクティブに切り替えると、次の小ブロック１４のラッ
チ回路１６にラッチされたデータが外部に出力される。
そして、以降も同様にしてブロック選択信号ＢＳ2〜Ｂ
Ｓ7を順次アクティブに切り替えることにより、８ビッ
トのデータ順に出力することができる。

【０００５】したがって、この半導体記憶装置は、最初
の１ビットのデータを出力するまでは、ビット線上のデ
ータをセンスアンプ１５でセンスするために、通常のラ
ンダムアクセス時と同様の比較的長い時間を要するが、
２ビット目から８ビット目までのデータは、最初のデー
タと同時に既にセンスされているので、選択トランジス
タ１７を切り替えるだけの短い時間間隔で順次高速に出
力することができる。

【０００６】上記高速化方式の他の例として、例えば図
６に示すような半導体記憶装置も従来から提案されてい
る（特開平５−１４４２５５号公報）。この半導体記憶
装置は、下位３ビットのアドレスＡ0〜Ａ2で指定される
アドレス上の連続する８ビットのデータをページデータ
として高速読み出しの対象としている。即ち、これら下
位３ビットを除いたアドレスＡ3〜Ａ19をデコーダ２１
に送ると、メモリセルアレイ２２から８ビットのページ
データが読み出されセンスアンプ群２３でそれぞれセン
スされる。また、アドレスＡ3〜Ａ19が切り替わると、
アドレス遷移検知回路２４がこれを検出し、ラッチ回路
群２５にラッチ信号φＬＡＴＣＨを送ることにより、セ
ンスアンプ群２３がセンスした８ビットのページデータ
をラッチさせる。そして、下位３ビットのアドレスＡ0
〜Ａ2をページモードデコーダ２６に送ることにより、
セレクタ２７のいずれかのトランジスタが導通すること
により、ラッチ回路群２５でラッチされたいずれかのデ
ータが出力バッファ２８を介して出力パッド２９に出力
される。

【０００７】上記半導体記憶装置は、例えばａ番地を指
定するアドレスＡ3〜Ａ19をデコーダ２１に送ると、メ
モリセルアレイ２２からこのａ番地の８ビットのページ
データが読み出されてセンスアンプ群２３でそれぞれセ
ンスされる。次に、アドレスＡ3〜Ａ19をｂ番地を指定
するものに変更すると、図７に示すように、アドレス遷
移検知回路２４が出力するラッチ信号φＬＡＴＣＨがア
クティブ（Ｌレベル）となるので、センスアンプ群２３
でセンスされた８ビットのページデータがラッチ回路群
２５でラッチされる。そして、下位３ビットのアドレス
Ａ0〜Ａ2を順次切り替えると、このラッチ回路群２５に
ラッチされた８ビットのページデータを１ビットずつ順
にセレクタ２７を介して出力バッファ２８から出力させ
ることができる。また、この間にメモリセルアレイ２２
からはｂ番地の８ビットのページデータが読み出されて
センスアンプ群２３でそれぞれセンスされる。そこで、
ａ番地のページデータが出力された後に、アドレスＡ3
〜Ａ19をｃ番地に変更すれば、ｂ番地のページデータを
ラッチ回路群２５でラッチできるので、以降同様にして
各番地のページデータを連続的に出力することができ
る。

【０００８】したがって、この半導体記憶装置は、最初
のａ番地のアドレスＡ3〜Ａ19を指定してからセンスア
ンプ群２３がセンスを完了するまでに、通常のランダム
アクセス時と同様の比較的長い時間を要するが、このセ
ンスを完了して次のｂ番地のアドレスＡ3〜Ａ19を指定
した後は、下位３ビットのアドレスＡ0〜Ａ2を順次切り
替えるだけで、ａ番地の８ビットのページデータのみな
らず、ｂ番地以降のページデータも１ビットずつ連続的
に短い時間間隔で順次出力することができる。

【０００９】

【発明が解決しようとする課題】ところが、図５に示し
た半導体記憶装置では、高速に連続して読み出すことが
できるデータが小ブロック１４の分割数分のビット数
（上記例では８ビット）に限定されるので、大量のデー
タを連続して読み出す場合には十分な高速化を図ること
ができないという問題があった。

【００１０】また、図６に示した半導体記憶装置では、
１ビットのデータを出力するために多数（上記例では８
個）のセンスアンプとラッチ回路とを有するセンスアン
プ群２３とラッチ回路群２５が必要となり、例えば８ビ
ットのデータをパラレルに出力する場合には上記構成の
回路が８個分必要となるので、回路規模が大きくなりす
ぎるという問題があった。

【００１１】本発明は、上記課題に鑑みてなされたもの
であり、多くのデータを連続して高速に読み出すことが
できる半導体記憶装置を提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のビット線を含む複数のビット線群に分割され
た複数のビットブロックを有するメモリセルアレイと、
ロウアドレスの指定によって該複数のビットブロックに
亘って１行を選択し、該選択された行上のメモリセルの
データをそれぞれ対応するビット線上に読み出させるロ
ウデコーダと、カラムアドレスの指定によって各ビット
ブロック毎に、異なるビット線群に属する複数の該ビッ
ト線を選択するカラムデコーダと、該複数のビット線群
毎に設けられ、該選択されたビット線上のデータをセン
スし増幅する複数のセンスアンプと、該複数のセンスア
ンプ毎に設けられ、該複数のセンスアンプの出力をラッ
チする複数のラッチ回路と、異なるビット線群に対応す
る該複数のラッチ回路の出力の内の何れかを順回的に選
択するセレクタとを有し、そのことによって上記目的が
達成される。

【００１３】前記ロウデコーダがロウアドレスの指定に
よって前記複数のビットブロックに亘って１行を選択し
た状態を維持する期間に、前記カラムデコーダはカラム
アドレスの指定によって各該ビットブロック毎に、前記
異なるビット線群に属する複数の前記ビット線を順回的
に選択し、前記セレクタは、該異なるビット線群に対応
するラッチ回路の出力を順回的に選択してもよい。

【００１４】前記センスアンプが、前記カラムデコーダ
によって選択されたビット線のデータをセンスする間
に、該選択されたビット線が属する前記ビット線群とは
異なるビット線群に属するビット線をプリチャージして
もよい。

【００１５】前記複数のビット線群は、偶数ビット線群
と奇数ビット線群とであってもよい。

【００１６】以下作用について説明する。

【００１７】上記構成によって、ロウアドレス（Ｘアド
レス）とカラムアドレス（Ｙアドレス）を指定すると、
ロウデコーダがロウアドレスに従って複数のビットブロ
ックに亘って１行を選択すると共に、カラムデコーダが
各ビットブロック毎に複数の異なるビット線群（例え
ば、偶数ビット線群と奇数ビット線群）に属するビット
線を選択し、これらのビット線上のデータがそれぞれビ
ット線群毎に設けられたセンスアンプ（偶数ビット線群
用のセンスアンプと奇数ビット線群用のセンスアンプ）
でセンスされ、それぞれ対応するラッチ回路でラッチさ
れる。その後、セレクタによって選択されたビット線群
（例えば、偶数ビット線群）に属するラッチ回路のデー
タ（例えば、偶数ビット線群のカラム０）が出力され
る。そして、カラムアドレスを更新すると、セレクタ
は、先に選択されたビット線群（例えば、偶数ビット
群）に属するラッチ回路とは異なるビット線群（例え
ば、奇数ビット線群）に属するラッチ回路を選択してデ
ータ（奇数ビット線群のカラム１）を出力させるので、
センス時間を省いて高速にデータの読み出しを行うこと
ができる。

【００１８】また、カラムアドレスが更新されると、カ
ラムデコーダが選択するビット線（例えば、偶数ビット
線群のカラム２）は先に選択されたもの（例えば、偶数
ビット線群のカラム０）とは異なるので、センスアンプ
（例えば、偶数ビット線群に属する）が新たに選択され
たビット線（例えば、カラム２）上のデータのセンスを
開始することができる。したがって、順次カラムアドレ
スを更新するたびに、その次以降に出力されるデータの
センスを開始できるので、これらのデータも高速に読み
出すことができるようになる。

【００１９】しかも、各ビット線毎に多数のセンスアン
プを設けるのではなく、ビットブロック毎にそれぞれの
ビット線群の数に対応したセンスアンプを設けてこれを
順回的に用いるだけなので、回路規模を小さくできるだ
けでなく、同時に動作するセンスアンプの数も少なくす
ることができる。

【００２０】また、上記構成により、カラムアドレスが
更新されても各ビットブロック毎の行の選択状態を維持
したままで、連続してデータの出力を行うことができ
る。

【００２１】さらに、上記構成により、いずれかのビッ
ト線上のデータがセンスされている間に他のビット線の
プリチャージを行うことができるので、このプリチャー
ジの時間も省いて高速にデータの読み出しを行うことが
できる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００２３】図１乃至図３は本発明の一実施形態を示す
ものであって、図１は半導体記憶装置の構成を示すブロ
ック図、図２は半導体記憶装置のビットブロック毎の構
成を示す部分ブロック図、図３は半導体記憶装置の動作
を示すタイムチャートである。

【００２４】本実施形態の半導体記憶装置は、メモリセ
ルアレイ１が０番目からＸ番目までのＸ＋１個のビット
ブロック１ａ…に分割されている。それぞれのビットブ
ロック１ａのビット線（カラム）を偶数（Even）ビット
線群と奇数（Odd）ビット線群とに分割されている。

【００２５】外部から送られて来るアドレスＡＤＤＲは
アドレスコントローラ２に入力され、ロウアドレス（Ｘ
アドレス）とカラムアドレス（Ｙアドレス）に分離さ
れ、各ビットブロック１ａ…に共通に設けられたロウデ
コーダ３と各ビットブロック１ａ毎に設けられたカラム
デコーダ４...とにそれぞれ送られる。ロウデコーダ３
は、ロウアドレスによって指定された１行を各ビットブ
ロック１ａ毎に選択し、この選択行上のメモリセルのデ
ータをそれぞれ対応するビット線上に読み出させる回路
である。

【００２６】各ビットブロック１ａ毎のカラムデコーダ
４は、図２に示すように、デコーダ４ａとビット線選択
回路４ｂとからなる。デコーダ４ａは、アドレスコント
ローラ２から送られて来るカラムアドレスをデコードし
てｉ＋１本のカラム選択線Ｃ0〜Ｃiをパイプライン方式
によって順次アクティブにする回路である。そして、ビ
ット線選択回路４ｂは、カラム選択線Ｃ0〜Ｃiがアクテ
ィブになると、これをゲート入力したトランジスタＱ1
〜ＱiがＯＮになり、これに対応するビット線ＣＯＬ0〜
ＣＯＬiを偶数データ線ＥＶＥＮまたは奇数データ線Ｏ
ＤＤに接続する回路である。また、このビット線選択回
路４ｂは、ビット線ＣＯＬ0〜ＣＯＬiが偶数番目のもの
（添え字が偶数）である場合には偶数データ線ＥＶＥＮ
に接続し、奇数番目のもの（添え字が奇数）である場合
には奇数データ線ＯＤＤに接続するようになっている。

【００２７】上記各ビットブロック１ａのカラムデコー
ダ４から出力される偶数データ線ＥＶＥＮと奇数データ
線ＯＤＤは、センスアンプ群５の各センスアンプ５ａに
それぞれ接続されている。したがって、センスアンプ群
５には、各ビットブロック１ａ毎に２個ずつ、即ち総数
では２（Ｘ＋１）個のセンスアンプ５ａが設けられてい
る。各センスアンプ５ａは、偶数データ線ＥＶＥＮまた
は奇数データ線ＯＤＤとビット線選択回路４ｂを介して
接続されたビット線ＣＯＬ0〜ＣＯＬi上に読み出された
データをリファレンス電圧と比較することによりセンス
する差動増幅器である。

【００２８】上記センスアンプ群５の各センスアンプ５
ａでセンスされたデータは、ラッチ回路群６の２（Ｘ＋
１）個のラッチ回路６ａにそれぞれラッチされるように
なっている。また、このラッチ回路群６の各ラッチ回路
６ａにラッチされたデータは、セレクタ群７のＸ＋１個
のセレクタ７ａに送られるようになっている。即ち、同
じ例えばｊ番目（ｊは０〜Ｘの整数）のビットブロック
１ａから読み出した２ビットのデータをラッチする２個
のラッチ回路６ａ，６ａの出力ＳＥj，ＳＯjが１個のセ
レクタ７ａに入力されることになる。各セレクタ７ａ
は、２個のラッチ回路６ａ，６ａの出力ＳＥj，ＳＯjの
いずれかを選択して出力ＤＸjとして出力する選択回路
である。そして、セレクタ群７の各セレクタ７ａの出力
ＤＸj（図１では出力ＤＸ0〜ＤＸX）は、出力バッファ
群８のＸ＋１個の出力バッファ８ａを介して、出力ＤＯ
j（図１では出力ＤＯ0〜ＤＯX）として外部に出力され
る。

【００２９】上記センスアンプ群５の各センスアンプ５
ａによるセンス動作のタイミングと、ラッチ回路群６の
各ラッチ回路６ａによるラッチ動作のタイミングと、セ
レクタ群７の各セレクタ７ａによる選択の切り替え動作
のタイミングは、コントローラ９から出力されるセンス
信号ＳＳＥＮとラッチ信号ＳＬＡＴと選択信号ＳＳＥＬ
によって制御されるようになっている。コントローラ９
は、例えば高速読出モード信号ＰＡＧＥによって高速読
み出しモードであるか通常の読み出しモードであるかを
判別し、それぞれのモード毎にラッチ回路群６やセレク
タ群７や出力バッファ群８の動作タイミングを制御する
制御回路である。

【００３０】通常の読み出しモードの場合には、データ
が偶数データ線ＥＶＥＮまたは奇数データ線ＯＤＤのい
ずれに読み出されるかに応じて、センスアンプ群５にお
ける偶数番目または奇数番目の各センスアンプ５ａのみ
にセンスを行わせる。そして、これらのセンスアンプ５
ａによるセンスが完了すると、ラッチ回路群６における
同じ側の各ラッチ回路６ａのみでラッチさせると共に、
セレクタ群７の各セレクタ７ａによる選択をラッチ動作
を行ったラッチ回路６ａの出力側に設定する。

【００３１】高速読み出しモードの場合には、例えばま
ずセンスアンプ群５における偶数番目の各センスアンプ
５ａにセンスを行わせ、これらのセンスアンプ５ａによ
るセンスが完了すると、ラッチ回路群６における同じ偶
数番目の各ラッチ回路６ａでラッチさせると共に、セレ
クタ群７の各セレクタ７ａによる選択を偶数番目のラッ
チ回路６ａの出力側に切り替える。また、これらのラッ
チ回路６ａにラッチされたデータが各セレクタ７ａを介
して出力バッファ群８の各出力バッファ８ａから出力さ
れている間に、センスアンプ群５における奇数番目の各
センスアンプ５ａにセンスを行わせ、これらのセンスア
ンプ５ａによるセンスが完了すると、ラッチ回路群６に
おける同じ奇数番目の各ラッチ回路６ａにラッチさせ
る。そして、カラムアドレスが次のアドレスに切り替わ
ると、セレクタ群７の各セレクタ７ａによる選択を奇数
番目のラッチ回路６ａの出力側に切り替え、以降この動
作を偶数番目と奇数番目とで交互に繰り返す。

【００３２】上記構成の半導体記憶装置における高速読
み出しモードの動作を図３に基づいて説明する。時刻ｔ
0に、ロウアドレスＲｋに基づいて全てのビットブロッ
クに亘ってロウアドレスＲｋに対応する行が指定され、
カラムアドレスによって各ビットブロック１ａの０番地
が指定されたものとする。カラムデコーダ４は、デコー
ダ４ａの２本のカラム選択線Ｃ0，Ｃ1をアクティブ（Ｈ
レベル）にして、この０番地に対応するビット線ＣＯＬ
0を選択し偶数データ線ＥＶＥＮに接続すると共に、次
の１番地に対応するビット線ＣＯＬ1も選択して奇数デ
ータ線ＯＤＤに接続する。そして、まずセンスアンプ群
５における偶数番目のセンスアンプ５ａにセンス動作を
行わせるためのセンス信号ＳＳＥＮEをアクティブ（Ｈ
レベル）にして、ビット線ＣＯＬ0上に読み出したデー
タをセンスする。

【００３３】次に、これらのセンスアンプ５ａのセンス
が完了すると、ラッチ回路群６における偶数番目のラッ
チ回路６ａにラッチ動作を行わせるためのラッチ信号Ｓ
ＬＡＴEを立ち下げることによりセンスが完了したデー
タをそれぞれラッチさせると共に、選択信号ＳＳＥＬを
Ｈレベルにしてセレクタ群７の各セレクタ７ａの選択を
偶数番目のラッチ回路６ａの出力側に切り替える。する
と、これより少し遅れて出力バッファ群８における各出
力バッファ８ａの出力ＤＯjから０番地のデータが出力
される。

【００３４】また、上記センス信号ＳＳＥＮEが非アク
ティブ（Ｌレベル）に戻ると、奇数番目のセンスアンプ
５ａにセンス動作を行わせるためのセンス信号ＳＳＥＮ
Oをアクティブ（Ｈレベル）にして、ビット線ＣＯＬ1上
に読み出したデータをセンスし、これらのセンスアンプ
５ａのセンスが完了すると、奇数番目のラッチ回路６ａ
にラッチ動作を行わせるためのラッチ信号ＳＬＡＴOを
立ち下げることによりセンスが完了したデータをそれぞ
れラッチさせる。そして、時刻ｔ1にカラムアドレスが
１番地に切り替わると、選択信号ＳＳＥＬをＬレベルに
して各セレクタ７ａの選択を奇数番目のラッチ回路６ａ
の出力側に切り替える。すると、これより少し遅れて出
力バッファ群８における各出力バッファ８ａの出力ＤＯ
jが１番地のデータに切り替わる。

【００３５】しかも、上記時刻ｔ1にカラムアドレスが
１番地に切り替わると、カラムデコーダ４は、デコーダ
４ａのカラム選択線Ｃ0を非アクティブ（Ｌレベル）に
戻すと共に、カラム選択線Ｃ1をアクティブ（Ｈレベ
ル）に維持したまま、新たにカラム選択線Ｃ2をアクテ
ィブ（Ｈレベル）にして、偶数データ線ＥＶＥＮの接続
を２番地に対応するビット線ＣＯＬ2に切り換える。ま
た、センス信号ＳＳＥＮEをアクティブ（Ｈレベル）に
してビット線ＣＯＬ2上に読み出したデータをセンス
し、これらのセンスアンプ５ａのセンスが完了すると、
ラッチ信号ＳＬＡＴEを立ち下げて偶数番目のラッチ回
路６ａにラッチさせる。そして、時刻ｔ2にカラムアド
レスが２番地に切り替わると、選択信号ＳＳＥＬを再び
Ｈレベルにして各セレクタ７ａの選択を偶数番目のラッ
チ回路６ａの出力側に切り替える。すると、これより少
し遅れて出力バッファ群８における各出力バッファ８ａ
の出力ＤＯjが２番地のデータに切り替わる。

【００３６】上記のようにしてカラムアドレスをｉ番地
まで順に切り換えれば、各ビットブロック１ａ毎にｉ＋
１本のビット線ＣＯＬ0〜ＣＯＬiは、選択期間が一部重
複しながら順に選択されるので、２個のセンスアンプ５
ａ，５ａを交互に（順回的に）動作させて、これらビッ
ト線ＣＯＬ0〜ＣＯＬi上に順に読み出された０番地から
ｉ番地までのデータを順次並行してセンスし出力するこ
とができるようになる。しかも、最初の時刻ｔ0に０番
地のカラムアドレスを指定してからこの０番地のデータ
が出力されるまでは、時間Ｔ1で示すように比較的長い
時間を要するが、この後は、時刻ｔ1〜ｔiにカラムアド
レスを指定してから時間Ｔ2で示すような比較的短い時
間の経過後にその指定番地のデータを順次出力すること
ができ、これによって高速の読み出しが可能となる。

【００３７】この結果、本実施形態の半導体記憶装置に
よれば、高速読出モード信号ＰＡＧＥをアクティブにし
てカラムアドレスを指定すると、カラムデコーダ４は、
常に指定番地とその次の番地に対応する２本のビット線
を少なくとも選択する期間が部分的に重畳するように選
択し、偶数番目と奇数番目のセンスアンプ５ａ，５ａを
交互に（順回的に）センス動作させるので、順繰りに先
のデータを出力する間に次のデータのセンスを行うこと
ができ、パイプライン方式によって２番目以降のデータ
のセンス時間を省いて高速に読み出すことができるよう
になる。しかも、各ビットブロック１ａ毎に２個のセン
スアンプ５ａ，５ａを設けるだけで足りるので、回路規
模を小さくできるだけでなく、これらのセンスアンプ５
ａ，５ａが交互に動作することにより、同時に動作する
センスアンプ５ａの数を減少させて電源の負担を軽減す
ることもできる。

【００３８】なお、上述の実施態様では、カラムアドレ
ス０〜ｉが選択されるタイミングと同じタイミングで、
ロウアドレスＲｋが繰り返し（ｉ＋１回）選択される。
ロウアドレスＲｋについて全てのカラムアドレスが選択
された後、次のロウアドレスＲｋ＋１が繰り返し（ｉ＋
１回）選択されながらカラムアドレス０〜ｉが順次選択
される。しかしながら、本発明の半導体記憶装置の動作
のタイミングは上記の例に限られない。例えば、図４に
示すように、カラムアドレスを順次切り替えて高速に読
み出しを行う間に、上記実施形態におけるロウデコーダ
３は、各ビットブロック１ａのロウアドレスＲｋの選択
状態をそのまま維持しておくことができる。即ち、各ビ
ットブロック１ａは、ｉ＋１本のビット線ＣＯＬ0〜Ｃ
ＯＬiの各行毎にスイッチ素子を介してメモリセルがそ
れぞれ接続されているので、ロウデコーダ３は、ロウア
ドレスＲｋによって指定された行の全てのスイッチ素子
の制御端子をアクティブな状態（例えばＨレベル）に維
持しておくことができる。このようにすることで、読み
出し動作をさらに単純にすることができる。

【００３９】また、例えばＤＲＡＭ[Dynamic Random Ac
cess Memory]などのようにメモリセル上のデータを破壊
読み出しする半導体記憶装置の場合には、通常は高速読
み出しの最初の段階で全てのビット線ＣＯＬ0〜ＣＯＬi
のプリチャージを完了させておく必要があるが、マスク
ＲＯＭ[Read-Only Memory]などの半導体記憶装置の場合
には、行を選択状態にしたままでプリチャージすること
が可能となるので、各ビット線ＣＯＬ0〜ＣＯＬiをセン
ス動作の直前にプリチャージすることができる。そし
て、このプリチャージ動作は、実際にそのビット線ＣＯ
Ｌ0〜ＣＯＬiに対応する番地がカラムアドレスで指定さ
れる前に実行することもできる。このようにプリチャー
ジ動作を早めると、カラムアドレスで指定されてからプ
リチャージを開始するよりも一層迅速にデータを出力で
きるようになる。

【００４０】さらに、上記実施形態では、各ビットブロ
ック１ａ毎に２個ずつ（偶数ビット線群と奇数ビット線
群に対応）のセンスアンプ５ａ，５ａを設ける場合につ
いて説明したが、各ビットブロック１ａを３以上のビッ
ト線群に分割し、それぞれのビット線群に対応する３個
以上のセンスアンプ５ａ…を設け、各センスアンプ５ａ
を順に動作させるようにすることもできる。

【００４１】

【発明の効果】以上のように本発明の半導体記憶装置に
よれば、２個以上のＮ個のセンスアンプを順繰りに使用
することにより、Ｎ本を超えるビット線上のデータを先
のデータの出力の間に順にセンスして出力させることが
できるので、回路規模を必要以上に大きくすることなく
高速読み出しが可能となり、デバイスのコストダウンを
図ることができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであって、半導
体記憶装置の構成を示すビットブロック図である。

【図２】本発明の一実施形態を示すものであって、半導
体記憶装置のビットブロック毎の構成を示す部分ブロッ
ク図である。

【図３】本発明の一実施形態を示すものであって、半導
体記憶装置の動作を示すタイムチャートである。

【図４】本発明の一実施形態を示すものであって、半導
体記憶装置の動作を示す他のタイムチャートである。

【図５】従来例を示すものであって、半導体記憶装置の
構成を示すブロック図である。

【図６】他の従来例を示すものであって、半導体記憶装
置の構成を示すブロック図である。

【図７】他の従来例を示すものであって、図６の半導体
記憶装置の動作を示すタイムチャートである。

【符号の説明】

１メモリセルアレイ１ａビットブロック３ロウデコーダ４カラムデコーダ５ａセンスアンプ６ａラッチ回路７ａセレクタ８ａ出力バッファ９コントローラ

Claims

【特許請求の範囲】

【請求項１】複数のビット線を含む複数のビット線群
に分割された複数のビットブロックを有するメモリセル
アレイと、ロウアドレスの指定によって該複数のビットブロックに
亘って１行を選択し、該選択された行上のメモリセルの
データをそれぞれ対応するビット線上に読み出させるロ
ウデコーダと、カラムアドレスの指定によって各ビットブロック毎に、
異なるビット線群に属する複数の該ビット線を選択する
カラムデコーダと、該複数のビット線群毎に設けられ、該選択されたビット
線上のデータをセンスし増幅する複数のセンスアンプ
と、該複数のセンスアンプ毎に設けられ、該複数のセンスア
ンプの出力をラッチする複数のラッチ回路と、異なるビット線群に対応する該複数のラッチ回路の出力
の内の何れかを順回的に選択するセレクタと、を有し、そのことによって短い時間でデータを読み出す
半導体記憶装置。
【請求項２】前記ロウデコーダがロウアドレスの指定
によって前記複数のビットブロックに亘って１行を選択
した状態を維持する期間に、前記カラムデコーダはカラ
ムアドレスの指定によって各該ビットブロック毎に、前
記異なるビット線群に属する複数の前記ビット線を順回
的に選択し、前記セレクタは、該異なるビット線群に対応するラッチ
回路の出力を順回的に選択する請求項１に記載の半導体
記憶装置。
【請求項３】前記センスアンプが、前記カラムデコー
ダによって選択されたビット線のデータをセンスする間
に、該選択されたビット線が属する前記ビット線群とは
異なるビット線群に属するビット線をプリチャージする
請求項１または２に記載の半導体記憶装置。
【請求項４】前記複数のビット線群は、偶数ビット線
群と奇数ビット線群とである請求項１から３のいずれか
に記載の半導体記憶装置。