JP2000076865A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000076865A JP2000076865A JP10242829A JP24282998A JP2000076865A JP 2000076865 A JP2000076865 A JP 2000076865A JP 10242829 A JP10242829 A JP 10242829A JP 24282998 A JP24282998 A JP 24282998A JP 2000076865 A JP2000076865 A JP 2000076865A
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Abstract
(57)【要約】
【課題】短期間、低コストで開発することができ、様々
なワード構成およびビット構成に対応可能な半導体記憶
装置を提供する。 【解決手段】構成制御信号によって、ワードおよび入出
力ビットの構成の変更を制御し、追加アドレス信号によ
って、ワードおよび入出力ビットの構成を変更した場合
に増加するワードのアドレスを指定することにより、制
御デコーダによって、各々のメモリブロックのメモリセ
ルアレイの動作／非動作を制御し、切替回路によって、
各々のメモリブロックの入出力部の動作／非動作を制御
し、かつ、各々のメモリブロックのメモリセルアレイと
各々のメモリブロックの入出力部との電気的な接続／非
接続を切り替え、動作状態としたメモリブロックのメモ
リセルアレイと動作状態としたメモリブロックの入出力
部とを電気的に接続することにより、上記課題を解決す
る。
なワード構成およびビット構成に対応可能な半導体記憶
装置を提供する。 【解決手段】構成制御信号によって、ワードおよび入出
力ビットの構成の変更を制御し、追加アドレス信号によ
って、ワードおよび入出力ビットの構成を変更した場合
に増加するワードのアドレスを指定することにより、制
御デコーダによって、各々のメモリブロックのメモリセ
ルアレイの動作／非動作を制御し、切替回路によって、
各々のメモリブロックの入出力部の動作／非動作を制御
し、かつ、各々のメモリブロックのメモリセルアレイと
各々のメモリブロックの入出力部との電気的な接続／非
接続を切り替え、動作状態としたメモリブロックのメモ
リセルアレイと動作状態としたメモリブロックの入出力
部とを電気的に接続することにより、上記課題を解決す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのワ
ード構成（ワード数）およびビット構成（入出力データ
のビット数）を必要に応じて自由に変更可能な半導体記
憶装置に関するものである。
ード構成（ワード数）およびビット構成（入出力データ
のビット数）を必要に応じて自由に変更可能な半導体記
憶装置に関するものである。
【０００２】
【従来の技術】半導体メモリ製品等の半導体記憶装置、
特に、ＡＳＩＣ（Application Specific Integrated Ci
rcuit)と呼ばれる特定用途向けの製品等に搭載されるメ
モリでは、様々な組み合わせのワード構成およびビット
構成の各種のメモリを提供する必要がある。できる限り
流動的に製品に要求される構成のメモリを実現するため
には、各種のメモリに対応した様々な構成部品を設計す
る必要があり、このため開発期間が長く、開発コストも
増大する等の問題があった。
特に、ＡＳＩＣ（Application Specific Integrated Ci
rcuit)と呼ばれる特定用途向けの製品等に搭載されるメ
モリでは、様々な組み合わせのワード構成およびビット
構成の各種のメモリを提供する必要がある。できる限り
流動的に製品に要求される構成のメモリを実現するため
には、各種のメモリに対応した様々な構成部品を設計す
る必要があり、このため開発期間が長く、開発コストも
増大する等の問題があった。
【０００３】ここで、図９に、従来の半導体記憶装置の
一例の構成概念図を示す。図示例の半導体記憶装置５０
は、各々の入出力ビットＤ0 ，Ｄ1 ，…，ＤN-1に各々
対応するＮ個のメモリブロック５２、および、行デコー
ダ５４を有する。また、各々のメモリブロック５２は、
同図に示すように、ｉ行×ｊ列＝Ｍワードのメモリセル
からなるメモリセルアレイ５６、カラムセレクタ５８お
よび入出力部６０を有する。
一例の構成概念図を示す。図示例の半導体記憶装置５０
は、各々の入出力ビットＤ0 ，Ｄ1 ，…，ＤN-1に各々
対応するＮ個のメモリブロック５２、および、行デコー
ダ５４を有する。また、各々のメモリブロック５２は、
同図に示すように、ｉ行×ｊ列＝Ｍワードのメモリセル
からなるメモリセルアレイ５６、カラムセレクタ５８お
よび入出力部６０を有する。
【０００４】続いて、図１０に、メモリブロックの一例
の構成概念図を示す。同図に示すメモリブロック５２に
おいて、カラムセレクタ５８は、列デコーダ６２、およ
び、メモリセルアレイ５６のメモリセルの各々の列に対
応するｊ個のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳ
という）６４を有する。また、入出力部６０は、センス
アンプおよびＤout バッファ６６、ならびに、Ｄinバッ
ファ６８を有する。
の構成概念図を示す。同図に示すメモリブロック５２に
おいて、カラムセレクタ５８は、列デコーダ６２、およ
び、メモリセルアレイ５６のメモリセルの各々の列に対
応するｊ個のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳ
という）６４を有する。また、入出力部６０は、センス
アンプおよびＤout バッファ６６、ならびに、Ｄinバッ
ファ６８を有する。
【０００５】図１０に示すメモリブロック５２は、図９
に示す半導体記憶装置５０で用いられているメモリブロ
ックの内の１つを取り上げて、その構成の一例を示した
もので、同図には、図９に示す行デコーダ５４も合わせ
て示してある。ここで、行デコーダ５４には行アドレス
信号Ａx ［０：Ｓ］（ｉ＝２S+1)が入力されており、行
デコーダ５４からは行デコード信号ＷＬ0 −ＷＬi-1 が
出力され、メモリセルアレイ５６に入力されている。
に示す半導体記憶装置５０で用いられているメモリブロ
ックの内の１つを取り上げて、その構成の一例を示した
もので、同図には、図９に示す行デコーダ５４も合わせ
て示してある。ここで、行デコーダ５４には行アドレス
信号Ａx ［０：Ｓ］（ｉ＝２S+1)が入力されており、行
デコーダ５４からは行デコード信号ＷＬ0 −ＷＬi-1 が
出力され、メモリセルアレイ５６に入力されている。
【０００６】これに対し、列デコーダ６２には列アドレ
ス信号Ａy ［０：Ｒ］（ｊ＝２R+1)が入力されており、
列デコーダ６２からは、メモリセルアレイ５６のメモリ
セルの各々の列に対応するｊ本の列デコード信号Ｃ
Ｌ0 ，ＣＬ1 ，…，ＣＬj-1 が出力され、各々対応する
ＮＭＯＳ６４のゲートに入力されている。
ス信号Ａy ［０：Ｒ］（ｊ＝２R+1)が入力されており、
列デコーダ６２からは、メモリセルアレイ５６のメモリ
セルの各々の列に対応するｊ本の列デコード信号Ｃ
Ｌ0 ，ＣＬ1 ，…，ＣＬj-1 が出力され、各々対応する
ＮＭＯＳ６４のゲートに入力されている。
【０００７】また、ＮＭＯＳ６４のドレインは、メモリ
セルアレイ５６の各々対応する列のメモリセルのビット
線ＢＬ0 ，ＢＬ1 ，…，ＢＬj-1 に接続され、そのソー
スは短絡され、データ線ＤＬn を介して、入出力部６０
のセンスアンプおよびＤoutバッファ６６、ならびに、
Ｄinバッファ６８の一方の端子に接続されている。ま
た、センスアンプおよびＤout バッファ６６、ならび
に、Ｄinバッファ６８の他方の端子は短絡され、入出力
ビットＤn に接続されている。
セルアレイ５６の各々対応する列のメモリセルのビット
線ＢＬ0 ，ＢＬ1 ，…，ＢＬj-1 に接続され、そのソー
スは短絡され、データ線ＤＬn を介して、入出力部６０
のセンスアンプおよびＤoutバッファ６６、ならびに、
Ｄinバッファ６８の一方の端子に接続されている。ま
た、センスアンプおよびＤout バッファ６６、ならび
に、Ｄinバッファ６８の他方の端子は短絡され、入出力
ビットＤn に接続されている。
【０００８】半導体記憶装置５０においては、まず、行
デコーダ５４によって、行アドレス信号Ａx ［０：Ｓ］
がデコードされ、これに対応するただ１つの行デコード
信号ＷＬがアクティブ状態とされる。また同時に、列デ
コーダ６２によって、列アドレス信号Ａy ［０：Ｒ］が
デコードされ、これに対応するただ１つの列デコード信
号ＣＬがアクティブ状態とされ、これに対応するただ１
つのＮＭＯＳ６４がオン状態となる。
デコーダ５４によって、行アドレス信号Ａx ［０：Ｓ］
がデコードされ、これに対応するただ１つの行デコード
信号ＷＬがアクティブ状態とされる。また同時に、列デ
コーダ６２によって、列アドレス信号Ａy ［０：Ｒ］が
デコードされ、これに対応するただ１つの列デコード信
号ＣＬがアクティブ状態とされ、これに対応するただ１
つのＮＭＯＳ６４がオン状態となる。
【０００９】ここで、データの書き込み動作時には、外
部から入出力ビットＤn にデータが与えられる。入出力
ビットＤn から入力されるデータはＤinバッファ６８に
よって駆動され、前述のただ１つオン状態となっている
ＮＭＯＳ６４を介して、これに対応するビット線ＢＬを
経てメモリセルアレイ５６に入力され、行アドレス信号
Ａx ［０：Ｓ］および列アドレス信号Ａy ［０：Ｒ］に
よって指定される行列のメモリセルにデータが書き込ま
れる。
部から入出力ビットＤn にデータが与えられる。入出力
ビットＤn から入力されるデータはＤinバッファ６８に
よって駆動され、前述のただ１つオン状態となっている
ＮＭＯＳ６４を介して、これに対応するビット線ＢＬを
経てメモリセルアレイ５６に入力され、行アドレス信号
Ａx ［０：Ｓ］および列アドレス信号Ａy ［０：Ｒ］に
よって指定される行列のメモリセルにデータが書き込ま
れる。
【００１０】これに対し、データの読み出し動作時に
は、行アドレス信号Ａx ［０：Ｓ］によって指定される
行のｊ列のメモリセルからデータが読み出される。メモ
リセルから読み出されたｊ列のデータは、これに各々対
応するビット線ＢＬ0 ，ＢＬ1，ＢＬj-1 を経て、列ア
ドレス信号Ａy ［０：Ｒ］に応じて、ただ１つオン状態
となっているＮＭＯＳ６４およびデータ線ＤＬn を介し
てセンスアンプおよびＤ out バッファ６６に入力され、
センスアンプによって増幅された後、Ｄout バッファに
よって駆動されて外部へ出力される。
は、行アドレス信号Ａx ［０：Ｓ］によって指定される
行のｊ列のメモリセルからデータが読み出される。メモ
リセルから読み出されたｊ列のデータは、これに各々対
応するビット線ＢＬ0 ，ＢＬ1，ＢＬj-1 を経て、列ア
ドレス信号Ａy ［０：Ｒ］に応じて、ただ１つオン状態
となっているＮＭＯＳ６４およびデータ線ＤＬn を介し
てセンスアンプおよびＤ out バッファ６６に入力され、
センスアンプによって増幅された後、Ｄout バッファに
よって駆動されて外部へ出力される。
【００１１】以上、従来の半導体記憶装置について、一
般的な回路構成を例示して説明したが、図示例の半導体
記憶装置５０は、Ｍワード×Ｎビット構成の半導体メモ
リ、例えば６５５３６ワード×８ビット構成の半導体メ
モリとしてだけ使用することができるものであり、メモ
リセルの総数が同じ５２４２８８ビットであっても、例
えば１３１０７２ワード×４ビット構成や５２４２８８
ワード×１ビット構成の半導体メモリ等としては使用す
ることができない。
般的な回路構成を例示して説明したが、図示例の半導体
記憶装置５０は、Ｍワード×Ｎビット構成の半導体メモ
リ、例えば６５５３６ワード×８ビット構成の半導体メ
モリとしてだけ使用することができるものであり、メモ
リセルの総数が同じ５２４２８８ビットであっても、例
えば１３１０７２ワード×４ビット構成や５２４２８８
ワード×１ビット構成の半導体メモリ等としては使用す
ることができない。
【００１２】したがって、従来の半導体記憶装置では、
前述のように、例えば６５５３６ワード×８ビット構成
の半導体メモリや、１３１０７２ワード×４ビット構成
の半導体メモリ、５２４２８８ワード×１ビット構成の
半導体メモリをそれぞれ個別に設計しなければならない
ため、様々な組み合わせのワード構成およびビット構成
の各種のメモリを提供するためには、必然的に開発期間
やテスト時間が長くなり、開発コストも増大するという
問題があった。
前述のように、例えば６５５３６ワード×８ビット構成
の半導体メモリや、１３１０７２ワード×４ビット構成
の半導体メモリ、５２４２８８ワード×１ビット構成の
半導体メモリをそれぞれ個別に設計しなければならない
ため、様々な組み合わせのワード構成およびビット構成
の各種のメモリを提供するためには、必然的に開発期間
やテスト時間が長くなり、開発コストも増大するという
問題があった。
【００１３】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、短期間、低コス
トで開発することができ、様々なワード構成およびビッ
ト構成に対応可能な半導体記憶装置を提供することにあ
る。
従来技術に基づく問題点をかえりみて、短期間、低コス
トで開発することができ、様々なワード構成およびビッ
ト構成に対応可能な半導体記憶装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、少なくとも２ビット以上の入出力ビット
を持ち、これらの入出力ビットに各々対応するメモリブ
ロックを備えており、各々の前記メモリブロックが、所
定行列のメモリセルからなる所定ワード数のメモリセル
アレイと、このメモリセルアレイの列を指定するカラム
セレクタと、前記メモリセルアレイのデータの入出力を
制御する入出力部とを有する半導体記憶装置であって、
さらに、各々の前記メモリブロックのメモリセルアレイ
の動作／非動作を制御する制御デコーダと、各々の前記
メモリブロックの入出力部の動作／非動作を制御し、各
々の前記メモリブロックのメモリセルアレイと各々の前
記メモリブロックの入出力部との電気的な接続／非接続
を切り替える切替回路とを有し、構成制御信号によっ
て、前記ワードおよび前記入出力ビットの構成の変更を
制御し、追加アドレス信号によって、前記ワードおよび
前記入出力ビットの構成を変更した場合に増加する前記
ワードのアドレスを指定することにより、前記制御デコ
ーダによって動作状態とした前記メモリブロックのメモ
リセルアレイと前記切替回路により動作状態とした前記
メモリブロックの入出力部とを電気的に接続して、前記
ワードおよび前記入出力ビットの構成を変更可能である
ことを特徴とする半導体記憶装置を提供するものであ
る。
に、本発明は、少なくとも２ビット以上の入出力ビット
を持ち、これらの入出力ビットに各々対応するメモリブ
ロックを備えており、各々の前記メモリブロックが、所
定行列のメモリセルからなる所定ワード数のメモリセル
アレイと、このメモリセルアレイの列を指定するカラム
セレクタと、前記メモリセルアレイのデータの入出力を
制御する入出力部とを有する半導体記憶装置であって、
さらに、各々の前記メモリブロックのメモリセルアレイ
の動作／非動作を制御する制御デコーダと、各々の前記
メモリブロックの入出力部の動作／非動作を制御し、各
々の前記メモリブロックのメモリセルアレイと各々の前
記メモリブロックの入出力部との電気的な接続／非接続
を切り替える切替回路とを有し、構成制御信号によっ
て、前記ワードおよび前記入出力ビットの構成の変更を
制御し、追加アドレス信号によって、前記ワードおよび
前記入出力ビットの構成を変更した場合に増加する前記
ワードのアドレスを指定することにより、前記制御デコ
ーダによって動作状態とした前記メモリブロックのメモ
リセルアレイと前記切替回路により動作状態とした前記
メモリブロックの入出力部とを電気的に接続して、前記
ワードおよび前記入出力ビットの構成を変更可能である
ことを特徴とする半導体記憶装置を提供するものであ
る。
【００１５】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
【００１６】図１は、本発明の半導体記憶装置の一実施
例の構成概念図である。図示例の半導体記憶装置１０
は、Ｍワード×Ｎビット構成のメモリを、後述する構成
制御信号ＥＮおよび追加アドレス信号Ａy Ｒ＋を用い
て、ｋ・Ｍワード×Ｎ／ｋビット（ｋは２のべき乗）〜
Ｍワード×Ｎビットまでの構成に自由に変更可能なもの
で、各々の入出力ビットＤ0 ，Ｄ1 ，…，ＤN-1 に各々
対応するＮ個のメモリブロック１２、および、行デコー
ダ１４を有する。
例の構成概念図である。図示例の半導体記憶装置１０
は、Ｍワード×Ｎビット構成のメモリを、後述する構成
制御信号ＥＮおよび追加アドレス信号Ａy Ｒ＋を用い
て、ｋ・Ｍワード×Ｎ／ｋビット（ｋは２のべき乗）〜
Ｍワード×Ｎビットまでの構成に自由に変更可能なもの
で、各々の入出力ビットＤ0 ，Ｄ1 ，…，ＤN-1 に各々
対応するＮ個のメモリブロック１２、および、行デコー
ダ１４を有する。
【００１７】半導体記憶装置１０において、メモリブロ
ック１２は、各々の入出力ビットＤ 0 ，Ｄ1 …，ＤN-1
に各々対応する複数の１ビットデータを記憶するもの
で、Ｍワード＝ｉ行×ｊ列のメモリセルからなるメモリ
セルアレイ１６、カラムセレクタ１８および入出力部２
０を有する。また、行デコーダ１４は、前述のメモリセ
ルアレイ１６の行を指定する行アドレス信号をデコード
するものである。
ック１２は、各々の入出力ビットＤ 0 ，Ｄ1 …，ＤN-1
に各々対応する複数の１ビットデータを記憶するもの
で、Ｍワード＝ｉ行×ｊ列のメモリセルからなるメモリ
セルアレイ１６、カラムセレクタ１８および入出力部２
０を有する。また、行デコーダ１４は、前述のメモリセ
ルアレイ１６の行を指定する行アドレス信号をデコード
するものである。
【００１８】以下、本発明の特徴部分である前述のカラ
ムセレクタ１８および入出力部２０の詳細な回路構成と
その動作について順次詳細に説明する。
ムセレクタ１８および入出力部２０の詳細な回路構成と
その動作について順次詳細に説明する。
【００１９】まず、図２に、カラムセレクタの一実施例
の構成概念図を示す。同図に示すカラムセレクタ１８
は、メモリセルアレイ１６の列を指定するもので、この
列を指定する列アドレス信号Ａy ［０：Ｒ］をデコード
する列デコーダ２２、メモリセルアレイ１６のメモリセ
ルの各々の列に対応するｊ個の２入力ＡＮＤゲート２
４、および、ｊ個のＮ型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）２６を有する。
の構成概念図を示す。同図に示すカラムセレクタ１８
は、メモリセルアレイ１６の列を指定するもので、この
列を指定する列アドレス信号Ａy ［０：Ｒ］をデコード
する列デコーダ２２、メモリセルアレイ１６のメモリセ
ルの各々の列に対応するｊ個の２入力ＡＮＤゲート２
４、および、ｊ個のＮ型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）２６を有する。
【００２０】ここで、前述の列アドレス信号Ａy ［０：
Ｒ］は列デコーダ２２に入力され、列デコーダ２２から
は、メモリセルアレイ１６の各々の列に対応するｊ本の
信号が出力されている。列デコーダ２２の出力信号は、
各々対応するＡＮＤゲート２４の一方の入力端子に入力
され、ＡＮＤゲート２４の他方の入力端子には、後述す
る制御デコーダから入力されるメモリ制御信号ＰＲＡy
［ｎ］が共通に入力され、ＡＮＤゲート２４からは列デ
コード信号ＣＬ0 ，ＣＬ1 ，…，ＣＬj-1 が出力されて
いる。
Ｒ］は列デコーダ２２に入力され、列デコーダ２２から
は、メモリセルアレイ１６の各々の列に対応するｊ本の
信号が出力されている。列デコーダ２２の出力信号は、
各々対応するＡＮＤゲート２４の一方の入力端子に入力
され、ＡＮＤゲート２４の他方の入力端子には、後述す
る制御デコーダから入力されるメモリ制御信号ＰＲＡy
［ｎ］が共通に入力され、ＡＮＤゲート２４からは列デ
コード信号ＣＬ0 ，ＣＬ1 ，…，ＣＬj-1 が出力されて
いる。
【００２１】ＡＮＤゲート２４から出力される列デコー
ド信号ＣＬ0 ，ＣＬ1 ，…，ＣＬj- 1 は、各々対応する
ＮＭＯＳ２６のゲートに入力されている。ＮＭＯＳ２６
のドレインは、メモリセルアレイ１６の各々対応する列
のビット線ＢＬ0 ，ＢＬ1 ，…，ＢＬj-1 に接続され、
そのソースは短絡されてデータ線ＤＬn を介して、入出
力部２０に接続されている。なお、図示していないが、
メモリセルアレイ１６には、図１に示す行デコーダ１４
の出力信号が入力される。
ド信号ＣＬ0 ，ＣＬ1 ，…，ＣＬj- 1 は、各々対応する
ＮＭＯＳ２６のゲートに入力されている。ＮＭＯＳ２６
のドレインは、メモリセルアレイ１６の各々対応する列
のビット線ＢＬ0 ，ＢＬ1 ，…，ＢＬj-1 に接続され、
そのソースは短絡されてデータ線ＤＬn を介して、入出
力部２０に接続されている。なお、図示していないが、
メモリセルアレイ１６には、図１に示す行デコーダ１４
の出力信号が入力される。
【００２２】図示例のカラムセレクタ１８においては、
まず、列デコーダ２２によって列アドレス信号Ａ
y ［０：Ｒ］がデコードされ、列デコーダ２２から出力
されるｊ本の信号の内、列アドレス信号Ａy ［０：Ｒ］
に対応する１本の信号だけがアクティブ状態であるハイ
レベルとなる。
まず、列デコーダ２２によって列アドレス信号Ａ
y ［０：Ｒ］がデコードされ、列デコーダ２２から出力
されるｊ本の信号の内、列アドレス信号Ａy ［０：Ｒ］
に対応する１本の信号だけがアクティブ状態であるハイ
レベルとなる。
【００２３】ここで、メモリ制御信号ＰＲＡy ［ｎ］が
ハイレベルであれば、列デコーダ２２の出力が列デコー
ド信号ＣＬ0 ，ＣＬ1 ，…，ＣＬj-1 としてＡＮＤゲー
ト２４から出力され、アクティブ状態であるハイレベル
の列デコード信号ＣＬに対応するただ１つのＮＭＯＳ２
６がオン状態となって、メモリセルアレイ１６は動作状
態（アクセス可能な状態）となる。メモリセルアレイ１
６では、行デコーダ１４によって、行アドレス信号をデ
コードすることにより指定される行アドレスのｊ個のメ
モリセルが同時に選択され、オン状態のＮＭＯＳ２６を
介して、これに対応する１つのメモリセルのビット線Ｂ
Ｌがデータ線ＤＬn と電気的に接続される。
ハイレベルであれば、列デコーダ２２の出力が列デコー
ド信号ＣＬ0 ，ＣＬ1 ，…，ＣＬj-1 としてＡＮＤゲー
ト２４から出力され、アクティブ状態であるハイレベル
の列デコード信号ＣＬに対応するただ１つのＮＭＯＳ２
６がオン状態となって、メモリセルアレイ１６は動作状
態（アクセス可能な状態）となる。メモリセルアレイ１
６では、行デコーダ１４によって、行アドレス信号をデ
コードすることにより指定される行アドレスのｊ個のメ
モリセルが同時に選択され、オン状態のＮＭＯＳ２６を
介して、これに対応する１つのメモリセルのビット線Ｂ
Ｌがデータ線ＤＬn と電気的に接続される。
【００２４】これに対し、メモリ制御信号ＰＲＡ
y ［ｎ］がローレベルであれば、列デコード信号Ｃ
Ｌ0 ，ＣＬ1 ，…，ＣＬj-1 は、列デコーダ２２の出力
に係らず全てローレベルとなり、全てのＮＭＯＳがオフ
状態となる。したがって、ビット線ＢＬ 0 ，ＢＬ1 ，
…，ＢＬj-1 とデータ線ＤＬn とは電気的に遮断され、
メモリセルアレイ１６は、データの書き込みも、データ
の読み出しもできない非動作状態となる。
y ［ｎ］がローレベルであれば、列デコード信号Ｃ
Ｌ0 ，ＣＬ1 ，…，ＣＬj-1 は、列デコーダ２２の出力
に係らず全てローレベルとなり、全てのＮＭＯＳがオフ
状態となる。したがって、ビット線ＢＬ 0 ，ＢＬ1 ，
…，ＢＬj-1 とデータ線ＤＬn とは電気的に遮断され、
メモリセルアレイ１６は、データの書き込みも、データ
の読み出しもできない非動作状態となる。
【００２５】ここで、図３に、前述の制御デコーダの一
実施例の構成回路図を示す。同図に示す制御デコーダ２
８は、カラムセレクタ１８のＡＮＤゲート２４の他方の
入力端子に入力されるメモリ制御信号ＰＲＡy ［ｎ］を
発生するもので、図示例の場合、３つの２入力ＮＡＮＤ
ゲート３０、および、これに各々対応する３つの２入力
ＮＡＮＤゲート３２、ならびに、８個の３入力ＮＡＮＤ
ゲート３４、および、これに各々対応する８個のインバ
ータ３６を有する。
実施例の構成回路図を示す。同図に示す制御デコーダ２
８は、カラムセレクタ１８のＡＮＤゲート２４の他方の
入力端子に入力されるメモリ制御信号ＰＲＡy ［ｎ］を
発生するもので、図示例の場合、３つの２入力ＮＡＮＤ
ゲート３０、および、これに各々対応する３つの２入力
ＮＡＮＤゲート３２、ならびに、８個の３入力ＮＡＮＤ
ゲート３４、および、これに各々対応する８個のインバ
ータ３６を有する。
【００２６】同図に示すように、ＮＡＮＤゲート３０，
３２の一方の入力端子には、各々構成制御信号ＥＮ
［２：０］が入力されている。ＮＡＮＤゲート３０の他
方の入力端子には、各々追加アドレス信号Ａy Ｒ＋３，
Ａy Ｒ＋２，Ａy Ｒ＋１が入力され、その出力は、各々
出力信号Ｐ２Ｎ，Ｐ１Ｎ，Ｐ０Ｎとして出力されるとと
もに、各々対応するＮＡＮＤゲート３２の他方の入力端
子に入力され、ＮＡＮＤゲート３２の出力は、各々出力
信号Ｐ２，Ｐ１，Ｐ０として出力されている。
３２の一方の入力端子には、各々構成制御信号ＥＮ
［２：０］が入力されている。ＮＡＮＤゲート３０の他
方の入力端子には、各々追加アドレス信号Ａy Ｒ＋３，
Ａy Ｒ＋２，Ａy Ｒ＋１が入力され、その出力は、各々
出力信号Ｐ２Ｎ，Ｐ１Ｎ，Ｐ０Ｎとして出力されるとと
もに、各々対応するＮＡＮＤゲート３２の他方の入力端
子に入力され、ＮＡＮＤゲート３２の出力は、各々出力
信号Ｐ２，Ｐ１，Ｐ０として出力されている。
【００２７】また、メモリ制御信号ＰＲＡy ［７：０］
に各々対応するＮＡＮＤゲート３４の入力端子には、各
々出力信号Ｐ２，Ｐ１，Ｐ０、出力信号Ｐ２，Ｐ１，Ｐ
０Ｎ、出力信号Ｐ２，Ｐ１Ｎ，Ｐ０、出力信号Ｐ２，Ｐ
１Ｎ，Ｐ０Ｎ、出力信号Ｐ２Ｎ，Ｐ１，Ｐ０、出力信号
Ｐ２Ｎ，Ｐ１，Ｐ０Ｎ、出力信号Ｐ２Ｎ，Ｐ１Ｎ，Ｐ
０、出力信号Ｐ２Ｎ，Ｐ１Ｎ，Ｐ０Ｎが入力されてい
る。ＮＡＮＤゲート３４の出力は、各々対応するインバ
ータ３６に入力され、インバータ３６の出力は各々メモ
リ制御信号ＰＲＡy ［７：０］として出力されている。
に各々対応するＮＡＮＤゲート３４の入力端子には、各
々出力信号Ｐ２，Ｐ１，Ｐ０、出力信号Ｐ２，Ｐ１，Ｐ
０Ｎ、出力信号Ｐ２，Ｐ１Ｎ，Ｐ０、出力信号Ｐ２，Ｐ
１Ｎ，Ｐ０Ｎ、出力信号Ｐ２Ｎ，Ｐ１，Ｐ０、出力信号
Ｐ２Ｎ，Ｐ１，Ｐ０Ｎ、出力信号Ｐ２Ｎ，Ｐ１Ｎ，Ｐ
０、出力信号Ｐ２Ｎ，Ｐ１Ｎ，Ｐ０Ｎが入力されてい
る。ＮＡＮＤゲート３４の出力は、各々対応するインバ
ータ３６に入力され、インバータ３６の出力は各々メモ
リ制御信号ＰＲＡy ［７：０］として出力されている。
【００２８】図示例の制御デコーダ２８は、半導体記憶
装置１０が物理的に８ビットの入出力ビットＤ0 ，
Ｄ1 ，…，Ｄ7 を持ち、これらの８ビットの入出力ビッ
トＤ0 ，Ｄ1 ，…，Ｄ7 に各々対応する８個のメモリブ
ロック１２を有する場合の制御デコーダの一例を示すも
ので、メモリ制御信号ＰＲＡy ［０：７］は、入出力ビ
ットＤ0 ，Ｄ1 ，…，Ｄ7 に各々対応するメモリブロッ
ク１２のＡＮＤゲート２４の他方の入力端子に入力され
る。
装置１０が物理的に８ビットの入出力ビットＤ0 ，
Ｄ1 ，…，Ｄ7 を持ち、これらの８ビットの入出力ビッ
トＤ0 ，Ｄ1 ，…，Ｄ7 に各々対応する８個のメモリブ
ロック１２を有する場合の制御デコーダの一例を示すも
ので、メモリ制御信号ＰＲＡy ［０：７］は、入出力ビ
ットＤ0 ，Ｄ1 ，…，Ｄ7 に各々対応するメモリブロッ
ク１２のＡＮＤゲート２４の他方の入力端子に入力され
る。
【００２９】ここで、Ｎビットの入出力ビットＤ0 ，Ｄ
１，…，ＤN-1 に各々対応するＮ個のメモリブロック１
２を有する半導体記憶装置１０において、ワード構成お
よびビット構成を２のべき乗単位で自由に変更可能とす
るためには、ワード数の増加に伴って、Ｌ本（ｋ＝
２L ）の追加アドレス信号Ａy Ｒ＋が余計に必要にな
る。また、このようなメモリ構成の変更を制御するため
には、さらにＬ本の構成制御信号ＥＮが必要となる。
１，…，ＤN-1 に各々対応するＮ個のメモリブロック１
２を有する半導体記憶装置１０において、ワード構成お
よびビット構成を２のべき乗単位で自由に変更可能とす
るためには、ワード数の増加に伴って、Ｌ本（ｋ＝
２L ）の追加アドレス信号Ａy Ｒ＋が余計に必要にな
る。また、このようなメモリ構成の変更を制御するため
には、さらにＬ本の構成制御信号ＥＮが必要となる。
【００３０】図示例の制御デコーダ２８は、構成制御信
号ＥＮ［２：０］および追加アドレス信号Ａy Ｒ＋３，
Ａy Ｒ＋２，Ａy Ｒ＋１の制御によって動作が決定され
る。本実施例ではｋは２のべき乗であり、したがって、
ｋ＝１，２，４，８の場合、構成制御信号ＥＮ［２：
０］は、各々‘０００’，‘００１’，‘０１１’，
‘１１１’とされる。また、構成制御信号ＥＮ［２：
０］の状態に応じて、追加アドレス信号Ａy Ｒ＋３，Ａ
y Ｒ＋２，Ａy Ｒ＋１がイネーブル状態とされ、この追
加アドレス信号Ａy Ｒ＋３，Ａy Ｒ＋２，Ａy Ｒ＋１の
制御によってメモリ制御信号ＰＲＡy ［７：０］の状態
が制御される。
号ＥＮ［２：０］および追加アドレス信号Ａy Ｒ＋３，
Ａy Ｒ＋２，Ａy Ｒ＋１の制御によって動作が決定され
る。本実施例ではｋは２のべき乗であり、したがって、
ｋ＝１，２，４，８の場合、構成制御信号ＥＮ［２：
０］は、各々‘０００’，‘００１’，‘０１１’，
‘１１１’とされる。また、構成制御信号ＥＮ［２：
０］の状態に応じて、追加アドレス信号Ａy Ｒ＋３，Ａ
y Ｒ＋２，Ａy Ｒ＋１がイネーブル状態とされ、この追
加アドレス信号Ａy Ｒ＋３，Ａy Ｒ＋２，Ａy Ｒ＋１の
制御によってメモリ制御信号ＰＲＡy ［７：０］の状態
が制御される。
【００３１】続いて、図４に、入出力部の一実施例の構
成概念図を示す。入出力部２０は、メモリセルアレイ１
６のデータの入出力を制御するもので、同図に示すよう
に、データの入出力を切り替えるＩ／Ｏ回路３８の他、
隣接する２本のデータ線ＤＬn 間の電気的な接続／非接
続を各々切り替える第１のパスゲート４０、および、デ
ータ線ＤＬn とＩ／Ｏ回路３８との間の電気的な接続／
非接続を各々切り替える第２のパスゲート４２からなる
切替回路を有する。
成概念図を示す。入出力部２０は、メモリセルアレイ１
６のデータの入出力を制御するもので、同図に示すよう
に、データの入出力を切り替えるＩ／Ｏ回路３８の他、
隣接する２本のデータ線ＤＬn 間の電気的な接続／非接
続を各々切り替える第１のパスゲート４０、および、デ
ータ線ＤＬn とＩ／Ｏ回路３８との間の電気的な接続／
非接続を各々切り替える第２のパスゲート４２からなる
切替回路を有する。
【００３２】なお、図示を省略しているが、Ｉ／Ｏ回路
３８は、例えば図１０に示す従来の半導体記憶装置のメ
モリブロックの入出力部６０と同じように、センスアン
プおよびＤout バッファ、ならびに、Ｄinバッファを有
する。
３８は、例えば図１０に示す従来の半導体記憶装置のメ
モリブロックの入出力部６０と同じように、センスアン
プおよびＤout バッファ、ならびに、Ｄinバッファを有
する。
【００３３】ここで、Ｉ／Ｏ回路３８の一方の入出力端
子は、各々の入出力ビットＤ0 ，Ｄ 1 ，…，ＤN-1 に接
続されている。また、Ｉ／Ｏ回路３８の他方の入出力端
子は、ビットＤ0 に対応するＩ／Ｏ回路３８について
は、これに対応するデータ線ＤＬ0 に接続され、ビット
Ｄ1 ，Ｄ2 ，…，ＤN-1 に対応するＩ／Ｏ回路３８につ
いては、各々対応するパスゲート４２を介して、各々対
応するデータ線ＤＬ1 ，ＤＬ2 ，…，ＤＬN-1 に接続さ
れている。
子は、各々の入出力ビットＤ0 ，Ｄ 1 ，…，ＤN-1 に接
続されている。また、Ｉ／Ｏ回路３８の他方の入出力端
子は、ビットＤ0 に対応するＩ／Ｏ回路３８について
は、これに対応するデータ線ＤＬ0 に接続され、ビット
Ｄ1 ，Ｄ2 ，…，ＤN-1 に対応するＩ／Ｏ回路３８につ
いては、各々対応するパスゲート４２を介して、各々対
応するデータ線ＤＬ1 ，ＤＬ2 ，…，ＤＬN-1 に接続さ
れている。
【００３４】また、Ｉ／Ｏ回路３８のイネーブル入力端
子ＩＯ＿ｅｎは、Ｉ／Ｏ回路３８の動作／非動作を切り
替える制御端子であって、ビットＤ0 に対応するＩ／Ｏ
回路３８は電源に接続されて常時動作状態とされ、ビッ
トＤ1 ，Ｄ2 ，…，ＤN-1 に対応するＩ／Ｏ回路３８に
ついては、各々対応する構成制御信号ＥＮ［ｎ］￣（構
成制御信号ＥＮ［ｎ］の反転信号）が入力されている。
また、本実施例の場合、互いに隣接するデータ線ＤＬn
の間は、各々対応するパスゲート４０を介して互いに接
続されている。
子ＩＯ＿ｅｎは、Ｉ／Ｏ回路３８の動作／非動作を切り
替える制御端子であって、ビットＤ0 に対応するＩ／Ｏ
回路３８は電源に接続されて常時動作状態とされ、ビッ
トＤ1 ，Ｄ2 ，…，ＤN-1 に対応するＩ／Ｏ回路３８に
ついては、各々対応する構成制御信号ＥＮ［ｎ］￣（構
成制御信号ＥＮ［ｎ］の反転信号）が入力されている。
また、本実施例の場合、互いに隣接するデータ線ＤＬn
の間は、各々対応するパスゲート４０を介して互いに接
続されている。
【００３５】なお、パスゲート４０，４２の制御端子お
よび反転制御端子には、各々対応するＩ／Ｏ回路３８の
イネーブル入力端子ＩＯ＿ｅｎに入力されている構成制
御信号ＥＮ［ｎ］￣に対応する構成制御回路ＥＮ
［ｎ］，ＥＮ［ｎ］￣が入力される。以下、上述するＩ
／Ｏ回路３８のイネーブル制御端子ＩＯ＿ｅｎ、およ
び、これに各々対応するパスゲート４０，４２の制御端
子に接続される構成制御信号ＥＮ［ｎ］，ＥＮ［ｎ］￣
について具体例を挙げて説明する。
よび反転制御端子には、各々対応するＩ／Ｏ回路３８の
イネーブル入力端子ＩＯ＿ｅｎに入力されている構成制
御信号ＥＮ［ｎ］￣に対応する構成制御回路ＥＮ
［ｎ］，ＥＮ［ｎ］￣が入力される。以下、上述するＩ
／Ｏ回路３８のイネーブル制御端子ＩＯ＿ｅｎ、およ
び、これに各々対応するパスゲート４０，４２の制御端
子に接続される構成制御信号ＥＮ［ｎ］，ＥＮ［ｎ］￣
について具体例を挙げて説明する。
【００３６】図５は、入出力部の具体例を表す構成概念
図である。この図は、図３に示す制御デコーダ２８に対
応する８ビットの入出力ビットＤ 0 ，Ｄ1 ，…，Ｄ7 を
有する半導体記憶装置１０の入出力部２０の一例を示す
もので、Ｉ／Ｏ回路３８0 ，３８1 ，…，３８7 の他、
第１のパスゲート４０1 ，４０2 ，…，４０7 、およ
び、第２のパスゲート４２1 ，４２2 ，…，４２7 から
なる切替回路を有する。
図である。この図は、図３に示す制御デコーダ２８に対
応する８ビットの入出力ビットＤ 0 ，Ｄ1 ，…，Ｄ7 を
有する半導体記憶装置１０の入出力部２０の一例を示す
もので、Ｉ／Ｏ回路３８0 ，３８1 ，…，３８7 の他、
第１のパスゲート４０1 ，４０2 ，…，４０7 、およ
び、第２のパスゲート４２1 ，４２2 ，…，４２7 から
なる切替回路を有する。
【００３７】構成制御信号ＥＮ［２：０］の接続に際し
ては、まず、Ｉ／Ｏ回路３８を２つずつ組み合わせて第
１の組を構成し、各々の第１の組の内の一方のＩ／Ｏ回
路３８のイネーブル入力端子ＩＯ＿ｅｎに構成制御信号
ＥＮ［０］￣を入力する。また、これに対応するパスゲ
ート４０の制御端子および反転制御端子にそれぞれ構成
制御信号ＥＮ［０］およびＥＮ［０］￣を入力し、パス
ゲート４２の制御端子および反転制御端子にそれぞれ構
成制御信号ＥＮ［０］￣およびＥＮ［０］を入力する。
ては、まず、Ｉ／Ｏ回路３８を２つずつ組み合わせて第
１の組を構成し、各々の第１の組の内の一方のＩ／Ｏ回
路３８のイネーブル入力端子ＩＯ＿ｅｎに構成制御信号
ＥＮ［０］￣を入力する。また、これに対応するパスゲ
ート４０の制御端子および反転制御端子にそれぞれ構成
制御信号ＥＮ［０］およびＥＮ［０］￣を入力し、パス
ゲート４２の制御端子および反転制御端子にそれぞれ構
成制御信号ＥＮ［０］￣およびＥＮ［０］を入力する。
【００３８】本実施例の場合、（Ｉ／Ｏ回路３８0 およ
び３８1 ）、（Ｉ／Ｏ回路３８2 および３８3 ）、（Ｉ
／Ｏ回路３８4 および３８5 ）、（Ｉ／Ｏ回路３８6 お
よび３８7 ）をそれぞれ第１の組として、これらの第１
の組の内の一方のＩ／Ｏ回路３８1 ，３８3 ，３８5 ，
３８7 のイネーブル入力端子ＩＯ＿ｅｎに構成制御信号
ＥＮ［０］￣が入力されている。また、これに対応する
パスゲート４０1 ，４０3 ，４０5 ，４０7 の制御端子
および反転制御端子にそれぞれ構成制御信号ＥＮ［０］
およびＥＮ［０］￣が入力され、パスゲート４２1 ，４
２3 ，４２5 ，４２7 の制御端子および反転制御端子に
構成制御信号ＥＮ［０］￣およびＥＮ［０］が入力され
ている。
び３８1 ）、（Ｉ／Ｏ回路３８2 および３８3 ）、（Ｉ
／Ｏ回路３８4 および３８5 ）、（Ｉ／Ｏ回路３８6 お
よび３８7 ）をそれぞれ第１の組として、これらの第１
の組の内の一方のＩ／Ｏ回路３８1 ，３８3 ，３８5 ，
３８7 のイネーブル入力端子ＩＯ＿ｅｎに構成制御信号
ＥＮ［０］￣が入力されている。また、これに対応する
パスゲート４０1 ，４０3 ，４０5 ，４０7 の制御端子
および反転制御端子にそれぞれ構成制御信号ＥＮ［０］
およびＥＮ［０］￣が入力され、パスゲート４２1 ，４
２3 ，４２5 ，４２7 の制御端子および反転制御端子に
構成制御信号ＥＮ［０］￣およびＥＮ［０］が入力され
ている。
【００３９】以下同様にして、前述の第１の組を２つず
つ組み合わせて第２の組を構成し、各々の第２の組の内
の一方の第１の組の内の他方のＩ／Ｏ回路３８のイネー
ブル入力端子ＩＯ＿ｅｎに構成制御信号ＥＮ［１］￣を
入力する。また、これに対応するパスゲート４０の制御
端子および反転制御端子にそれぞれ構成制御信号ＥＮ
［１］およびＥＮ［１］￣を入力し、パスゲート４２の
制御端子および反転制御端子にそれぞれ構成制御信号Ｅ
Ｎ［１］￣およびＥＮ［１］を入力する。
つ組み合わせて第２の組を構成し、各々の第２の組の内
の一方の第１の組の内の他方のＩ／Ｏ回路３８のイネー
ブル入力端子ＩＯ＿ｅｎに構成制御信号ＥＮ［１］￣を
入力する。また、これに対応するパスゲート４０の制御
端子および反転制御端子にそれぞれ構成制御信号ＥＮ
［１］およびＥＮ［１］￣を入力し、パスゲート４２の
制御端子および反転制御端子にそれぞれ構成制御信号Ｅ
Ｎ［１］￣およびＥＮ［１］を入力する。
【００４０】本実施例の場合、((Ｉ／Ｏ回路３８0 ，３
８1)および（Ｉ／Ｏ回路３８2 ，３８3 ))、((Ｉ／Ｏ回
路３８4 ，３８5)および（Ｉ／Ｏ回路３８6 ，３８7 ))
をそれぞれ第２の組として、これらの第２の組の内の一
方の第１の組である（Ｉ／Ｏ回路３８2 ，３８3)、（Ｉ
／Ｏ回路３８6 ，３８7)の内の他方のＩ／Ｏ回路３
８ 2 ，３８6 のイネーブル入力端子ＩＯ＿ｅｎに構成制
御信号ＥＮ［１］￣が入力されている。また、これに対
応するパスゲート４０2 ，４０6 の制御端子および反転
制御端子に構成制御信号ＥＮ［１］およびＥＮ［１］￣
が入力され、パスゲート４２2 ，４２6 の制御端子およ
び反転制御端子に構成制御信号ＥＮ［１］￣およびＥＮ
［１］が入力されている。
８1)および（Ｉ／Ｏ回路３８2 ，３８3 ))、((Ｉ／Ｏ回
路３８4 ，３８5)および（Ｉ／Ｏ回路３８6 ，３８7 ))
をそれぞれ第２の組として、これらの第２の組の内の一
方の第１の組である（Ｉ／Ｏ回路３８2 ，３８3)、（Ｉ
／Ｏ回路３８6 ，３８7)の内の他方のＩ／Ｏ回路３
８ 2 ，３８6 のイネーブル入力端子ＩＯ＿ｅｎに構成制
御信号ＥＮ［１］￣が入力されている。また、これに対
応するパスゲート４０2 ，４０6 の制御端子および反転
制御端子に構成制御信号ＥＮ［１］およびＥＮ［１］￣
が入力され、パスゲート４２2 ，４２6 の制御端子およ
び反転制御端子に構成制御信号ＥＮ［１］￣およびＥＮ
［１］が入力されている。
【００４１】さらに、前述の第２の組を２つ組み合わせ
て第３の組を構成し、第３の組の内の一方の第２の組の
内の他方の第１の組の内の他方のＩ／Ｏ回路３８のイネ
ーブル入力端子ＩＯ＿ｅｎに構成制御信号ＥＮ［２］￣
を入力する。また、これに対応するパスゲート４０の制
御端子および反転制御端子にそれぞれ構成制御信号ＥＮ
［２］およびＥＮ［２］￣を入力し、パスゲート４２の
制御端子および反転制御端子にそれぞれ構成制御信号Ｅ
Ｎ［２］￣およびＥＮ［２］を入力する。
て第３の組を構成し、第３の組の内の一方の第２の組の
内の他方の第１の組の内の他方のＩ／Ｏ回路３８のイネ
ーブル入力端子ＩＯ＿ｅｎに構成制御信号ＥＮ［２］￣
を入力する。また、これに対応するパスゲート４０の制
御端子および反転制御端子にそれぞれ構成制御信号ＥＮ
［２］およびＥＮ［２］￣を入力し、パスゲート４２の
制御端子および反転制御端子にそれぞれ構成制御信号Ｅ
Ｎ［２］￣およびＥＮ［２］を入力する。
【００４２】本実施例の場合、（((Ｉ／Ｏ回路３８0 ，
３８1)および（Ｉ／Ｏ回路３８2 ，３８3 ))および((Ｉ
／Ｏ回路３８4 ，３８5)および（Ｉ／Ｏ回路３８6 ，３
８7))）を第３の組として、この第３の組の内の一方の
第２の組である((Ｉ／Ｏ回路３８4 ，３８5)および（Ｉ
／Ｏ回路３８6 ，３８7 ))の内の他方の第１の組である
（Ｉ／Ｏ回路３８4 ，３８5)の内の他方のＩ／Ｏ回路３
８4 のイネーブル入力端子ＩＯ＿ｅｎに構成制御信号Ｅ
Ｎ［２］￣が入力されている。また、これに対応するパ
スゲート４０4 の制御端子および反転制御端子に構成制
御信号ＥＮ［２］およびＥＮ［２］￣が入力され、パス
ゲート４２4 の制御端子および反転制御端子に構成制御
信号ＥＮ［２］￣およびＥＮ［２］が入力されている。
３８1)および（Ｉ／Ｏ回路３８2 ，３８3 ))および((Ｉ
／Ｏ回路３８4 ，３８5)および（Ｉ／Ｏ回路３８6 ，３
８7))）を第３の組として、この第３の組の内の一方の
第２の組である((Ｉ／Ｏ回路３８4 ，３８5)および（Ｉ
／Ｏ回路３８6 ，３８7 ))の内の他方の第１の組である
（Ｉ／Ｏ回路３８4 ，３８5)の内の他方のＩ／Ｏ回路３
８4 のイネーブル入力端子ＩＯ＿ｅｎに構成制御信号Ｅ
Ｎ［２］￣が入力されている。また、これに対応するパ
スゲート４０4 の制御端子および反転制御端子に構成制
御信号ＥＮ［２］およびＥＮ［２］￣が入力され、パス
ゲート４２4 の制御端子および反転制御端子に構成制御
信号ＥＮ［２］￣およびＥＮ［２］が入力されている。
【００４３】なお、８ビットの入出力ビットＤ1 ，
Ｄ2 ，…，Ｄ7 の場合を例示して説明したが、本発明は
これに限定されず、入出力ビットのビット数に応じて同
じように入出力部２０を構成することができる。また、
本実施例では、説明を簡単にするために、互いに隣接す
るビット同士を組み合わせているが、これも限定され
ず、任意のビットを組み合わせて第１の組を構成しても
よいし、同じように、任意の第ｎの組を組み合わせて第
（ｎ＋１）の組を構成してもよい。
Ｄ2 ，…，Ｄ7 の場合を例示して説明したが、本発明は
これに限定されず、入出力ビットのビット数に応じて同
じように入出力部２０を構成することができる。また、
本実施例では、説明を簡単にするために、互いに隣接す
るビット同士を組み合わせているが、これも限定され
ず、任意のビットを組み合わせて第１の組を構成しても
よいし、同じように、任意の第ｎの組を組み合わせて第
（ｎ＋１）の組を構成してもよい。
【００４４】入出力部２０は、構成制御信号ＥＮ［２：
０］の制御によって動作が決定される。本実施例では、
Ｉ／Ｏ回路３８は、構成制御信号ＥＮ［ｎ］￣がハイレ
ベルの場合に動作状態となる。また、パスゲート４０
は、構成制御信号ＥＮ［ｎ］がハイレベルで、構成制御
信号ＥＮ［ｎ］￣がローレベルの場合にオン状態とな
り、これとは逆に、パスゲート４２は、構成制御信号Ｅ
Ｎ［ｎ］がローレベルで、構成制御信号ＥＮ［ｎ］￣が
ハイレベルの場合にオン状態となる。
０］の制御によって動作が決定される。本実施例では、
Ｉ／Ｏ回路３８は、構成制御信号ＥＮ［ｎ］￣がハイレ
ベルの場合に動作状態となる。また、パスゲート４０
は、構成制御信号ＥＮ［ｎ］がハイレベルで、構成制御
信号ＥＮ［ｎ］￣がローレベルの場合にオン状態とな
り、これとは逆に、パスゲート４２は、構成制御信号Ｅ
Ｎ［ｎ］がローレベルで、構成制御信号ＥＮ［ｎ］￣が
ハイレベルの場合にオン状態となる。
【００４５】以下、図３に示す制御デコーダ２８および
図５に示す入出力部２０を参照しながら、物理的に８ビ
ットの入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 を有する場合
の本発明の半導体記憶装置１０の動作について説明す
る。まず、例えばｋ＝１として、半導体記憶装置１０を
Ｍワード×Ｎビット、すなわち本実施例では８ビット構
成のメモリとして使用する場合、構成制御信号ＥＮ
［２：０］＝‘０００’とする。
図５に示す入出力部２０を参照しながら、物理的に８ビ
ットの入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 を有する場合
の本発明の半導体記憶装置１０の動作について説明す
る。まず、例えばｋ＝１として、半導体記憶装置１０を
Ｍワード×Ｎビット、すなわち本実施例では８ビット構
成のメモリとして使用する場合、構成制御信号ＥＮ
［２：０］＝‘０００’とする。
【００４６】この場合、制御デコーダ２８では、Ｐ２〜
Ｐ０およびＰ２Ｎ〜Ｐ０Ｎが全てハイレベルとなり、メ
モリ制御信号ＰＲＡy ［７：０］は、追加アドレス信号
ＡyＲ＋３，Ａy Ｒ＋２，Ａy Ｒ＋１の状態に係らず全
てハイレベルとなる。したがって、全てのメモリブロッ
ク１２が動作状態となる。
Ｐ０およびＰ２Ｎ〜Ｐ０Ｎが全てハイレベルとなり、メ
モリ制御信号ＰＲＡy ［７：０］は、追加アドレス信号
ＡyＲ＋３，Ａy Ｒ＋２，Ａy Ｒ＋１の状態に係らず全
てハイレベルとなる。したがって、全てのメモリブロッ
ク１２が動作状態となる。
【００４７】また、入出力部２０では、全てのＩ／Ｏ回
路３８0 ，３８1 ，…，３８7 のイネーブル入力端子Ｉ
Ｏ＿ｅｎがハイレベルとなって動作状態となり、全ての
パスゲート４０1 ，４０2 ，…，４０7 がオフ状態とな
って、各々のデータ線ＤＬ0，ＤＬ1 ，…，ＤＬ7 が電
気的に遮断され、全てのパスゲート４２1 ，４２2 ，
…，４２7 がオン状態となって、Ｉ／Ｏ回路３８1 ，３
８2 ，…，３８7 が各々対応するデータ線ＤＬ0 ，ＤＬ
1 ，…，ＤＬ7 に電気的に接続される。
路３８0 ，３８1 ，…，３８7 のイネーブル入力端子Ｉ
Ｏ＿ｅｎがハイレベルとなって動作状態となり、全ての
パスゲート４０1 ，４０2 ，…，４０7 がオフ状態とな
って、各々のデータ線ＤＬ0，ＤＬ1 ，…，ＤＬ7 が電
気的に遮断され、全てのパスゲート４２1 ，４２2 ，
…，４２7 がオン状態となって、Ｉ／Ｏ回路３８1 ，３
８2 ，…，３８7 が各々対応するデータ線ＤＬ0 ，ＤＬ
1 ，…，ＤＬ7 に電気的に接続される。
【００４８】この場合、半導体記憶装置１０において
は、行デコーダ１４によって、行アドレス信号がデコー
ドされ、行アドレス信号に対応する１つの行デコード信
号がアクティブ状態となる。また同時に、列デコーダ２
２によって、列アドレス信号Ａ y ［０：Ｒ］がデコード
され、列アドレス信号Ａy ［０：Ｒ］に対応する１つの
列デコード信号がアクティブ状態となり、ＡＮＤゲート
２４を介して、これに対応する１つのＮＭＯＳ２６だけ
がオン状態となる。
は、行デコーダ１４によって、行アドレス信号がデコー
ドされ、行アドレス信号に対応する１つの行デコード信
号がアクティブ状態となる。また同時に、列デコーダ２
２によって、列アドレス信号Ａ y ［０：Ｒ］がデコード
され、列アドレス信号Ａy ［０：Ｒ］に対応する１つの
列デコード信号がアクティブ状態となり、ＡＮＤゲート
２４を介して、これに対応する１つのＮＭＯＳ２６だけ
がオン状態となる。
【００４９】ここで、データの書き込み動作時には、外
部から入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 にデータが与
えられる。入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 から入力
されたデータは、各々対応するＩ／Ｏ回路３８0 ，３８
1 ，…，３８7 によって駆動され、前述のオン状態とな
っているＮＭＯＳ２６を介して、これに対応するビット
線ＢＬn を経てメモリセルアレイ１６に入力され、行ア
ドレス信号Ａx ［０：Ｓ］および列アドレス信号Ａ
y ［０：Ｒ］によって指定される行列のメモリセルにデ
ータが書き込まれる。
部から入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 にデータが与
えられる。入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 から入力
されたデータは、各々対応するＩ／Ｏ回路３８0 ，３８
1 ，…，３８7 によって駆動され、前述のオン状態とな
っているＮＭＯＳ２６を介して、これに対応するビット
線ＢＬn を経てメモリセルアレイ１６に入力され、行ア
ドレス信号Ａx ［０：Ｓ］および列アドレス信号Ａ
y ［０：Ｒ］によって指定される行列のメモリセルにデ
ータが書き込まれる。
【００５０】これに対し、データの読み出し動作時に
は、行アドレス信号Ａx ［０：Ｓ］によって指定される
行のメモリセルからｊ列のデータが読み出される。メモ
リセルから読み出されたｊ列のデータは、各々対応する
ビット線ＢＬ0 ，ＢＬ1 ，…，ＢＬj-1 を経て、列アド
レス信号Ａy ［０：Ｒ］に応じてオン状態となっている
ＮＭＯＳ２６を介して、データ線ＤＬ0 ，ＤＬ1 ，…，
ＤＬ7 を経て、各々のＩ／Ｏ回路３８0 ，３８1 ，…，
３８7 に入力され、外部へ出力される。
は、行アドレス信号Ａx ［０：Ｓ］によって指定される
行のメモリセルからｊ列のデータが読み出される。メモ
リセルから読み出されたｊ列のデータは、各々対応する
ビット線ＢＬ0 ，ＢＬ1 ，…，ＢＬj-1 を経て、列アド
レス信号Ａy ［０：Ｒ］に応じてオン状態となっている
ＮＭＯＳ２６を介して、データ線ＤＬ0 ，ＤＬ1 ，…，
ＤＬ7 を経て、各々のＩ／Ｏ回路３８0 ，３８1 ，…，
３８7 に入力され、外部へ出力される。
【００５１】以上のように、半導体記憶装置１０は、構
成制御信号ＥＮ［２：０］＝‘０００’とした場合に
は、Ｍワード×８ビット構成のメモリとして機能する。
続いて、ｋ＝２として、半導体記憶装置１０を２Ｍワー
ド×Ｎ／２ビット、すなわち４ビット構成のメモリとし
て使用する場合、構成制御信号ＥＮ［２：０］＝‘００
１’とする。
成制御信号ＥＮ［２：０］＝‘０００’とした場合に
は、Ｍワード×８ビット構成のメモリとして機能する。
続いて、ｋ＝２として、半導体記憶装置１０を２Ｍワー
ド×Ｎ／２ビット、すなわち４ビット構成のメモリとし
て使用する場合、構成制御信号ＥＮ［２：０］＝‘００
１’とする。
【００５２】この場合、制御デコーダ２８では、追加ア
ドレス信号Ａy Ｒ＋１によって出力信号Ｐ０およびＰ０
Ｎの状態の制御が可能となり、追加アドレス信号Ａy Ｒ
＋１の状態に応じて、メモリ制御信号ＰＲＡy ［７，
５，３，１］またはメモリ制御信号ＰＲＡy ［６，４，
２，０］のいずれかがハイレベルとなる。したがって、
同時には、入出力ビットＤ7 ，Ｄ5 ，Ｄ3 ，Ｄ1 または
入出力ビットＤ6 ，Ｄ4，Ｄ2 ，Ｄ0 の一方に対応する
各々のメモリセルアレイ１６が動作状態となり、他方の
メモリセルアレイ１６が非動作状態となる。
ドレス信号Ａy Ｒ＋１によって出力信号Ｐ０およびＰ０
Ｎの状態の制御が可能となり、追加アドレス信号Ａy Ｒ
＋１の状態に応じて、メモリ制御信号ＰＲＡy ［７，
５，３，１］またはメモリ制御信号ＰＲＡy ［６，４，
２，０］のいずれかがハイレベルとなる。したがって、
同時には、入出力ビットＤ7 ，Ｄ5 ，Ｄ3 ，Ｄ1 または
入出力ビットＤ6 ，Ｄ4，Ｄ2 ，Ｄ0 の一方に対応する
各々のメモリセルアレイ１６が動作状態となり、他方の
メモリセルアレイ１６が非動作状態となる。
【００５３】また、入出力部２０では、前述の状態か
ら、Ｉ／Ｏ回路３８1 ，３８3 ，３８ 5 ，３８7 のイネ
ーブル入力端子ＩＯ＿ｅｎがローレベルとなって非動作
状態となり、パスゲート４０1 ，４０3 ，４０5 ，４０
7 がオン状態となって、データ線ＤＬ0 およびＤＬ1 、
データ線ＤＬ2 およびＤＬ3 、データ線ＤＬ4 およびＤ
Ｌ5 、データ線ＤＬ6 およびＤＬ7 が各々電気的に接続
され、パスゲート４２1，４２3 ，４２5 ，４２7 がオ
フ状態となって、Ｉ／Ｏ回路３８1 ，３８3 ，３８5 ，
３８7 が各々対応するデータ線ＤＬ1 ，ＤＬ3 ，Ｄ
Ｌ5 ，ＤＬ7 から電気的に遮断される。
ら、Ｉ／Ｏ回路３８1 ，３８3 ，３８ 5 ，３８7 のイネ
ーブル入力端子ＩＯ＿ｅｎがローレベルとなって非動作
状態となり、パスゲート４０1 ，４０3 ，４０5 ，４０
7 がオン状態となって、データ線ＤＬ0 およびＤＬ1 、
データ線ＤＬ2 およびＤＬ3 、データ線ＤＬ4 およびＤ
Ｌ5 、データ線ＤＬ6 およびＤＬ7 が各々電気的に接続
され、パスゲート４２1，４２3 ，４２5 ，４２7 がオ
フ状態となって、Ｉ／Ｏ回路３８1 ，３８3 ，３８5 ，
３８7 が各々対応するデータ線ＤＬ1 ，ＤＬ3 ，Ｄ
Ｌ5 ，ＤＬ7 から電気的に遮断される。
【００５４】すなわち、追加アドレス信号Ａy Ｒ＋１を
‘０’および‘１’とすることにより、入出力ビットＤ
0 ，Ｄ2 ，Ｄ4 ，Ｄ6 を介して、各々入出力ビット
Ｄ0 ，Ｄ 2 ，Ｄ4 ，Ｄ6 および入出力ビットＤ1 ，
Ｄ3 ，Ｄ5 ，Ｄ7 に対応するメモリセルアレイ１６に対
して書き込みおよび読み出しを行うことができる。以上
のように、構成制御信号ＥＮ［２：０］＝‘００１’と
した場合、半導体記憶装置１０は、２Ｍワード×４ビッ
ト構成のメモリとして機能する。
‘０’および‘１’とすることにより、入出力ビットＤ
0 ，Ｄ2 ，Ｄ4 ，Ｄ6 を介して、各々入出力ビット
Ｄ0 ，Ｄ 2 ，Ｄ4 ，Ｄ6 および入出力ビットＤ1 ，
Ｄ3 ，Ｄ5 ，Ｄ7 に対応するメモリセルアレイ１６に対
して書き込みおよび読み出しを行うことができる。以上
のように、構成制御信号ＥＮ［２：０］＝‘００１’と
した場合、半導体記憶装置１０は、２Ｍワード×４ビッ
ト構成のメモリとして機能する。
【００５５】次に、ｋ＝４として、半導体記憶装置１０
を４Ｍワード×Ｎ／４ビット、すなわち２ビット構成の
メモリとして使用する場合、構成制御信号ＥＮ［２：
０］＝‘０１１’とする。
を４Ｍワード×Ｎ／４ビット、すなわち２ビット構成の
メモリとして使用する場合、構成制御信号ＥＮ［２：
０］＝‘０１１’とする。
【００５６】この場合、制御デコーダ２８では、追加ア
ドレス信号Ａy Ｒ＋２，Ａy Ｒ＋１によって、各々出力
信号Ｐ１，Ｐ１Ｎおよび出力信号Ｐ０、Ｐ０Ｎの状態の
制御が可能となり、これらの追加アドレス信号Ａy Ｒ＋
２，Ａy Ｒ＋１の状態に応じて、メモリ制御信号ＰＲＡ
y ［７，３］、メモリ制御信号ＰＲＡy ［６，２］、メ
モリ制御信号ＰＲＡy ［５，１］またはメモリ制御信号
ＰＲＡy ［４，０］のいずれかが同時にハイレベルとな
る。したがって、同時には、入出力ビットＤ7，Ｄ3 、
入出力ビットＤ6 ，Ｄ2 、入出力ビットＤ5 ，Ｄ1 また
は入出力ビットＤ4 ，Ｄ0 のいずれか１つに対応する各
々のメモリセルアレイ１６が動作状態となり、他のメモ
リセルアレイ１６は非動作状態となる。
ドレス信号Ａy Ｒ＋２，Ａy Ｒ＋１によって、各々出力
信号Ｐ１，Ｐ１Ｎおよび出力信号Ｐ０、Ｐ０Ｎの状態の
制御が可能となり、これらの追加アドレス信号Ａy Ｒ＋
２，Ａy Ｒ＋１の状態に応じて、メモリ制御信号ＰＲＡ
y ［７，３］、メモリ制御信号ＰＲＡy ［６，２］、メ
モリ制御信号ＰＲＡy ［５，１］またはメモリ制御信号
ＰＲＡy ［４，０］のいずれかが同時にハイレベルとな
る。したがって、同時には、入出力ビットＤ7，Ｄ3 、
入出力ビットＤ6 ，Ｄ2 、入出力ビットＤ5 ，Ｄ1 また
は入出力ビットＤ4 ，Ｄ0 のいずれか１つに対応する各
々のメモリセルアレイ１６が動作状態となり、他のメモ
リセルアレイ１６は非動作状態となる。
【００５７】また、入出力部２０では、前述の状態から
さらに、Ｉ／Ｏ回路３８2 ，３８6のイネーブル入力端
子ＩＯ＿ｅｎがローレベルとなって非動作状態となり、
パスゲート４０2 ，４０6 がオン状態となって、データ
線ＤＬ0 〜ＤＬ3 、データ線ＤＬ4 〜ＤＬ7 が各々電気
的に接続され、パスゲート４２2 ，４２6 がオフ状態と
なって、Ｉ／Ｏ回路３８2 ，３８6 が各々対応するデー
タ線ＤＬ2 ，ＤＬ6 から電気的に遮断される。
さらに、Ｉ／Ｏ回路３８2 ，３８6のイネーブル入力端
子ＩＯ＿ｅｎがローレベルとなって非動作状態となり、
パスゲート４０2 ，４０6 がオン状態となって、データ
線ＤＬ0 〜ＤＬ3 、データ線ＤＬ4 〜ＤＬ7 が各々電気
的に接続され、パスゲート４２2 ，４２6 がオフ状態と
なって、Ｉ／Ｏ回路３８2 ，３８6 が各々対応するデー
タ線ＤＬ2 ，ＤＬ6 から電気的に遮断される。
【００５８】すなわち、追加アドレス信号Ａy Ｒ＋２，
Ａy Ｒ＋１を‘００’，‘０１’，‘１０’および‘１
１’とすることにより、入出力ビットＤ0 ，Ｄ4 を介し
て、各々入出力ビットＤ0 ，Ｄ4 、入出力ビットＤ1 ，
Ｄ5 、入出力ビットＤ2 ，Ｄ 6 、および、入出力ビット
Ｄ3 ，Ｄ7 に対応するメモリセルアレイ１６に対して書
き込みおよび読み出しを行うことができる。
Ａy Ｒ＋１を‘００’，‘０１’，‘１０’および‘１
１’とすることにより、入出力ビットＤ0 ，Ｄ4 を介し
て、各々入出力ビットＤ0 ，Ｄ4 、入出力ビットＤ1 ，
Ｄ5 、入出力ビットＤ2 ，Ｄ 6 、および、入出力ビット
Ｄ3 ，Ｄ7 に対応するメモリセルアレイ１６に対して書
き込みおよび読み出しを行うことができる。
【００５９】以上のように、構成制御信号ＥＮ［２：
０］＝‘０１１’とした場合、半導体記憶装置１０は、
４Ｍワード×２ビット構成のメモリとして機能する。ま
た、ｋ＝８として、半導体記憶装置１０を８Ｍワード×
Ｎ／８ビット、すなわち１ビット構成のメモリとして使
用する場合、構成制御信号ＥＮ［２：０］＝‘１１１’
とする。
０］＝‘０１１’とした場合、半導体記憶装置１０は、
４Ｍワード×２ビット構成のメモリとして機能する。ま
た、ｋ＝８として、半導体記憶装置１０を８Ｍワード×
Ｎ／８ビット、すなわち１ビット構成のメモリとして使
用する場合、構成制御信号ＥＮ［２：０］＝‘１１１’
とする。
【００６０】この場合、制御デコーダ２８では、追加ア
ドレス信号Ａy Ｒ＋３，Ａy Ｒ＋２，Ａy Ｒ＋１によっ
て、各々出力信号Ｐ２，Ｐ２Ｎ、出力信号Ｐ１，Ｐ１Ｎ
および出力信号Ｐ０，Ｐ０Ｎが制御可能となり、これら
の追加アドレス信号Ａy Ｒ＋３，Ａy Ｒ＋２，Ａy Ｒ＋
１の状態に応じて、メモリ制御信号ＰＲＡy ［７：０］
の内のいずれか１つがハイレベルとなる。したがって、
同時には、入出力ビットＤ7 〜Ｄ0 の内のいずれか１つ
に対応する各々のメモリセルアレイ１６だけが動作状態
となり、他のメモリセルアレイ１６は非動作状態とな
る。
ドレス信号Ａy Ｒ＋３，Ａy Ｒ＋２，Ａy Ｒ＋１によっ
て、各々出力信号Ｐ２，Ｐ２Ｎ、出力信号Ｐ１，Ｐ１Ｎ
および出力信号Ｐ０，Ｐ０Ｎが制御可能となり、これら
の追加アドレス信号Ａy Ｒ＋３，Ａy Ｒ＋２，Ａy Ｒ＋
１の状態に応じて、メモリ制御信号ＰＲＡy ［７：０］
の内のいずれか１つがハイレベルとなる。したがって、
同時には、入出力ビットＤ7 〜Ｄ0 の内のいずれか１つ
に対応する各々のメモリセルアレイ１６だけが動作状態
となり、他のメモリセルアレイ１６は非動作状態とな
る。
【００６１】また、入出力部２０では、前述の状態から
さらに、Ｉ／Ｏ回路３８4 のイネーブル入力端子ＩＯ＿
ｅｎがローレベルとなって非動作状態となり、パスゲー
ト４０4 がオン状態となって、全てのデータ線ＤＬ0 〜
ＤＬ7 が電気的に接続され、パスゲート４２4 がオフ状
態となって、Ｉ／Ｏ回路３８4 がこれに対応するデータ
線ＤＬ4 から電気的に遮断される。
さらに、Ｉ／Ｏ回路３８4 のイネーブル入力端子ＩＯ＿
ｅｎがローレベルとなって非動作状態となり、パスゲー
ト４０4 がオン状態となって、全てのデータ線ＤＬ0 〜
ＤＬ7 が電気的に接続され、パスゲート４２4 がオフ状
態となって、Ｉ／Ｏ回路３８4 がこれに対応するデータ
線ＤＬ4 から電気的に遮断される。
【００６２】すなわち、追加アドレス信号Ａy Ｒ＋３，
Ａy Ｒ＋２，Ａy Ｒ＋１を‘０００’，‘００１’，
‘０１０’，‘０１１’，‘１００’，‘１０１’，
‘１１０’および‘１１１’とすることにより、入出力
ビットＤ0 を介して、各々入出力ビットＤ0 ，Ｄ1 ，Ｄ
2 ，Ｄ3 ，Ｄ4 ，Ｄ5 ，Ｄ6 およびＤ7 に対応するメモ
リセルアレイ１６に対して書き込みおよび読み出しを行
うことができる。以上のように、構成制御信号ＥＮ
［２：０］＝‘１１１’とした場合、半導体記憶装置１
０は、８Ｍワード×１ビット構成のメモリとして機能す
る。
Ａy Ｒ＋２，Ａy Ｒ＋１を‘０００’，‘００１’，
‘０１０’，‘０１１’，‘１００’，‘１０１’，
‘１１０’および‘１１１’とすることにより、入出力
ビットＤ0 を介して、各々入出力ビットＤ0 ，Ｄ1 ，Ｄ
2 ，Ｄ3 ，Ｄ4 ，Ｄ5 ，Ｄ6 およびＤ7 に対応するメモ
リセルアレイ１６に対して書き込みおよび読み出しを行
うことができる。以上のように、構成制御信号ＥＮ
［２：０］＝‘１１１’とした場合、半導体記憶装置１
０は、８Ｍワード×１ビット構成のメモリとして機能す
る。
【００６３】このように、本発明の半導体記憶装置１０
は、１つの半導体記憶装置を容易に異なるワード構成お
よびビット構成のメモリとして使用することができるた
め、半導体記憶装置の開発期間ならびにテスト時間を短
縮し、かつ、コストダウンを実現することができる。ま
た、図４および図５に示すように、ワード構成およびビ
ット構成を変更した場合に、使用しないＩ／Ｏ回路３８
を非動作状態とすることができるため、消費電力を削減
することもできる。
は、１つの半導体記憶装置を容易に異なるワード構成お
よびビット構成のメモリとして使用することができるた
め、半導体記憶装置の開発期間ならびにテスト時間を短
縮し、かつ、コストダウンを実現することができる。ま
た、図４および図５に示すように、ワード構成およびビ
ット構成を変更した場合に、使用しないＩ／Ｏ回路３８
を非動作状態とすることができるため、消費電力を削減
することもできる。
【００６４】なお、上記実施例では、８ビットの入出力
ビットを持つ半導体記憶装置１０を、必要に応じて８ビ
ット、４ビット、２ビットおよび１ビット構成のメモリ
として自由に変更可能に構成した場合の一例を示した
が、本発明はこれに限定されず、例えば上記８ビットの
入出力ビットを持つ半導体記憶装置１０を８ビットまた
は４ビット構成のメモリとして切り替えて使用可能に構
成するというように、必要に応じて適宜切替の自由度を
決定してもよい。
ビットを持つ半導体記憶装置１０を、必要に応じて８ビ
ット、４ビット、２ビットおよび１ビット構成のメモリ
として自由に変更可能に構成した場合の一例を示した
が、本発明はこれに限定されず、例えば上記８ビットの
入出力ビットを持つ半導体記憶装置１０を８ビットまた
は４ビット構成のメモリとして切り替えて使用可能に構
成するというように、必要に応じて適宜切替の自由度を
決定してもよい。
【００６５】ここで、前述の８ビットまたは４ビット構
成のメモリとして切り替えて使用可能に構成した場合の
一例を挙げて説明する。
成のメモリとして切り替えて使用可能に構成した場合の
一例を挙げて説明する。
【００６６】図６は、本発明の半導体記憶装置の別の実
施例の構成概念図である。この半導体記憶装置４４は、
６５５３６ワード×８ビット構成のメモリを、前述のよ
うに、８ビットまたは４ビット構成のメモリとして切り
替えて使用可能なものであり、入出力ビット数が８ビッ
トである点を除いて、図１に示す半導体記憶装置１０と
全く同じ構成を有するものであるため、ここでは同一の
構成要素に同一符号を付して、その詳細な説明は省略す
る。
施例の構成概念図である。この半導体記憶装置４４は、
６５５３６ワード×８ビット構成のメモリを、前述のよ
うに、８ビットまたは４ビット構成のメモリとして切り
替えて使用可能なものであり、入出力ビット数が８ビッ
トである点を除いて、図１に示す半導体記憶装置１０と
全く同じ構成を有するものであるため、ここでは同一の
構成要素に同一符号を付して、その詳細な説明は省略す
る。
【００６７】すなわち、半導体記憶装置４４は、図６に
示すように、各々の入出力ビットＤ 0 ，Ｄ1 ，…，Ｄ7
に各々対応する８個のメモリブロック１２、および、行
デコーダ１４を有する。また、各々のメモリブロック１
２は、６５５３６ワード＝５１２行×１２８列のメモリ
セルからなるメモリセルアレイ１６、カラムセレクタ１
８および入出力部２０を有する。
示すように、各々の入出力ビットＤ 0 ，Ｄ1 ，…，Ｄ7
に各々対応する８個のメモリブロック１２、および、行
デコーダ１４を有する。また、各々のメモリブロック１
２は、６５５３６ワード＝５１２行×１２８列のメモリ
セルからなるメモリセルアレイ１６、カラムセレクタ１
８および入出力部２０を有する。
【００６８】続いて、図７に、カラムセレクタの別の実
施例の構成概念図を示す。ここで、同図（ａ）は、偶数
番目の入出力ビットＤ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 に対応する
カラムセレクタ１８ａ、同図（ｂ）は、奇数番目の入出
力ビットＤ1 ，Ｄ 3 ，Ｄ5 ，Ｄ7 に対応するカラムセレ
クタ１８ｂであり、偶数番目および奇数番目のメモリセ
ルアレイ１６を各々ＭＣevenおよびＭＣodd とし、偶数
番目および奇数番目のデータ線をＤＬevenおよびＤＬ
odd としてある。
施例の構成概念図を示す。ここで、同図（ａ）は、偶数
番目の入出力ビットＤ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 に対応する
カラムセレクタ１８ａ、同図（ｂ）は、奇数番目の入出
力ビットＤ1 ，Ｄ 3 ，Ｄ5 ，Ｄ7 に対応するカラムセレ
クタ１８ｂであり、偶数番目および奇数番目のメモリセ
ルアレイ１６を各々ＭＣevenおよびＭＣodd とし、偶数
番目および奇数番目のデータ線をＤＬevenおよびＤＬ
odd としてある。
【００６９】また、同図には、制御デコーダとなるＮＡ
ＮＤゲート４６を合わせて図示してある。ここで、制御
デコーダとなるＮＡＮＤゲート４６の一方の入力端子に
は、構成制御信号Ａ７＿ｅｎが入力され、同図（ａ）で
は、その他方の入力端子に追加アドレス信号Ａy ７が入
力され、同図（ｂ）では、その他方の反転入力端子に追
加アドレス信号Ａy ７が入力され、その出力は、各々対
応する全てのＡＮＤゲート２４の入力端子に入力されて
いる。
ＮＤゲート４６を合わせて図示してある。ここで、制御
デコーダとなるＮＡＮＤゲート４６の一方の入力端子に
は、構成制御信号Ａ７＿ｅｎが入力され、同図（ａ）で
は、その他方の入力端子に追加アドレス信号Ａy ７が入
力され、同図（ｂ）では、その他方の反転入力端子に追
加アドレス信号Ａy ７が入力され、その出力は、各々対
応する全てのＡＮＤゲート２４の入力端子に入力されて
いる。
【００７０】なお、上記以外の構成については、図２に
示すカラムセレクタと同じであるため、ここでは、同一
の構成要素に同一の符号を付して、その詳細な説明を省
略する。すなわち、図示例のカラムセレクタ１８ａ，１
８ｂは各々、列アドレス信号Ａy ［０：６］をデコード
する列デコーダ２２、メモリセルアレイ１６のメモリセ
ルの各々の列に対応する１２８個の２入力ＡＮＤゲート
２４、１２８個のＮＭＯＳ２６、および、制御デコーダ
となるＮＡＮＤゲート４６を有する。
示すカラムセレクタと同じであるため、ここでは、同一
の構成要素に同一の符号を付して、その詳細な説明を省
略する。すなわち、図示例のカラムセレクタ１８ａ，１
８ｂは各々、列アドレス信号Ａy ［０：６］をデコード
する列デコーダ２２、メモリセルアレイ１６のメモリセ
ルの各々の列に対応する１２８個の２入力ＡＮＤゲート
２４、１２８個のＮＭＯＳ２６、および、制御デコーダ
となるＮＡＮＤゲート４６を有する。
【００７１】図示例のカラムセレクタ１８ａ，１８ｂに
おいては、構成制御信号Ａ７＿ｅｎおよび追加アドレス
信号Ａy ７の制御によって動作が決定される。本実施例
では、構成制御信号Ａ７＿ｅｎは、８ビット構成のメモ
リとして使用する場合に‘０’とされ、４ビット構成の
メモリとして使用する場合に‘１’とされる。また、構
成制御信号Ａ７＿ｅｎの状態に応じて、追加アドレス信
号Ａy ７がイネーブル状態とされ、この追加アドレス信
号Ａy ７の制御によってメモリセルアレイ１６の動作／
非動作が制御される。
おいては、構成制御信号Ａ７＿ｅｎおよび追加アドレス
信号Ａy ７の制御によって動作が決定される。本実施例
では、構成制御信号Ａ７＿ｅｎは、８ビット構成のメモ
リとして使用する場合に‘０’とされ、４ビット構成の
メモリとして使用する場合に‘１’とされる。また、構
成制御信号Ａ７＿ｅｎの状態に応じて、追加アドレス信
号Ａy ７がイネーブル状態とされ、この追加アドレス信
号Ａy ７の制御によってメモリセルアレイ１６の動作／
非動作が制御される。
【００７２】続いて、図８に、入出力部の別の実施例の
構成概念図を示す。同図は、偶数番目の入出力部２０ａ
の１つ、および、奇数番目の入出力部２０ｂの１つを１
組として示したものである。なお、同図には１組の入出
力部２０ａ，２０ｂだけしか示していないが、他の偶数
番目の入出力部の１つ、および、奇数番目の入出力部の
１つを１組とする入出力部の各組についても全く同じ構
成である。
構成概念図を示す。同図は、偶数番目の入出力部２０ａ
の１つ、および、奇数番目の入出力部２０ｂの１つを１
組として示したものである。なお、同図には１組の入出
力部２０ａ，２０ｂだけしか示していないが、他の偶数
番目の入出力部の１つ、および、奇数番目の入出力部の
１つを１組とする入出力部の各組についても全く同じ構
成である。
【００７３】図示例の入出力部２０ａ，２０ｂは、偶数
番目および奇数番目のＩ／Ｏ回路３８ａ，３８ｂの他、
各組の入出力部の２本のデータ線ＤＬevenおよびＤＬ
odd 間の電気的な接続／非接続を各々切り替える第１の
パスゲート４０、データ線ＤＬ odd と奇数番目のＩ／Ｏ
回路３８との間の電気的な接続／非接続を各々切り替え
る第２のパスゲート４２、ならびに、データ線ＤＬeven
と偶数番目のＩ／Ｏ回路３８ａとの間に設けられた第３
のパスゲート４８からなる切替回路を有する。
番目および奇数番目のＩ／Ｏ回路３８ａ，３８ｂの他、
各組の入出力部の２本のデータ線ＤＬevenおよびＤＬ
odd 間の電気的な接続／非接続を各々切り替える第１の
パスゲート４０、データ線ＤＬ odd と奇数番目のＩ／Ｏ
回路３８との間の電気的な接続／非接続を各々切り替え
る第２のパスゲート４２、ならびに、データ線ＤＬeven
と偶数番目のＩ／Ｏ回路３８ａとの間に設けられた第３
のパスゲート４８からなる切替回路を有する。
【００７４】なお、第３のパスゲート４８は、データ線
ＤＬeven〜偶数番目のＩ／Ｏ回路３８ａまでの時間と、
データ線ＤＬodd 〜奇数番目のＩ／Ｏ回路３８ｂまでの
時間とを調整するためのタイミング調整用のパスゲート
であり、その制御端子および反転制御端子は、各々電源
およびグランドに接続され、常時オン状態とされてい
る。また、Ｉ／Ｏ回路３８ａ，３８ｂは、各々センスア
ンプおよびＤout バッファ６６、ならびに、Ｄinバッフ
ァ６８を有する。
ＤＬeven〜偶数番目のＩ／Ｏ回路３８ａまでの時間と、
データ線ＤＬodd 〜奇数番目のＩ／Ｏ回路３８ｂまでの
時間とを調整するためのタイミング調整用のパスゲート
であり、その制御端子および反転制御端子は、各々電源
およびグランドに接続され、常時オン状態とされてい
る。また、Ｉ／Ｏ回路３８ａ，３８ｂは、各々センスア
ンプおよびＤout バッファ６６、ならびに、Ｄinバッフ
ァ６８を有する。
【００７５】偶数番目のＩ／Ｏ回路３８ａのセンスアン
プおよびＤout バッファ６６のイネーブル入力端子ＩＯ
＿ｅｎは電源に接続されて常時動作状態とされ、奇数番
目のＩ／Ｏ回路３８ｂのセンスアンプおよびＤout バッ
ファ６６のイネーブル入力端子ＩＯ＿ｅｎには、構成制
御信号Ａ７＿ｅｎ￣（構成制御信号Ａ７＿ｅｎの反転信
号）が入力されている。また、第１のパスゲート４０の
制御端子および反転制御端子には、各々構成制御信号Ａ
７＿ｅｎおよびＡ７＿ｅｎ￣が入力され、第２のパスゲ
ート４２の制御端子および反転制御端子には、各々構成
制御信号Ａ７＿ｅｎ￣およびＡ７＿ｅｎが入力されてい
る。
プおよびＤout バッファ６６のイネーブル入力端子ＩＯ
＿ｅｎは電源に接続されて常時動作状態とされ、奇数番
目のＩ／Ｏ回路３８ｂのセンスアンプおよびＤout バッ
ファ６６のイネーブル入力端子ＩＯ＿ｅｎには、構成制
御信号Ａ７＿ｅｎ￣（構成制御信号Ａ７＿ｅｎの反転信
号）が入力されている。また、第１のパスゲート４０の
制御端子および反転制御端子には、各々構成制御信号Ａ
７＿ｅｎおよびＡ７＿ｅｎ￣が入力され、第２のパスゲ
ート４２の制御端子および反転制御端子には、各々構成
制御信号Ａ７＿ｅｎ￣およびＡ７＿ｅｎが入力されてい
る。
【００７６】すなわち、図８に示す入出力部２０ａ，２
０ｂは、図５に示す入出力部２０において、偶数番目の
パスゲート４０2 ，４０4 ，４０6 およびパスゲート４
２2，４２4 ，４２6 を取り除き、データ線ＤＬ0 ，Ｄ
Ｌ2 ，ＤＬ4 ，ＤＬ6 とこれに各々対応するＩ／Ｏ回路
３８0 ，３８2 ，３８4 ，３８6 との間に前述の第３の
パスゲート４８を各々設けた構成を有するものである。
０ｂは、図５に示す入出力部２０において、偶数番目の
パスゲート４０2 ，４０4 ，４０6 およびパスゲート４
２2，４２4 ，４２6 を取り除き、データ線ＤＬ0 ，Ｄ
Ｌ2 ，ＤＬ4 ，ＤＬ6 とこれに各々対応するＩ／Ｏ回路
３８0 ，３８2 ，３８4 ，３８6 との間に前述の第３の
パスゲート４８を各々設けた構成を有するものである。
【００７７】入出力部２０ａ，２０ｂは、構成制御信号
Ａ７＿ｅｎの制御によって動作が決定される。本実施例
では、偶数番目のＩ／Ｏ回路３８ａは常時動作状態であ
り、奇数番目のＩ／Ｏ回路３８ｂは、構成制御信号Ａ７
＿ｅｎ￣がハイレベルの場合に動作状態となる。また、
パスゲート４０は、構成制御信号Ａ７＿ｅｎがハイレベ
ルで、構成制御信号Ａ７＿ｅｎ￣がローレベルの場合に
オン状態となり、これとは逆に、パスゲート４２は、構
成制御信号Ａ７＿ｅｎがローレベルで、構成制御信号Ａ
７＿ｅｎ￣がハイレベルの場合にオン状態となる。
Ａ７＿ｅｎの制御によって動作が決定される。本実施例
では、偶数番目のＩ／Ｏ回路３８ａは常時動作状態であ
り、奇数番目のＩ／Ｏ回路３８ｂは、構成制御信号Ａ７
＿ｅｎ￣がハイレベルの場合に動作状態となる。また、
パスゲート４０は、構成制御信号Ａ７＿ｅｎがハイレベ
ルで、構成制御信号Ａ７＿ｅｎ￣がローレベルの場合に
オン状態となり、これとは逆に、パスゲート４２は、構
成制御信号Ａ７＿ｅｎがローレベルで、構成制御信号Ａ
７＿ｅｎ￣がハイレベルの場合にオン状態となる。
【００７８】以下、図６、図７および図８に示す本発明
の半導体記憶装置４４の動作について説明する。まず、
半導体記憶装置４４を６５５３６ワード×８ビット構成
のメモリとして使用する場合、構成制御信号Ａ７＿ｅｎ
を‘０’とする。この場合、制御デコーダであるＮＡＮ
Ｄゲート４６の出力が全てハイレベルとなり、全てのメ
モリブロック１２が動作状態となる。
の半導体記憶装置４４の動作について説明する。まず、
半導体記憶装置４４を６５５３６ワード×８ビット構成
のメモリとして使用する場合、構成制御信号Ａ７＿ｅｎ
を‘０’とする。この場合、制御デコーダであるＮＡＮ
Ｄゲート４６の出力が全てハイレベルとなり、全てのメ
モリブロック１２が動作状態となる。
【００７９】また、入出力部２０ａ，２０ｂでは、奇数
番目のＩ／Ｏ回路３８ｂのイネーブル入力端子ＩＯ＿ｅ
ｎがハイレベルとなって、全てのＩ／Ｏ回路３８ａ，３
８ｂが動作状態となる。また、全てのパスゲート４０が
オフ状態となって、各組の入出力部のデータ線ＤＬeven
およびＤＬodd が電気的に遮断され、全てのパスゲート
４２がオン状態となって、奇数番目のＩ／Ｏ回路３８ｂ
が各々対応するデータ線ＤＬodd に電気的に接続され
る。なお、全てのパスゲート４８は常時オン状態であ
り、偶数番目のＩ／Ｏ回路３０ａは各々対応するデータ
ＤＬevenに電気的に接続されている。
番目のＩ／Ｏ回路３８ｂのイネーブル入力端子ＩＯ＿ｅ
ｎがハイレベルとなって、全てのＩ／Ｏ回路３８ａ，３
８ｂが動作状態となる。また、全てのパスゲート４０が
オフ状態となって、各組の入出力部のデータ線ＤＬeven
およびＤＬodd が電気的に遮断され、全てのパスゲート
４２がオン状態となって、奇数番目のＩ／Ｏ回路３８ｂ
が各々対応するデータ線ＤＬodd に電気的に接続され
る。なお、全てのパスゲート４８は常時オン状態であ
り、偶数番目のＩ／Ｏ回路３０ａは各々対応するデータ
ＤＬevenに電気的に接続されている。
【００８０】この場合、半導体記憶装置４４は、各々の
入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7を介して、各々の入
出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 に対応するメモリセル
アレイ１６に対して書き込みおよび読み出しを行うこと
ができる。以上のように、構成制御信号Ａ７＿ｅｎ＝
‘０’とした場合、半導体記憶装置４４は、６５５３６
ワード×８ビット構成のメモリとして機能する。
入出力ビットＤ0 ，Ｄ1 ，…，Ｄ7を介して、各々の入
出力ビットＤ0 ，Ｄ1 ，…，Ｄ7 に対応するメモリセル
アレイ１６に対して書き込みおよび読み出しを行うこと
ができる。以上のように、構成制御信号Ａ７＿ｅｎ＝
‘０’とした場合、半導体記憶装置４４は、６５５３６
ワード×８ビット構成のメモリとして機能する。
【００８１】続いて、半導体記憶装置４４を１３１０７
２ワード×４ビット構成のメモリとして使用する場合、
構成制御信号Ａ７＿ｅｎを‘１’とする。
２ワード×４ビット構成のメモリとして使用する場合、
構成制御信号Ａ７＿ｅｎを‘１’とする。
【００８２】この場合、制御デコーダであるＮＡＮＤゲ
ート４６の出力は、追加アドレス信号Ａy ７によって制
御が可能となり、追加アドレス信号Ａy ７の状態に応じ
て、偶数番目または奇数番目のメモリブロック１２の内
の一方、すなわち、入出力ビットＤ6 ，Ｄ4 ，Ｄ2 ，Ｄ
0 または入出力ビットＤ7 ，Ｄ5 ，Ｄ3 ，Ｄ1 の一方に
対応する４つのメモリセルアレイ１６が同時に動作状態
となり、他方に対応する４つのメモリセルアレイ１６が
非動作状態となる。
ート４６の出力は、追加アドレス信号Ａy ７によって制
御が可能となり、追加アドレス信号Ａy ７の状態に応じ
て、偶数番目または奇数番目のメモリブロック１２の内
の一方、すなわち、入出力ビットＤ6 ，Ｄ4 ，Ｄ2 ，Ｄ
0 または入出力ビットＤ7 ，Ｄ5 ，Ｄ3 ，Ｄ1 の一方に
対応する４つのメモリセルアレイ１６が同時に動作状態
となり、他方に対応する４つのメモリセルアレイ１６が
非動作状態となる。
【００８３】また、入出力部２０ａ，２０ｂでは、前述
の状態から、奇数番目のＩ／Ｏ回路３８ｂのイネーブル
入力端子ＩＯ＿ｅｎがローレベルとなって非動作状態と
なる。また、全てのパスゲート４０がオン状態となっ
て、各組の入出力部のデータ線ＤＬevenおよびＤＬodd
が電気的に接続され、全てのパスゲート４２がオフ状態
となって、奇数番目のＩ／Ｏ回路３８ｂが各々対応する
データ線ＤＬodd から電気的に遮断される。
の状態から、奇数番目のＩ／Ｏ回路３８ｂのイネーブル
入力端子ＩＯ＿ｅｎがローレベルとなって非動作状態と
なる。また、全てのパスゲート４０がオン状態となっ
て、各組の入出力部のデータ線ＤＬevenおよびＤＬodd
が電気的に接続され、全てのパスゲート４２がオフ状態
となって、奇数番目のＩ／Ｏ回路３８ｂが各々対応する
データ線ＤＬodd から電気的に遮断される。
【００８４】すなわち、追加アドレス信号Ａ７を‘０’
および‘１’とすることにより、偶数番目の入出力ビッ
トＤ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 を介して、各々偶数番目の入
出力ビットＤ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 、および、奇数番目
の入出力ビットＤ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 に対応するメモ
リセルアレイ１６に対して書き込みおよび読み出しを行
うことができる。以上のように、構成制御信号Ａ７＿ｅ
ｎを‘１’とした場合、半導体記憶装置１０は、１３１
０７２ワード×４ビット構成のメモリとして機能する。
および‘１’とすることにより、偶数番目の入出力ビッ
トＤ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 を介して、各々偶数番目の入
出力ビットＤ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 、および、奇数番目
の入出力ビットＤ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 に対応するメモ
リセルアレイ１６に対して書き込みおよび読み出しを行
うことができる。以上のように、構成制御信号Ａ７＿ｅ
ｎを‘１’とした場合、半導体記憶装置１０は、１３１
０７２ワード×４ビット構成のメモリとして機能する。
【００８５】なお、本実施例では、偶数番目のビットの
１つと奇数番目のビットの１つを１組として説明した
が、本発明はこれに限定されず、任意の２ビットを１組
として構成してもよい。また、本発明は、２ビット以上
の入出力ビットを持つ半導体記憶装置に適用可能なもの
であり、制御デコーダや切替回路の具体的な回路構成に
ついては何ら限定されず、実際の装置構成に応じて適宜
決定されるものである。
１つと奇数番目のビットの１つを１組として説明した
が、本発明はこれに限定されず、任意の２ビットを１組
として構成してもよい。また、本発明は、２ビット以上
の入出力ビットを持つ半導体記憶装置に適用可能なもの
であり、制御デコーダや切替回路の具体的な回路構成に
ついては何ら限定されず、実際の装置構成に応じて適宜
決定されるものである。
【００８６】本発明の半導体記憶装置は、基本的に以上
のようなものである。以上、本発明の半導体記憶装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。
のようなものである。以上、本発明の半導体記憶装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。
【００８７】
【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、構成制御信号によって、ワードおよび入
出力ビットの構成の変更を制御し、かつ、追加アドレス
信号によって、ワードおよび入出力ビットの構成を変更
した場合に増加するワードのアドレスを指定することに
より、制御デコーダによって、各々のメモリブロックの
メモリセルアレイの動作／非動作を制御し、切替回路に
よって、各々のメモリブロックの入出力部の動作／非動
作を制御し、かつ、各々のメモリブロックのメモリセル
アレイと各々のメモリブロックの入出力部との電気的な
接続／非接続を切り替えて、動作状態としたメモリブロ
ックのメモリセルアレイと動作状態としたメモリブロッ
クの入出力部とを電気的に接続することにより、ワード
および入出力ビットの構成を変更可能に構成したもので
ある。したがって、本発明の半導体記憶装置によれば、
１つの製品で対応することができるメモリの構成が広が
るため、通常の半導体メモリ製品はもちろん、特に様々
なメモリ構成の製品を求められるＡＳＩＣの分野におい
ては、メモリの開発期間を短縮し、開発コストを大幅に
削減することができる。また、ワード数を増やして、使
用する入出力ビット数を減らした場合であっても、使用
しない入出力ビットのセンスアンプや入出力バッファを
非動作状態とすることができるため、無駄な電力消費を
省くことができる。また、例えば製品として必要なメモ
リ構成に対して、ワード数を少なく、かつ、入出力ビッ
ト数を多く構成しておくことにより、メモリのテスト時
間を短縮させることも可能である。
体記憶装置は、構成制御信号によって、ワードおよび入
出力ビットの構成の変更を制御し、かつ、追加アドレス
信号によって、ワードおよび入出力ビットの構成を変更
した場合に増加するワードのアドレスを指定することに
より、制御デコーダによって、各々のメモリブロックの
メモリセルアレイの動作／非動作を制御し、切替回路に
よって、各々のメモリブロックの入出力部の動作／非動
作を制御し、かつ、各々のメモリブロックのメモリセル
アレイと各々のメモリブロックの入出力部との電気的な
接続／非接続を切り替えて、動作状態としたメモリブロ
ックのメモリセルアレイと動作状態としたメモリブロッ
クの入出力部とを電気的に接続することにより、ワード
および入出力ビットの構成を変更可能に構成したもので
ある。したがって、本発明の半導体記憶装置によれば、
１つの製品で対応することができるメモリの構成が広が
るため、通常の半導体メモリ製品はもちろん、特に様々
なメモリ構成の製品を求められるＡＳＩＣの分野におい
ては、メモリの開発期間を短縮し、開発コストを大幅に
削減することができる。また、ワード数を増やして、使
用する入出力ビット数を減らした場合であっても、使用
しない入出力ビットのセンスアンプや入出力バッファを
非動作状態とすることができるため、無駄な電力消費を
省くことができる。また、例えば製品として必要なメモ
リ構成に対して、ワード数を少なく、かつ、入出力ビッ
ト数を多く構成しておくことにより、メモリのテスト時
間を短縮させることも可能である。
【図１】 本発明の半導体記憶装置の一実施例の構成概
念図である。
念図である。
【図２】 本発明の半導体記憶装置のカラムセレクタの
一実施例の構成概念図である。
一実施例の構成概念図である。
【図３】 本発明の半導体記憶装置の制御デコーダの一
実施例の構成回路図である。
実施例の構成回路図である。
【図４】 本発明の半導体記憶装置の入出力部の一実施
例の構成概念図である。
例の構成概念図である。
【図５】 本発明の半導体記憶装置の入出力部の具体例
を表す構成概念図である。
を表す構成概念図である。
【図６】 本発明の半導体記憶装置の別の実施例の構成
概念図である。
概念図である。
【図７】 （ａ）および（ｂ）は、本発明の半導体記憶
装置のカラムセレクタの別の実施例の構成概念図であ
る。
装置のカラムセレクタの別の実施例の構成概念図であ
る。
【図８】 本発明の半導体記憶装置の入出力部の別の実
施例の構成概念図である。
施例の構成概念図である。
【図９】 従来の半導体記憶装置の一例の構成概念図で
ある。
ある。
【図１０】 従来の半導体記憶装置のメモリブロックの
一例の構成概念図である。
一例の構成概念図である。
１０，４４，５０ 半導体記憶装置 １２，５２ メモリブロック １４，５４ 行デコーダ １６，５６ メモリセルアレイ １８，１８ａ，１８ｂ，５８ カラムセレクタ ２０，２０ａ，２０ｂ，６０ 入出力部 ２２，６２ 列デコーダ ２４ ＡＮＤゲート ２６，６４ Ｎ型ＭＯＳトランジスタ ２８ 制御デコーダ ３０，３２，３４，４６ ＮＡＮＤゲート ３６ インバータ ３８，３８ａ，３８ｂ Ｉ／Ｏ回路 ４０，４２，４８ パスゲート ６６ センスアンプおよびＤout バッファ ６８ Ｄinバッファ
Claims (1)
- 【請求項１】少なくとも２ビット以上の入出力ビットを
持ち、これらの入出力ビットに各々対応するメモリブロ
ックを備えており、 各々の前記メモリブロックが、所定行列のメモリセルか
らなる所定ワード数のメモリセルアレイと、このメモリ
セルアレイの列を指定するカラムセレクタと、前記メモ
リセルアレイのデータの入出力を制御する入出力部とを
有する半導体記憶装置であって、 さらに、各々の前記メモリブロックのメモリセルアレイ
の動作／非動作を制御する制御デコーダと、各々の前記
メモリブロックの入出力部の動作／非動作を制御し、各
々の前記メモリブロックのメモリセルアレイと各々の前
記メモリブロックの入出力部との電気的な接続／非接続
を切り替える切替回路とを有し、 構成制御信号によって、前記ワードおよび前記入出力ビ
ットの構成の変更を制御し、追加アドレス信号によっ
て、前記ワードおよび前記入出力ビットの構成を変更し
た場合に増加する前記ワードのアドレスを指定すること
により、前記制御デコーダによって動作状態とした前記
メモリブロックのメモリセルアレイと前記切替回路によ
り動作状態とした前記メモリブロックの入出力部とを電
気的に接続して、前記ワードおよび前記入出力ビットの
構成を変更可能であることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242829A JP2000076865A (ja) | 1998-08-28 | 1998-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242829A JP2000076865A (ja) | 1998-08-28 | 1998-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076865A true JP2000076865A (ja) | 2000-03-14 |
Family
ID=17094920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242829A Pending JP2000076865A (ja) | 1998-08-28 | 1998-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199849A (ja) * | 2002-12-13 | 2004-07-15 | Hynix Semiconductor Inc | 入／出力の帯域幅を調節可能なメモリ装置 |
| JP2005011497A (ja) * | 2003-06-19 | 2005-01-13 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置 |
| WO2010021410A1 (ja) * | 2008-08-22 | 2010-02-25 | 日本電気株式会社 | 積層メモリチップ、それを用いた半導体集積回路装置及びその製造方法 |
-
1998
- 1998-08-28 JP JP10242829A patent/JP2000076865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199849A (ja) * | 2002-12-13 | 2004-07-15 | Hynix Semiconductor Inc | 入／出力の帯域幅を調節可能なメモリ装置 |
| JP2005011497A (ja) * | 2003-06-19 | 2005-01-13 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置 |
| WO2010021410A1 (ja) * | 2008-08-22 | 2010-02-25 | 日本電気株式会社 | 積層メモリチップ、それを用いた半導体集積回路装置及びその製造方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040123 |
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