JPH08129877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08129877A JPH08129877A JP6265598A JP26559894A JPH08129877A JP H08129877 A JPH08129877 A JP H08129877A JP 6265598 A JP6265598 A JP 6265598A JP 26559894 A JP26559894 A JP 26559894A JP H08129877 A JPH08129877 A JP H08129877A
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- 238000010586 diagram Methods 0.000 description 10
- 230000003068 static effect Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】シェアード型センスアンプ構成で、かつセンス
アンプをキャッシュとして利用するメモリのキャッシュ
効率を向上する。 【構成】シェアード型センスアンプ列単位に対してキャ
ッシュ判定を行うレジスタを有し、単独で存在するセン
スアンプについても、データを保持し、キャッシュのデ
ータとして使用可能の構成する。
アンプをキャッシュとして利用するメモリのキャッシュ
効率を向上する。 【構成】シェアード型センスアンプ列単位に対してキャ
ッシュ判定を行うレジスタを有し、単独で存在するセン
スアンプについても、データを保持し、キャッシュのデ
ータとして使用可能の構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にＤＲＡＭ技術に関連したキャッシュメモリを含
む半導体記憶装置に関する。
し、特にＤＲＡＭ技術に関連したキャッシュメモリを含
む半導体記憶装置に関する。
【０００２】
【従来の技術】コンピュータ技術の進歩に伴って大容量
メモリのアクセスの高速化とスループットの向上が課題
となってきた。これらの課題を解決するために安価なＤ
ＲＡＭの複数のメモリブロックにＳＲＡＭを付加して、
これをキャッシュメモリとして利用する技術が特開平３
−２１２８９１号公報に開示されている。
メモリのアクセスの高速化とスループットの向上が課題
となってきた。これらの課題を解決するために安価なＤ
ＲＡＭの複数のメモリブロックにＳＲＡＭを付加して、
これをキャッシュメモリとして利用する技術が特開平３
−２１２８９１号公報に開示されている。
【０００３】またＤＲＡＭのセルの微小電圧を増幅する
センスアンプをスタチックバッファとし、これをキャッ
シュメモリとして利用する技術が、特開昭６１−７４０
４１号公報、米国特許第４、５７７、２９３号および米
国特許第４、６４９、５１６号のそれぞれに開示されて
いる。
センスアンプをスタチックバッファとし、これをキャッ
シュメモリとして利用する技術が、特開昭６１−７４０
４１号公報、米国特許第４、５７７、２９３号および米
国特許第４、６４９、５１６号のそれぞれに開示されて
いる。
【０００４】まず、図６を参照して、ＤＲＡＭの構成と
その基本動作について説明する。
その基本動作について説明する。
【０００５】図６を参照すると、このＤＲＡＭ６００
は、複数のメモリブロック６１に分割されたメモリセル
アレイ６０１を有し、それぞれのメモリブロック６１
は、ブロック内の行アドレスをデコードするＸデコーダ
６２を持ち、入力されたアドレスＡＤＤをバッファ６６
で受けてセレクタ６７によりＸアドレスはＸデコーダ６
２とブロックデコーダ６５に入力する構成である。
は、複数のメモリブロック６１に分割されたメモリセル
アレイ６０１を有し、それぞれのメモリブロック６１
は、ブロック内の行アドレスをデコードするＸデコーダ
６２を持ち、入力されたアドレスＡＤＤをバッファ６６
で受けてセレクタ６７によりＸアドレスはＸデコーダ６
２とブロックデコーダ６５に入力する構成である。
【０００６】さらに、ＤＲＡＭ６００のブロックデコー
ダ６５は、複数のメモリブロック６１から、対応するメ
モリブロック６１のＸデコーダ６２を選択することによ
り、メモリブロック６１を選択する構成で、ＤＲＡＭ６
００のセンスアンプ６４はメモリブロック６１に対応し
てそれぞれのメモリブロック６１の近傍に配置され、Ｘ
デコーダ６２によって選択されたワード線（図示してい
ない）上のデータをセンス増幅する構成である。
ダ６５は、複数のメモリブロック６１から、対応するメ
モリブロック６１のＸデコーダ６２を選択することによ
り、メモリブロック６１を選択する構成で、ＤＲＡＭ６
００のセンスアンプ６４はメモリブロック６１に対応し
てそれぞれのメモリブロック６１の近傍に配置され、Ｘ
デコーダ６２によって選択されたワード線（図示してい
ない）上のデータをセンス増幅する構成である。
【０００７】さらにまた、ＤＲＡＭ６００のＹデコーダ
６３は、時分割入力されたＹアドレスをセレクタ６７か
ら受けて、複数のセンスアンプ６４の中から選択する。
これにより選択されたセンスアンプ６４は、データを内
部データ線（図示してない）を介して授受する。
６３は、時分割入力されたＹアドレスをセレクタ６７か
ら受けて、複数のセンスアンプ６４の中から選択する。
これにより選択されたセンスアンプ６４は、データを内
部データ線（図示してない）を介して授受する。
【０００８】また、ＤＲＡＭ６００のコントロール回路
６８は、入力信号（反転ＲＡＳ，反転ＣＡＳおよび反転
ＷＥ）を入力し、入力アドレスの制御とセンス動作を制
御するセンスコントロール６９、データ出力回路６１０
およびデータ入力回路６１１のそれぞれを制御する。信
号反転ＯＥは出力ＤＱのハイインピーダンスを制御する
構成である。
６８は、入力信号（反転ＲＡＳ，反転ＣＡＳおよび反転
ＷＥ）を入力し、入力アドレスの制御とセンス動作を制
御するセンスコントロール６９、データ出力回路６１０
およびデータ入力回路６１１のそれぞれを制御する。信
号反転ＯＥは出力ＤＱのハイインピーダンスを制御する
構成である。
【０００９】引き続いて図７を参照して、センスアンプ
６４の構成について説明する。
６４の構成について説明する。
【００１０】図７を参照すると、センスアンプ７１は、
Ｐチャンネル型トランジスタＱ７１のソースとＰチャン
ネル型トランジスタＱ７２のソースとが信号Ｓｐに接続
されている。Ｐチャンネル型トランジスタＱ７１のドレ
インはビット線Ｂｓに接続され、ゲートはビット線Ｂｓ
ｂに接続されている。Ｐチャンネル型トランジスタＱ７
２のドレインはビット線Ｂｓｂに接続され、ゲートはビ
ット線Ｂｓに接続されている。
Ｐチャンネル型トランジスタＱ７１のソースとＰチャン
ネル型トランジスタＱ７２のソースとが信号Ｓｐに接続
されている。Ｐチャンネル型トランジスタＱ７１のドレ
インはビット線Ｂｓに接続され、ゲートはビット線Ｂｓ
ｂに接続されている。Ｐチャンネル型トランジスタＱ７
２のドレインはビット線Ｂｓｂに接続され、ゲートはビ
ット線Ｂｓに接続されている。
【００１１】Ｎチャンネル型トランジスタＱ７３のドレ
インとＮチャンネル型トランジスタＱ７４のドレインと
が信号Ｓｎに接続されている。Ｎチャンネル型トランジ
スタＱ７３のソースはビット線Ｂｓに接続され、ゲート
はビット線Ｂｓｂに接続されている。Ｎチャンネル型ト
ランジスタＱ７４のソースはビット線Ｂｓｂ接続され、
ゲートはビット線Ｂｓに接続されている。
インとＮチャンネル型トランジスタＱ７４のドレインと
が信号Ｓｎに接続されている。Ｎチャンネル型トランジ
スタＱ７３のソースはビット線Ｂｓに接続され、ゲート
はビット線Ｂｓｂに接続されている。Ｎチャンネル型ト
ランジスタＱ７４のソースはビット線Ｂｓｂ接続され、
ゲートはビット線Ｂｓに接続されている。
【００１２】さらに、選択ゲート７２は、Ｎチャンネル
型トランジスタＱ７５のドレインがビット線Ｂｓに接続
され、ソースがビット線Ｂに接続され、ゲートが信号Ａ
Ｇに接続されている。また、Ｎチャンネル型トランジス
タＱ７６のドレインがビット線Ｂｓｂに接続され、ソー
スがビット線Ｂｂに接続され、ゲートが信号ＡＧに接続
される構成である。
型トランジスタＱ７５のドレインがビット線Ｂｓに接続
され、ソースがビット線Ｂに接続され、ゲートが信号Ａ
Ｇに接続されている。また、Ｎチャンネル型トランジス
タＱ７６のドレインがビット線Ｂｓｂに接続され、ソー
スがビット線Ｂｂに接続され、ゲートが信号ＡＧに接続
される構成である。
【００１３】さらに、プリチャージ７３は、Ｐチャンネ
ル型トランジスタＱ７０のドレインがビット線Ｂに接続
され、ソースがビット線Ｂｂに接続され、ゲートが信号
Ｐに接続されている。また、Ｐチャンネル型トランジス
タＱ７８のドレイがビット線Ｂに接続され、ソースが中
間電位ＨＶＣに接続され、ゲートが信号Ｐに接続してい
る。Ｐチャンネル型トランジスタＱ７９のドレインは、
ビット線Ｂｂに接続され、ソースは中間電位ＨＶＣに接
続され、ゲートは信号Ｐに接続されている。
ル型トランジスタＱ７０のドレインがビット線Ｂに接続
され、ソースがビット線Ｂｂに接続され、ゲートが信号
Ｐに接続されている。また、Ｐチャンネル型トランジス
タＱ７８のドレイがビット線Ｂに接続され、ソースが中
間電位ＨＶＣに接続され、ゲートが信号Ｐに接続してい
る。Ｐチャンネル型トランジスタＱ７９のドレインは、
ビット線Ｂｂに接続され、ソースは中間電位ＨＶＣに接
続され、ゲートは信号Ｐに接続されている。
【００１４】メモリセル７４はワード線Ｗの信号を入力
し、データをビット線Ｂに出力する。
し、データをビット線Ｂに出力する。
【００１５】次に、図８を参照して、ＤＲＡＭ６００動
作について説明する。
作について説明する。
【００１６】信号反転ＲＡＳがハイからロウへ遷移する
と、信号Ｐがバイレベルとなりプリチャージを中止す
る。選択ゲート７２は選択ブロックに対しては信号ＡＧ
は常にハイレベルを維持する。
と、信号Ｐがバイレベルとなりプリチャージを中止す
る。選択ゲート７２は選択ブロックに対しては信号ＡＧ
は常にハイレベルを維持する。
【００１７】その後Ｘアドレスをラッチし、選択ワード
線がハイレベルとなりビット線対に電位差が発生する。
信号Ｓｐがハイレベル、信号Ｓｎがロウレベルに中間電
位ＨＶＣから変化するとセンスアンプ７１によりデータ
は増幅される。信号反転ＲＡＳがロウレベルの期間中は
センスアンプ７１によりデータは保持される。
線がハイレベルとなりビット線対に電位差が発生する。
信号Ｓｐがハイレベル、信号Ｓｎがロウレベルに中間電
位ＨＶＣから変化するとセンスアンプ７１によりデータ
は増幅される。信号反転ＲＡＳがロウレベルの期間中は
センスアンプ７１によりデータは保持される。
【００１８】信号反転ＲＡＳがハイレベルとなると、ワ
ード線Ｗはロウレベルとなり、信号Ｐがロウレベルとな
り、信号Ｓｐおよび信号Ｓｎのそれぞれが中間電位とな
りビット線はプリチャージ状態となる。また、信号反転
ＣＡＳは、ハイレベルからロウレベルになるとＹアドレ
スをラッチしてデータを入出力する。
ード線Ｗはロウレベルとなり、信号Ｐがロウレベルとな
り、信号Ｓｐおよび信号Ｓｎのそれぞれが中間電位とな
りビット線はプリチャージ状態となる。また、信号反転
ＣＡＳは、ハイレベルからロウレベルになるとＹアドレ
スをラッチしてデータを入出力する。
【００１９】以上、ＤＲＡＭ６００のセンス動作につい
て説明した。
て説明した。
【００２０】ところが近年、メモリ容量の増大に伴い、
ＤＲＡＭ６００のセンスアンプ６４は互に隣接するメモ
リブロック６１で共用して動作するシェアード型センス
アンプが採用されるようになってきた。
ＤＲＡＭ６００のセンスアンプ６４は互に隣接するメモ
リブロック６１で共用して動作するシェアード型センス
アンプが採用されるようになってきた。
【００２１】このシェアード型センスアンプについて図
９を参照して、説明する。
９を参照して、説明する。
【００２２】図９を参照すると、ＤＲＡＭ６００のセン
スアンプ９３は、選択ゲート９２とプリチャージ回路９
１を介してメモリブロックＭ（ｎ−１）とメモリブロッ
クＭ（ｎ）のビット線に接続している。ＡＮＤ回路９４
はブロック選択信号ＢＳ（ｎ−１）とブロック選択信号
ＢＳｎを入力しどちらかのメモリブロックが選択され選
択信号がハイレベルとなると出力をハイレベルとしてセ
ンスアンプを活性化する。このとき、隣合うブロック選
択信号は同時にハイレベルとなることはない。
スアンプ９３は、選択ゲート９２とプリチャージ回路９
１を介してメモリブロックＭ（ｎ−１）とメモリブロッ
クＭ（ｎ）のビット線に接続している。ＡＮＤ回路９４
はブロック選択信号ＢＳ（ｎ−１）とブロック選択信号
ＢＳｎを入力しどちらかのメモリブロックが選択され選
択信号がハイレベルとなると出力をハイレベルとしてセ
ンスアンプを活性化する。このとき、隣合うブロック選
択信号は同時にハイレベルとなることはない。
【００２３】ここでメモリブロックＭｎが選択される場
合は、ブロックセレクト信号ＢＳｎがハイレベルとな
り、ブロックセレクト信号ＢＳ（ｎ−１）およびブロッ
クセレクト信号ＢＳ（ｎ＋１）がロウレベルとなる。メ
モリブロックＭ（ｎ−１）ブロックのＸデコーダ（ｎ−
１）は非活性となり、プリチャージ９１（ｎ−１）はビ
ット線をプリチャージし、選択ゲート９２（ｎ−１）は
メモリブロックＭ（ｎ−１）のビットとセンスアンプ９
３Ａを電気的に分離する。ブロックセレクトＢＳ（ｎ＋
１）も同様に選択ゲート９２（ｎ＋１）は、メモリブロ
ックＭ（ｎ＋１）のビット線とセンスアンプ９３Ｂを電
気的に分離する。メモリブロックＭ（ｎ）のプリチャー
ジ回路９１ｎは、ビット線のプリチャージを中止し、セ
ンスアンプ９３をメモリブロックＭ（ｎ）のビット線と
接続する。これによりセンスアンプ９３は、Ｘデコーダ
により選択されたワード線によりメモリセルのデータを
増幅する。このようにしてセンスアンプは隣接するメモ
リブロックにたいして切り換えて動作することにより、
それぞれのメモリブロックにセンスアンプを配置する場
合に比べてセンスアンプの個数を少なくできる利点があ
る。
合は、ブロックセレクト信号ＢＳｎがハイレベルとな
り、ブロックセレクト信号ＢＳ（ｎ−１）およびブロッ
クセレクト信号ＢＳ（ｎ＋１）がロウレベルとなる。メ
モリブロックＭ（ｎ−１）ブロックのＸデコーダ（ｎ−
１）は非活性となり、プリチャージ９１（ｎ−１）はビ
ット線をプリチャージし、選択ゲート９２（ｎ−１）は
メモリブロックＭ（ｎ−１）のビットとセンスアンプ９
３Ａを電気的に分離する。ブロックセレクトＢＳ（ｎ＋
１）も同様に選択ゲート９２（ｎ＋１）は、メモリブロ
ックＭ（ｎ＋１）のビット線とセンスアンプ９３Ｂを電
気的に分離する。メモリブロックＭ（ｎ）のプリチャー
ジ回路９１ｎは、ビット線のプリチャージを中止し、セ
ンスアンプ９３をメモリブロックＭ（ｎ）のビット線と
接続する。これによりセンスアンプ９３は、Ｘデコーダ
により選択されたワード線によりメモリセルのデータを
増幅する。このようにしてセンスアンプは隣接するメモ
リブロックにたいして切り換えて動作することにより、
それぞれのメモリブロックにセンスアンプを配置する場
合に比べてセンスアンプの個数を少なくできる利点があ
る。
【００２４】具体的には、４個のメモリブロックを持っ
ているメモリについて図１０を参照して説明する。
ているメモリについて図１０を参照して説明する。
【００２５】メモリ１００は、４個のメモリブロックＢ
１，Ｂ２，Ｂ３およびＢ４のそれぞれに分割される。セ
ンスアンプ列（Ｓ０〜Ｓ４）はそれぞれのメモリブロッ
クの境界ならびに端に存在し、その数は、ワード線上の
メモリセルの半分である。メモリの端に存在するセンス
アンプ列Ｓ０およびＳ４はそれぞれ共有されず、それぞ
れメモリブロックＢ１およびＢ４に対応している。セン
スアンプ列Ｓ１はメモリブロックＢ１およびＢ２のそれ
ぞれに共有され、メモリブロックＢ１選択時には、メモ
リブロックＢ１のセルデータの増幅を行い、メモリブロ
ックＢ２選択時には、メモリブロックＢ２のセルデータ
の増幅を行う。
１，Ｂ２，Ｂ３およびＢ４のそれぞれに分割される。セ
ンスアンプ列（Ｓ０〜Ｓ４）はそれぞれのメモリブロッ
クの境界ならびに端に存在し、その数は、ワード線上の
メモリセルの半分である。メモリの端に存在するセンス
アンプ列Ｓ０およびＳ４はそれぞれ共有されず、それぞ
れメモリブロックＢ１およびＢ４に対応している。セン
スアンプ列Ｓ１はメモリブロックＢ１およびＢ２のそれ
ぞれに共有され、メモリブロックＢ１選択時には、メモ
リブロックＢ１のセルデータの増幅を行い、メモリブロ
ックＢ２選択時には、メモリブロックＢ２のセルデータ
の増幅を行う。
【００２６】同様にしてセンスアンプ列Ｓ２は、メモリ
ブロックＢ２およびＢ３のそれぞれに共用され、センス
アンプ列Ｓ３は、メモリブロックＢ３とＢ４に共有され
ている。
ブロックＢ２およびＢ３のそれぞれに共用され、センス
アンプ列Ｓ３は、メモリブロックＢ３とＢ４に共有され
ている。
【００２７】このような構成をとることにより、各ブロ
ックにワード線上のセルと同数のセンスアンプを配置す
る場合に比べて、この例で約６０％の個数にすることが
できる。
ックにワード線上のセルと同数のセンスアンプを配置す
る場合に比べて、この例で約６０％の個数にすることが
できる。
【００２８】このような構成のセンスアンプを持ったＤ
ＲＡＭにおいて、反転ＲＡＳ信号の入力にかかわらず、
センスアンプに１ワード線分のデータを保持し、メモリ
アクセスに際しては、アクセスする行アドレスがセンス
アンプ列（Ｓ０〜Ｓ４）の保持するデータの行アドレス
と一致した場合には、センスアンプ（Ｓ０〜Ｓ４）にア
クセスすることにより、メモリセルに直接アクセスしな
いため、高速で低電流消費なメモリを実現することがで
きる。
ＲＡＭにおいて、反転ＲＡＳ信号の入力にかかわらず、
センスアンプに１ワード線分のデータを保持し、メモリ
アクセスに際しては、アクセスする行アドレスがセンス
アンプ列（Ｓ０〜Ｓ４）の保持するデータの行アドレス
と一致した場合には、センスアンプ（Ｓ０〜Ｓ４）にア
クセスすることにより、メモリセルに直接アクセスしな
いため、高速で低電流消費なメモリを実現することがで
きる。
【００２９】このようなセンスアンプをスタテックなラ
ッチとし、キャッシュメモリとして利用するメモリの動
作を図１１を参照して説明する。
ッチとし、キャッシュメモリとして利用するメモリの動
作を図１１を参照して説明する。
【００３０】まず、最初の反転ＲＡＳ信号の入力Ａ点に
て、信号Ｓｐと信号Ｓｎならびにビット線Ｂとビット線
Ｂｂは、いったん中間電位にプリチャージされた後、ア
クセスする行アドレスに対応するワード線を活性化し、
信号Ｓｐと信号Ｓｎとを活性化することによりセンスア
ンプでデータを増幅ラッチする。
て、信号Ｓｐと信号Ｓｎならびにビット線Ｂとビット線
Ｂｂは、いったん中間電位にプリチャージされた後、ア
クセスする行アドレスに対応するワード線を活性化し、
信号Ｓｐと信号Ｓｎとを活性化することによりセンスア
ンプでデータを増幅ラッチする。
【００３１】それ以降の反転ＲＡＳ信号入力Ｂ点および
Ｃ点については、メモリアクセスの行アドレスが、セン
スアンプの保持しているデータに対応するアドレスと一
致しているか、他のセンスアンプ列をアクセスしている
間は該当するメモリブロックの信号Ｓｐと信号Ｓｎとを
活性したままでデータをセンスアンプに保持し、センス
アンプの保持しているデータに対応するアドレスと一致
した場合は、センスアンプにたいしデータアクセスを行
う。
Ｃ点については、メモリアクセスの行アドレスが、セン
スアンプの保持しているデータに対応するアドレスと一
致しているか、他のセンスアンプ列をアクセスしている
間は該当するメモリブロックの信号Ｓｐと信号Ｓｎとを
活性したままでデータをセンスアンプに保持し、センス
アンプの保持しているデータに対応するアドレスと一致
した場合は、センスアンプにたいしデータアクセスを行
う。
【００３２】反転ＲＡＳ信号入力Ｄ点において、メモリ
アクセスの行アドレスがセンスアンプの保持しているデ
ータに対応するアドレスと一致しなかった場合、ビット
線Ｂおよびビット線Ｂｂならびに信号ＳｐおよびＳｎの
それぞれはプリチャージされたのち、新たな行アドレス
に対応するワード線を選択して、新たなデータを増幅
し、ラッチする。
アクセスの行アドレスがセンスアンプの保持しているデ
ータに対応するアドレスと一致しなかった場合、ビット
線Ｂおよびビット線Ｂｂならびに信号ＳｐおよびＳｎの
それぞれはプリチャージされたのち、新たな行アドレス
に対応するワード線を選択して、新たなデータを増幅
し、ラッチする。
【００３３】これまで説明したように、センスアンプを
スタテックなラッチとしてワードせ単位のデータを保持
することによりメモリ動作の特性を向上することができ
る。
スタテックなラッチとしてワードせ単位のデータを保持
することによりメモリ動作の特性を向上することができ
る。
【００３４】
【発明が解決しようとする課題】従来のメモリにおいて
は、メモリの大容量化に伴う半導体チップのダイサイズ
の増加を抑えることによりコストアップを少なくするた
め、シェアード型センスアンプを用い、センスアンプを
スタテックなラッチとしてワード線単位のデータを保持
することにより、メモリ動作の特性の向上を図ってき
た。
は、メモリの大容量化に伴う半導体チップのダイサイズ
の増加を抑えることによりコストアップを少なくするた
め、シェアード型センスアンプを用い、センスアンプを
スタテックなラッチとしてワード線単位のデータを保持
することにより、メモリ動作の特性の向上を図ってき
た。
【００３５】しかしながら、シェアード型センスアンプ
をセンスアンプをスタテックなラッチとしてワード線単
位のデータを保持して動作させると、メモリチップに存
在するセンスアンプ列を十分に使用出来ない場合が発生
し、メモリ動作の特性が十分に向上しない。
をセンスアンプをスタテックなラッチとしてワード線単
位のデータを保持して動作させると、メモリチップに存
在するセンスアンプ列を十分に使用出来ない場合が発生
し、メモリ動作の特性が十分に向上しない。
【００３６】図１２を参照して、この場合について説明
すると、メモリは１６個のメモリブロック（Ｍ０〜Ｍ
Ｆ）に分割され、１度に活性化するワード線は、１本で
ある。センスアンプは、シェアード型であるために、隣
接するメモリブロックのどちらか一方についてのみ動作
可能である。
すると、メモリは１６個のメモリブロック（Ｍ０〜Ｍ
Ｆ）に分割され、１度に活性化するワード線は、１本で
ある。センスアンプは、シェアード型であるために、隣
接するメモリブロックのどちらか一方についてのみ動作
可能である。
【００３７】ワード線単位のデータをセンスアンプに保
持すると、最大では、８本のワード線についてデータの
保持が可能であり、１６本のセンスアンプ列の利用が可
能である。しかしこのワード線選択は、任意であるため
最小の場合は６本のワード線で１２本のセンスアンプ列
のみが利用可能となり、残りの５本のセンスアンプ列が
使用出来ないため、センスアンプにデータを保持するこ
とによる特性の向上が低減してしまう欠点があった。
持すると、最大では、８本のワード線についてデータの
保持が可能であり、１６本のセンスアンプ列の利用が可
能である。しかしこのワード線選択は、任意であるため
最小の場合は６本のワード線で１２本のセンスアンプ列
のみが利用可能となり、残りの５本のセンスアンプ列が
使用出来ないため、センスアンプにデータを保持するこ
とによる特性の向上が低減してしまう欠点があった。
【００３８】
【課題を解決するための手段】本発明の半導体記憶装置
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれ接続
する複数のビットせ対および行ごとに共通にそれぞれ接
続するワード線とを含むメモリセルアレイと、前記ビッ
ト線対の各々にそのビット線対の一端で接続され活性化
信号に応じて前記ビット線対間の電位差を増巾するセン
スアンプとを備え、前記メモリセルへのデータアクセス
に際して指定した行アドレスと前記センスアンプに保持
されているデータの行アドレスが一致している場合に
は、前記センスアンプに対してデータのアクセスを行う
ことによりキャッシング動作する半導体記憶装置におい
て、前記メモリセルアレイは、複数のブロックに分割さ
れており、それぞれのメモリブロックに対応する複数の
センスアンプ列を有し、前記センスアンプは、隣接する
前記メモリブロックに共用され選択動作時に前記隣接す
るメモリブロックの一方に対応して動作するシェアード
型センスアンプであって、前記メモリセルのアクセスに
おける前記キャッシング動作を前記センスアンプ列単位
に制御する構成である。
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれ接続
する複数のビットせ対および行ごとに共通にそれぞれ接
続するワード線とを含むメモリセルアレイと、前記ビッ
ト線対の各々にそのビット線対の一端で接続され活性化
信号に応じて前記ビット線対間の電位差を増巾するセン
スアンプとを備え、前記メモリセルへのデータアクセス
に際して指定した行アドレスと前記センスアンプに保持
されているデータの行アドレスが一致している場合に
は、前記センスアンプに対してデータのアクセスを行う
ことによりキャッシング動作する半導体記憶装置におい
て、前記メモリセルアレイは、複数のブロックに分割さ
れており、それぞれのメモリブロックに対応する複数の
センスアンプ列を有し、前記センスアンプは、隣接する
前記メモリブロックに共用され選択動作時に前記隣接す
るメモリブロックの一方に対応して動作するシェアード
型センスアンプであって、前記メモリセルのアクセスに
おける前記キャッシング動作を前記センスアンプ列単位
に制御する構成である。
【００３９】また、本発明の半導体記憶装置は、前記セ
ンスアンプ列が保持しているデータの行アドレスに対応
するメモリブロックが活性化されていないセンスアンプ
列に対するメモリアクセスが発生した場合には、前記半
導体記憶装置のリード動作についてのみ前記センスアン
プ列に対するアクセスを可能とする構成とすることもで
きる。
ンスアンプ列が保持しているデータの行アドレスに対応
するメモリブロックが活性化されていないセンスアンプ
列に対するメモリアクセスが発生した場合には、前記半
導体記憶装置のリード動作についてのみ前記センスアン
プ列に対するアクセスを可能とする構成とすることもで
きる。
【００４０】また、本発明の半導体記憶装置は、前記セ
ンスアンプ列が保持しているデータの行アドレスに対応
するメモリブロックが活性化されていないセンスアンプ
列に対するメモリアクセスが発生した場合には、前記セ
ンスアンプ列に対してのみリード動作またはライト動作
を実行し、前記センスアンプ列が前記メモリセルの新た
な行アドレスに対して動作する前に前記センスアンプの
データを前記メモリセルに転送する手段を有する構成と
することもできる。
ンスアンプ列が保持しているデータの行アドレスに対応
するメモリブロックが活性化されていないセンスアンプ
列に対するメモリアクセスが発生した場合には、前記セ
ンスアンプ列に対してのみリード動作またはライト動作
を実行し、前記センスアンプ列が前記メモリセルの新た
な行アドレスに対して動作する前に前記センスアンプの
データを前記メモリセルに転送する手段を有する構成と
することもできる。
【００４１】本発明によれば、半導体記憶装置のアクセ
スにおけるキャッシング動作をセンスアンプ列単位に制
御することにすることにより、シェアード型のセンスア
ンプにおいても有効にセンスアンプをスタテックなラッ
チとして利用することを可能とする。
スにおけるキャッシング動作をセンスアンプ列単位に制
御することにすることにより、シェアード型のセンスア
ンプにおいても有効にセンスアンプをスタテックなラッ
チとして利用することを可能とする。
【００４２】
【実施例】図１を参照して、本発明の第１の実施例の半
導体記憶装置について説明する。
導体記憶装置について説明する。
【００４３】図１を参照すると、この実施例の半導体記
憶装置は、プリチャージ回路１１、選択ゲート１２、セ
ンスアンプ１３、Ｘデコーダ１７およびメモリセル１８
の構成のそれぞれは従来の構成と同一構成を有してい
る。
憶装置は、プリチャージ回路１１、選択ゲート１２、セ
ンスアンプ１３、Ｘデコーダ１７およびメモリセル１８
の構成のそれぞれは従来の構成と同一構成を有してい
る。
【００４４】ＡＮＤゲート１５はブロック選択信号Ｂｎ
とミスヒット信号Ｍ１を入力し、出力はプリチャージ回
路１１とＮＯＲゲート１４に入力している。
とミスヒット信号Ｍ１を入力し、出力はプリチャージ回
路１１とＮＯＲゲート１４に入力している。
【００４５】ＡＮＤゲート１６は、ブロック選択信号Ｂ
ｎとミスヒット信号Ｍ２を入力し出力は選択ゲート１２
に接続している。
ｎとミスヒット信号Ｍ２を入力し出力は選択ゲート１２
に接続している。
【００４６】ＮＯＲゲート１４は、隣接する２つのメモ
リブロックのＡＮＤ回路１５の出力を入力し、ＮＯＲゲ
ート１４の出力はセンスアンプの活性化をコントロール
している。
リブロックのＡＮＤ回路１５の出力を入力し、ＮＯＲゲ
ート１４の出力はセンスアンプの活性化をコントロール
している。
【００４７】次に、図２を参照して、本発明の第１の実
施例の半導体記憶装置のメモリ部の動作について説明す
る。
施例の半導体記憶装置のメモリ部の動作について説明す
る。
【００４８】まず、ミスヒットが発生すると信号Ｍ１と
Ｍ２がハイレベルとなる。これにより選択されたメモリ
ブロックＭ（ｎ）のＡＮＤゲート１５およびＡＮＤゲー
ト１６のそれぞれの出力がハイレベルとなり、選択メモ
リブロックに隣接するセンスアンプ１３と選択メモリブ
ロックのビット線はプリチャージされる。選択ゲートは
選択されたメモリブロックが選択オンされ、隣接するブ
ロックの選択ゲートはオフされる。この後、信号Ｍ１が
ロウレベルとなり、ワード線Ｗが選択されて、センスア
ンプ１３が活性化されデータの増幅とラッチがおこなわ
れる。
Ｍ２がハイレベルとなる。これにより選択されたメモリ
ブロックＭ（ｎ）のＡＮＤゲート１５およびＡＮＤゲー
ト１６のそれぞれの出力がハイレベルとなり、選択メモ
リブロックに隣接するセンスアンプ１３と選択メモリブ
ロックのビット線はプリチャージされる。選択ゲートは
選択されたメモリブロックが選択オンされ、隣接するブ
ロックの選択ゲートはオフされる。この後、信号Ｍ１が
ロウレベルとなり、ワード線Ｗが選択されて、センスア
ンプ１３が活性化されデータの増幅とラッチがおこなわ
れる。
【００４９】それ以降、そのセンスアンプ列でミスヒッ
ト信号が活性化されるまでセンスアンプ１３は活性化さ
れたままでデータを保持する。
ト信号が活性化されるまでセンスアンプ１３は活性化さ
れたままでデータを保持する。
【００５０】引き続いて、メモリブロックが４個でセン
スアンプ列が５個の場合、指定した行アドレスとセンス
アンプよりに保持されているデータの行アドレスの一致
について説明する。説明は４個のメモリブロックで行う
が、メモリブロックは必ずしも４個のメモリブロックで
ある必要はない。
スアンプ列が５個の場合、指定した行アドレスとセンス
アンプよりに保持されているデータの行アドレスの一致
について説明する。説明は４個のメモリブロックで行う
が、メモリブロックは必ずしも４個のメモリブロックで
ある必要はない。
【００５１】図３を参照すると、ブロックデコーダ２１
は、入力されたＸアドレスをデコードし、４個のメモリ
ブロックの内１個を選択する。これに対して、レジスタ
２２が、センスアンプ列に対応して、５個存在する。こ
れにより全てのセンスアンプ列単位に対して対応する保
持しているデータのＸアドレスを保持することが可能と
なる。
は、入力されたＸアドレスをデコードし、４個のメモリ
ブロックの内１個を選択する。これに対して、レジスタ
２２が、センスアンプ列に対応して、５個存在する。こ
れにより全てのセンスアンプ列単位に対して対応する保
持しているデータのＸアドレスを保持することが可能と
なる。
【００５２】セレクタ２３は、ブロックデコーダ２１の
出力により選択される。ブロックデコーダ２１は４本の
出力の内１本を活性化し、センスアンプ列２２内２本を
選択する。これは、選択されたメモリブロックに対応す
るセンスアンプ列に関するアドレス保持レジスタを選択
することになる。
出力により選択される。ブロックデコーダ２１は４本の
出力の内１本を活性化し、センスアンプ列２２内２本を
選択する。これは、選択されたメモリブロックに対応す
るセンスアンプ列に関するアドレス保持レジスタを選択
することになる。
【００５３】選択されたレジスタの出力は、２個の比較
論理回路２４Ａおよび２４Ｂに入力されメモリアクセス
のために、入力されたアドレスと比較する。比較論理回
路２４Ａの出力は信号ＨＩＴＲで、比較論理回路２４Ｂ
の出力は信号ＨＩＴＬとなり、それらの信号は、ＮＯＲ
ゲート２５に入力されてミスヒット信号Ｍ１を出力す
る。
論理回路２４Ａおよび２４Ｂに入力されメモリアクセス
のために、入力されたアドレスと比較する。比較論理回
路２４Ａの出力は信号ＨＩＴＲで、比較論理回路２４Ｂ
の出力は信号ＨＩＴＬとなり、それらの信号は、ＮＯＲ
ゲート２５に入力されてミスヒット信号Ｍ１を出力す
る。
【００５４】図４に示すフローチャートを参照して動作
を説明する。
を説明する。
【００５５】まずアイドルの状態から、アクセスが発生
すると比較論理回路（２４Ａ，２４Ｂ）にてヒットの判
定を行う。ヒットとなった場合はフルワードの判定を行
う。これは２個の比較論理回路（２４Ａ，２４Ｂ）の出
力が２個ともヒット判定であった場合は、フルワードヒ
ットと判定する。
すると比較論理回路（２４Ａ，２４Ｂ）にてヒットの判
定を行う。ヒットとなった場合はフルワードの判定を行
う。これは２個の比較論理回路（２４Ａ，２４Ｂ）の出
力が２個ともヒット判定であった場合は、フルワードヒ
ットと判定する。
【００５６】フルワードヒットなった場合は、センスア
ンプ列に対してリードまたはライト動作を行いアイドル
状態にもどる。
ンプ列に対してリードまたはライト動作を行いアイドル
状態にもどる。
【００５７】フルワードヒット判定でなかった場合、つ
まり、比較論理回路の１個のみがヒット出力する場合に
は、動作モードの判定を行う。
まり、比較論理回路の１個のみがヒット出力する場合に
は、動作モードの判定を行う。
【００５８】すなわち、要求されるアクセスがリード動
作である場合には、リード動作を実行する。リード動作
でない場合はヒットしていない場合ものとして動作す
る。
作である場合には、リード動作を実行する。リード動作
でない場合はヒットしていない場合ものとして動作す
る。
【００５９】これは、単独でデータを保持しているセン
スアンプ列は、該当するメモリブロックの対になるセン
スアンプ列が他のメモリブロックのデータを保持してい
るため、該当するワード線上の対になっているビット線
がセンスアンプから切り離されてビット線のレベルは保
証されないため、ワード線は必ずロウレベルとする必要
があり、対となっているセンスアンプ列のデータを破壊
する事無く、該当するワード線のメモリセルにデータを
書き込むことができない。
スアンプ列は、該当するメモリブロックの対になるセン
スアンプ列が他のメモリブロックのデータを保持してい
るため、該当するワード線上の対になっているビット線
がセンスアンプから切り離されてビット線のレベルは保
証されないため、ワード線は必ずロウレベルとする必要
があり、対となっているセンスアンプ列のデータを破壊
する事無く、該当するワード線のメモリセルにデータを
書き込むことができない。
【００６０】このため、単独でヒットセンスアンプ列で
は、メモリセルとスタテックラッチのデータの内容の食
い違いを発生させないようにするためにスタテックラッ
チに対する書き込み動作を行わない。
は、メモリセルとスタテックラッチのデータの内容の食
い違いを発生させないようにするためにスタテックラッ
チに対する書き込み動作を行わない。
【００６１】ヒット判定にてＨＩＴとならなかった場合
には、ミスヒットとして選択メモリブロックに対応する
ビット線をプリチャージし、新しいＸアドレスのワード
線上のデータを増幅し、ラッチする。
には、ミスヒットとして選択メモリブロックに対応する
ビット線をプリチャージし、新しいＸアドレスのワード
線上のデータを増幅し、ラッチする。
【００６２】以上説明したようにセンスアンプ列単位で
ヒット判定を行い、単独でデータを保持するセンスアン
プ列に対するヒットアクセスは、リード動作のみヒット
動作とすることができる。
ヒット判定を行い、単独でデータを保持するセンスアン
プ列に対するヒットアクセスは、リード動作のみヒット
動作とすることができる。
【００６３】次に、本発明の第２の実施例の半導体記憶
装置について説明する。
装置について説明する。
【００６４】この第２の実施例の半導体記憶装置は、図
３に示すレジスタに１ビットのダーティビットを追加す
る構成である。
３に示すレジスタに１ビットのダーティビットを追加す
る構成である。
【００６５】図５を参照して、この実施例の半導体記憶
装置の動作を説明すると、第１の実施例と同様に、アイ
ドルの状態からアクセスが発生すると、ヒット判定を実
施する。ヒットの場合はセンスアンプ列に対してリード
／ライトにかかわらずメモリ動作を行う。
装置の動作を説明すると、第１の実施例と同様に、アイ
ドルの状態からアクセスが発生すると、ヒット判定を実
施する。ヒットの場合はセンスアンプ列に対してリード
／ライトにかかわらずメモリ動作を行う。
【００６６】この事で動作モードにかかわらず、ヒット
動作では必ずセンスアンプ列に対する動作となり高速動
作が可能となる。
動作では必ずセンスアンプ列に対する動作となり高速動
作が可能となる。
【００６７】この状態では、単独で存在するセンスアン
プ列が保持するデータに書き込みをした場合では、セン
スアンプ列のデータとメモリセルのデータが不一致とな
る場合がある。このため、センスアンプ列に対応したＸ
アドレスを保持するレジスタ２２に追加したダーティビ
ットをＯＮにする。
プ列が保持するデータに書き込みをした場合では、セン
スアンプ列のデータとメモリセルのデータが不一致とな
る場合がある。このため、センスアンプ列に対応したＸ
アドレスを保持するレジスタ２２に追加したダーティビ
ットをＯＮにする。
【００６８】続いてメモリアクセスが、ヒットしなかっ
た場合は、アクセス要求されたメモリブロックに対応す
るセンスアンプ列のミスヒット判定時にダーティビット
を確認し”１”であった場合には、アクセス要求された
Ｘアドレスをアクセスする以前にそのレジスタに保持さ
れているＸアドレスのワード線を選択し、ダーティビッ
トが”１”であるセンスアンプ列のデータを該当するワ
ード線上のメモリセルにデータを書き込むと同時に、対
になるセンスアンプ列は該当するワード線上のデータの
再読み出しを実行する。
た場合は、アクセス要求されたメモリブロックに対応す
るセンスアンプ列のミスヒット判定時にダーティビット
を確認し”１”であった場合には、アクセス要求された
Ｘアドレスをアクセスする以前にそのレジスタに保持さ
れているＸアドレスのワード線を選択し、ダーティビッ
トが”１”であるセンスアンプ列のデータを該当するワ
ード線上のメモリセルにデータを書き込むと同時に、対
になるセンスアンプ列は該当するワード線上のデータの
再読み出しを実行する。
【００６９】この様に、キャッシュワードを再読み出し
することにより、メモリセルとセンスアンプ列のデータ
を一致させる。
することにより、メモリセルとセンスアンプ列のデータ
を一致させる。
【００７０】ここで対応するダーティビットを”０”と
して、このあと再びアクセスさを要求されたＸアドレス
を選択しアクセスする。ヒット判定レジスタにダーティ
ビットを設けることにより単独で存在するセンスアンプ
列に対するヒットアクセスにおいても他のセンスアンプ
列に対するアクセスと同等に高速でアクセスすることが
可能となる。
して、このあと再びアクセスさを要求されたＸアドレス
を選択しアクセスする。ヒット判定レジスタにダーティ
ビットを設けることにより単独で存在するセンスアンプ
列に対するヒットアクセスにおいても他のセンスアンプ
列に対するアクセスと同等に高速でアクセスすることが
可能となる。
【００７１】
【発明の効果】以上説明したように本発明によれば、セ
ンスアンプ列にデータを保持しセンスアンプ列単位でヒ
ット判定を行うことにより、シェアード型センスアンプ
の構成であっても、全てのセンスアンプ列をキャッシュ
として利用することが可能になり、性能が向上する効果
がある。
ンスアンプ列にデータを保持しセンスアンプ列単位でヒ
ット判定を行うことにより、シェアード型センスアンプ
の構成であっても、全てのセンスアンプ列をキャッシュ
として利用することが可能になり、性能が向上する効果
がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置のメモ
リ部を説明する図である。
リ部を説明する図である。
【図２】本発明の第１の実施例の半導体記憶装置の動作
を説明するタイミング波形図である。
を説明するタイミング波形図である。
【図３】本発明の第１の実施例の半導体記憶装置のヒッ
ト判定を説明する図である。
ト判定を説明する図である。
【図４】本発明の第１の実施例の半導体記憶装置の動作
を説明するフローチャートである。
を説明するフローチャートである。
【図５】本発明の第２実施例の半導体記憶装置の動作を
説明するフローチャートである。
説明するフローチャートである。
【図６】ＤＲＡＭの構成を説明する図である。
【図７】ＤＲＡＭのセンスアンプを説明する図である。
【図８】ＤＲＡＭの動作を説明するタイミング波形図で
ある。
ある。
【図９】従来の半導体記憶装置のメモリ部を説明する図
である。
である。
【図１０】シェアード型センスアンプの配置を説明する
図である。
図である。
【図１１】センスアンプにデータを保持して動作するメ
モリを説明する図である。
モリを説明する図である。
【図１２】シュアード型センスアンプのメモリブロック
選択を説明する図である。
選択を説明する図である。
１１ プリチャージ回路 １２ 選択ゲート １３ シェアード型センスアンプ １４ ＮＯＲゲート １５，１６ ＡＮＤ回路 １７ Ｘデコーダ １８ メモリセル Ｂ（ｎ），Ｂ（ｎ−１）、Ｂ（ｎ＋１） ブロック選
択信号 Ｍ１，Ｍ２ ミスヒット信号 反転ＲＡＳ メモリ活性化信号 Ｓｐ／Ｓｎ センスアンプ活性化信号 ２１ メモリブロック選択デコーダ ２２ レジスタ ２３ セレクタ ２４Ａ，２４Ｂ 比較論理回路 ２５ ＮＯＲゲート ＨｉｔＲ，ＨｉｔＬ ヒット信号 Ｍｉｓｓ Ｈｉｔ ミスヒット信号 ６１ メモリセルブロック ６２ Ｘデコーダ ６３ Ｙデコーダ ６４ センスアンプ ６５ ブロックデコーダ ６６ 入力バッファ回路 ６７ セレクタ回路 ６８ コントロール回路 ６９ センスコトロール回路 ６０１ メモリアレイ ６１０ データ出力回路 ６１１ データ入力回路 ＡＤＤ アドレス入力信号 ／ＣＡＳ カラムアドレス制御信号 ／ＷＥ ライト制御信号 ／ＯＥ アウトプット制御信号 ＤＱ データ入出力 ７１ センスアンプ ７２ 選択ゲート ７３ プリチャージ ７４ メモリセル Ｑ７０，Ｑ７１，Ｑ７２，Ｑ７８，Ｑ７９ Ｐチャン
ネル型トランジスタ Ｑ７３，Ｑ７４，Ｑ７５，Ｑ７６ Ｎチャンネル型ト
ランジスタ Ｂｓ，Ｂｓｂ センスアンプ接点 Ｂ，Ｂｂ ビット線 ＡＧ ブロック選択信号 Ｐ プリチャージ信号 ９１ プリチャージ回路 ９２ 選択ゲート ９３ センスアンプ ９４ ＯＲゲート ９７ Ｘデコーダ ９８ メモリセル Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４ センスアンプ列 １００，６００ メモリ １０１ Ｘデコーダ Ｂ１，Ｂ２，Ｂ３，Ｂ４ メモリブロック Ｍ０，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ
９，ＭＡ，ＭＢ，ＭＣ，ＭＤ，ＭＥ，ＭＦ メモリブ
ロック Ｓ０，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ
９，ＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ，ＳＧ セ
ンスアンプ列
択信号 Ｍ１，Ｍ２ ミスヒット信号 反転ＲＡＳ メモリ活性化信号 Ｓｐ／Ｓｎ センスアンプ活性化信号 ２１ メモリブロック選択デコーダ ２２ レジスタ ２３ セレクタ ２４Ａ，２４Ｂ 比較論理回路 ２５ ＮＯＲゲート ＨｉｔＲ，ＨｉｔＬ ヒット信号 Ｍｉｓｓ Ｈｉｔ ミスヒット信号 ６１ メモリセルブロック ６２ Ｘデコーダ ６３ Ｙデコーダ ６４ センスアンプ ６５ ブロックデコーダ ６６ 入力バッファ回路 ６７ セレクタ回路 ６８ コントロール回路 ６９ センスコトロール回路 ６０１ メモリアレイ ６１０ データ出力回路 ６１１ データ入力回路 ＡＤＤ アドレス入力信号 ／ＣＡＳ カラムアドレス制御信号 ／ＷＥ ライト制御信号 ／ＯＥ アウトプット制御信号 ＤＱ データ入出力 ７１ センスアンプ ７２ 選択ゲート ７３ プリチャージ ７４ メモリセル Ｑ７０，Ｑ７１，Ｑ７２，Ｑ７８，Ｑ７９ Ｐチャン
ネル型トランジスタ Ｑ７３，Ｑ７４，Ｑ７５，Ｑ７６ Ｎチャンネル型ト
ランジスタ Ｂｓ，Ｂｓｂ センスアンプ接点 Ｂ，Ｂｂ ビット線 ＡＧ ブロック選択信号 Ｐ プリチャージ信号 ９１ プリチャージ回路 ９２ 選択ゲート ９３ センスアンプ ９４ ＯＲゲート ９７ Ｘデコーダ ９８ メモリセル Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４ センスアンプ列 １００，６００ メモリ １０１ Ｘデコーダ Ｂ１，Ｂ２，Ｂ３，Ｂ４ メモリブロック Ｍ０，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ
９，ＭＡ，ＭＢ，ＭＣ，ＭＤ，ＭＥ，ＭＦ メモリブ
ロック Ｓ０，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ
９，ＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ，ＳＧ セ
ンスアンプ列
Claims (3)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルとこれらメモリセルを列ごとに共通にそ
れぞれ接続する複数のビットせ対および行ごとに共通に
それぞれ接続するワード線とを含むメモリセルアレイ
と、前記ビット線対の各々にそのビット線対の一端で接
続され活性化信号に応じて前記ビット線対間の電位差を
増巾するセンスアンプとを備え、前記メモリセルへのデ
ータアクセスに際して指定した行アドレスと前記センス
アンプに保持されているデータの行アドレスが一致して
いる場合には、前記センスアンプに対してデータのアク
セスを行うことによりキャッシング動作する半導体記憶
装置において、前記メモリセルアレイは、複数のブロッ
クに分割されており、それぞれのメモリブロックに対応
する複数のセンスアンプ列を有し、前記センスアンプ
は、隣接する前記メモリブロックに共用され選択動作時
に前記隣接するメモリブロックの一方に対応して動作す
るシェアード型センスアンプであって、前記メモリセル
のアクセスにおける前記キャッシング動作を前記センス
アンプ列単位に制御することを特徴とする半導体記憶装
置。 - 【請求項２】 前記センスアンプ列が保持しているデー
タの行アドレスに対応するメモリブロックが活性化され
ていないセンスアンプ列に対するメモリアクセスが発生
した場合には、前記半導体記憶装置のリード動作につい
てのみ前記センスアンプ列に対するアクセスを可能とす
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記センスアンプ列が保持しているデー
タの行アドレスに対応するメモリブロックが活性化され
ていないセンスアンプ列に対するメモリアクセスが発生
した場合には、前記センスアンプ列に対してのみリード
動作またはライト動作を実行し、前記センスアンプ列が
前記メモリセルの新たな行アドレスに対して動作する前
に前記センスアンプのデータを前記メモリセルに転送す
る手段を有したことを特徴とする請求項１記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265598A JP2705590B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体記憶装置 |
| US08/549,943 US5706244A (en) | 1994-10-28 | 1995-10-30 | Semiconductor memory device having shared sense amplifier arrays individually controlled for cache storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265598A JP2705590B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129877A true JPH08129877A (ja) | 1996-05-21 |
| JP2705590B2 JP2705590B2 (ja) | 1998-01-28 |
Family
ID=17419355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265598A Expired - Fee Related JP2705590B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5706244A (ja) |
| JP (1) | JP2705590B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| JPH1011969A (ja) * | 1996-06-21 | 1998-01-16 | Toshiba Microelectron Corp | 半導体記憶装置 |
| US6075743A (en) * | 1996-12-26 | 2000-06-13 | Rambus Inc. | Method and apparatus for sharing sense amplifiers between memory banks |
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| US5892703A (en) * | 1997-06-13 | 1999-04-06 | Micron Technology, Inc, | Memory architecture and decoder addressing |
| JP3077651B2 (ja) * | 1997-11-17 | 2000-08-14 | 日本電気株式会社 | 半導体記憶装置 |
| US6088255A (en) * | 1998-03-20 | 2000-07-11 | Fujitsu Limited | Semiconductor device with prompt timing stabilization |
| JP3786521B2 (ja) * | 1998-07-01 | 2006-06-14 | 株式会社日立製作所 | 半導体集積回路及びデータ処理システム |
| KR100361862B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 센싱전류 감소방법 |
| KR100403612B1 (ko) * | 2000-11-08 | 2003-11-01 | 삼성전자주식회사 | 비트라인 프리차아지 시간(ｔＲＰ)을 개선하는 메모리 셀어레이 구조를 갖는 반도체 메모리 장치 및 그 개선 방법 |
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