JP3531891B2 - 半導体記憶装置 - Google Patents
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- 230000015654 memory Effects 0.000 claims description 105
- 238000007599 discharging Methods 0.000 claims description 13
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 101100317039 Aedes aegypti VGA1 gene Proteins 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にぺージモードを搭載した半導体記憶装置におけ
るぺージモードでの読出しを行う回路に関するものであ
る。
し、特にぺージモードを搭載した半導体記憶装置におけ
るぺージモードでの読出しを行う回路に関するものであ
る。
【０００２】
【従来の技術】近年、マイクロプロセッサなどでの処理
の高速化に伴い、半導体メモリにも高速動作がますます
求められている。そこで、通常のランダムアクセスを高
速化し、かつ高速読み出しモードであるぺージモードを
搭載した半導体記憶装置が開発されている。
の高速化に伴い、半導体メモリにも高速動作がますます
求められている。そこで、通常のランダムアクセスを高
速化し、かつ高速読み出しモードであるぺージモードを
搭載した半導体記憶装置が開発されている。
【０００３】このぺージモードにおける読み出し動作で
は、入力アドレスの列アドレスと行アドレスに応じてメ
モリセルアレイより複数のメモリセルが同時に選択さ
れ、これらのメモリセルの情報がセンスアンプまで読み
出された状態でぺージモード用アドレスを変化させるこ
とにより、上記複数のメモリセルの情報が高速に切り換
えられて出力される。
は、入力アドレスの列アドレスと行アドレスに応じてメ
モリセルアレイより複数のメモリセルが同時に選択さ
れ、これらのメモリセルの情報がセンスアンプまで読み
出された状態でぺージモード用アドレスを変化させるこ
とにより、上記複数のメモリセルの情報が高速に切り換
えられて出力される。
【０００４】図４は、従来のページモードを搭載したマ
スクＲＯＭ（読み出し専用メモリ）の一般的な構成を示
すブロック図であり、図５は、該マスクＲＯＭを構成す
るコラムデコーダ・セレクタの回路構成を示す図であ
る。ここでは、アドレス信号Ａ０〜Ａ１９のうちのＡ０
〜Ａ１をページモード用アドレスとしている。また、ア
ドレス信号Ａ２〜Ａ６を列アドレス、アドレス信号Ａ７
を仮想接地線選択・制御アドレスとし、アドレス信号Ａ
８〜Ａ１９を行アドレスとしている。
スクＲＯＭ（読み出し専用メモリ）の一般的な構成を示
すブロック図であり、図５は、該マスクＲＯＭを構成す
るコラムデコーダ・セレクタの回路構成を示す図であ
る。ここでは、アドレス信号Ａ０〜Ａ１９のうちのＡ０
〜Ａ１をページモード用アドレスとしている。また、ア
ドレス信号Ａ２〜Ａ６を列アドレス、アドレス信号Ａ７
を仮想接地線選択・制御アドレスとし、アドレス信号Ａ
８〜Ａ１９を行アドレスとしている。
【０００５】図において、２００は従来のページモード
を搭載したマスクＲＯＭで、このマスクＲＯＭ２００
は、外部アドレス入力に応じて選択的に接地電位とな
り、メモリトランジスタにソース電位を与える複数の仮
想接地線Ｖ０，Ｖ１と、メモリセルの出力線である複数
のビット線Ｂ０，Ｂ１とが交互に配置されたメモリセル
アレイ２０１と、入力アドレスに応じて上記仮想接地線
及びビット線を選択するコラムデコーダ・セレクタ２３
０と、入力アドレスに応じてメモリセルアレイ２０１の
ワード線を選択するロウ・デコーダ２４０とを有してい
る。また、該メモリセルアレイ２０１では、図５に示す
ように各ワード線ＷＬｉに対応するメモリセル、例えば
メモリセルＱ０00，Ｑ０01，Ｑ０11，Ｑ０10、及びメモ
リセルＱ１00，Ｑ１01，Ｑ１11，Ｑ１10については、そ
れぞれを構成する電界効果型のトランジスタ（メモリト
ランジスタ）が、対応する仮想接地線Ｖ０，Ｖ１とビッ
ト線Ｂ０，Ｂ１との間に接続されている。
を搭載したマスクＲＯＭで、このマスクＲＯＭ２００
は、外部アドレス入力に応じて選択的に接地電位とな
り、メモリトランジスタにソース電位を与える複数の仮
想接地線Ｖ０，Ｖ１と、メモリセルの出力線である複数
のビット線Ｂ０，Ｂ１とが交互に配置されたメモリセル
アレイ２０１と、入力アドレスに応じて上記仮想接地線
及びビット線を選択するコラムデコーダ・セレクタ２３
０と、入力アドレスに応じてメモリセルアレイ２０１の
ワード線を選択するロウ・デコーダ２４０とを有してい
る。また、該メモリセルアレイ２０１では、図５に示す
ように各ワード線ＷＬｉに対応するメモリセル、例えば
メモリセルＱ０00，Ｑ０01，Ｑ０11，Ｑ０10、及びメモ
リセルＱ１00，Ｑ１01，Ｑ１11，Ｑ１10については、そ
れぞれを構成する電界効果型のトランジスタ（メモリト
ランジスタ）が、対応する仮想接地線Ｖ０，Ｖ１とビッ
ト線Ｂ０，Ｂ１との間に接続されている。
【０００６】上記コラムデコーダ・セレクタ２３０の出
力側には、センスアンプ群２２４が設けられており、該
センスアンプ群２２４の出力はセレクタ２２５により選
択されて出力回路２２６に供給されるようになってい
る。
力側には、センスアンプ群２２４が設けられており、該
センスアンプ群２２４の出力はセレクタ２２５により選
択されて出力回路２２６に供給されるようになってい
る。
【０００７】また、上記マスクＲＯＭ２００は、上記行
アドレスＡ８〜Ａ１９を受ける入力バッファ回路２１１
と、その出力を受けるプリデコーダ（Ａ）２２１ａとを
有し、該プリデコーダ２２１ａの出力が上記ロウ・デコ
ーダ２４０に供給されるようになっている。
アドレスＡ８〜Ａ１９を受ける入力バッファ回路２１１
と、その出力を受けるプリデコーダ（Ａ）２２１ａとを
有し、該プリデコーダ２２１ａの出力が上記ロウ・デコ
ーダ２４０に供給されるようになっている。
【０００８】さらに、上記マスクＲＯＭ２００は、上記
アドレス信号Ａ７を受ける入力バッファ回路２１２及び
アドレス信号Ａ２〜Ａ６を受ける入力バッファ回路２１
３を有しており、該入力バッファ回路２１２の出力は仮
想接地線選択・制御回路２２２に供給され、該入力バッ
ファ回路２１３の出力はプリデコーダ（Ｂ）２２１ｂに
供給されるようになっている。そして、該回路２２２の
出力ＶＧ０及びＶＧ１及びプリデコーダ２２１ｂの出力
信号ＣＡ０〜ＣＡ７及びＣＢ０〜ＣＢ３は、上記コラム
デコーダ・セレクタ２３０に供給されるようになってい
る。
アドレス信号Ａ７を受ける入力バッファ回路２１２及び
アドレス信号Ａ２〜Ａ６を受ける入力バッファ回路２１
３を有しており、該入力バッファ回路２１２の出力は仮
想接地線選択・制御回路２２２に供給され、該入力バッ
ファ回路２１３の出力はプリデコーダ（Ｂ）２２１ｂに
供給されるようになっている。そして、該回路２２２の
出力ＶＧ０及びＶＧ１及びプリデコーダ２２１ｂの出力
信号ＣＡ０〜ＣＡ７及びＣＢ０〜ＣＢ３は、上記コラム
デコーダ・セレクタ２３０に供給されるようになってい
る。
【０００９】また、上記マスクＲＯＭ２００は、上記ペ
ージモード用アドレスＡ０及びＡ１を受ける入力バッフ
ァ回路２１４と、その出力を受けるページモードデコー
ダ２２３を有しており、該デコーダ２２３の出力信号Ｐ
０〜Ｐ３は上記セレクタ２２５に供給されるようになっ
ている。
ージモード用アドレスＡ０及びＡ１を受ける入力バッフ
ァ回路２１４と、その出力を受けるページモードデコー
ダ２２３を有しており、該デコーダ２２３の出力信号Ｐ
０〜Ｐ３は上記セレクタ２２５に供給されるようになっ
ている。
【００１０】ここで、上記コラムデコーダ・セレクタ２
３０は、コラムデコーダ２３０ａとコラムセレクタ２３
０ｂとからなる。該コラムデコーダ２３０ａは、プリデ
コーダ２２１ｂの出力信号ＣＡ０，ＣＢ０を入力とする
ＮＡＮＤ回路２３１ａ0と、該ＮＡＮＤ回路２３１ａ0の
出力に接続されたインバータ２３１ｂ0と、プリデコー
ダ２２１ｂの出力信号ＣＡ１，ＣＢ０を入力とするＮＡ
ＮＤ回路２３１ａ1と、該ＮＡＮＤ回路２３１ａ1の出力
に接続されたインバータ２３１ｂ1とを有している。な
お、図５では、図示していないが、上記コラムデコーダ
２３０ａでは、上記ＮＡＮＤ回路及びインバータは、列
アドレスＡ２〜Ａ６に対応する３２ページ分に相当する
個数設けられている。
３０は、コラムデコーダ２３０ａとコラムセレクタ２３
０ｂとからなる。該コラムデコーダ２３０ａは、プリデ
コーダ２２１ｂの出力信号ＣＡ０，ＣＢ０を入力とする
ＮＡＮＤ回路２３１ａ0と、該ＮＡＮＤ回路２３１ａ0の
出力に接続されたインバータ２３１ｂ0と、プリデコー
ダ２２１ｂの出力信号ＣＡ１，ＣＢ０を入力とするＮＡ
ＮＤ回路２３１ａ1と、該ＮＡＮＤ回路２３１ａ1の出力
に接続されたインバータ２３１ｂ1とを有している。な
お、図５では、図示していないが、上記コラムデコーダ
２３０ａでは、上記ＮＡＮＤ回路及びインバータは、列
アドレスＡ２〜Ａ６に対応する３２ページ分に相当する
個数設けられている。
【００１１】また、コラムセレクタ２３０ｂは、上記コ
ラムデコーダ２３０ａの出力信号に基づいて仮想接地線
及びビット線を選択する複数の列選択トランジスタから
なる。図５では、例えば、選択制御信号ＶＧ０を、対応
するメモリトランジスタの一端に供給する列選択トラン
ジスタＴＶ00，ＴＶ10、及び選択制御信号ＶＧ１を対応
するメモリトランジスタの一端に供給する列選択トラン
ジスタＴＶ01，ＴＶ11が示されている。ここで、列選択
トランジスタＴＶ00及びＴＶ01のゲートは上記インバー
タ２３１ｂ0の出力ＣＳ０に接続され、列選択トランジ
スタＴＶ10及びＴＶ11のゲートは上記インバータ２３１
ｂ1の出力ＣＳ１に接続されている。
ラムデコーダ２３０ａの出力信号に基づいて仮想接地線
及びビット線を選択する複数の列選択トランジスタから
なる。図５では、例えば、選択制御信号ＶＧ０を、対応
するメモリトランジスタの一端に供給する列選択トラン
ジスタＴＶ00，ＴＶ10、及び選択制御信号ＶＧ１を対応
するメモリトランジスタの一端に供給する列選択トラン
ジスタＴＶ01，ＴＶ11が示されている。ここで、列選択
トランジスタＴＶ00及びＴＶ01のゲートは上記インバー
タ２３１ｂ0の出力ＣＳ０に接続され、列選択トランジ
スタＴＶ10及びＴＶ11のゲートは上記インバータ２３１
ｂ1の出力ＣＳ１に接続されている。
【００１２】また、図５では、対応するメモリトランジ
スタの他端をコモンビット線ＣＢＩＴ０に接続する列選
択トランジスタＴＢ00，ＴＢ10、及び対応するメモリト
ランジスタの他端をコモンビット線ＣＢＩＴ１に接続す
る列選択トランジスタＴＢ01，ＴＢ11とが示されてい
る。ここで、列選択トランジスタＴＢ00及びＴＢ01のゲ
ートは上記インバータ２３１ｂ0の出力ＣＳ０に接続さ
れ、列選択トランジスタＴＢ10及びＴＢ11のゲートは上
記インバータ２３１ｂ1の出力ＣＳ１に接続されてい
る。
スタの他端をコモンビット線ＣＢＩＴ０に接続する列選
択トランジスタＴＢ00，ＴＢ10、及び対応するメモリト
ランジスタの他端をコモンビット線ＣＢＩＴ１に接続す
る列選択トランジスタＴＢ01，ＴＢ11とが示されてい
る。ここで、列選択トランジスタＴＢ00及びＴＢ01のゲ
ートは上記インバータ２３１ｂ0の出力ＣＳ０に接続さ
れ、列選択トランジスタＴＢ10及びＴＢ11のゲートは上
記インバータ２３１ｂ1の出力ＣＳ１に接続されてい
る。
【００１３】また、上記セレクタ２２５は、センスアン
プ群２２４を構成する各センスアンプ２２４ａ0〜２２
４ａ3の出力を受け、ページモードデコーダ２２３の出
力信号Ｐ０〜Ｐ３により開閉制御されるトランジスタ２
２５ａ0〜２２５ａ3から構成されている。
プ群２２４を構成する各センスアンプ２２４ａ0〜２２
４ａ3の出力を受け、ページモードデコーダ２２３の出
力信号Ｐ０〜Ｐ３により開閉制御されるトランジスタ２
２５ａ0〜２２５ａ3から構成されている。
【００１４】また、上記仮想接地線選択・制御回路２２
２は、図６に示すように、充電回路２２２ａと接地レベ
ルとの間に直列に接続されたｐチャネルトランジスタ２
２２ｃ及びｎチャネルトランジスタ２２２ｄを有すると
ともに、充電回路２２２ｂと接地レベルとの間に直列に
接続されたｐチャネルトランジスタ２２２ｅ及びｎチャ
ネルトランジスタ２２２ｆを有している。そして上記ト
ランジスタ２２２ｃ，２２２ｄのゲートにはアドレス信
号Ａ７が供給され、上記トランジスタ２２２ｅ，２２２
ｆのゲートには、該アドレス信号Ａ７がインバータ２２
２ｇを介して供給されるようになっており、上記トラン
ジスタ２２２ｃ及び２２２ｄの接続点から制御信号ＶＧ
０が、上記トランジスタ２２２ｅ及び２２２ｆの接続点
から制御信号ＶＧ１が出力されるようになっている。
２は、図６に示すように、充電回路２２２ａと接地レベ
ルとの間に直列に接続されたｐチャネルトランジスタ２
２２ｃ及びｎチャネルトランジスタ２２２ｄを有すると
ともに、充電回路２２２ｂと接地レベルとの間に直列に
接続されたｐチャネルトランジスタ２２２ｅ及びｎチャ
ネルトランジスタ２２２ｆを有している。そして上記ト
ランジスタ２２２ｃ，２２２ｄのゲートにはアドレス信
号Ａ７が供給され、上記トランジスタ２２２ｅ，２２２
ｆのゲートには、該アドレス信号Ａ７がインバータ２２
２ｇを介して供給されるようになっており、上記トラン
ジスタ２２２ｃ及び２２２ｄの接続点から制御信号ＶＧ
０が、上記トランジスタ２２２ｅ及び２２２ｆの接続点
から制御信号ＶＧ１が出力されるようになっている。
【００１５】次に動作について説明する。
【００１６】このような構成のマスクＲＯＭ２００で
は、アドレス信号Ａ０〜Ａ１９が変化すると、通常のラ
ンダムアクセスモードにおける読出し動作が行われる。
は、アドレス信号Ａ０〜Ａ１９が変化すると、通常のラ
ンダムアクセスモードにおける読出し動作が行われる。
【００１７】まず、行アドレスＡ８〜Ａ１９が入力バッ
ファ回路２１１を介してプリデコーダ２２１ａに入力さ
れると、該プリデコーダ２２１ａからはプリデコード信
号がロウデコーダ２４０に出力される。するとロウデコ
ーダ２４０により、メモリセルアレイ２０１内のいずれ
か１つのワード線ＷＬｉがアクティブ（この場合は”Ｈ
ｉｇｈ”レベル）となる。
ファ回路２１１を介してプリデコーダ２２１ａに入力さ
れると、該プリデコーダ２２１ａからはプリデコード信
号がロウデコーダ２４０に出力される。するとロウデコ
ーダ２４０により、メモリセルアレイ２０１内のいずれ
か１つのワード線ＷＬｉがアクティブ（この場合は”Ｈ
ｉｇｈ”レベル）となる。
【００１８】また、列アドレスＡ２〜Ａ６が入力バッフ
ァ回路２１３を介してプリデコーダ２２１ｂに入力され
ると、表１及び表２の真理値表に示すように、列アドレ
スＡ２〜Ａ６に基づいてプリデコーダ２２１ｂの出力信
号ＣＡ０〜ＣＡ７及び出力信号ＣＢ０〜ＣＢ３のそれぞ
れのうちのいずれか１つがアクティブ（”Ｈｉｇｈ”レ
ベル）となる。
ァ回路２１３を介してプリデコーダ２２１ｂに入力され
ると、表１及び表２の真理値表に示すように、列アドレ
スＡ２〜Ａ６に基づいてプリデコーダ２２１ｂの出力信
号ＣＡ０〜ＣＡ７及び出力信号ＣＢ０〜ＣＢ３のそれぞ
れのうちのいずれか１つがアクティブ（”Ｈｉｇｈ”レ
ベル）となる。
【００１９】
【表１】
【００２０】
【表２】
【００２１】例えば、上記出力信号ＣＡ０及びＣＢ０が
アクティブになると、コラムデコーダ回路２３０ａの出
力信号ＣＳ０〜ＣＳ３のうち、該信号ＣＳ０のみがアク
ティブ（”Ｈｉｇｈ”）となり、該信号ＣＳ０を入力と
する列選択トランジスタが”ＯＮ”となる。
アクティブになると、コラムデコーダ回路２３０ａの出
力信号ＣＳ０〜ＣＳ３のうち、該信号ＣＳ０のみがアク
ティブ（”Ｈｉｇｈ”）となり、該信号ＣＳ０を入力と
する列選択トランジスタが”ＯＮ”となる。
【００２２】そして、図６に示すように、アドレス信号
Ａ７に基づき、選択制御信号ＶＧ０が接地電位となり、
選択制御信号ＶＧ１が充電回路２２２ｂにより、ビット
線と同等レベル（Ｈｉｇｈレベル）となると、図５の回
路構成では、メモリトランジスタＱ０00，Ｑ０10が選択
され、選択されたメモリセルの情報が列選択トランジス
タＴＢ00及びＴＢ01を介して、コモンビット線ＣＢＩＴ
０及びＣＢＩＴ１に伝達され、センスアンプ群２４４ａ
に入力される。このようにしてぺージデータのセンスア
ンプへの読み出しを行う。
Ａ７に基づき、選択制御信号ＶＧ０が接地電位となり、
選択制御信号ＶＧ１が充電回路２２２ｂにより、ビット
線と同等レベル（Ｈｉｇｈレベル）となると、図５の回
路構成では、メモリトランジスタＱ０00，Ｑ０10が選択
され、選択されたメモリセルの情報が列選択トランジス
タＴＢ00及びＴＢ01を介して、コモンビット線ＣＢＩＴ
０及びＣＢＩＴ１に伝達され、センスアンプ群２４４ａ
に入力される。このようにしてぺージデータのセンスア
ンプへの読み出しを行う。
【００２３】その後、表３に示す真理値が表すように、
ぺージ用アドレスＡ０，Ａ１信号の変化に従い、ぺージ
モードデコーダ２２３の出力信号Ｐ０〜Ｐ３のいずれか
１つのみがアクティブ（”Ｈｉｇｈ”）となることによ
り、センスアンプ出力ＳＡ０〜ＳＡ３のいずれか１つが
セレクタ２２５を介して高速に出力される。
ぺージ用アドレスＡ０，Ａ１信号の変化に従い、ぺージ
モードデコーダ２２３の出力信号Ｐ０〜Ｐ３のいずれか
１つのみがアクティブ（”Ｈｉｇｈ”）となることによ
り、センスアンプ出力ＳＡ０〜ＳＡ３のいずれか１つが
セレクタ２２５を介して高速に出力される。
【００２４】
【表３】
【００２５】また、上述した構成のマスクＲＯＭ２００
では、コラム・アドレスが順次連続的に変化する場合、
例えば、列アドレス信号Ａ２〜Ａ６が示すアドレスが０
番地から１番地に変化すると、上記インバータ２３１ｂ
0の出力（ページ選択出力）ＣＳ０が非アクティブ（”
Ｌｏｗ”レベル）となり、上記インバータ２３１ｂ0の
出力（ページ選択出力）ＣＳ１がアクティブ（”Ｈｉｇ
ｈ”レベル）となる。このときメモリトランジスタＱ１
00，Ｑ１10が選択され、該選択された各メモリセルの情
報が列選択トランジスタＴＢ10，ＴＢ11を介して、コモ
ンビット線ＣＢＩＴ０，ＣＢＩＴ１に伝達され、センス
アンプ回路に入力されることとなる。
では、コラム・アドレスが順次連続的に変化する場合、
例えば、列アドレス信号Ａ２〜Ａ６が示すアドレスが０
番地から１番地に変化すると、上記インバータ２３１ｂ
0の出力（ページ選択出力）ＣＳ０が非アクティブ（”
Ｌｏｗ”レベル）となり、上記インバータ２３１ｂ0の
出力（ページ選択出力）ＣＳ１がアクティブ（”Ｈｉｇ
ｈ”レベル）となる。このときメモリトランジスタＱ１
00，Ｑ１10が選択され、該選択された各メモリセルの情
報が列選択トランジスタＴＢ10，ＴＢ11を介して、コモ
ンビット線ＣＢＩＴ０，ＣＢＩＴ１に伝達され、センス
アンプ回路に入力されることとなる。
【００２６】ところが、このようなページ切り換えが行
われる場合の読出し動作は、高速動作ではなく、通常の
ランダムアクセスモードにおける動作となり、ページモ
ードによる高速な読出しを行うことができない。
われる場合の読出し動作は、高速動作ではなく、通常の
ランダムアクセスモードにおける動作となり、ページモ
ードによる高速な読出しを行うことができない。
【００２７】そこで、ぺージモードにおいてページデー
タを連続的に読み出すために、ページ切り替えとなるコ
ラム・アドレスの切り換えを順次行う際にも、高速に読
み出しを行うための構成がすでに実現されている。
タを連続的に読み出すために、ページ切り替えとなるコ
ラム・アドレスの切り換えを順次行う際にも、高速に読
み出しを行うための構成がすでに実現されている。
【００２８】図７は、このような改良型のページモード
機能を搭載したマスクＲＯＭ（読み出し専用メモリ）の
一般的な構成を示すブロック図であり、図８は、該マス
クＲＯＭを構成するコラムデコーダ・セレクタ、及びセ
レクタの詳細な回路構成を示す図である。ここでは、ア
ドレス信号Ａ０〜Ａ１９のうちのＡ０〜Ａ２をページモ
ード用アドレスとしている。また、アドレス信号Ａ２〜
Ａ６を列アドレス、アドレス信号Ａ７を仮想接地線選択
・制御アドレスとし、アドレス信号Ａ８〜Ａ１９を行ア
ドレスとしている。
機能を搭載したマスクＲＯＭ（読み出し専用メモリ）の
一般的な構成を示すブロック図であり、図８は、該マス
クＲＯＭを構成するコラムデコーダ・セレクタ、及びセ
レクタの詳細な回路構成を示す図である。ここでは、ア
ドレス信号Ａ０〜Ａ１９のうちのＡ０〜Ａ２をページモ
ード用アドレスとしている。また、アドレス信号Ａ２〜
Ａ６を列アドレス、アドレス信号Ａ７を仮想接地線選択
・制御アドレスとし、アドレス信号Ａ８〜Ａ１９を行ア
ドレスとしている。
【００２９】図において、３００は上記改良型のマスク
ＲＯＭで、図４及び図５と同一符号は上記マスクＲＯＭ
２００におけるものと同一のものを示している。そし
て、このマスクＲＯＭ３００は、上記マスクＲＯＭ２０
０のコラムデコーダ・セレクタ２３０，ページモードデ
コーダ２２３に代えて、これらとは構成が異なるコラム
デコーダ・セレクタ３３０，ページモードデコーダ３２
３を備えており、また上記マスクＲＯＭ２００とは異な
り、２つのセンスアンプ群，つまり第１のセンスアンプ
群（０）３２４ａ及び第２のセンスアンプ群（１）３２
４ｂを有している。
ＲＯＭで、図４及び図５と同一符号は上記マスクＲＯＭ
２００におけるものと同一のものを示している。そし
て、このマスクＲＯＭ３００は、上記マスクＲＯＭ２０
０のコラムデコーダ・セレクタ２３０，ページモードデ
コーダ２２３に代えて、これらとは構成が異なるコラム
デコーダ・セレクタ３３０，ページモードデコーダ３２
３を備えており、また上記マスクＲＯＭ２００とは異な
り、２つのセンスアンプ群，つまり第１のセンスアンプ
群（０）３２４ａ及び第２のセンスアンプ群（１）３２
４ｂを有している。
【００３０】上記コラムデコーダ・セレクタ３３０は、
コラムデコーダ３３０ａとコラムセレクタ３３０ｂとか
らなる。該コラムデコーダ３３０ａは、プリデコーダ２
２１ｂの出力信号ＣＡ０，ＣＢ０を入力とするＮＡＮＤ
回路３３１ａ0と、該ＮＡＮＤ回路３３１ａ0の出力と信
号ＣＣ３１とを入力とするＮＡＮＤ回路３３１ｂ0と、
プリデコーダ２２１ｂの出力信号ＣＡ１，ＣＢ０を入力
とするＮＡＮＤ回路３３１ａ1と、該ＮＡＮＤ回路３３
１ａ1の出力とＮＡＮＤ回路３３１ａ0の出力を入力とす
るＮＡＮＤ回路３３１ｂ1とを有している。
コラムデコーダ３３０ａとコラムセレクタ３３０ｂとか
らなる。該コラムデコーダ３３０ａは、プリデコーダ２
２１ｂの出力信号ＣＡ０，ＣＢ０を入力とするＮＡＮＤ
回路３３１ａ0と、該ＮＡＮＤ回路３３１ａ0の出力と信
号ＣＣ３１とを入力とするＮＡＮＤ回路３３１ｂ0と、
プリデコーダ２２１ｂの出力信号ＣＡ１，ＣＢ０を入力
とするＮＡＮＤ回路３３１ａ1と、該ＮＡＮＤ回路３３
１ａ1の出力とＮＡＮＤ回路３３１ａ0の出力を入力とす
るＮＡＮＤ回路３３１ｂ1とを有している。
【００３１】なお、図８では、図示していないが、上記
コラムデコーダ３３０ａでは、上記プリデコーダの出力
を入力とするＮＡＮＤ回路、及びページ選択信号を出力
するＮＡＮＤ回路はそれぞれ、列アドレスＡ２〜Ａ６に
対応する３２ページ分に相当する個数設けられている。
コラムデコーダ３３０ａでは、上記プリデコーダの出力
を入力とするＮＡＮＤ回路、及びページ選択信号を出力
するＮＡＮＤ回路はそれぞれ、列アドレスＡ２〜Ａ６に
対応する３２ページ分に相当する個数設けられている。
【００３２】また、コラムセレクタ３３０ｂは、上記コ
ラムデコーダ３３０ａの出力信号に基づいて仮想接地線
及びビット線を選択する複数の列選択トランジスタから
なる。図８では、例えば、選択制御信号ＶＧ０を、対応
するメモリトランジスタの一端に供給する列選択トラン
ジスタＴＶ00，ＴＶ10、及び選択制御信号ＶＧ１を、対
応するメモリトランジスタに一端に供給する列選択トラ
ンジスタＴＶ01，ＴＶ11が示されている。
ラムデコーダ３３０ａの出力信号に基づいて仮想接地線
及びビット線を選択する複数の列選択トランジスタから
なる。図８では、例えば、選択制御信号ＶＧ０を、対応
するメモリトランジスタの一端に供給する列選択トラン
ジスタＴＶ00，ＴＶ10、及び選択制御信号ＶＧ１を、対
応するメモリトランジスタに一端に供給する列選択トラ
ンジスタＴＶ01，ＴＶ11が示されている。
【００３３】ここで、列選択トランジスタＴＶ00及びＴ
Ｖ01のゲートは上記ＮＡＮＤ回路３３１ｂ0の出力に接
続され、列選択トランジスタＴＶ10及びＴＶ11のゲート
は上記ＮＡＮＤ回路３３１ｂ1の出力に接続されてい
る。また、図８では、対応するメモリトランジスタの他
端をコモンビット線ＣＢＩＴＡ０〜ＣＢＩＴＡ２に接続
する列選択トランジスタＴＢ00〜ＴＢ02、及び対応する
メモリトランジスタの他端をコモンビット線ＣＢＩＴＢ
０〜ＣＢＩＴＢ２に接続する列選択トランジスタＴＢ10
〜ＴＢ12とが示されている。
Ｖ01のゲートは上記ＮＡＮＤ回路３３１ｂ0の出力に接
続され、列選択トランジスタＴＶ10及びＴＶ11のゲート
は上記ＮＡＮＤ回路３３１ｂ1の出力に接続されてい
る。また、図８では、対応するメモリトランジスタの他
端をコモンビット線ＣＢＩＴＡ０〜ＣＢＩＴＡ２に接続
する列選択トランジスタＴＢ00〜ＴＢ02、及び対応する
メモリトランジスタの他端をコモンビット線ＣＢＩＴＢ
０〜ＣＢＩＴＢ２に接続する列選択トランジスタＴＢ10
〜ＴＢ12とが示されている。
【００３４】また、上記列選択トランジスタＴＢ00〜Ｔ
Ｂ02のゲートは上記ＮＡＮＤ回路３３１ｂ0の出力に接
続され、上記列選択トランジスタＴＢ10〜ＴＢ12のゲー
トは上記ＮＡＮＤ回路３３１ｂ1の出力に接続されてい
る。
Ｂ02のゲートは上記ＮＡＮＤ回路３３１ｂ0の出力に接
続され、上記列選択トランジスタＴＢ10〜ＴＢ12のゲー
トは上記ＮＡＮＤ回路３３１ｂ1の出力に接続されてい
る。
【００３５】さらに、上記ページモードデコーダ３２３
は、入力バッファ回路２１４を介してアドレス信号Ａ
０，Ａ１を受けるとともに、入力バッファ２１３を介し
てアドレス信号Ａ２を受け、ページモード用アドレスＰ
０〜Ｐ７を上記セレクタ３２５に出力するようになって
いる。
は、入力バッファ回路２１４を介してアドレス信号Ａ
０，Ａ１を受けるとともに、入力バッファ２１３を介し
てアドレス信号Ａ２を受け、ページモード用アドレスＰ
０〜Ｐ７を上記セレクタ３２５に出力するようになって
いる。
【００３６】また、該セレクタ３２５は、第１のセンス
アンプ群３２４ａを構成するセンスアンプ（０）３２４
ａ0〜３２４ａ2の出力を受け、ページモードデコーダ３
２３の出力信号Ｐ０〜Ｐ３により開閉制御されるトラン
ジスタ３２５ａ0〜３２５ａ2と、第２のセンスアンプ群
３２４ｂを構成するセンスアンプ３２４ｂ0〜３２４ｂ2
の出力を受け、ページモードデコーダ３２３の出力信号
Ｐ４〜Ｐ６により開閉制御されるトランジスタ３２５ｂ
0〜３２５ｂ2とを有している。
アンプ群３２４ａを構成するセンスアンプ（０）３２４
ａ0〜３２４ａ2の出力を受け、ページモードデコーダ３
２３の出力信号Ｐ０〜Ｐ３により開閉制御されるトラン
ジスタ３２５ａ0〜３２５ａ2と、第２のセンスアンプ群
３２４ｂを構成するセンスアンプ３２４ｂ0〜３２４ｂ2
の出力を受け、ページモードデコーダ３２３の出力信号
Ｐ４〜Ｐ６により開閉制御されるトランジスタ３２５ｂ
0〜３２５ｂ2とを有している。
【００３７】なお、図８では、第１及び第２のセンスア
ンプ群を構成するセンスアンプとして、それぞれ３つの
センスアンプ，つまりセンスアンプ３２４ａ0〜３２４
ａ2，３２４ｂ0〜３２４ｂ2を示しているが、実際は、
上記第１及び第２のセンスアンプ群は、それぞれ４つの
センスアンプからなり、上記セレクタ３２５は、８個の
トランジスタから構成されており、また、各センスアン
プ群に対応するコモンビット線も、実際は４本ある。さ
らに、図８では、コラムデコーダ・セレクタ３３０につ
いては、２ページ分の回路構成を示しているが、実際に
は、コラムデコーダ・セレクタ３３０は、プリデコーダ
２２１ｂの出力信号ＣＡ０〜ＣＡ７と、出力信号ＣＢ０
〜ＣＢ３との組み合わせの数に相当するページ分（３２
ページ分）の回路構成を備えている。
ンプ群を構成するセンスアンプとして、それぞれ３つの
センスアンプ，つまりセンスアンプ３２４ａ0〜３２４
ａ2，３２４ｂ0〜３２４ｂ2を示しているが、実際は、
上記第１及び第２のセンスアンプ群は、それぞれ４つの
センスアンプからなり、上記セレクタ３２５は、８個の
トランジスタから構成されており、また、各センスアン
プ群に対応するコモンビット線も、実際は４本ある。さ
らに、図８では、コラムデコーダ・セレクタ３３０につ
いては、２ページ分の回路構成を示しているが、実際に
は、コラムデコーダ・セレクタ３３０は、プリデコーダ
２２１ｂの出力信号ＣＡ０〜ＣＡ７と、出力信号ＣＢ０
〜ＣＢ３との組み合わせの数に相当するページ分（３２
ページ分）の回路構成を備えている。
【００３８】このような構成のマスクＲＯＭ３００にお
いても、アドレス信号Ａ０〜Ａ１９が変化すると、通常
のランダムアクセスモードにおける読出し動作が行われ
る。
いても、アドレス信号Ａ０〜Ａ１９が変化すると、通常
のランダムアクセスモードにおける読出し動作が行われ
る。
【００３９】まず、行アドレスＡ８〜Ａ１９は入力バッ
ファ回路２１１を介してプリデコーダ２２１ａに入力さ
れると、該プリデコーダ２２１ａからはプリデコード信
号がロウデコーダ２４０に出力される。するとロウデコ
ーダ２４０により、メモリセルアレイ２０１内のいずれ
か１つのワード線ＷＬｉがアクティブ（この場合は”Ｈ
ｉｇｈ”レベル）となる。
ファ回路２１１を介してプリデコーダ２２１ａに入力さ
れると、該プリデコーダ２２１ａからはプリデコード信
号がロウデコーダ２４０に出力される。するとロウデコ
ーダ２４０により、メモリセルアレイ２０１内のいずれ
か１つのワード線ＷＬｉがアクティブ（この場合は”Ｈ
ｉｇｈ”レベル）となる。
【００４０】また、列アドレスＡ２〜Ａ６が入力バッフ
ァ回路２１３を介してプリデコーダ２２１ｂに入力され
ると、上記表１及び表２の真理値表に示すように、列ア
ドレスＡ２〜Ａ６に基づいてプリデコーダ２２１ｂの出
力信号ＣＡ０〜ＣＡ７及び出力信号ＣＢ０〜ＣＢ３のそ
れぞれのうちのいずれか１つがアクティブ（”Ｈｉｇ
ｈ”レベル）となる。例えば、信号ＣＡ０及びＣＢ０が
アクティブになると、上記ＮＡＮＤ回路３３１ａ0の出
力ＣＣ０がアクティブ（”Ｌｏｗ”レベル）となる。こ
のとき、コラムデコーダの出力信号（ページ選択出力）
ＣＳ０がアクティブ（”Ｈｉｇｈ”レベル）になるとと
もに、次の列アドレスに相当するページ選択出力ＣＳ１
もアクティブ（”Ｈｉｇｈ”レベル）となり、コラムデ
コーダの出力信号ＣＳ０及びＣＳ１を入力とする列選択
トランジスタが”ＯＮ”となる。
ァ回路２１３を介してプリデコーダ２２１ｂに入力され
ると、上記表１及び表２の真理値表に示すように、列ア
ドレスＡ２〜Ａ６に基づいてプリデコーダ２２１ｂの出
力信号ＣＡ０〜ＣＡ７及び出力信号ＣＢ０〜ＣＢ３のそ
れぞれのうちのいずれか１つがアクティブ（”Ｈｉｇ
ｈ”レベル）となる。例えば、信号ＣＡ０及びＣＢ０が
アクティブになると、上記ＮＡＮＤ回路３３１ａ0の出
力ＣＣ０がアクティブ（”Ｌｏｗ”レベル）となる。こ
のとき、コラムデコーダの出力信号（ページ選択出力）
ＣＳ０がアクティブ（”Ｈｉｇｈ”レベル）になるとと
もに、次の列アドレスに相当するページ選択出力ＣＳ１
もアクティブ（”Ｈｉｇｈ”レベル）となり、コラムデ
コーダの出力信号ＣＳ０及びＣＳ１を入力とする列選択
トランジスタが”ＯＮ”となる。
【００４１】また、図６に示す仮想接地線選択・制御回
路２２２では、アドレス信号Ａ７に基づいて、選択制御
信号ＶＧ０が接地電位となり、選択制御信号ＶＧ１が充
電回路２２２ｂにより、ビット線と同等レベルとなる。
すると、メモリセルトランジスタＱ０00，Ｑ０10，・・
・及びＱ１00，Ｑ１10，・・・が選択され、各メモリセ
ルの情報が列選択トランジスタＴＢ00，ＴＢ01及びＴＢ
10，ＴＢ11を介して、コモンビット線ＣＢＩＴＡ０，Ｃ
ＢＩＴＡ１，・・及びＣＢＩＴＢ０，ＣＢＩＴＢ１，・
・・にそれぞれ伝達され、２つのセンスアンプ回路群３
２４ａ及び３２４ｂに入力される。このようにして、２
ページ分のぺージデータの読み出しを同時に行う。
路２２２では、アドレス信号Ａ７に基づいて、選択制御
信号ＶＧ０が接地電位となり、選択制御信号ＶＧ１が充
電回路２２２ｂにより、ビット線と同等レベルとなる。
すると、メモリセルトランジスタＱ０00，Ｑ０10，・・
・及びＱ１00，Ｑ１10，・・・が選択され、各メモリセ
ルの情報が列選択トランジスタＴＢ00，ＴＢ01及びＴＢ
10，ＴＢ11を介して、コモンビット線ＣＢＩＴＡ０，Ｃ
ＢＩＴＡ１，・・及びＣＢＩＴＢ０，ＣＢＩＴＢ１，・
・・にそれぞれ伝達され、２つのセンスアンプ回路群３
２４ａ及び３２４ｂに入力される。このようにして、２
ページ分のぺージデータの読み出しを同時に行う。
【００４２】
【表４】
【００４３】その後、上記表４の真理値表に示すように
ぺージ用アドレスＡ０，Ａ１，Ａ２に従い、ページモー
ドデコーダ回路３２３の出力信号Ｐ０〜Ｐ７のいずれか
１つのみがアクティブ（”Ｈｉｇｈ”）となることによ
り、センスアンプ出力ＳＡ０〜ＳＡ３及びＳＢ０〜ＳＢ
３のいずれか１つがセレクタ３２４を介して高速に出力
される。
ぺージ用アドレスＡ０，Ａ１，Ａ２に従い、ページモー
ドデコーダ回路３２３の出力信号Ｐ０〜Ｐ７のいずれか
１つのみがアクティブ（”Ｈｉｇｈ”）となることによ
り、センスアンプ出力ＳＡ０〜ＳＡ３及びＳＢ０〜ＳＢ
３のいずれか１つがセレクタ３２４を介して高速に出力
される。
【００４４】
【発明が解決しようとする課題】ところが、図７及び図
８に示す改良型のマスクＲＯＭでは、連続的にコラム・
アドレスが変化する場合のアクセスでは、仮想接地線Ｖ
Ｇ０がＬｏｗ”レベルを維持する場合に限り、仮想接地
線ＶＧ０につながるメモリセルＱ０00，Ｑ０10，・・
・，Ｑ１00，Ｑ１10，・・・について高速アクセス動作
が行われるものの、仮想接地線ＶＧ１につながるメモリ
セルＱ０01，Ｑ０11・・・，Ｑ１01，Ｑ１11・・・に対
してアクセスする場合、仮想接地線ＶＧ１を”Ｌｏｗ”
レベル、ＶＧ０を”Ｈｉｇｈ”レベルにする必要がある
ため、これらのメモリセルに対してはランダム・アクセ
ス・モード（低速な読み出し）となり、高速読み出しは
困難である。
８に示す改良型のマスクＲＯＭでは、連続的にコラム・
アドレスが変化する場合のアクセスでは、仮想接地線Ｖ
Ｇ０がＬｏｗ”レベルを維持する場合に限り、仮想接地
線ＶＧ０につながるメモリセルＱ０00，Ｑ０10，・・
・，Ｑ１00，Ｑ１10，・・・について高速アクセス動作
が行われるものの、仮想接地線ＶＧ１につながるメモリ
セルＱ０01，Ｑ０11・・・，Ｑ１01，Ｑ１11・・・に対
してアクセスする場合、仮想接地線ＶＧ１を”Ｌｏｗ”
レベル、ＶＧ０を”Ｈｉｇｈ”レベルにする必要がある
ため、これらのメモリセルに対してはランダム・アクセ
ス・モード（低速な読み出し）となり、高速読み出しは
困難である。
【００４５】本発明はこのような問題点を解決するため
になされたものであり、列方向の全てのメモリセルに対
して、高速読み出しが可能な半導体記憶装置を得ること
を目的とする。
になされたものであり、列方向の全てのメモリセルに対
して、高速読み出しが可能な半導体記憶装置を得ること
を目的とする。
【００４６】
【課題を解決するための手段】この発明（請求項１）に
係る半導体記憶装置は、マトリクス状に配置された複数
のメモリセルがそれぞれメモリトランジスタから構成さ
れ、複数の仮想接地線とメモリセルの出力線である複数
のビット線とが、列方向の各モリセルに対応するように
メモリセルの行方向に交互に配置され、入力アドレスに
応じて所定の仮想接地線が接地電位となって、対応する
列のメモリセルから所定のビット線へのデータの読み出
しが可能となる構成のメモリセルアレイを備え、入力ア
ドレスに応じて複数のメモリセル列のデータを並行して
対応するビット線にそれぞれ読み出すぺージモードを搭
載したものである。
係る半導体記憶装置は、マトリクス状に配置された複数
のメモリセルがそれぞれメモリトランジスタから構成さ
れ、複数の仮想接地線とメモリセルの出力線である複数
のビット線とが、列方向の各モリセルに対応するように
メモリセルの行方向に交互に配置され、入力アドレスに
応じて所定の仮想接地線が接地電位となって、対応する
列のメモリセルから所定のビット線へのデータの読み出
しが可能となる構成のメモリセルアレイを備え、入力ア
ドレスに応じて複数のメモリセル列のデータを並行して
対応するビット線にそれぞれ読み出すぺージモードを搭
載したものである。
【００４７】この半導体記憶装置は、該入力アドレスに
応じて、その列アドレスに対応する対応ページ内の複数
のメモリセル列を同時に選択するとともに、他の列アド
レスに対応する他のページ内の複数のメモリセル列を同
時に選択する列選択手段と、１ページ分のビット線に対
応する複数のセンスアンプを有し、該対応ページ内の同
時選択された複数のメモリセルから読み出されるデータ
をセンスする第１のセンスアンプ回路群と、１ページ分
のビット線に対応する複数のセンスアンプを有し、該他
のページ内の同時選択された複数のメモリセルから読み
出されるデータをセンスする第２のセンスアンプ回路群
とを備えている。
応じて、その列アドレスに対応する対応ページ内の複数
のメモリセル列を同時に選択するとともに、他の列アド
レスに対応する他のページ内の複数のメモリセル列を同
時に選択する列選択手段と、１ページ分のビット線に対
応する複数のセンスアンプを有し、該対応ページ内の同
時選択された複数のメモリセルから読み出されるデータ
をセンスする第１のセンスアンプ回路群と、１ページ分
のビット線に対応する複数のセンスアンプを有し、該他
のページ内の同時選択された複数のメモリセルから読み
出されるデータをセンスする第２のセンスアンプ回路群
とを備えている。
【００４８】そして、この半導体記憶装置は、該入力ア
ドレスに応じて、その列アドレスに対応する第１ページ
内の複数のメモリセル列を同時に選択するとともに、そ
の選択と並行して、他の列アドレスに対応する第２ペー
ジ内の複数のメモリセル列を同時に選択する列選択手段
と、１ページ分のビット線に対応する複数のセンスアン
プを有し、該第１ページ内の同時選択された複数のメモ
リセルから読み出されるデータをセンスする第１のセン
スアンプ回路群と、１ページ分のビット線に対応する複
数のセンスアンプを有し、該第２ページ内の同時選択さ
れた複数のメモリセルから読み出されるデータをセンス
する第２のセンスアンプ回路群と、該入力アドレスに応
じて、前記第１ページ内における奇数番目に位置する全
ての仮想接地線を選択して充放電する第１回路および該
第１ページ内における偶数番目に位置する全ての仮想接
地線を選択して充放電する第２回路を有する第１の制御
回路と、該入力アドレスに応じて、前記第２ページ内に
おける奇数番目に位置する全ての仮想接地線を選択して
充放電する第１回路および該第２ページ内における偶数
番目に位置する全ての仮想接地線を選択して充放電する
第２回路を有する第２の制御回路とを有し、該第１の制
御回路および第２の制御回路において、入力アドレスに
応じて、第１回路による充電または放電制御に並行した
第２回路による放電または充電制御が同時に行われるよ
う構成された仮想接地線制御手段とを備えている。その
ことにより上記目的が達成される。
ドレスに応じて、その列アドレスに対応する第１ページ
内の複数のメモリセル列を同時に選択するとともに、そ
の選択と並行して、他の列アドレスに対応する第２ペー
ジ内の複数のメモリセル列を同時に選択する列選択手段
と、１ページ分のビット線に対応する複数のセンスアン
プを有し、該第１ページ内の同時選択された複数のメモ
リセルから読み出されるデータをセンスする第１のセン
スアンプ回路群と、１ページ分のビット線に対応する複
数のセンスアンプを有し、該第２ページ内の同時選択さ
れた複数のメモリセルから読み出されるデータをセンス
する第２のセンスアンプ回路群と、該入力アドレスに応
じて、前記第１ページ内における奇数番目に位置する全
ての仮想接地線を選択して充放電する第１回路および該
第１ページ内における偶数番目に位置する全ての仮想接
地線を選択して充放電する第２回路を有する第１の制御
回路と、該入力アドレスに応じて、前記第２ページ内に
おける奇数番目に位置する全ての仮想接地線を選択して
充放電する第１回路および該第２ページ内における偶数
番目に位置する全ての仮想接地線を選択して充放電する
第２回路を有する第２の制御回路とを有し、該第１の制
御回路および第２の制御回路において、入力アドレスに
応じて、第１回路による充電または放電制御に並行した
第２回路による放電または充電制御が同時に行われるよ
う構成された仮想接地線制御手段とを備えている。その
ことにより上記目的が達成される。
【００４９】この発明（請求項２）は、上記請求項１記
載の半導体記憶装置において、前記入力アドレスの行ア
ドレスに応じてメモリセル行を選択する行選択手段を、
該行アドレス内の最終番地を含むページを選択する列ア
ドレスを受け、次の行アドレスに対応するメモリセル行
を選択する行選択制御回路を有する構成としたものであ
る。
載の半導体記憶装置において、前記入力アドレスの行ア
ドレスに応じてメモリセル行を選択する行選択手段を、
該行アドレス内の最終番地を含むページを選択する列ア
ドレスを受け、次の行アドレスに対応するメモリセル行
を選択する行選択制御回路を有する構成としたものであ
る。
【００５０】以下、本発明の作用について説明する。
【００５１】この発明（請求項１）においては、入力ア
ドレスに応じて、その列アドレスに対応する対応ページ
内の複数のメモリセル列を同時に選択するとともに、他
の列アドレスに対応する他のページ内の複数のメモリセ
ル列を同時に選択する列選択手段を備え、第１及び第２
のセンスアンプにより、それぞれ対応ページ内の同時選
択された複数のメモリセルから読み出されるデータ、及
び他のページ内の同時選択された複数のメモリセルから
読み出されるデータをセンスするようにしたから、入力
アドレスの列アドレスを含む少なくとも２つの列アドレ
スに対応する、少なくとも２ぺージのぺージデータを並
行して読み出すことができる。
ドレスに応じて、その列アドレスに対応する対応ページ
内の複数のメモリセル列を同時に選択するとともに、他
の列アドレスに対応する他のページ内の複数のメモリセ
ル列を同時に選択する列選択手段を備え、第１及び第２
のセンスアンプにより、それぞれ対応ページ内の同時選
択された複数のメモリセルから読み出されるデータ、及
び他のページ内の同時選択された複数のメモリセルから
読み出されるデータをセンスするようにしたから、入力
アドレスの列アドレスを含む少なくとも２つの列アドレ
スに対応する、少なくとも２ぺージのぺージデータを並
行して読み出すことができる。
【００５２】しかも、入力アドレスに応じて１ページ分
の仮想接地線を選択的に充放電する第１，第２の制御回
路を備え、第１及び第２の制御回路による仮想接地線の
充放電が、入力アドレスに応じて両制御回路間で独立し
て行われるよう構成したので、１つのページ内のメモリ
セル列に対する仮想接地線の切り替えを、他のページ内
のデータが読み出されている間に行うことができる。こ
れにより、同一ワード線上のメモリセルに対しては、最
終ページから先頭ページへのページの切り替わりの際に
も、連続したデータの読み出しが可能となる。従って、
１ページ分の仮想接地線の充放電を行うための回路を２
系統備えるという簡便な構成により、ぺージデータの高
速での連続読み出しが可能となる。
の仮想接地線を選択的に充放電する第１，第２の制御回
路を備え、第１及び第２の制御回路による仮想接地線の
充放電が、入力アドレスに応じて両制御回路間で独立し
て行われるよう構成したので、１つのページ内のメモリ
セル列に対する仮想接地線の切り替えを、他のページ内
のデータが読み出されている間に行うことができる。こ
れにより、同一ワード線上のメモリセルに対しては、最
終ページから先頭ページへのページの切り替わりの際に
も、連続したデータの読み出しが可能となる。従って、
１ページ分の仮想接地線の充放電を行うための回路を２
系統備えるという簡便な構成により、ぺージデータの高
速での連続読み出しが可能となる。
【００５３】この発明（請求項２）においては、行選択
手段を、行アドレス内の最終番地を含むページを選択す
る列アドレスを受け、次の行アドレスに対応するメモリ
セル行を選択する行選択制御回路を含む構成としたの
で、所定のワード線に対応するすべてのメモリセルが読
み出された後、次にワード線を自動的に選択することが
できる。
手段を、行アドレス内の最終番地を含むページを選択す
る列アドレスを受け、次の行アドレスに対応するメモリ
セル行を選択する行選択制御回路を含む構成としたの
で、所定のワード線に対応するすべてのメモリセルが読
み出された後、次にワード線を自動的に選択することが
できる。
【００５４】
（実施形態１）図１は、本発明の実施形態１による半導
体記憶装置を説明するための図であり、該半導体記憶装
置として、ページモードを搭載したマスクＲＯＭ（読み
出し専用メモリ）のブロック構成を示している。図２
は、上記マスクＲＯＭを構成するコラムデコーダ・セレ
クタの詳細な回路構成を示す図である。また、図３は、
該マスクＲＯＭを構成する仮想接地線選択・制御回路の
具体的な回路構成を示している。なお、ここでは、アド
レス信号Ａ０〜Ａ１９のうちのＡ０〜Ａ２をページモー
ド用アドレスとしている。また、アドレス信号Ａ２〜Ａ
６を列アドレス、アドレス信号Ａ７を仮想接地線選択・
制御アドレスとし、アドレス信号Ａ８〜Ａ１９を行アド
レスとしている。
体記憶装置を説明するための図であり、該半導体記憶装
置として、ページモードを搭載したマスクＲＯＭ（読み
出し専用メモリ）のブロック構成を示している。図２
は、上記マスクＲＯＭを構成するコラムデコーダ・セレ
クタの詳細な回路構成を示す図である。また、図３は、
該マスクＲＯＭを構成する仮想接地線選択・制御回路の
具体的な回路構成を示している。なお、ここでは、アド
レス信号Ａ０〜Ａ１９のうちのＡ０〜Ａ２をページモー
ド用アドレスとしている。また、アドレス信号Ａ２〜Ａ
６を列アドレス、アドレス信号Ａ７を仮想接地線選択・
制御アドレスとし、アドレス信号Ａ８〜Ａ１９を行アド
レスとしている。
【００５５】図において、１００は、本実施形態１のペ
ージモード機能を搭載したマスクＲＯＭで、図７及び図
８と同一符号は従来の改良型マスクＲＯＭ３００におけ
るものと同一のものを示している。
ージモード機能を搭載したマスクＲＯＭで、図７及び図
８と同一符号は従来の改良型マスクＲＯＭ３００におけ
るものと同一のものを示している。
【００５６】そして、このマスクＲＯＭ１００は、上記
マスクＲＯＭ３００におけるコラムデコーダ・セレクタ
３３０，及び仮想接地線選択・制御回路２２２に代え
て、これらとは構成が異なるコラムデコーダ・セレクタ
１３０，及び仮想接地線選択・制御回路１２２を備えて
いる。
マスクＲＯＭ３００におけるコラムデコーダ・セレクタ
３３０，及び仮想接地線選択・制御回路２２２に代え
て、これらとは構成が異なるコラムデコーダ・セレクタ
１３０，及び仮想接地線選択・制御回路１２２を備えて
いる。
【００５７】上記コラムデコーダ・セレクタ１３０は、
コラムデコーダ１３０ａとコラムセレクタ１３０ｂとか
らなる。該コラムデコーダ１３０ａは、プリデコーダ２
２１ｂの出力信号ＣＡ０，ＣＢ０を入力とするＮＡＮＤ
回路１３１ａ0と、該ＮＡＮＤ回路１３１ａ0の出力と信
号ＣＣ３１とを入力とするＮＡＮＤ回路１３１ｂ0と、
プリデコーダ２２１ｂの出力信号ＣＡ１，ＣＢ０を入力
とするＮＡＮＤ回路１３１ａ1と、該ＮＡＮＤ回路１３
１ａ1の出力とＮＡＮＤ回路１３１ａ0の出力を入力とす
るＮＡＮＤ回路１３１ｂ1とを有している。図２では図
示していないが、上記コラムデコーダ１３０ａでは、プ
リデコーダ２２１ｂの出力ＣＡ０〜ＣＡ７のいずれか
と、出力ＣＢ０〜ＣＢ３のいずれかとを入力とするＮＡ
ＮＤ回路は、各ページに対応して３２個設けられてお
り、また、このＮＡＮＤ回路の出力と、その１つ前のペ
ージに対応するＮＡＮＤ回路の出力とを入力とし、出力
が列選択トランジスタのゲートにつながったＮＡＮＤ回
路も、各ページに対応して３２個設けられている。そし
て、最終ページに対応する、プリデコーダ２２１ｂの出
力ＣＡ７とＣＢ３を入力とするＮＡＮＤ回路の出力が上
記信号ＣＣ３１となっている。
コラムデコーダ１３０ａとコラムセレクタ１３０ｂとか
らなる。該コラムデコーダ１３０ａは、プリデコーダ２
２１ｂの出力信号ＣＡ０，ＣＢ０を入力とするＮＡＮＤ
回路１３１ａ0と、該ＮＡＮＤ回路１３１ａ0の出力と信
号ＣＣ３１とを入力とするＮＡＮＤ回路１３１ｂ0と、
プリデコーダ２２１ｂの出力信号ＣＡ１，ＣＢ０を入力
とするＮＡＮＤ回路１３１ａ1と、該ＮＡＮＤ回路１３
１ａ1の出力とＮＡＮＤ回路１３１ａ0の出力を入力とす
るＮＡＮＤ回路１３１ｂ1とを有している。図２では図
示していないが、上記コラムデコーダ１３０ａでは、プ
リデコーダ２２１ｂの出力ＣＡ０〜ＣＡ７のいずれか
と、出力ＣＢ０〜ＣＢ３のいずれかとを入力とするＮＡ
ＮＤ回路は、各ページに対応して３２個設けられてお
り、また、このＮＡＮＤ回路の出力と、その１つ前のペ
ージに対応するＮＡＮＤ回路の出力とを入力とし、出力
が列選択トランジスタのゲートにつながったＮＡＮＤ回
路も、各ページに対応して３２個設けられている。そし
て、最終ページに対応する、プリデコーダ２２１ｂの出
力ＣＡ７とＣＢ３を入力とするＮＡＮＤ回路の出力が上
記信号ＣＣ３１となっている。
【００５８】また、コラムセレクタ１３０ｂは、上記コ
ラムデコーダ１３０ａの出力信号に基づいて仮想接地線
及びビット線を選択する複数の列選択トランジスタから
なる。図２では、例えば、選択制御信号ＶＧＡ０，ＶＧ
Ｂ０を、対応するメモリトランジスタの一端に供給する
列選択トランジスタＴＶ00，ＴＶ10、及び選択制御信号
ＶＧＡ１，ＶＧＢ１を、対応するメモリトランジスタに
一端に供給する列選択トランジスタＴＶ01，ＴＶ11が示
されている。
ラムデコーダ１３０ａの出力信号に基づいて仮想接地線
及びビット線を選択する複数の列選択トランジスタから
なる。図２では、例えば、選択制御信号ＶＧＡ０，ＶＧ
Ｂ０を、対応するメモリトランジスタの一端に供給する
列選択トランジスタＴＶ00，ＴＶ10、及び選択制御信号
ＶＧＡ１，ＶＧＢ１を、対応するメモリトランジスタに
一端に供給する列選択トランジスタＴＶ01，ＴＶ11が示
されている。
【００５９】ここで、列選択トランジスタＴＶ00及びＴ
Ｖ01のゲートは上記ＮＡＮＤ回路１３１ｂ0の出力に接
続され、列選択トランジスタＴＶ10及びＴＶ11のゲート
は上記ＮＡＮＤ回路１３１ｂ1の出力に接続されてい
る。また、図２では、対応するメモリトランジスタの他
端をコモンビット線ＣＢＩＴＡ０〜ＣＢＩＴＡ２に接続
する列選択トランジスタＴＢ00〜ＴＢ02、及び対応する
メモリトランジスタの他端をコモンビット線ＣＢＩＴＢ
０〜ＣＢＩＴＢ２に接続する列選択トランジスタＴＢ10
〜ＴＢ12とが示されている。
Ｖ01のゲートは上記ＮＡＮＤ回路１３１ｂ0の出力に接
続され、列選択トランジスタＴＶ10及びＴＶ11のゲート
は上記ＮＡＮＤ回路１３１ｂ1の出力に接続されてい
る。また、図２では、対応するメモリトランジスタの他
端をコモンビット線ＣＢＩＴＡ０〜ＣＢＩＴＡ２に接続
する列選択トランジスタＴＢ00〜ＴＢ02、及び対応する
メモリトランジスタの他端をコモンビット線ＣＢＩＴＢ
０〜ＣＢＩＴＢ２に接続する列選択トランジスタＴＢ10
〜ＴＢ12とが示されている。
【００６０】また、上記列選択トランジスタＴＢ00〜Ｔ
Ｂ02のゲートは上記ＮＡＮＤ回路１３１ｂ0の出力に接
続され、上記列選択トランジスタＴＢ10〜ＴＢ12のゲー
トは上記ＮＡＮＤ回路１３１ｂ1の出力に接続されてい
る。
Ｂ02のゲートは上記ＮＡＮＤ回路１３１ｂ0の出力に接
続され、上記列選択トランジスタＴＢ10〜ＴＢ12のゲー
トは上記ＮＡＮＤ回路１３１ｂ1の出力に接続されてい
る。
【００６１】また、上記仮想接地線選択・制御回路１２
２は、図３に示すように、仮想接地線を充放電する第１
及び第２の制御回路２２ａ，２２ｂと、上記信号ＣＣ３
１とアドレス信号Ａ７とを入力とするＸＯＲ回路１２２
ｅとを有している。
２は、図３に示すように、仮想接地線を充放電する第１
及び第２の制御回路２２ａ，２２ｂと、上記信号ＣＣ３
１とアドレス信号Ａ７とを入力とするＸＯＲ回路１２２
ｅとを有している。
【００６２】また、上記第１の制御回路２２ａは、充電
回路１２２ａと接地レベルとの間に直列に接続されたｐ
チャネルトランジスタ１２２ａ1及びｎチャネルトラン
ジスタ１２２ａ2を有するとともに、充電回路１２２ｂ
と接地レベルとの間に直列に接続されたｐチャネルトラ
ンジスタ１２２ｂ1及びｎチャネルトランジスタ１２２
ｂ2を有している。そして上記トランジスタ１２２ａ1，
１２２ａ2のゲートには、上記ＸＯＲ回路１２２ｅの出
力が供給され、上記トランジスタ１２２ｂ1，１２２ｂ2
のゲートには、上記ＸＯＲ回路１２２ｅの出力がインバ
ータ１２２ｆを介して供給されるようになっている。そ
して、上記トランジスタ１２２ａ1及び１２２ａ2の接続
点から制御信号ＶＧＡ０が、上記トランジスタ１２２ｂ
1及び１２２ｂ2の接続点から制御信号ＶＧＡ１が出力さ
れるようになっている。
回路１２２ａと接地レベルとの間に直列に接続されたｐ
チャネルトランジスタ１２２ａ1及びｎチャネルトラン
ジスタ１２２ａ2を有するとともに、充電回路１２２ｂ
と接地レベルとの間に直列に接続されたｐチャネルトラ
ンジスタ１２２ｂ1及びｎチャネルトランジスタ１２２
ｂ2を有している。そして上記トランジスタ１２２ａ1，
１２２ａ2のゲートには、上記ＸＯＲ回路１２２ｅの出
力が供給され、上記トランジスタ１２２ｂ1，１２２ｂ2
のゲートには、上記ＸＯＲ回路１２２ｅの出力がインバ
ータ１２２ｆを介して供給されるようになっている。そ
して、上記トランジスタ１２２ａ1及び１２２ａ2の接続
点から制御信号ＶＧＡ０が、上記トランジスタ１２２ｂ
1及び１２２ｂ2の接続点から制御信号ＶＧＡ１が出力さ
れるようになっている。
【００６３】また、上記制御回路２２ｂは、充電回路１
２２ｃと接地レベルとの間に直列に接続されたｐチャネ
ルトランジスタ１２２ｃ1及びｎチャネルトランジスタ
１２２ｃ2を有するとともに、充電回路１２２ｄと接地
レベルとの間に直列に接続されたｐチャネルトランジス
タ１２２ｄ1及びｎチャネルトランジスタ１２２ｄ2を有
している。そして上記トランジスタ１２２ｃ1，１２２
ｃ2のゲートには、上記アドレス信号Ａ７が供給され、
上記トランジスタ１２２ｄ1，１２２ｄ2のゲートには、
上記アドレス信号Ａ７がインバータ１２２ｇを介して供
給されるようになっている。また、上記トランジスタ１
２２ｃ1及び１２２ｃ2の接続点から制御信号ＶＧＢ０
が、上記トランジスタ１２２ｄ1及び１２２ｄ2の接続点
から制御信号ＶＧＢ１が出力されるようになっている。
２２ｃと接地レベルとの間に直列に接続されたｐチャネ
ルトランジスタ１２２ｃ1及びｎチャネルトランジスタ
１２２ｃ2を有するとともに、充電回路１２２ｄと接地
レベルとの間に直列に接続されたｐチャネルトランジス
タ１２２ｄ1及びｎチャネルトランジスタ１２２ｄ2を有
している。そして上記トランジスタ１２２ｃ1，１２２
ｃ2のゲートには、上記アドレス信号Ａ７が供給され、
上記トランジスタ１２２ｄ1，１２２ｄ2のゲートには、
上記アドレス信号Ａ７がインバータ１２２ｇを介して供
給されるようになっている。また、上記トランジスタ１
２２ｃ1及び１２２ｃ2の接続点から制御信号ＶＧＢ０
が、上記トランジスタ１２２ｄ1及び１２２ｄ2の接続点
から制御信号ＶＧＢ１が出力されるようになっている。
【００６４】次に動作について説明する。
【００６５】本実施形態１のマスクＲＯＭ１００におい
ても、アドレス信号Ａ０〜Ａ１９が変化する場合には、
通常のランダムアクセスモードでの読み出し動作が行わ
れる。
ても、アドレス信号Ａ０〜Ａ１９が変化する場合には、
通常のランダムアクセスモードでの読み出し動作が行わ
れる。
【００６６】まず、行アドレスＡ８〜Ａ１９が入力バッ
ファ回路２１１を介してプリデコーダ２２１ａに入力さ
れると、該プリデコーダ２２１ａからはプリデコード信
号がロウデコーダ２４０に出力される。するとロウデコ
ーダ２４０により、メモリセルアレイ内の、いずれか１
つのワード線ＷＬｉがアクティブ（この場合は”Ｈｉｇ
ｈ”レベル）となる。
ファ回路２１１を介してプリデコーダ２２１ａに入力さ
れると、該プリデコーダ２２１ａからはプリデコード信
号がロウデコーダ２４０に出力される。するとロウデコ
ーダ２４０により、メモリセルアレイ内の、いずれか１
つのワード線ＷＬｉがアクティブ（この場合は”Ｈｉｇ
ｈ”レベル）となる。
【００６７】次に、上記表１及び表２の真理値表に示す
ように、列アドレスＡ２からＡ６に基づいてプリデコー
ダ２２１ｂの出力信号ＣＡ０〜ＣＡ７とＣＢ０〜ＣＢ３
のそれぞれのうちのいずれか１つがアクティブ（”Ｈｉ
ｇｈ”レベル）となると、例えば、上記出力信号ＣＡ０
及びＣＢ０がアクティブになると、コラムデコーダの第
１のＮＡＮＤ回路１３１ａ0の出力ＣＣ０がアクティブ
（“Ｌｏｗ”レベル）となる。すると、コラムデコーダ
の出力信号ＣＳ０がアクティブ（”Ｈｉｇｈ”レベル）
になるとともに、次の列アドレスに相当する信号ＣＳ１
もアクティブ（“Ｈｉｇｈ”レベル）となり、コラムデ
コーダの出力信号ＣＳ０およびＣＳ１を入力とする列選
択トランジスタが”ＯＮ”となる。
ように、列アドレスＡ２からＡ６に基づいてプリデコー
ダ２２１ｂの出力信号ＣＡ０〜ＣＡ７とＣＢ０〜ＣＢ３
のそれぞれのうちのいずれか１つがアクティブ（”Ｈｉ
ｇｈ”レベル）となると、例えば、上記出力信号ＣＡ０
及びＣＢ０がアクティブになると、コラムデコーダの第
１のＮＡＮＤ回路１３１ａ0の出力ＣＣ０がアクティブ
（“Ｌｏｗ”レベル）となる。すると、コラムデコーダ
の出力信号ＣＳ０がアクティブ（”Ｈｉｇｈ”レベル）
になるとともに、次の列アドレスに相当する信号ＣＳ１
もアクティブ（“Ｈｉｇｈ”レベル）となり、コラムデ
コーダの出力信号ＣＳ０およびＣＳ１を入力とする列選
択トランジスタが”ＯＮ”となる。
【００６８】つまり、入力アドレスＡ２〜Ａ６が００番
地に対応するものである時、プリデコーダの出力ＣＡ
０、ＣＢ０が選択され、該プリデコーダ出力に対応する
ＮＡＮＤ出力ＣＣ０がアクティブ（”Ｌｏｗ”）とな
り、上記００番地に対応するページ選択出力ＣＳ０及び
次の番地０１に対応するページ選択出力ＣＳ１がアクテ
ィブ（”Ｈｉｇｈ”）となる。またこの時、アドレス信
号Ａ７はＨｉｇｈレベルであり、コラムデコーダの最終
列のＮＡＮＤ回路の出力ＣＣ３１はＨｉｇｈレベルであ
るため、仮想接地線選択・制御回路１２２により、仮想
接地線ＶＧＡ０及びＶＧＢ０がＧＮＤレベルとなり、仮
想接地線ＶＧＡ１及びＶＧＢ１がＢｉｔ線電位と同等レ
ベルとなる。
地に対応するものである時、プリデコーダの出力ＣＡ
０、ＣＢ０が選択され、該プリデコーダ出力に対応する
ＮＡＮＤ出力ＣＣ０がアクティブ（”Ｌｏｗ”）とな
り、上記００番地に対応するページ選択出力ＣＳ０及び
次の番地０１に対応するページ選択出力ＣＳ１がアクテ
ィブ（”Ｈｉｇｈ”）となる。またこの時、アドレス信
号Ａ７はＨｉｇｈレベルであり、コラムデコーダの最終
列のＮＡＮＤ回路の出力ＣＣ３１はＨｉｇｈレベルであ
るため、仮想接地線選択・制御回路１２２により、仮想
接地線ＶＧＡ０及びＶＧＢ０がＧＮＤレベルとなり、仮
想接地線ＶＧＡ１及びＶＧＢ１がＢｉｔ線電位と同等レ
ベルとなる。
【００６９】このようにして、メモリセルＱ０00、Ｑ０
10・・・と、メモリセルＱ１00、Ｑ１10・・・とが、そ
れぞれコモンビット線ＣＢＩＴＡ０、ＣＢＩＴＡ１、・
・・及びＣＢＩＴＢ０，ＣＢＩＴＢ１と接続され、第１
のセンスアンプ群（０）３２４ａ、第２のセンスアンプ
群（１）３２４ｂに入力される。続いて、アドレスＡ０
〜Ａ１及びＡ２を受けてＰ０〜７が、セレクタ３２５を
構成するトランジスタ３２５ａ0，３２５ａ1，・・・，
及び３２５ｂ0，３２５ｂ1，・・・を順次ＯＮして、外
部へデータの出力を行う。このようにして、順次連続的
にページデータの読み出しを行う。
10・・・と、メモリセルＱ１00、Ｑ１10・・・とが、そ
れぞれコモンビット線ＣＢＩＴＡ０、ＣＢＩＴＡ１、・
・・及びＣＢＩＴＢ０，ＣＢＩＴＢ１と接続され、第１
のセンスアンプ群（０）３２４ａ、第２のセンスアンプ
群（１）３２４ｂに入力される。続いて、アドレスＡ０
〜Ａ１及びＡ２を受けてＰ０〜７が、セレクタ３２５を
構成するトランジスタ３２５ａ0，３２５ａ1，・・・，
及び３２５ｂ0，３２５ｂ1，・・・を順次ＯＮして、外
部へデータの出力を行う。このようにして、順次連続的
にページデータの読み出しを行う。
【００７０】そして、列アドレス入力信号Ａ２〜Ａ６が
１Ｆ番地になると、この番地に対応するＮＡＮＤ回路の
入力ＣＡ７及びＣＢ３がアクティブ（Ｈｉｇｈ）とな
り、その出力ＣＣ３１はアクティブ（”Ｌｏｗ”レベ
ル）となる。これにより入力アドレスに対応したコラム
デコーダ出力ＣＳ３１がアクティブ（”Ｈｉｇｈ”レベ
ル）になり、コラムセレクタがＯＮする。このとき、次
の列アドレスはページ選択出力ＣＳ０に設定されてお
り、該ページ選択出力ＣＳ０がアクティブ（Ｈｉｇｈレ
ベル）となることにより、対応する列選択トランジスタ
がＯＮする。
１Ｆ番地になると、この番地に対応するＮＡＮＤ回路の
入力ＣＡ７及びＣＢ３がアクティブ（Ｈｉｇｈ）とな
り、その出力ＣＣ３１はアクティブ（”Ｌｏｗ”レベ
ル）となる。これにより入力アドレスに対応したコラム
デコーダ出力ＣＳ３１がアクティブ（”Ｈｉｇｈ”レベ
ル）になり、コラムセレクタがＯＮする。このとき、次
の列アドレスはページ選択出力ＣＳ０に設定されてお
り、該ページ選択出力ＣＳ０がアクティブ（Ｈｉｇｈレ
ベル）となることにより、対応する列選択トランジスタ
がＯＮする。
【００７１】また、アドレス信号Ａ７がＨｉｇｈレベル
である，つまり仮想接地線Ｖ０に対応するメモリセル列
の読み出しが行われている時に、アドレス信号Ａ２〜Ａ
６が１Ｆ番地に遷移すると、仮想接地線選択・制御回路
１２２の入力信号ＣＣ３１がＬｏｗレベルとなり、仮想
接地線ＶＧＡ０はビット線と同等レベルに、ＶＧＡ１は
接地電位になる。
である，つまり仮想接地線Ｖ０に対応するメモリセル列
の読み出しが行われている時に、アドレス信号Ａ２〜Ａ
６が１Ｆ番地に遷移すると、仮想接地線選択・制御回路
１２２の入力信号ＣＣ３１がＬｏｗレベルとなり、仮想
接地線ＶＧＡ０はビット線と同等レベルに、ＶＧＡ１は
接地電位になる。
【００７２】従って、仮想接地線ＶＧＡ０，ＶＧＡ１の
設定電位が変更されるような列アドレスの変化，つまり
最終ページから先頭ページへのページの切り替えの際に
も、該両ページのデータを同時にセンスアンプ群３２４
ａ，３２４ｂに読み出すことができ、高速なデータの読
み出しを行うことができる。
設定電位が変更されるような列アドレスの変化，つまり
最終ページから先頭ページへのページの切り替えの際に
も、該両ページのデータを同時にセンスアンプ群３２４
ａ，３２４ｂに読み出すことができ、高速なデータの読
み出しを行うことができる。
【００７３】このように本実施形態１では、入力アドレ
スに応じて、その列アドレスに対応する対応ページ内の
複数のメモリセル列を同時に選択するとともに、他の列
アドレスに対応する他のページ内の複数のメモリセル列
を同時に選択するコラムデコーダ・セレクタ１３０を備
え、第１及び第２のセンスアンプ群３２４ａ，３２４ｂ
により、それぞれ対応ページ内の同時選択された複数の
メモリセルから読み出されるデータ、及び他のページ内
の同時選択された複数のメモリセルから読み出されるデ
ータをセンスするようにしたので、入力アドレスの列ア
ドレスを含む少なくとも２つの列アドレスに対応する、
少なくとも２ぺージのぺージデータを並行して読み出す
ことができる。
スに応じて、その列アドレスに対応する対応ページ内の
複数のメモリセル列を同時に選択するとともに、他の列
アドレスに対応する他のページ内の複数のメモリセル列
を同時に選択するコラムデコーダ・セレクタ１３０を備
え、第１及び第２のセンスアンプ群３２４ａ，３２４ｂ
により、それぞれ対応ページ内の同時選択された複数の
メモリセルから読み出されるデータ、及び他のページ内
の同時選択された複数のメモリセルから読み出されるデ
ータをセンスするようにしたので、入力アドレスの列ア
ドレスを含む少なくとも２つの列アドレスに対応する、
少なくとも２ぺージのぺージデータを並行して読み出す
ことができる。
【００７４】しかも、入力アドレスに応じて１ページ分
の仮想接地線を選択的に充放電する第１，第２の制御回
路２２ａ，２２ｂを備え、第１及び第２の制御回路によ
る仮想接地線の充放電が、入力アドレスに応じて独立し
て行われるよう構成したので、１つのページ内のメモリ
セル列に対する仮想接地線の切り替えを、他のページ内
のデータが読み出されている間に行うことができる。こ
れにより、同一ワード線上のメモリセルに対しては、最
終ページから先頭ページへのページの切り替わりの際に
も、連続したデータの読み出しが可能となる。従って、
１ページ分の仮想接地線の充放電を行うための回路２２
ａ，２２ｂを２系統備えるという簡便な構成により、ぺ
ージデータの高速での連続読み出しが可能となる。
の仮想接地線を選択的に充放電する第１，第２の制御回
路２２ａ，２２ｂを備え、第１及び第２の制御回路によ
る仮想接地線の充放電が、入力アドレスに応じて独立し
て行われるよう構成したので、１つのページ内のメモリ
セル列に対する仮想接地線の切り替えを、他のページ内
のデータが読み出されている間に行うことができる。こ
れにより、同一ワード線上のメモリセルに対しては、最
終ページから先頭ページへのページの切り替わりの際に
も、連続したデータの読み出しが可能となる。従って、
１ページ分の仮想接地線の充放電を行うための回路２２
ａ，２２ｂを２系統備えるという簡便な構成により、ぺ
ージデータの高速での連続読み出しが可能となる。
【００７５】（実施形態２）図９は、本発明の実施形態
２による半導体記憶装置を説明するための図であり、こ
の実施形態２の半導体記憶装置は、上記実施形態１のマ
スクＲＯＭにおけるコラムデコーダを、１つのワード線
に対応するすべてのメモリセルが読みだされた後、その
次のワード線を自動的に選択するための回路を有する構
成としたものである。なお、図９では、ロウデコーダ
と、その出力を受け、ワード線を駆動する駆動回路及び
メモリセルアレイについてのみ示しており、またメモリ
セルアレイについては、第１及び第２のメモリセルアレ
イ２０１ａ，２０１ｂを示している。この実施形態２の
その他の構成は、上記実施形態１のマスクＲＯＭと同一
である。
２による半導体記憶装置を説明するための図であり、こ
の実施形態２の半導体記憶装置は、上記実施形態１のマ
スクＲＯＭにおけるコラムデコーダを、１つのワード線
に対応するすべてのメモリセルが読みだされた後、その
次のワード線を自動的に選択するための回路を有する構
成としたものである。なお、図９では、ロウデコーダ
と、その出力を受け、ワード線を駆動する駆動回路及び
メモリセルアレイについてのみ示しており、またメモリ
セルアレイについては、第１及び第２のメモリセルアレ
イ２０１ａ，２０１ｂを示している。この実施形態２の
その他の構成は、上記実施形態１のマスクＲＯＭと同一
である。
【００７６】図において、１４０は本実施形態２の半導
体記憶装置（マスクＲＯＭ）を構成するロウデコーダ
で、その内部構成は上記実施形態１のものと同一であ
る。そして、このロウデコーダ１４０は、その出力を受
けてワード線を駆動する回路として、第１のメモリセル
アレイ２０１ａのワード線ＷＬ１を駆動する第１の駆動
回路（１）１４１と、第２のメモリセルアレイ２０１ｂ
のワード線ＷＬ２を駆動する第２の駆動回路（２）１４
２とを有している。
体記憶装置（マスクＲＯＭ）を構成するロウデコーダ
で、その内部構成は上記実施形態１のものと同一であ
る。そして、このロウデコーダ１４０は、その出力を受
けてワード線を駆動する回路として、第１のメモリセル
アレイ２０１ａのワード線ＷＬ１を駆動する第１の駆動
回路（１）１４１と、第２のメモリセルアレイ２０１ｂ
のワード線ＷＬ２を駆動する第２の駆動回路（２）１４
２とを有している。
【００７７】上記第１の駆動回路１４１は、ｋ番目のワ
ード線ＷＬ１kに対応するインバータ１４１ａと該イン
バータとロウデコーダのｋ番目の出力／Ｘkとの間に接
続された第１のトランジスタ１４１ｂと、ｋ番目のワー
ド線ＷＬ１kに対応するインバータ１４１ａとロウデコ
ーダの（ｋ−１）番目の出力／Ｘk-1との間に接続され
た第２のトランジスタ１４１ｃとを有している。ここ
で、ｋは０，１，・・・，ｉ−１，ｉ，ｉ＋１，・・
・，Ｍ（ワード線の本数）とする。
ード線ＷＬ１kに対応するインバータ１４１ａと該イン
バータとロウデコーダのｋ番目の出力／Ｘkとの間に接
続された第１のトランジスタ１４１ｂと、ｋ番目のワー
ド線ＷＬ１kに対応するインバータ１４１ａとロウデコ
ーダの（ｋ−１）番目の出力／Ｘk-1との間に接続され
た第２のトランジスタ１４１ｃとを有している。ここ
で、ｋは０，１，・・・，ｉ−１，ｉ，ｉ＋１，・・
・，Ｍ（ワード線の本数）とする。
【００７８】また、上記第１の駆動回路１４１は、制御
回路１４１ｄからの信号により制御されるようになって
いる。つまり、上記制御回路１４１ｄは、上記信号ＣＣ
３１及びアドレス信号Ａ７を入力とするＮＯＲ回路から
なり、上記第１のトランジスタ１４１ｂのゲートには、
該ＮＯＲ回路の出力がインバータ１４１ｅを介して印加
され、上記第２のトランジスタ１４１ｃには該ＮＯＲ回
路の出力が印加されるようになっている。
回路１４１ｄからの信号により制御されるようになって
いる。つまり、上記制御回路１４１ｄは、上記信号ＣＣ
３１及びアドレス信号Ａ７を入力とするＮＯＲ回路から
なり、上記第１のトランジスタ１４１ｂのゲートには、
該ＮＯＲ回路の出力がインバータ１４１ｅを介して印加
され、上記第２のトランジスタ１４１ｃには該ＮＯＲ回
路の出力が印加されるようになっている。
【００７９】また、上記第２の駆動回路１４２は、個々
のワード線に対応する複数のインバータ１４２ａを有し
ている。
のワード線に対応する複数のインバータ１４２ａを有し
ている。
【００８０】次に動作について説明する。
【００８１】このような構成の本実施形態２のマスクＲ
ＯＭでは、１つのワード線に対応するすべてのメモリセ
ルのデータが読みだされた時には、アドレス信号Ａ７は
Ｌレベルとなっている。このとき上記信号ＣＣ３１は、
Ｌｏｗレベル（アクティブ）であることから、上記ＮＯ
Ｒ回路１４１ｄの出力がＨｉｇｈレベルとなり、次のワ
ード線が選択される。
ＯＭでは、１つのワード線に対応するすべてのメモリセ
ルのデータが読みだされた時には、アドレス信号Ａ７は
Ｌレベルとなっている。このとき上記信号ＣＣ３１は、
Ｌｏｗレベル（アクティブ）であることから、上記ＮＯ
Ｒ回路１４１ｄの出力がＨｉｇｈレベルとなり、次のワ
ード線が選択される。
【００８２】以下詳述すると、入力アドレスＡ８〜Ａ１
９により、上記ロウデコーダ１４０のｉ番目の出力Ｘｉ
がアクティブ（“Ｌｏｗ”）に設定された時、該出力Ｘ
ｉを受けて駆動回路１４１，１４２はワード線ＷＬ１
ｉ，ＷＬ２ｉをアクティブ（“ｈｉｇｈ”）とする。こ
こで、入力アドレス信号Ａ２〜Ａ６が００番地から１Ｅ
番地に対応するものである時、制御回路１４１ｄの入力
となる信号ＣＣ３１は非アクティブ（”ｈｉｇｈ”）で
あるため、ロウデコーダ出力Ｘｉ信号を受けてワード線
ＷＬ１ｉ，ＷＬ２ｉがアクティブ（”ｈｉｇｈ”）とな
る。
９により、上記ロウデコーダ１４０のｉ番目の出力Ｘｉ
がアクティブ（“Ｌｏｗ”）に設定された時、該出力Ｘ
ｉを受けて駆動回路１４１，１４２はワード線ＷＬ１
ｉ，ＷＬ２ｉをアクティブ（“ｈｉｇｈ”）とする。こ
こで、入力アドレス信号Ａ２〜Ａ６が００番地から１Ｅ
番地に対応するものである時、制御回路１４１ｄの入力
となる信号ＣＣ３１は非アクティブ（”ｈｉｇｈ”）で
あるため、ロウデコーダ出力Ｘｉ信号を受けてワード線
ＷＬ１ｉ，ＷＬ２ｉがアクティブ（”ｈｉｇｈ”）とな
る。
【００８３】そして、上記仮想接地線選択・制御回路１
２２への入力であるアドレス信号Ａ７がＨｉｇｈレベル
に設定された状態で、入力アドレス信号Ａ２〜Ａ６が０
０番地から１Ｆ番地に順次設定されて、データの読み出
しが行われる場合、上記実施形態１と同様、上記入力ア
ドレス信号Ａ２〜Ａ６が１Ｆ番地に対応したものとなる
と、信号ＣＣ３１がアクティブ（”Ｌｏｗ”）になり、
仮想接地線ＶＧＡ０とＶＧＡ１のレベルが切り替えられ
る。
２２への入力であるアドレス信号Ａ７がＨｉｇｈレベル
に設定された状態で、入力アドレス信号Ａ２〜Ａ６が０
０番地から１Ｆ番地に順次設定されて、データの読み出
しが行われる場合、上記実施形態１と同様、上記入力ア
ドレス信号Ａ２〜Ａ６が１Ｆ番地に対応したものとなる
と、信号ＣＣ３１がアクティブ（”Ｌｏｗ”）になり、
仮想接地線ＶＧＡ０とＶＧＡ１のレベルが切り替えられ
る。
【００８４】その後、アドレス信号Ａ７がＬｏｗレベル
に設定された状態で、アドレス信号Ａ２〜Ａ６が順次先
頭番地（００番地）から最終番地（１Ｆ番地）まで順次
選択される。そして、上記アドレス信号Ａ２〜Ａ６が１
Ｆ番地に対応したものとなると、ＮＡＮＤ出力ＣＣ３１
がアクティブ（”Ｌｏｗ”）となり、これによりコラム
デコーダ出力ＣＳ３１がアクティブ（”ｈｉｇｈ”）に
なるとともに、コラムデコーダ出力ＣＳ０がアクティブ
（”ｈｉｇｈ”）となる。この時、上記出力信号ＣＣ３
１及びアドレス信号Ａ７はともにＬｏｗレベルであるた
め、上記ＮＯＲ回路１４１ｄによりロウデコーダ１４０
の出力／Ｘiのアクティブ（”Ｌｏｗ”）が次段のワー
ド線ＷＬ１i+1，ＷＬ２i+1に接続され、ワード線ＷＬ１
i+1，ＷＬ２i+1がアクティブ（”ｈｉｇｈ”）となる。
に設定された状態で、アドレス信号Ａ２〜Ａ６が順次先
頭番地（００番地）から最終番地（１Ｆ番地）まで順次
選択される。そして、上記アドレス信号Ａ２〜Ａ６が１
Ｆ番地に対応したものとなると、ＮＡＮＤ出力ＣＣ３１
がアクティブ（”Ｌｏｗ”）となり、これによりコラム
デコーダ出力ＣＳ３１がアクティブ（”ｈｉｇｈ”）に
なるとともに、コラムデコーダ出力ＣＳ０がアクティブ
（”ｈｉｇｈ”）となる。この時、上記出力信号ＣＣ３
１及びアドレス信号Ａ７はともにＬｏｗレベルであるた
め、上記ＮＯＲ回路１４１ｄによりロウデコーダ１４０
の出力／Ｘiのアクティブ（”Ｌｏｗ”）が次段のワー
ド線ＷＬ１i+1，ＷＬ２i+1に接続され、ワード線ＷＬ１
i+1，ＷＬ２i+1がアクティブ（”ｈｉｇｈ”）となる。
【００８５】従って、この実施形態２においては、入力
アドレス（列アドレス）が最終番地を選択した際にも、
仮想接地線ＶＧＡ０，ＶＧＡ１及びＶＧＢ０，ＶＧＢ１
がＧＮＤであるかＢｉｔ線と同レベルであるかに対応し
て、列アドレス（ページ）の切り替えが行われ、また、
所定のワード線に対応するすべてのメモリセルが読み出
された時には、次のワード線が自動的に選択されて、該
次のワード線に対応するメモリセルの高速な読み出しを
行うことができる。
アドレス（列アドレス）が最終番地を選択した際にも、
仮想接地線ＶＧＡ０，ＶＧＡ１及びＶＧＢ０，ＶＧＢ１
がＧＮＤであるかＢｉｔ線と同レベルであるかに対応し
て、列アドレス（ページ）の切り替えが行われ、また、
所定のワード線に対応するすべてのメモリセルが読み出
された時には、次のワード線が自動的に選択されて、該
次のワード線に対応するメモリセルの高速な読み出しを
行うことができる。
【００８６】
【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、簡便な回路手段により、コラムアドレス及
び仮想接地線の切り替えが行われるアドレスの切り替え
の際にも、連続的なぺージデータの高速での読み出し動
作が可能となる効果がある。
置によれば、簡便な回路手段により、コラムアドレス及
び仮想接地線の切り替えが行われるアドレスの切り替え
の際にも、連続的なぺージデータの高速での読み出し動
作が可能となる効果がある。
【図１】本発明の実施形態１による半導体記憶装置を説
明するための図であり、該半導体記憶装置として、ペー
ジモードを搭載したマスクＲＯＭ（読み出し専用メモ
リ）のブロック構成を示している。
明するための図であり、該半導体記憶装置として、ペー
ジモードを搭載したマスクＲＯＭ（読み出し専用メモ
リ）のブロック構成を示している。
【図２】上記マスクＲＯＭを構成するコラムデコーダ・
セレクタの詳細な回路構成を示す図である。
セレクタの詳細な回路構成を示す図である。
【図３】上記マスクＲＯＭを構成する仮想接地線選択・
制御回路の具体的な回路構成を示す図である。
制御回路の具体的な回路構成を示す図である。
【図４】従来のページモードを搭載したマスクＲＯＭ
（読み出し専用メモリ）の一般的な構成を示すブロック
図である。
（読み出し専用メモリ）の一般的な構成を示すブロック
図である。
【図５】上記従来のマスクＲＯＭを構成するコラムデコ
ーダ・セレクタの回路構成を示す図である。
ーダ・セレクタの回路構成を示す図である。
【図６】上記従来のマスクＲＯＭを構成する仮想接地線
選択・制御回路の構成を示す図である。
選択・制御回路の構成を示す図である。
【図７】従来の改良型のページモード機能を搭載したマ
スクＲＯＭ（読み出し専用メモリ）の一般的な構成を示
すブロック図である。
スクＲＯＭ（読み出し専用メモリ）の一般的な構成を示
すブロック図である。
【図８】図７に示すマスクＲＯＭを構成するコラムデコ
ーダ・セレクタ、及びセレクタの詳細な回路構成を示す
図である。
ーダ・セレクタ、及びセレクタの詳細な回路構成を示す
図である。
【図９】本発明の実施形態２による半導体記憶装置を説
明するための図であり、該半導体記憶装置を構成するロ
ウデコーダの構成を示している。
明するための図であり、該半導体記憶装置を構成するロ
ウデコーダの構成を示している。
１００ マスクＲＯＭ
１２２ 仮想接地線選択・制御回路
１３０ コラムデコーダ・セレクタ
１３０ａ コラムデコーダ
１３０ｂ コラムセレクタ
１４０，２４０ ロウデコーダ
１４１，１４２ 第１，第２の駆動回路
１４１ａ，１４２ａ，１４１ｅ インバータ
１４１ｂ，１４１ｃ トランジスタ
１４１ｄ 制御回路
２０１ メモリセルアレイ
２１１〜２１４ 入力バッファ回路
２２１ａ，２２１ｂ 第１，第２のプリデコーダ
２２６ 出力回路
３２３ ページモードデコーダ
３２４ａ，３２４ｂ 第１，第２のセンスアンプ群
Claims (2)
- 【請求項１】 マトリクス状に配置された複数のメモリ
セルがそれぞれメモリトランジスタから構成され、複数
の仮想接地線とメモリセルの出力線である複数のビット
線とが、列方向の各モリセルに対応するようにメモリセ
ルの行方向に交互に配置され、入力アドレスに応じて所
定の仮想接地線が接地電位となって、対応する列のメモ
リセルから所定のビット線へのデータの読み出しが可能
となる構成のメモリセルアレイを備え、入力アドレスに
応じて複数のメモリセル列のデータを並行して対応する
ビット線にそれぞれ読み出すぺージモードを搭載した半
導体記憶装置であって、 該入力アドレスに応じて、その列アドレスに対応する第
１ページ内の複数のメモリセル列を同時に選択するとと
もに、その選択と並行して、他の列アドレスに対応する
第２ページ内の複数のメモリセル列を同時に選択する列
選択手段と、 １ページ分のビット線に対応する複数のセンスアンプを
有し、該第１ページ内の同時選択された複数のメモリセ
ルから読み出されるデータをセンスする第１のセンスア
ンプ回路群と、 １ページ分のビット線に対応する複数のセンスアンプを
有し、該第２ページ内の同時選択された複数のメモリセ
ルから読み出されるデータをセンスする第２のセンスア
ンプ回路群と、 該入力アドレスに応じて、前記第１ページ内における奇
数番目に位置する全ての仮想接地線を選択して充放電す
る第１回路および該第１ページ内における偶数番目に位
置する全ての仮想接地線を選択して充放電する第２回路
を有する第１の制御回路と、該入力アドレスに応じて、
前記第２ページ内における奇数番目に位置する全ての仮
想接地線を選択して充放電する第１回路および該第２ペ
ージ内における偶数番目に位置する全ての仮想接地線を
選択して充放電する第２回路を有する第２の制御回路と
を有し、該第１の制御回路および第２の制御回路におい
て、入力アドレスに応じて、第１回路による充電または
放電制御に並行した第２回路による放電または充電制御
が同時に行われるよう構成された仮想接地線制御手段と
を備えた半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記入力アドレスの行アドレスに応じてメモリセル行を
選択する行選択手段は、該行アドレス内の最終番地を含
むページを選択する列アドレスを受け、次の行アドレス
に対応するメモリセル行を選択する行選択制御回路を有
している半導体記憶装置。
Priority Applications (4)
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| JP01231096A JP3531891B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体記憶装置 |
| TW085115898A TW369651B (en) | 1996-01-26 | 1996-12-23 | Semiconductor memory device |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01231096A JP3531891B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体記憶装置 |
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| JPH09204789A JPH09204789A (ja) | 1997-08-05 |
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Family
ID=11801754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01231096A Expired - Fee Related JP3531891B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体記憶装置 |
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| KR100268420B1 (ko) * | 1997-12-31 | 2000-10-16 | 윤종용 | 반도체 메모리 장치 및 그 장치의 독출 방법 |
| JP3582773B2 (ja) * | 1999-03-30 | 2004-10-27 | シャープ株式会社 | 半導体記憶装置 |
| JP4467728B2 (ja) * | 2000-07-28 | 2010-05-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4808838B2 (ja) * | 2000-10-26 | 2011-11-02 | 旭化成エレクトロニクス株式会社 | 半導体記憶装置 |
| US6889304B2 (en) * | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| JP2003308698A (ja) * | 2002-04-12 | 2003-10-31 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JP4257824B2 (ja) * | 2002-07-03 | 2009-04-22 | シャープ株式会社 | 半導体記憶装置 |
| US6754120B1 (en) * | 2003-02-11 | 2004-06-22 | Rambus Inc. | DRAM output circuitry supporting sequential data capture to reduce core access times |
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| US7254075B2 (en) * | 2004-09-30 | 2007-08-07 | Rambus Inc. | Integrated circuit memory system having dynamic memory bank count and page size |
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| US20080208982A1 (en) * | 2007-02-28 | 2008-08-28 | Morris Robert P | Method and system for providing status information relating to a relation between a plurality of participants |
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| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
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| US5357477A (en) * | 1992-05-18 | 1994-10-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory having multiple data I/O with bit aligned access function |
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-
1997
- 1997-01-24 US US08/788,933 patent/US5751657A/en not_active Expired - Lifetime
- 1997-01-25 KR KR1019970002382A patent/KR100244932B1/ko not_active IP Right Cessation
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