JP2002526921A - ゲートへの酸化膜堆積方法 - Google Patents
ゲートへの酸化膜堆積方法Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
アクティブ領域へのインプランテーション工程に先立って、半導体装置のアクティブ領域及びゲート上に１０nmから３０nmまでの膜厚範囲の酸化膜が堆積される。この堆積は、ゲートパタン形成のエッチング時に生じたダメージの除去に十分な750℃から900℃までの温度範囲で行われる。酸化膜堆積中に、ゲートのシリコンは酸化により消費されることはないから、ゲートのバーズビークの発生が抑制される。
Description
【０００１】 （発明の分野） 本発明は一般にアクティブ領域のインプランテーション中、半導体装置のゲー
トを保護するために酸化膜を形成する方法に関し、更に詳しく言えば、望ましく
ないゲートの酸化を防止するための酸化膜を堆積する方法に関する。
トを保護するために酸化膜を形成する方法に関し、更に詳しく言えば、望ましく
ないゲートの酸化を防止するための酸化膜を堆積する方法に関する。
【０００２】 （関連技術の説明） 図１（Ａ）〜１（Ｃ）は、アクティブ領域へのインプランテーション中、半導
体装置のゲートを保護する通常の方法を説明する図である。図１（Ａ）〜１（Ｃ
）に図示されたゲートは、スタックトゲートタイプであって、第１のポリシリコ
ン、すなわちフローティングゲート２１と、第２のポリシリコン、すなわちフロ
ーティングゲート２２とを有している。
体装置のゲートを保護する通常の方法を説明する図である。図１（Ａ）〜１（Ｃ
）に図示されたゲートは、スタックトゲートタイプであって、第１のポリシリコ
ン、すなわちフローティングゲート２１と、第２のポリシリコン、すなわちフロ
ーティングゲート２２とを有している。
【０００３】 第１のゲート２１は、第１のゲート酸化膜１１により半導体基板１０から隔絶
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。 これらのゲート酸化膜１１、１２は代表的なもので約100Åの膜厚をもってい
る。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図１（Ａ
））。
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。 これらのゲート酸化膜１１、１２は代表的なもので約100Åの膜厚をもってい
る。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図１（Ａ
））。
【０００４】 それから、半導体装置は800〜1200℃の温度範囲の酸素雰囲気下で熱処理され
る。これにより、次の２つのことがなされる。第１は、シリコン酸化膜（SiO2）
３０がゲートの頂部及び両サイドで熱成長し、これがインプランテーションのダ
メージを防止することである。第２は、エッチング時のダメージを除去すること
である。例えば、閾値電圧のシフトを生じさせるゲート酸化膜中に形成された望
ましくない電子トラップは、アニーリングにより消滅される。図１（Ｂ）に、熱
処理後のゲート構造を図示している。
る。これにより、次の２つのことがなされる。第１は、シリコン酸化膜（SiO2）
３０がゲートの頂部及び両サイドで熱成長し、これがインプランテーションのダ
メージを防止することである。第２は、エッチング時のダメージを除去すること
である。例えば、閾値電圧のシフトを生じさせるゲート酸化膜中に形成された望
ましくない電子トラップは、アニーリングにより消滅される。図１（Ｂ）に、熱
処理後のゲート構造を図示している。
【０００５】 図１（Ｃ）は次の工程を示している。図１（Ｃ）では、イオンがアクティブ領
域２３、２４にインプランテーションされ、アクティブ領域２３、２４が形成さ
れている。酸化膜３０は、インプランテーション中のダメージに対し、ゲートの
頂部および両サイドを保護している。 上述した通常のプロセスにおいては、熱処理中に、ポリシリコンゲート２１、
２２の端部に、ゲートバーズビークが形成される。
域２３、２４にインプランテーションされ、アクティブ領域２３、２４が形成さ
れている。酸化膜３０は、インプランテーション中のダメージに対し、ゲートの
頂部および両サイドを保護している。 上述した通常のプロセスにおいては、熱処理中に、ポリシリコンゲート２１、
２２の端部に、ゲートバーズビークが形成される。
【０００６】 ゲートバーズビークの形成は、図１（Ｂ）及び図１（Ｃ）に示すように、ポリ
シリコンゲート２１、２２の端部を丸くする。バーズビークは、ポリシリコンゲ
ート２１、２２のシリコンの一部が雰囲気中の酸素と反応して消費され、熱酸化
膜３０の成長により形成されるものである。ゲートバーズビークは、ゲートのチ
ャネル長を短くするものであるから、欠点である。
シリコンゲート２１、２２の端部を丸くする。バーズビークは、ポリシリコンゲ
ート２１、２２のシリコンの一部が雰囲気中の酸素と反応して消費され、熱酸化
膜３０の成長により形成されるものである。ゲートバーズビークは、ゲートのチ
ャネル長を短くするものであるから、欠点である。
【０００７】 （発明の開示） 本発明の目的は、半導体装置のアクティブ領域のインプランテーション中に半
導体装置のゲートの頂部及び両サイドを保護する、ゲートの端部にゲートバーズ
ビークが形成していない酸化膜を提供することである。 本発明の他の目的は、半導体装置のアクティブ領域のインプランテーションに
先だって、ゲートの頂部及び両サイドにほぼ100〜300Åの膜厚の酸化膜を形成す
ることにより成し遂げられるものである。望ましくは、酸化膜の堆積は、減圧化
学的気相成長法（LPCVD）により、ゲートパタン形成時のエッチングにより生じ
たダメージを除去するに足る750〜900℃の温度範囲で行われる。堆積酸化膜は、
望ましくはSiO2膜であるが、TEOS（tetraethl orthosilicate）膜であってもよ
い。
導体装置のゲートの頂部及び両サイドを保護する、ゲートの端部にゲートバーズ
ビークが形成していない酸化膜を提供することである。 本発明の他の目的は、半導体装置のアクティブ領域のインプランテーションに
先だって、ゲートの頂部及び両サイドにほぼ100〜300Åの膜厚の酸化膜を形成す
ることにより成し遂げられるものである。望ましくは、酸化膜の堆積は、減圧化
学的気相成長法（LPCVD）により、ゲートパタン形成時のエッチングにより生じ
たダメージを除去するに足る750〜900℃の温度範囲で行われる。堆積酸化膜は、
望ましくはSiO2膜であるが、TEOS（tetraethl orthosilicate）膜であってもよ
い。
【０００８】 本発明においては、化学的気相成長法による酸化膜があまりに速く形成される
ため、熱による酸化膜の成長はほとんど起こらず、その結果、ゲートバーズビー
クの生成は抑制される。 本発明の別の利点は、コンフォーマルな（conformal）酸化膜形成が、ゲート
およびアクティブ領域に酸化膜を堆積することにより可能となることである。 本発明の更なる目的や、構成および利点は、次の最良の実施の形態において説
明される。
ため、熱による酸化膜の成長はほとんど起こらず、その結果、ゲートバーズビー
クの生成は抑制される。 本発明の別の利点は、コンフォーマルな（conformal）酸化膜形成が、ゲート
およびアクティブ領域に酸化膜を堆積することにより可能となることである。 本発明の更なる目的や、構成および利点は、次の最良の実施の形態において説
明される。
【０００９】 （最良の実施の形態の詳細な説明） 本発明を、図面を参照して、その特定の実施の形態に関して説明する。 図２（Ａ）〜２（Ｃ）は、アクティブ領域の形成中、すなわち、アクティブ領
域へのインプランテーション中、半導体装置のゲートを保護するための酸化膜を
形成する本発明の方法を説明する図である。図２（Ａ）〜２（Ｃ）に図示された
ゲートは、スタックトゲートタイプであって、第１のポリシリコン、すなわちフ
ローティングゲート２１と、第２のポリシリコン、すなわちフローティングゲー
ト２２とを有している。
域へのインプランテーション中、半導体装置のゲートを保護するための酸化膜を
形成する本発明の方法を説明する図である。図２（Ａ）〜２（Ｃ）に図示された
ゲートは、スタックトゲートタイプであって、第１のポリシリコン、すなわちフ
ローティングゲート２１と、第２のポリシリコン、すなわちフローティングゲー
ト２２とを有している。
【００１０】 第１のゲート２１は、第１のゲート酸化膜１１により半導体基板１０から隔絶
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。
これらゲート酸化膜１１，１２は代表的なもので約100Åの膜厚をもっている。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図２（Ａ
））。
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。
これらゲート酸化膜１１，１２は代表的なもので約100Åの膜厚をもっている。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図２（Ａ
））。
【００１１】 次ぎに、酸化膜３１が、図２（Ａ）に示す構造の上に、ほぼ100〜300Åまで堆
積される。堆積は750〜900℃、望ましくは800〜850℃の温度範囲で行われる。75
0〜900℃の温度範囲は、ゲートパタンのエッチングにより生じたダメージを除去
するに足る十分高い温度である。酸化膜３１の堆積は、化学的気相成長法（CVD
）により、望ましくは減圧化学的気相成長法（LPCVD）により行われる。酸化膜
は望ましくはSiO2であるが、TEOS膜であってもよい。
積される。堆積は750〜900℃、望ましくは800〜850℃の温度範囲で行われる。75
0〜900℃の温度範囲は、ゲートパタンのエッチングにより生じたダメージを除去
するに足る十分高い温度である。酸化膜３１の堆積は、化学的気相成長法（CVD
）により、望ましくは減圧化学的気相成長法（LPCVD）により行われる。酸化膜
は望ましくはSiO2であるが、TEOS膜であってもよい。
【００１２】 酸化膜の堆積によりいくつかの利点が得られる。 まず第１に、化学的気相成長法による酸化レートは熱酸化成長による酸化レー
トよりもはるかに速く、またゲートは熱酸化に足るだけの十分な時間、雰囲気に
曝されることはないので、熱酸化による酸化膜の成長が抑制される。結果として
、ゲートバーズビークの生成は抑制され、ポリシリコンゲート２１、２２は、
図２（Ｂ）に示すように、エッチングされたときのプロファイルが維持される。
第２に、コンフォーマルな酸化膜が得られるのである。
トよりもはるかに速く、またゲートは熱酸化に足るだけの十分な時間、雰囲気に
曝されることはないので、熱酸化による酸化膜の成長が抑制される。結果として
、ゲートバーズビークの生成は抑制され、ポリシリコンゲート２１、２２は、
図２（Ｂ）に示すように、エッチングされたときのプロファイルが維持される。
第２に、コンフォーマルな酸化膜が得られるのである。
【００１３】 図２（Ｃ）は、次の工程を示している。図２（Ｃ）において、イオンがアクテ
ィブ領域２３，２４にインプランテーションされ、アクティブ領域２３、２４が
形成される。酸化膜３１は、このインプランテーション中のインプランテーショ
ンダメージからゲートの頂部および両サイドを保護する。 実施の形態および図面では、特定の場合について説明しているが、本願の請求
項に記載した発明の技術的範囲内で、適宜、さまざまな形態やその他の実施の形
態において適用可能であることは明らかである。
ィブ領域２３，２４にインプランテーションされ、アクティブ領域２３、２４が
形成される。酸化膜３１は、このインプランテーション中のインプランテーショ
ンダメージからゲートの頂部および両サイドを保護する。 実施の形態および図面では、特定の場合について説明しているが、本願の請求
項に記載した発明の技術的範囲内で、適宜、さまざまな形態やその他の実施の形
態において適用可能であることは明らかである。
【図１】 図１（Ａ）〜１（Ｃ）は、半導体装置のアクティブ領域へのインプランテーシ
ョンの通常のプロセスを説明する図である。
ョンの通常のプロセスを説明する図である。
【図２】 図２（Ａ）〜２（Ｃ）は、半導体装置のアクティブ領域へのインプランテーシ
ョンの本発明のプロセスを説明する図である。
ョンの本発明のプロセスを説明する図である。
１０・・・半導体基板、 １１・・・第１のゲート酸化膜、 １２・・・第２のゲート酸化膜、 ２１・・・第１のゲート、 ２２・・・第２のゲート、 ３０、３１・・・酸化膜、 ２３、２４・・・アクティブ領域。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年８月１０日（２０００．８．１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】ゲートへの酸化膜堆積方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は一般にアクティブ領域のインプランテーション中、半導体装置のゲー
トを保護するために酸化膜を形成する方法に関し、更に詳しく言えば、望ましく
ないゲートの酸化を防止するための酸化膜を堆積する方法に関する。
トを保護するために酸化膜を形成する方法に関し、更に詳しく言えば、望ましく
ないゲートの酸化を防止するための酸化膜を堆積する方法に関する。
【０００２】 （関連技術の説明） 図１（Ａ）〜１（Ｃ）は、アクティブ領域へのインプランテーション中、半導
体装置のゲートを保護する通常の方法を説明する図である。図１（Ａ）〜１（Ｃ
）に図示されたゲートは、スタックトゲートタイプであって、第１のポリシリコ
ン、すなわちフローティングゲート２１と、第２のポリシリコン、すなわちフロ
ーティングゲート２２とを有している。
体装置のゲートを保護する通常の方法を説明する図である。図１（Ａ）〜１（Ｃ
）に図示されたゲートは、スタックトゲートタイプであって、第１のポリシリコ
ン、すなわちフローティングゲート２１と、第２のポリシリコン、すなわちフロ
ーティングゲート２２とを有している。
【０００３】 第１のゲート２１は、第１のゲート酸化膜１１により半導体基板１０から隔絶
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。 これらのゲート酸化膜１１、１２は代表的なもので約100Åの膜厚をもってい
る。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図１（Ａ
））。
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。 これらのゲート酸化膜１１、１２は代表的なもので約100Åの膜厚をもってい
る。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図１（Ａ
））。
【０００４】 それから、半導体装置は800〜1200℃の温度範囲の酸素雰囲気下で熱処理され
る。これにより、次の２つのことがなされる。第１は、シリコン酸化膜（SiO2）
３０がゲートの頂部及び両サイドで熱成長し、これがインプランテーションのダ
メージを防止することである。第２は、エッチング時のダメージを除去すること
である。例えば、閾値電圧のシフトを生じさせるゲート酸化膜中に形成された望
ましくない電子トラップは、アニーリングにより消滅される。図１（Ｂ）に、熱
処理後のゲート構造を図示している。
る。これにより、次の２つのことがなされる。第１は、シリコン酸化膜（SiO2）
３０がゲートの頂部及び両サイドで熱成長し、これがインプランテーションのダ
メージを防止することである。第２は、エッチング時のダメージを除去すること
である。例えば、閾値電圧のシフトを生じさせるゲート酸化膜中に形成された望
ましくない電子トラップは、アニーリングにより消滅される。図１（Ｂ）に、熱
処理後のゲート構造を図示している。
【０００５】 図１（Ｃ）は次の工程を示している。図１（Ｃ）では、イオンがアクティブ領
域２３、２４にインプランテーションされ、アクティブ領域２３、２４が形成さ
れている。酸化膜３０は、インプランテーション中のダメージに対し、ゲートの
頂部および両サイドを保護している。 上述した通常のプロセスにおいては、熱処理中に、ポリシリコンゲート２１、
２２の端部に、ゲートバーズビークが形成される。
域２３、２４にインプランテーションされ、アクティブ領域２３、２４が形成さ
れている。酸化膜３０は、インプランテーション中のダメージに対し、ゲートの
頂部および両サイドを保護している。 上述した通常のプロセスにおいては、熱処理中に、ポリシリコンゲート２１、
２２の端部に、ゲートバーズビークが形成される。
【０００６】 ゲートバーズビークの形成は、図１（Ｂ）及び図１（Ｃ）に示すように、ポリ
シリコンゲート２１、２２の端部を丸くする。バーズビークは、ポリシリコンゲ
ート２１、２２のシリコンの一部が雰囲気中の酸素と反応して消費され、熱酸化
膜３０の成長により形成されるものである。ゲートバーズビークは、ゲートのチ
ャネル長を短くするものであるから、欠点である。
シリコンゲート２１、２２の端部を丸くする。バーズビークは、ポリシリコンゲ
ート２１、２２のシリコンの一部が雰囲気中の酸素と反応して消費され、熱酸化
膜３０の成長により形成されるものである。ゲートバーズビークは、ゲートのチ
ャネル長を短くするものであるから、欠点である。
【０００７】 ヨーロッパ特許公報のEP-A-0,561,271には、フラッシュメモリのメモリセルト
ランジスタの製造プロセスが開示されている。ドープトポリシリコンからなるフ
ローティングゲート電極が、半導体基板上のトンネル絶縁膜の上に形成され、そ
の後、層間絶縁膜が、フローティングゲート電極とコントロール電極との間に形
成される。このコントロール電極は、多結晶シリコン膜、金属シリサイド膜、及
び厚さ100乃至150nmの保護シリコン酸化膜からなる、積層構造備えている。最後
に、厚さ10乃至20nmの薄いシリコン酸化膜が化学的気相成長法により全体表面に
わたって堆積される。
ランジスタの製造プロセスが開示されている。ドープトポリシリコンからなるフ
ローティングゲート電極が、半導体基板上のトンネル絶縁膜の上に形成され、そ
の後、層間絶縁膜が、フローティングゲート電極とコントロール電極との間に形
成される。このコントロール電極は、多結晶シリコン膜、金属シリサイド膜、及
び厚さ100乃至150nmの保護シリコン酸化膜からなる、積層構造備えている。最後
に、厚さ10乃至20nmの薄いシリコン酸化膜が化学的気相成長法により全体表面に
わたって堆積される。
【０００８】 米国特許公報のUS-A-5,208,174には、まずスタックトゲート構造が形成されて
、ソース・ドレイン領域にインプランテーションされるという、フローティング
ゲートトランジスタの製造方法が開示されている。その後、スタックトゲート構
造の上に減圧化学的気相成長法によりシリコン酸化膜が形成される。次いで、90
0℃の酸素雰囲気中で熱処理をされると、フローティングゲートとシリコン酸化
膜との間に熱酸化膜が形成され、その結果、フローティングゲートの端部が丸く
なる。
、ソース・ドレイン領域にインプランテーションされるという、フローティング
ゲートトランジスタの製造方法が開示されている。その後、スタックトゲート構
造の上に減圧化学的気相成長法によりシリコン酸化膜が形成される。次いで、90
0℃の酸素雰囲気中で熱処理をされると、フローティングゲートとシリコン酸化
膜との間に熱酸化膜が形成され、その結果、フローティングゲートの端部が丸く
なる。
【０００９】 （発明の開示） 本発明によれば、半導体装置の基板上に第１のゲートと第２のゲートを有する
スタックトゲート構造を形成する工程、750℃から900℃までの温度範囲で化学的
気相成長法により、前記スタックトゲート構造の頂部と両サイド、及び該半導体
基板上アクティブ領域上に、１０nmから３０nmまでの膜厚範囲の酸化膜を堆積す
る工程、および前記酸化膜を介して前記アクティブ領域にインプランテーション
をする工程とを有する半導体装置のゲート領域を保護する方法が提供される。
スタックトゲート構造を形成する工程、750℃から900℃までの温度範囲で化学的
気相成長法により、前記スタックトゲート構造の頂部と両サイド、及び該半導体
基板上アクティブ領域上に、１０nmから３０nmまでの膜厚範囲の酸化膜を堆積す
る工程、および前記酸化膜を介して前記アクティブ領域にインプランテーション
をする工程とを有する半導体装置のゲート領域を保護する方法が提供される。
【００１０】 これにより、半導体装置のアクティブ領域のインプランテーション中に半導体
装置のゲートの頂部及び両サイドを保護し、またゲート構造の端部にゲートバー
ズビークが形成されない酸化膜を提供することができる。 望ましくは、酸化膜の堆積は、減圧化学的気相成長法（LPCVD）により、第１
および第２のゲートパタン形成時のエッチングにより生じたダメージを除去する
に足る750〜900℃の温度範囲で行われる。堆積酸化膜は、望ましくはSiO2膜ある
が、あるいはTEOS（tetraethl orthosilicate）膜であってもよい。化学的気相
成長法による酸化膜があまりに速く形成されるため、熱による酸化膜の成長はほ
とんど起こらないので、ゲートバーズビークの生成は抑制される。
装置のゲートの頂部及び両サイドを保護し、またゲート構造の端部にゲートバー
ズビークが形成されない酸化膜を提供することができる。 望ましくは、酸化膜の堆積は、減圧化学的気相成長法（LPCVD）により、第１
および第２のゲートパタン形成時のエッチングにより生じたダメージを除去する
に足る750〜900℃の温度範囲で行われる。堆積酸化膜は、望ましくはSiO2膜ある
が、あるいはTEOS（tetraethl orthosilicate）膜であってもよい。化学的気相
成長法による酸化膜があまりに速く形成されるため、熱による酸化膜の成長はほ
とんど起こらないので、ゲートバーズビークの生成は抑制される。
【００１１】 本発明の他の利点は、スタックトゲート構造およびアクティブ領域上にコンフ
ォーマルな酸化膜を堆積することが可能となるということである。 本発明の更なる目的や、構成および利点は、次の最良の実施の形態において説
明される。
ォーマルな酸化膜を堆積することが可能となるということである。 本発明の更なる目的や、構成および利点は、次の最良の実施の形態において説
明される。
【００１２】 （最良の実施の形態の詳細な説明） 本発明を、図面を参照して、その特定の実施の形態に関して説明する。 図２（Ａ）〜２（Ｃ）は、アクティブ領域の形成中、すなわち、アクティブ領
域へのインプランテーション中、半導体装置のゲートを保護するための酸化膜を
形成する本発明の方法を説明する図である。図２（Ａ）〜２（Ｃ）に図示された
ゲートは、スタックトゲートタイプであって、第１のポリシリコン、すなわちフ
ローティングゲート２１と、第２のポリシリコン、すなわちフローティングゲー
ト２２とを有している。
域へのインプランテーション中、半導体装置のゲートを保護するための酸化膜を
形成する本発明の方法を説明する図である。図２（Ａ）〜２（Ｃ）に図示された
ゲートは、スタックトゲートタイプであって、第１のポリシリコン、すなわちフ
ローティングゲート２１と、第２のポリシリコン、すなわちフローティングゲー
ト２２とを有している。
【００１３】 第１のゲート２１は、第１のゲート酸化膜１１により半導体基板１０から隔絶
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。
これらゲート酸化膜１１，１２は代表的なもので約100Åの膜厚をもっている。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図２（Ａ
））。
されており、第２のゲート酸化膜１２により第２のゲートから隔絶されている。
これらゲート酸化膜１１，１２は代表的なもので約100Åの膜厚をもっている。 第１および第２のゲート２１、２２は、フォトレジストの堆積、所定のゲート
パタンを備えたマスクを介する該フォトレジストの露光処理、該フォトレジスト
の現像処理、現像処理されたフォトレジストをエッチング除去する処理の各工程
を含む通常のプロセスにより、半導体基板１０上にパタン形成される（図２（Ａ
））。
【００１４】 次ぎに、酸化膜３１が、図２（Ａ）に示す構造の上に、ほぼ100〜300Åまで堆
積される。堆積は750〜900℃、望ましくは800〜850℃の温度範囲で行われる。75
0〜900℃の温度範囲は、ゲートパタンのエッチングにより生じたダメージを除去
するに足る十分高い温度である。酸化膜３１の堆積は、化学的気相成長法（CVD
）により、望ましくは減圧化学的気相成長法（LPCVD）により行われる。酸化膜
は望ましくはSiO2であるが、TEOS膜であってもよい。
積される。堆積は750〜900℃、望ましくは800〜850℃の温度範囲で行われる。75
0〜900℃の温度範囲は、ゲートパタンのエッチングにより生じたダメージを除去
するに足る十分高い温度である。酸化膜３１の堆積は、化学的気相成長法（CVD
）により、望ましくは減圧化学的気相成長法（LPCVD）により行われる。酸化膜
は望ましくはSiO2であるが、TEOS膜であってもよい。
【００１５】 酸化膜の堆積によりいくつかの利点が得られる。 まず第１に、化学的気相成長法による酸化レートは熱酸化成長による酸化レー
トよりもはるかに速く、またゲートは熱酸化に足るだけの十分な時間、雰囲気に
曝されることはないので、熱酸化による酸化膜の成長が抑制される。結果として
、ゲートバーズビークの生成は抑制され、ポリシリコンゲート２１、２２は、
図２（Ｂ）に示すように、エッチングされたときのプロファイルが維持される。
第２に、コンフォーマルな酸化膜が得られるのである。
トよりもはるかに速く、またゲートは熱酸化に足るだけの十分な時間、雰囲気に
曝されることはないので、熱酸化による酸化膜の成長が抑制される。結果として
、ゲートバーズビークの生成は抑制され、ポリシリコンゲート２１、２２は、
図２（Ｂ）に示すように、エッチングされたときのプロファイルが維持される。
第２に、コンフォーマルな酸化膜が得られるのである。
【００１６】 図２（Ｃ）は、次の工程を示している。図２（Ｃ）において、イオンがアクテ
ィブ領域２３，２４にインプランテーションされ、アクティブ領域２３、２４が
形成される。酸化膜３１は、このインプランテーション中のインプランテーショ
ンダメージからゲートの頂部および両サイドを保護する。 実施の形態および図面では、特定の場合について説明しているが、本願の請求
項に記載した発明の技術的範囲内で、適宜、さまざまな形態やその他の実施の形
態において適用可能であることは明らかである。
ィブ領域２３，２４にインプランテーションされ、アクティブ領域２３、２４が
形成される。酸化膜３１は、このインプランテーション中のインプランテーショ
ンダメージからゲートの頂部および両サイドを保護する。 実施の形態および図面では、特定の場合について説明しているが、本願の請求
項に記載した発明の技術的範囲内で、適宜、さまざまな形態やその他の実施の形
態において適用可能であることは明らかである。
【図面の簡単な説明】
【図１】 図１（Ａ）〜１（Ｃ）は、半導体装置のアクティブ領域へのインプランテーシ
ョンの通常のプロセスを説明する図である。
ョンの通常のプロセスを説明する図である。
【図２】 図２（Ａ）〜２（Ｃ）は、半導体装置のアクティブ領域へのインプランテーシ
ョンの本発明のプロセスを説明する図である。
ョンの本発明のプロセスを説明する図である。
【符号の説明】 １０・・・半導体基板、 １１・・・第１のゲート酸化膜、 １２・・・第２のゲート酸化膜、 ２１・・・第１のゲート、 ２２・・・第２のゲート、 ３０、３１・・・酸化膜、 ２３、２４・・・アクティブ領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (71)出願人 富士通エイ・エム・ディ・セミコンダクタ 株式会社 福島県会津若松市門田町工業団地６番 (72)発明者 石垣 徹 アメリカ合衆国 94043 カリフォルニア 州 マウンテンビュー Ｋ−208 ミドル フィールドロード 555Ｗ Ｆターム(参考） 5F058 BC02 BF02 BF04 BF25 BH03 BJ02 5F083 EP23 GA27 GA30 JA02 JA32 PR21 PR33 PR36 5F101 BA07 BA23 BB05 BH02 BH09 BH13 BH17 BH30 5F140 AA27 AC32 BA01 BF01 BF04 BG20 BK08 BK13
Claims (20)
- 【請求項１】 半導体装置の基板上にゲートを形成する工程と、 アクティブ領域と前記ゲート上に酸化膜を堆積する工程と、 前記酸化膜を介してアクティブ領域にインプランテーションを施す工程とを有
し、 半導体装置のアクティブ領域へのインプランテーション中、半導体装置のゲー
トを保護する方法。 - 【請求項２】 前記ゲートを形成する工程は、エッチング工程を含むことを特徴とする請求項
１に記載の半導体装置のゲートを保護する方法。 - 【請求項３】 前記エッチング工程は、第１のポリシリコンゲートと第２のポリシリコンゲー
トとを有するスタックトゲートをエッチングする工程を含むことを特徴とする請
求項２に記載の半導体装置のゲートを保護する方法。 - 【請求項４】 前記酸化膜を堆積する工程は、化学的気相成長法によりコンフォーマルな酸化
膜を堆積する工程を含むことを特徴とする請求項２に記載の半導体装置のゲート
を保護する方法。 - 【請求項５】 前記酸化膜を堆積する工程は、750〜900℃の温度範囲で化学的気相成長法によ
り堆積する工程を含むことを特徴とする請求項２に記載の半導体装置のゲートを
保護する方法。 - 【請求項６】 前記酸化膜を堆積する工程は、800〜850℃の温度範囲で化学的気相成長法によ
り堆積する工程を含むことを特徴とする請求項２に記載の半導体装置のゲートを
保護する方法。 - 【請求項７】 前記酸化膜を堆積する工程は、800〜850℃の温度範囲で減圧気相成長法により
堆積する工程を含むことを特徴とする請求項２に記載の半導体装置のゲートを保
護する方法。 - 【請求項８】 前記酸化膜を堆積する工程は、酸化膜の膜厚が100〜300Åの酸化膜を堆積する
工程を含むことを特徴とする請求項７に記載の半導体装置のゲートを保護する方
法。 - 【請求項９】 前記酸化膜を堆積する工程は、SiO2膜を堆積する工程を含むことを特徴とする
請求項８に記載の半導体装置のゲートを保護する方法。 - 【請求項１０】 前記酸化膜を堆積する工程は、TEOS膜を堆積する工程を含むことを特徴とする
請求項８に記載の半導体装置のゲートを保護する方法。 - 【請求項１１】 半導体装置のアクティブ領域へのインプランテーションに先だって、インプラ
ンテーション中のインプランテーションによるダメージを防止するためのゲート
及びアクティブ領域に酸化膜を形成する方法であって、ゲート及びアクティブ領
域に酸化膜を堆積する方法。 - 【請求項１２】 前記酸化膜を堆積する工程は、化学的気相成長法によりコンフォーマルな酸化
膜を堆積する工程を含むことを特徴とする請求項１１に記載の半導体装置のゲー
トを保護する方法。 - 【請求項１３】 前記酸化膜を堆積する工程は、750〜900℃の温度範囲で化学的気相成長法によ
り堆積する工程を含むことを特徴とする請求項１２に記載の半導体装置のゲート
を保護する方法。 - 【請求項１４】 前記酸化膜を堆積する工程は、800〜850℃の温度範囲で化学的気相成長法によ
り堆積する工程を含むことを特徴とする請求項１２に記載の半導体装置のゲート
を保護する方法。 - 【請求項１５】 前記酸化膜を堆積する工程は、800〜850℃の温度範囲で減圧気相成長法により
堆積する工程を含むことを特徴とする請求項１２に記載の半導体装置のゲートを
保護する方法。 - 【請求項１６】 前記酸化膜を堆積する工程は、膜厚が100〜300Åの酸化膜を堆積する工程を含
むことを特徴とする請求項７に記載の半導体装置のゲートを保護する方法。 - 【請求項１７】 前記酸化膜を堆積する工程は、SiO2膜を堆積する工程を含むことを特徴とする
請求項１６に記載の半導体装置のゲートを保護する方法。 - 【請求項１８】 前記酸化膜を堆積する工程は、TEOS膜を堆積する工程を含むことを特徴とする
請求項１６に記載の半導体装置のゲートを保護する方法。 - 【請求項１９】 （a）化学的気相成長装置内に半導体装置を配置する工程と、 （b）750〜900℃の温度範囲で化学的気相成長法により前記半導体装置のゲー
ト領域上にコンフォーマルな酸化膜を堆積する工程と、 を有する半導体装置のゲート領域への熱酸化を防止する方法。 - 【請求項２０】 コンフォーマルな酸化膜を堆積する工程は、800〜850℃の温度範囲で堆積する
ことを特徴とする請求項１９に記載の半導体装置のゲート領域への熱酸化を防止
する方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16315598A | 1998-09-29 | 1998-09-29 | |
| US09/163,155 | 1998-09-29 | ||
| PCT/US1999/022603 WO2000019511A1 (en) | 1998-09-29 | 1999-09-28 | Deposition of oxide layer on the gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002526921A true JP2002526921A (ja) | 2002-08-20 |
Family
ID=22588726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000572920A Withdrawn JP2002526921A (ja) | 1998-09-29 | 1999-09-28 | ゲートへの酸化膜堆積方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2002526921A (ja) |
| KR (1) | KR20010088817A (ja) |
| TW (1) | TW466604B (ja) |
| WO (1) | WO2000019511A1 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
| US20020142594A1 (en) * | 2001-03-28 | 2002-10-03 | Advanced Micro Devices, Inc. | Sacrificial films to provide structural integrity to critical dimension structures |
| US6566886B1 (en) | 2001-03-28 | 2003-05-20 | Advanced Micro Devices, Inc. | Method of detecting crystalline defects using sound waves |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH07123146B2 (ja) * | 1990-07-05 | 1995-12-25 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
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| JPH08186184A (ja) * | 1994-12-29 | 1996-07-16 | Nippon Steel Corp | 半導体装置の製造方法 |
-
1999
- 1999-09-28 JP JP2000572920A patent/JP2002526921A/ja not_active Withdrawn
- 1999-09-28 EP EP99952987A patent/EP1125323A1/en not_active Withdrawn
- 1999-09-28 WO PCT/US1999/022603 patent/WO2000019511A1/en not_active Application Discontinuation
- 1999-09-28 KR KR1020017003971A patent/KR20010088817A/ko not_active Application Discontinuation
- 1999-09-29 TW TW088116683A patent/TW466604B/zh not_active IP Right Cessation
Also Published As
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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