KR20010088817A - 게이트 위에 산화막층의 증착 - Google Patents
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Abstract
액티브 영역들에 대한 이온 주입 단계 이전에, 반도체 디바이스의 게이트 및 액티브 영역들 위에 약 100-300Å 두께의 산화막층을 증착한다. 이러한 증착은 게이트 패턴의 식각에 의해 야기되는 손상을 없애기에 충분히 큰 750-900℃의 온도에서 수행된다. 게이트 버드빅의 형성이 억제되는데, 이는 게이트 내의 실리콘이 산화막층을 증착하는 동안 소모되지 않기 때문이다.
Description
도 1A 내지 1C는 액티브 영역들에 이온주입을 수행하는 동안 산화막층으로 반도체 디바이스의 게이트를 보호하는 종래의 방법을 도시한다. 도 1A 내지 1C에 도시된 게이트는 스택 형태이며, 제 1 폴리실리콘 게이트 또는 부유 게이트(21)와 제 2 폴리실리콘 게이트 또는 제어 게이트(22)를 포함한다. 제 1 게이트(21)는 제 1 게이트 산화막층(11)에 의해 반도체 기판과 분리되어 있으며, 제 2 게이트 산화막층(12)에 의해 제 2 게이트(22)와 분리되어 있다. 게이트 산화막층들(11, 12)은 전형적으로 약 100Å의 두께를 갖는다.
제 1, 2 게이트들(21, 22)은 포토레지스트 증착 단계, 바람직한 게이트 패턴을 포함하는 마스크를 통한 포토레지스트 노광 단계, 포토레지스트 현상 단계, 식각 단계, 및 현상된 포토레지스트 제거 단계를 포함하는 종래의 공정에 의해 반도체 기판(10) 위에 패턴화된다(도 1A).
이후, 반도체 디바이스는 산소 환경에서 800-1200℃의 온도로 가열된다. 이러한 가열은 두 가지의 목적을 달성한다. 첫 번째로, 이온 주입 손상에 대하여 게이트를 보호하기 위한 실리콘 산화막층(SiO2)이 게이트의 상부 및 측면들에 성장된다. 두 번째로, 식각 손상이 없어진다. 예를 들어, 게이트 산화막들 내에 바람직하지 않게 성장되어 문턱 전압을 시프트시키는 전자 트랩들이 어닐링되어 없어진다. 가열 단계 이후의 결과적인 구조가 도 1B에 도시된다.
도 1C는 다음 단계를 도시한다. 도 1C에서는, 이온들이 액티브 영역들(23, 24)에 주입되거나, 또는 이온들이 액티브 영역들(23, 24)을 형성하는 데에 이용된다. 산화막층(30)은 이러한 단계 동안 이온 주입 손상으로부터 게이트의 상부 및 측면들을 이온 주입 손상으로부터 보호한다.
상기 설명한 종래의 공정에서는, 가열 단계 동안 폴리실리콘 게이트들(21, 22)의 에지들에 게이트 버드빅(gate bird's beak)이 형성된다. 이러한 게이트 버드빅의 영향은 도 1B 및 1C에서 폴리실리콘 게이트들(21, 22)의 라운드 에지들로서 도시된다. 게이트 버드빅은, 열성장된 산화막층(30) 형성 환경에서 산소와의 반응에 의해 폴리실리콘 게이트들(21, 22) 내의 일부 실리콘이 소모되기 때문이다. 게이트 버드빅은 게이트의 유효 채널 길이를 감소시키기 때문에 유익하지 못하다.
본 발명은 일반적으로 액티브 영역들에 이온 주입을 수행하는 동안 반도체 디바이스의 게이트를 보호하는 산화막층의 제공 방법에 관한 것으로서, 특히 게이트가 바람직하지 않게 산화되는 것을 막기 위한 산화막층의 증착 방법에 관한 것이다.
도 1A-1C는 종래 기술에 따른 반도체 디바이스의 액티브 영역들의 이온 주입 공정을 도시한다.
도 2A-2C는 본 발명에 따른 반도체 디바이스의 액티브 영역들의 이온 주입공정을 도시한다.
발명의 상세한 설명에 포함되고 그 일부를 구성하는 첨부 도면들은 본 발명의 바람직한 실시예를 예시하며, 상기의 일반적인 설명과 하기의 바람직한 실시예들의 상세한 설명과 함께 본 발명의 원리를 설명한다.
본 발명의 목적은 게이트의 에지들에 게이트 버드빅을 형성하지 않으면서, 반도체 디바이스의 액티브 영역들을 이온 주입하는 동안 반도체 디바이스의 게이트의 상부 및 측면들을 보호하는 산화막층을 제공하는 것이다.
본 발명의 상기 목적들 및 다른 목적들은 액티브 영역들에 이온을 주입하는 단계 이전에, 반도체 디바이스의 게이트의 상부 및 측면들과 액티브 영역들 위에 약 100-300Å 두께의 산화막층을 증착함으로써 달성된다. 바람직하게는, 이러한 증착은 게이트 패턴의 식각에 의해 야기되는 모든 손상를 없앨 정도로 충분히 높은 750-900℃의 온도에서 저압 화학 기상 증착(LPCVD)에 의해 수행된다. 증착된 산화막층은 바람직하게는 SiO2층이지만, 테트라에틸 오쏘실리케이트(TEOS)가 될 수도 있다. 이러한 본 발명에 의하면, LPCVD가 너무 급속하게 수행되어 열성장이 일어나지 못하기 때문에 게이트 버드빅의 형성이 억제된다.
본 발명의 다른 장점은 게이트 및 액티브 영역들 위에 산화막층을 증착함으로써 일관되고 컨포멀한 산화막층이 형성될 수 있게 된다. 증착된 산화막층과 비교해 보면, 열성장된 산화막층은 증착된 산화막층 보다 덜 컨포멀하다.
이제, 하기의 바람직한 실시예를 참조하여 본 발명의 부가적인 목적들, 특징들 및 장점들이 설명된다.
본 발명은 하기의 도면을 참조로 하여 좀 더 상세하게 설명된다.
도 2A 내지 2C는 본 발명에 따른, 액티브 영역들을 이온 주입하는 동안, 또는 액티브 영역들을 형성하는 동안 반도체 디바이스의 게이트를 보호하는 산화막층의 제공 방법을 예시한다. 도 2A 내지 2C에 도시된 게이트는 스택 형태이며, 제 1 폴리실리콘 게이트 또는 부유 게이트(21) 및 제 2 폴리실리콘 게이트 또는 제어 게이트(22)를 포함한다. 제 1 게이트(21)는 제 1 게이트 산화막층(11)에 의해 반도체 기판(10)으로부터 분리되고, 제 2 게이트 산화막층(12)에 의해 제 2 게이트(22)로부터 분리된다. 게이트 산화막층들(11, 12)은 전형적으로 약 100Å의 두께를 갖는다.
제 1, 2 게이트들(21, 22)은 포토레지스트 증착 단계, 바람직한 게이트 패턴을 포함하는 마스크를 통한 포토레지스트 노광 단계, 포토레지스트 현상 단계, 식각 단계, 및 현상된 포토레지스트 제거 단계를 포함하는 종래의 공정에 의해 반도체 기판(10) 위에 패턴화된다(도 2A).
다음으로, 도 2A에 도시된 구조 위에 약 100-300Å의 산화막층(31)이 증착된다. 이러한 증착은 750-900℃, 바람직하게는 800-850℃의 고온에서 수행된다. 750-900℃의 온도는 게이트 패턴의 식각에 의해 야기되는 모든 손상을 없애기에 충분히높다. 산화막층(31)의 증착은 화학 기상 증착(CVD), 바람직하게는 저압 화학 기상 증착(LPCVD)에 의해 수행된다. 산화막층(31)은 바람직하게는 SiO2층이지만, TEOS층이 될 수도 있다.
산화막을 증착함으로써, 몇 가지의 장점들을 얻을 수 있게 된다. 첫 번째로, 열성장이 억제되는데, 이는 LPCVD의 속도가 열성장 보다 더 빠르고, 게이트가 열성장을 위해 충분히 긴 시간 동안 공기에 노출되지 않기 때문이다. 결과적으로, 게이트 버드빅의 형성을 막을 수 있으며, 폴리실리콘 게이트들(21, 22)은 도 2B에 도시한 바와 같은 식각 프로파일을 유지하게 된다. 두 번째로, 좀 더 컨포멀한 층이 얻어진다.
도 2C는 다음 단계를 도시한다. 도 2C에서는, 이온들이 액티브 영역들(23, 24)에 주입되거나, 또는 이온들이 액티브 영역들(23, 24)을 형성하는 데에 이용된다. 산화막층(30)은 이러한 단계 동안 이온 주입 손상에 대하여 게이트의 상부 및 측면들을 보호한다.
지금까지 본 발명의 특정한 실시예들이 예시되고 설명되기는 하였지만, 본 발명이 첨부된 청구항들의 범위 내에서 다양한 형태들 및 실시예들을 취할 수 있음은 명백하다.
Claims (20)
- 반도체 디바이스의 액티브 영역들을 이온 주입하는 동안 상기 반도체 디바이스의 게이트를 보호하는 방법으로서,상기 반도체 디바이스의 기판 위에 게이트를 형성하는 단계와;상기 게이트 및 상기 액티브 영역들 위에 산화막층을 증착하는 단계와; 그리고상기 산화막층을 통하여 상기 액티브 영역들을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 게이트 형성 단계는 식각 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 식각 단계는 제 1, 2 폴리실리콘 게이트들을 포함하는 스택 게이트를 식각하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 증착 단계는 화학 기상 증착에 의해 컨포멀한 산화막층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 증착 단계는 750-900℃의 온도에서의 상기 화학 기상 증착에 의한 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 증착 단계는 800-850℃의 온도에서의 상기 화학 기상 증착에 의한 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 증착 단계는 800-850℃의 온도에서의 저압 화학 기상 증착에 의한 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 7 항에 있어서, 상기 증착 단계는 약 100-300Å의 두께로 산화막층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 증착 단계는 SiO2층의 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 증착 단계는 TEOS층의 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 이온 주입 단계 동안 이온 주입 손상에 대하여 보호하기 위하여, 액티브 영역들의 이온 주입 단계 이전에 반도체 디바이스의 게이트 및 상기 액티브 영역들위에 산화막을 형성하는 방법으로서,상기 게이트 및 액티브 영역들 위에 산화막층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 11 항에 있어서, 상기 증착 단계는 상기 게이트의 상부 및 측면들 위에 컨포멀한 산화막층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서, 상기 증착 단계는 750-900℃의 온도에서의 상기 화학 기상 증착에 의한 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서, 상기 증착 단계는 800-850℃의 온도에서의 상기 화학 기상 증착에 의한 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서, 상기 증착 단계는 800-850℃의 온도에서의 저압 화학 기상 증착에 의한 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서, 상기 증착 단계는 약 100-300Å의 두께로 컨포멀한 산화막층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서, 상기 증착 단계는 SiO2층의 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서, 상기 증착 단계는 TEOS층의 증착 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 디바이스의 게이트 영역의 열 산화 방지 방법으로서,(a) 상기 디바이스를 화학 기상 증착 장치 내에 위치시키는 단계와; 그리고(b) 750-900℃의 온도에서 화학 기상 증착에 의해 상기 게이트 영역에 걸쳐서 컨포멀한 산화막층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 19 항에 있어서, 상기 증착 단계는 800-850℃의 온도에서의 증착 단계를 포함하는 것을 특징으로 하는 방법.
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Patent event date: 20010328 Patent event code: PA01051R01D Comment text: International Patent Application |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |