DE19807009A1 - Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nicht­ flüchtigen Speichereinrichtung, und insbesondere auf ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung mit kon­ taktlosem Array und einfacher Stapelgatestruktur.

Im allgemeinen bestimmt eine Speicherzelle die Packungsdichte einer nichtflüchtigen Speichereinrichtung, die beispielsweise ein elektrisch löschbarer, programmierbarer Nurlesespeicher (EEPROM) oder ein Flash EEPROM sein kann. Dabei wird die effektive Größe einer Speicherzelle durch zwei Faktoren beeinflußt. Der eine Faktor ist die Größe der Zelle selbst, während der andere Faktor der Aufbau des Zellenarrays ist. Eine Speicherzelle weist eine minimale Zellenstruktur auf, wenn sie vom einfa­ chen Stapelgatetyp ist.

Anwendungen von nichtflüchtigen Speichereinrichtungen, beispielsweise von EEPROMS und Flash EEPROMS, nehmen mehr und mehr zu, weswe­ gen hinsichtlich Forschung und Entwicklung ein größeres Augenmerk auf diese Art von Speichern gerichtet ist. Die Kosten pro Bit sind bei einem der­ artigen Speicher allerdings noch relativ hoch, so daß nichtflüchtige Halb­ leiterspeicher wie EEPROMS und Flash EEPROMS noch nicht als Massen­ speichermedium geeignet sind. Andererseits werden für tragbare Produk­ te Speicherchips mit geringem Leistungsverbrauch benötigt. Viel Kraft wurde daher aufgewandt, die Kosten pro Bit zu senken.

Die Packungsdichte einer konventionellen nichtflüchtigen Speicherein­ richtung hängt von der Anzahl der darin enthaltenen Speicherzellen ab. Andererseits können im Falle von Mehrbitzellen Daten von einem oder mehreren Bit in einer Speicherzelle gespeichert werden, so daß es möglich ist, die Packungsdichte gespeicherter Daten in einem identischen Bereich auf einem Chip ohne Vergrößerung der Fläche der Speicherzellen zu erhö­ hen. Um eine zuvor erwähnte Mehrbitzelle zu realisieren, müssen für ihre Zelle mehr als zwei Schwellenspannungspegel programmierbar sein. Sol­ len Daten von zwei Bit in einer Zelle gespeichert werden, so müssen für je­ de Zelle vier Schwellenspannungspegel (2² = 4) programmierbar sein. Der logische Zustand dieser vier Schwellenspannungspegel ist dabei 00, 01, 10 und 11. Bei einer derartigen Mehrbit-Programmierung besteht jedoch ein signifikantes Problem darin, daß jeder Schwellenspannungspegel sta­ tistisch schwankt, und zwar etwa um einen Wert von 0,5 Volt.

Können die Schwankungen durch exakte Einstellung der jeweiligen Schwellenspannungspegel reduziert werden, lassen sich noch mehr Schwellenspannungspegel programmieren, was zu einer weiteren Vergrö­ ßerung der Anzahl von Bits pro Zelle führt. Bei einem herkömmlichen Ver­ fahren zur Reduzierung von Spannungsschwankungen werden wiederholt ein Programmierbetrieb und ein Verifizier- bzw. Überwachungsbetrieb ausgeführt. Eine Serie von Spannungspulsen wird an die Zellen angelegt, um die nichtflüchtigen Speicherzellen mit gewünschten Schwellenspan­ nungspegeln zu programmieren. Zwischen den jeweiligen Pulsen wird ein Lesebetrieb ausgeführt, um zu verifizieren bzw. zu überprüfen, ob die je­ weiligen Zellen den gewünschten Schwellenspannungspegel erreicht ha­ ben oder nicht. Wird bei der jeweiligen Überprüfung festgestellt, daß ein überprüfter Schwellenspannungspegelwert einen vorbestimmten Schwel­ lenspannungspegelwert erreicht hat, wird der Programmierbetrieb been­ det.

Es ist allerdings schwer, beim oben beschriebenen Verfahren Fehler­ schwankungen bei den Schwellenspannungspegeln durch endliche Pro­ grammierspannungspulsbreiten zu verringern. Zwar gibt es bereits Re­ chenschaltungen zum wiederholten Programmieren und Verifizieren, je­ doch wird durch sie der periphere Schaltungsbereich eines Chips vergrö­ ßert, während sich andererseits der gesamte Programmierbetrieb verlän­ gert.

Die Fig. 1B zeigt einen Querschnitt durch eine herkömmliche nichtflüchti­ ge Speichereinrichtung mit einfacher Stapelgatestruktur, während die Fig. 1A ein Symbol der herkömmlichen nichtflüchtigen Speicherzelle ist.

Gemäß Fig. 1B liegt ein Floatinggate 3 auf einem Tunnelungsoxidfilm 2, der sich seinerseits auf einem p-Typ Halbleitersubstrat 1 befindet. Auf dem Floatinggate 3 liegt ein dielektrischer Film 4, auf dem sich ein Steuer­ gate 5 befindet. N-Typ Source- und Drainbereiche 6a und 6b liegen unter­ halb der Oberfläche des Halbleitersubstrats 1 zu beiden Seiten des Floa­ tinggates 3.

Bei einer nichtflüchtigen Speichereinrichtung mit dem zuvor erwähnten Aufbau ist die effektive Zellengröße relativ klein. Andererseits ist aber auch eine Kopplungskonstante des Steuergates 5 klein. Je kurzer die ef­ fektive Zellengröße ist, desto niedriger ist die Kopplungskonstante. Um daher eine Verschlechterung der Kopplungskonstanten zu vermeiden, kann der zwischen dem Floatinggate 3 und dem Steuergate 5 liegende di­ elektrische Film 4 aus einer Oxid/Nitrid/Oxid-Struktur (ONO-Struktur) bestehen. Zur Herstellung dieser dielektrischen Schicht 4 ist jedoch ein komplizierter Temperungsprozeß bei hoher Temperatur erforderlich.

Entsprechend dem in Fig. 1A gezeigten Symbol enthält jede nichtflüchtige Speicherzelle ein Floatinggate 3, ein Steuergate 5 zur Einstellung von La­ dungen für das Floatinggate 3, sowie einen elektrischen Feldeffekttransis­ tor zum Auslösen oder Verifizieren der für das Floatinggate 3 während des Programmierens vorgesehenen Ladungsträgermenge. Zu den elektrischen Feldeffekttransistoren gehören das Floatinggate 3, der Sourcebereich 6a, der Drainbereich 6b und ein Kanalbereich 7 zwischen Source 6a und Drain 6b.

Wird eine zur Programmierung geeignete Spannung an das Steuergate 5 und den Drainbereich 6b gelegt, so fließt ein Strom zwischen Drain 6b und Source 6a. Erreicht dieser Strom in seiner Größe die Größe des Referenz­ stromes, oder ist er kleiner als dieser, so wird ein Programmierabschluß­ signal erzeugt.

Eine konventionelle nichtflüchtige Speichereinrichtung wird nachfolgend unter Bezugnahme auf die weiteren Zeichnungen erläutert.

Die Fig. 2 zeigt ein Schaltungsdiagramm einer konventionellen nichtflüch­ tigen Speichereinrichtung, während die Fig. 3 ein Schaltungsdiagramm ei­ ner konventionellen nichtflüchtigen Speichereinrichtung mit einfacher Stapelgatestruktur ohne Metalldurchkontaktierungen ist. Die Fig. 4 zeigt ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speicher­ einrichtung ohne Metalldurchkontaktierungen, bei der Sourcebereiche und Drainbereiche voneinander getrennt sind.

Gemäß Fig. 2 befinden sich mehrere metallische Bitleitungen 9 in einem Halbleitersubstrat sowie in Richtung der Spalten unter einem vorbe­ stimmten Abstand zueinander. Eine Mehrzahl von Wortleitungen 10 ver­ läuft unter rechtem Winkel zu den metallischen Bitleitungen 9, wobei auch die Wortleitungen 10 unter vorbestimmtem Abstand zueinander liegen. Ei­ ne gemeinsame Sourceleitung 11 für jeweils zwei Wortleitungen 10 er­ streckt sich in derselben Richtung wie die Wortleitungen 10.

Die in Fig. 1A gezeigten Drainbereiche 6b sind mit den metallischen Bitlei­ tungen 9 verbunden, während die Sourcebereiche 6a mit den gemeinsa­ men Sourceleitungen 11 verbunden sind. Da jeweils eine metallische Durchkontaktierung 8 für jeweils zwei Zellen erforderlich ist, ist die effek­ tive Größe einer Speicherzelle im Hinblick auf die metallischen Durchkon­ taktierungen 8 sehr groß. Wie zuvor unter Bezugnahme auf Fig. 1B er­ wähnt, weist jedoch das Array einer herkömmlichen nichtflüchtigen Spei­ chereinrichtung eine einfache Stapelgatestruktur und damit eine minima­ le Zellengröße auf. Die tatsächliche effektive Größe wird somit durch den Teilungsabstand der metallischen Durchkontaktierungen 8 begrenzt bzw. bestimmt.

Um dieses Problem zu überwinden, wurde bereits vorgeschlagen, auf me­ tallische Durchkontaktierungen weitestgehend zu verzichten. Das Array besteht aus Zellen mit einfacher Stapelgatestruktur ohne metallische Durchkontaktierungen, was zu einer Verringerung der effektiven Zellen­ größe führt. Allerdings besteht jetzt die Gefahr, daß Programmierstörun­ gen auftreten, und zwar der Art, daß eine nichtausgewählte Zelle benach­ bart in Richtung der Wortleitungen programmiert oder gelöscht wird.

Die Fig. 3 zeigt ein Array mit Zellen, die als sogenannte kanalgetrennte Zel­ len verwendet werden. Sie weisen eine asymmetrische Struktur auf und sind durch Auswahlgates 12 auswählbar. Erfolgt die Programmierung durch Injektion heißer Elektronen, lassen sich Programmierstörungen verhindern, wobei sie sich auch über Löschungen beseitigen lassen, die ein Problem bei Zellen mit einfacher Stapelgatestruktur darstellen. Eine nichtflüchtige Speichereinrichtung gemäß Fig. 3 enthält eine Mehrzahl von Wortleitungen 10 auf einem nichtdargestellten Halbleitersubstrat, die unter einem vorbestimmten Abstand parallel zueinander angeordnet sind, Bitleitungen 13 unter rechtem Winkel zu den Wortleitungen 10, wobei die Wortleitungen 10 und die Bitleitungen 13 zusammen rechteckige bzw. quadratische Bereiche definieren, und eine Mehrzahl von nichtflüchtigen Speicherzellen, von denen jeweils eine in einem der rechteckigen bzw. qua­ dratischen Bereiche untergebracht ist. Jede nichtflüchtige Speicherzelle nach Fig. 3 enthält ein Floatinggate 3 gemäß Fig. 1A, ein Steuergate 5 zur Einstellung der für das Floatinggate 3 während des Programmierbetriebs vorgesehenen Ladungsmenge, und einen elektrischen Feldeffekttransis­ tor zum Auslesen oder Verifizieren einer Ladungsträgermenge für das Flo­ atinggate 3 während des Programmierbetriebs. Zu diesem elektrischen Feldeffekttransistorgehören das Floatinggate 3, der Sourcebereich 6a, der Drainbereich 6b und der Kanalbereich 7 zwischen Drain 6a und Source 6b.

Ein Steuergate 3 einer jeden nichtflüchtigen Speicherzelle ist mit einer be­ nachbarten Wortleitung 10 verbunden, während der Sourcebereich 6a der nichtflüchtigen Speicherzelle innerhalb des Quadrats mit der ihm benach­ barten Bitleitung 13 und weiter mit dem Drainbereich einer nichtflüchti­ gen Speicherzelle verbunden ist, die im nächsten benachbarten Quadrat bzw. Rechteck untergebracht ist. Die Auswahltransistoren 12 sind jeweils mit den Bitleitungen 13 verbunden sowie mit einer metallischen Durch­ kontaktierung 8, von denen jeweils eine für 32 nichtflüchtige Speicherzel­ len oder für mehr als 32 nichtflüchtige Speicherzellen vorgesehen ist. Die 32 oder mehr als 32 Speicherzellen liegen dabei in Spaltenrichtung. Die ef­ fektive Zellengröße kann somit reduziert werden.

Allerdings ergibt sich ein weiteres Problem dadurch, daß sich die Größe ei­ ner Einheitszelle infolge der Gates der Auswahltransistoren erhöht. Ein Programmieren unter Anwendung des Tunneleffekts ist darüber hinaus nicht möglich, da jeweils zwei Zellen benachbart in Richtung der Wortlei­ tungen 10 vollständig unter derselben Vorspannungsbedingung stehen. Dabei wäre ein Programmieren unter Ausnutzung des Tunneleffekts eine gewünschte Betriebsart bei niedrigem Leistungsverbrauch.

Um dieses Problem zu überwinden und ein Programmieren unter Ausnut­ zung des Tunneleffekts zu ermöglichen, wurde bereits ein Array mit einfa­ cher Stapelgatestruktur ohne metallische Durchkontaktlerungen gemäß Fig. 4 entwickelt. Mehrere metallische Datenleitungen 9 liegen in Spalten­ richtung gesehen in einem vorbestimmten Abstand zueinander, während andererseits jede Bitleitung unterteilt ist, und zwar in eine Sourceleitung 15 und in eine Drainleitung 14, die in derselben Richtung wie die metalli­ schen Datenleitungen 9 verlaufen.

Der in Fig. 1A gezeigte Sourcebereich 6a ist mit der Sourceleitung 15 ver­ bunden, während der Drainbereich 6b der nichtflüchtigen Speicherzelle mit der Drainleitung 14 verbunden ist. Mit jeder metallischen Datenlei­ tung 9 ist eine metallische Durchkontaktierung 8 verbunden, während an­ dererseits die Steuergates 5 mit Wortleitungen 10 verbunden sind, die un­ ter rechtem Winkel zu den Bitleitungen verlaufen und ebenfalls in einem vorbestimmten Abstand zueinander angeordnet sind. Allerdings ergibt sich auch hier eine vergrößerte Einheitszelle, und zwar aufgrund der Un­ terteilung der Bitleitungen in die Leitungen 14 und 15.

Die Fig. 5 zeigt einen Querschnitt durch den Aufbau einer nichtflüchtigen Speichereinrichtung mit kanalgetrennten Zellen. Gemäß Fig. 5 befindet sich ein Floatinggate 3 auf einer Oxidschicht 2, die ihrerseits auf einem p- Typ Halbleitersubstrat 1 liegt. Ein Steuergate 5 befindet sich oberhalb des Floatinggates 3, Eine Isolationsschicht 16 liegt auf der gesamten Oberflä­ che der so erhaltenen Struktur, während sich ein Auswahlgate 17 auf der gesamten Isolationsschicht 16 einschließlich des Steuergates 5 und des Floatinggates 3 befindet. Ein dielektrischer Film 4 ist zwischen dem Steu­ ergate 5 und dem Floatinggate 3 angeordnet. Ein Sourcebereich 6a befin­ det sich unterhalb der Oberfläche des Halbleitersubstrats 1 und ist gegen­ über dem Floatinggate 3 um einen vorbestimmten Abstand versetzt. Fer­ ner liegt ein Drainbereich 6b unterhalb der Oberfläche des Halbleitersub­ strats 1 an der anderen Seite des Floatinggates 3 und fluchtet mit diesem.

Die Fig. 6A zeigt einen Querschnitt durch eine nichtflüchtige Speicherein­ richtung mit kanalgetrennten Zellen, während Fig. 6B einen Querschnitt durch die nichtflüchtige Speichereinrichtung gemäß Fig. 6A in Richtung der Kanalbreite zeigt.

Gemäß Fig. 6A liegt ein Floatinggate 3 oberhalb eines p-Typ Halbleitersub­ strats 1, wobei Floatinggate 3 und Substrat 1 um einen vorbestimmten Ab­ stand voneinander angeordnet sind. Ein Steuergate 5 liegt oberhalb des Floatinggates 3 und seitlich neben dem Floatinggate 3 auf dem Substrat 1. Eine Tunnelungsoxidschicht 2 befindet sich zwischen dem Floatinggate 3 und dem Halbleitersubstrat 1, während ein dielektrischer Film 4 zwischen dem Floatinggate 3 und dem Steuergate 5 vorhanden ist. Ein Sourcebe­ reich 6a liegt unterhalb der Oberfläche des Halbleitersubstrats 1 und ist gegenüber dem Floatinggate 3 um einen vorbestimmten Abstand versetzt, während ein Drainbereich 6b unterhalb der Oberfläche des Halbleitersub­ strats 1 an der anderen Seite des Floatinggates 3 liegt und mit diesem fluchtet.

Die Fig. 6B zeigt die nichtflüchtige Speichereinrichtung nach Fig. 6A in Richtung der Kanalbreite. Feldoxidschichten 18 liegen in vorbestimmtem Abstand parallel zueinander auf der Oberfläche des Halbleitersubstrats 1 und dienen zur Isolation der Zellen voneinander. Gateisolationsschichten 19 liegen auf dem Halbleitersubstrat 1 zwischen den Feldoxidschichten 18. Floatinggates 3 liegen auf den Gateisolationsschichten 19 und über­ lappen bereichsweise die Floatinggates 3. Der dielektrische Film 4 befin­ det sich in einem vorbestimmten Bereich auf den Floatinggates 3, während die Steuergates 5 auf dem dielektrischen Film 4 liegen. Kappenisolations­ schichten 20 liegen auf dem Steuergate 5, während Seitenwandstücke 21 an beiden Seiten der Kappenisolationsschichten 20 und der Steuergates 5 vorhanden sind. Löschgates 17 liegen auf den Kappenisolationsschichten 20 und auf den Feldoxidschichten 18 und stehen in Kontakt mit diesen. Die Tunnelungsoxidschichten 22 liegen an der Grenzfläche zwischen den Floatinggates 3 und den Löschgates 17.

Bei dieser konventionellen nichtflüchtigen Speichereinrichtung tritt je­ doch ein Problem auf. Obwohl das Array mit einfacher Stapelgatestruktur und ohne metallische Durchkontaktierungen eine minimale effektive Zel­ lengröße aufweist, werden dennoch Programmlerstörungen erhalten.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung zu schaffen, bei der die oben genannten Probleme wenigstens zum Teil nicht mehr auftreten. Ziel der Erfindung ist es also, ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung anzugeben, mit dem sich bei kontaktlosem Array die effektive Zellengröße weiter verringern läßt, ohne daß die Gefahr von Programmierstörungen auftritt.

In Übereinstimmung mit der Erfindung wird ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung vorgestellt, mit fol­ genden Schritten: Bereitstellung eines Halbleitersubstrats eines ersten Leitungstyps; Bildung einer Gateisolationsschicht auf der gesamten Ober­ fläche des Halbleitersubstrats; Bildung einer Mehrzahl von elektrisch lei­ tenden Leitungen auf der Gateisolationsschicht, wobei diese Leitungen in einer Richtung unter einem vorbestimmten Abstand zueinander angeord­ net sind; Bildung erster Seltenwandstücke an den Seiten einer jeden der leitenden Leitungen; Bildung einer Mehrzahl von begrabenen Verunreini­ gungsbereichen eines zweiten Leitungstyps im Halbleitersubstrat zwi­ schen den leitenden Leitungen; Bildung eines dielektrischen Films auf der Oberfläche der leitenden Leitungen; Bildung einer Mehrzahl von Steuerga­ te-Leitungen und daraufliegenden Kappenisolationsschichten auf dem dielektrischen Film, die unter rechtem Winkel zu den leitenden Leitungen verlaufen und unter vorbestimmtem Abstand zueinander angeordnet sind; Bildung von zweiten Seitenwandstücken an den Seiten der Steuergate-Lei­ tungen und der Kappenisolationsschichten; selektives Ätzen des dielektri­ schen Films und der leitenden Leitungen unter Verwendung der Steuerga­ teleitungen und der zweiten Seitenwandstücke als Masken, um auf diese Weise eine Mehrzahl von Floatinggates zu erhalten; Bildung von Tunne­ lungsisolationsschichten an den Seiten der Floatinggates; und Bildung ei­ ner Mehrzahl von Programmierleitungen zwischen den begrabenen Verun­ reinigungsbereichen sowie in derselben Richtung wie die Verunreini­ gungsbereiche verlaufend.

Lösungen der gestellten Aufgabe sind den Ansprüchen 1 und 11 zu entneh­ men. Vorteilhafte Ausgestaltungen der Erfindung sind in den jeweils nach­ geordneten Unteransprüchen gekennzeichnet.

Die Erfindung wird nachfolgend in beispielsweiser Ausführungsform un­ ter Bezugnahme auf die Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1A ein Schaltungsdiagramm einer herkömmlichen nichtflüchtigen Speichereinrichtung;

Fig. 1B einen Querschnitt durch eine herkömmlichen nichtflüchtige Spei­ chereinrichtung mit einfacher Stapelgatestruktur;

Fig. 2 ein Schaltungsdiagramm einer arrayförmig angeordneten nicht­ flüchtigen Speichereinrichtung nach dem Stand der Technik;

Fig. 3 ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung mit einfacher Stapelgatestruktur bei kontaktlosem Array;

Fig, 4 ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung, bei der Source und Drain einer jeden Zelle voneinan­ der getrennt sind, so daß keine Kontaktöffnungen erforderlich sind;

Fig. 5 einen Querschnitt durch eine konventionelle kanalgetrennte Spei­ cherzelle mit unterteilten Gates;

Fig. 6A einen Querschnitt durch eine konventionelle kanalgetrennte nichtflüchtige Speicherzelle;

Fig, 6B einen Querschnitt durch eine konventionelle kanalgetrennte nichtflüchtige Speicherzelle, gesehen in Richtung der Kanalbreite von Fig. 6A;

Fig. 7 ein Schaltungsdiagramm einer nichtflüchtigen Speicherzelle in Übereinstimmung mit der vorliegenden Erfindung;

Fig, 8 ein Schaltungsdiagramm eines Arrays von nichtflüchtigen Spei­ cherzellen in Übereinstimmung mit der vorliegenden Erfindung;

Fig. 9 ein Layout einer nichtflüchtigen Speichereinrichtung in Überein­ stimmung mit der vorliegenden Erfindung;

Fig. 10A einen Querschnitt durch die nichtflüchtige Speicherzelle entlang der Linie I-I von Fig. 9;

Fig. 10B einen Querschnitt durch die nichtflüchtige Speicherzelle entlang der Linie II-II von Fig. 9;

Fig. 10C einen Querschnitt durch die nichtflüchtige Speicherzelle entlang der Linie III-III von Fig. 9;

Fig. 10D einen Querschnitt durch die nichtflüchtige Speicherzelle entlang der Linie IV-IV von Fig. 9;

Fig. 11A bis 11I Querschnittsansichten zur Erläuterung der Herstellung einer nichtflüchtigen Speichereinrichtung nach der Erfindung, jeweils ge­ sehen entlang der Linie I-I von Fig. 9; und

Fig. 12A bis 12I Querschnittsansichten zur Erläuterung der Herstellung einer nichtflüchtigen Speichereinrichtung nach der Erfindung entlang der Linie II-II von Fig. 9.

Die Fig. 7 zeigt ein Schaltungsdiagramm einer nichtflüchtigen Speicher­ zelle in Übereinstimmung mit der vorliegenden Erfindung, während die Fig. 8 ein Schaltungsdiagramm eines Arrays von erfindungsgemäßen nichtflüchtigen Speicherzellen ist.

Entsprechend der Fig. 7 enthält eine nichtflüchtige Speicherzelle ein Steu­ ergate 38, ein Floatinggate 33a, ein Programmiergate 42, einen Sourcebe­ reich 36a, einen Kanalbereich 43 und einen Drainbereich 36b. Bei dieser Zelle erfolgt der Programmierbetrieb unter Ausnutzung des Tunneleffekts, wobei eine Tunnelungsoxidschicht zwischen dem Programmiergate 42 und dem Floatinggate 33 liegt. Dementsprechend liefert das Programmier­ gate 42 Ladungen zum Floatinggate 33a infolge des Durchtunnelns der Tunnelungsoxidschicht, so daß auf diese Weise die Programmierung er­ folgt. Während des Betriebs der nichtflüchtigen Speicherzellen mit n-Ka­ nal werden Elektronen vom Programmiergate 42 zum Floatinggate 33a in­ folge des Tunneleffekts injiziert.

Um die Zelle zum Zwecke des Programmierens vorzuspannen, müssen eine genügend positive Spannung und eine genügend negative Spannung je­ weils an das Steuergate 38 und das Programmiergate 42 angelegt werden. Dann ist ein Durchtunneln der Tunnelungsoxidschicht möglich. Alterna­ tiv können 0 Volt und eine positive Spannung an das Programmiergate 42 und das Steuergate 38 angelegt werden.

Soll ein Drainstrom fließen, so müssen Vorspannungen an dem Sourcebe­ reich 36a und den Drainbereich 36b angelegt werden, und zwar zur selben Zeit, zu der auch eine positive Spannung und eine negative Spannung je­ weils an das Steuergate 38 und das Programmiergate 42 angelegt werden. Wird dieser Drainstrom mit Hilfe eines nichtdargestellten Leseverstärkers gelesen bzw. überwacht, so kann eine Überwachung der Ladungsände­ rung des Floatinggates 33a durchgeführt werden, und zwar unabhängig vom Programmierbetrieb. Dabei wird eine genügend große Vorspannung zum Zwecke des Programmierens angelegt, so daß ein genügend hohes elektrisches Feld zum Programmieren erhalten wird, was dazu führt, daß das Durchtunneln in einem schon frühen Stadium des Programmierens beginnt.

Im Verlaufe des Programmierens ändert sich der Ladungsbetrag im Floa­ tinggate 33a. Diese Änderung der Ladung wird durch einen Feldeffekttran­ sistor (FET) überwacht, zu den das Floatinggate 33a, der Sourcebereich 36a und der Drainbereich 36b gehören.

Die oben beschriebene nichtflüchtige Speicherzelle wird während des Pro­ grammierens zu einem Floatinggate FET mit vier Anschlüssen. Dabei ist der Strompfad zum Programmieren vollständig von dem zur Überwachung bzw. zur Verifizierung verwendeten Strompfad getrennt. Der Program­ mierbetrieb und der Überwachungsbetrieb können somit separat opti­ miert werden.

Gemäß Fig. 8 enthält eine nichtflüchtige Speichereinrichtung nach der Er­ findung eine Mehrzahl von Wortleitungen W/L, die unter einem vorbe­ stimmten Abstand parallel zueinander auf einem nichtdargestellten Halb­ leitersubstrat angeordnet sind, eine Mehrzahl von Bitleitungen B/L, die unter rechtem Winkel zu den Wortleitungen W/L verlaufen und ebenfalls unter einem vorbestimmten Abstand voneinander angeordnet sind, um mit dem Wortleitungen eine Mehrzahl von Rechtecken bzw. Quadraten zu bilden, eine Mehrzahl von Programmlerleitung P/L, die in derselben Rich­ tung wie die Bitleitung B/L verlaufen, sowie eine Mehrzahl von nichtflüch­ tigen Speicherzellen, von denen jeweils eine in einem der Rechtecke bzw. Quadrate untergebracht ist.

Mit anderen Worten enthält jede nichtflüchtige Speicherzelle gemäß Fig. 7 ein Floatinggate 33a, ein Programmiergate 42 zur Lieferung von Ladungen zum Floatinggate 33a während des Programmierens, ein Steuergate 36 zur Einstellung einer Ladungsmenge für das Floatinggate 33a während des Programmierens, und einen FET Tr zum Auslesen oder Verifizieren der Menge an Ladungsträgern für das Floatinggate 33a während des Program­ mierbetriebs.

Der Feldeffekttransistor Cr enthält das Floatinggate 33a, den Sourcebe­ reich 36a, den Drainbereich 36b und einen Kanalbereich zwischen dem Sourcebereich 36a und dem Drainbereich 36b. Das Steuergate 38 der nichtflüchtigen Speicherzelle ist mit der benachbarten Wortleitung W/L verbunden, während das Programmiergate 42 mit der benachbarten Pro­ grammierleitung P/L verbunden ist.

Eine ausgewählte Zelle sollte sowohl für das Programmieren und Überwa­ chen empfindlich sein, um den Programmierbetrieb und den Überwa­ chungsbetrieb zur selben Zeit ausführen zu können. Da der Überwa­ chungsbetrieb nichts anderes als ein Lesebetrieb ist, sollte sich die Selek­ tivität der Zelle auf das Programmieren und Lesen beziehen.

Um im Hinblick auf die Überwachung eine Selektivität zu erzielen, wird ei­ ne Lesespannung an die Wortleitung W/L sowie an die Bitleitung B/L ge­ legt. Beispielsweise kann eine positive Spannung als Lesespannung je­ weils an die Wortleitung W/L und an die ausgewählte Bitleitung B/L ange­ legtwerden, während eine auf Erdpotential liegende Spannung an diejeni­ gen Bitleitungen B/L angelegt wird, die sich an beiden Seiten der ausge­ wählten Zelle befinden. Dadurch wird verhindert, daß ein Lesestrom zu nichtausgewählten Zellen fließt. Gleichzeitig werden Vorspannungen zum Programmieren an die ausgelegte Wortleitung W/L sowie an die Program­ mierleitung P/L gelegt, damit die Tunnelungsoxidschicht von Ladungsträ­ gern durchtunnelt werden kann. Da in einer ausgewählten Zelle Elektro­ nen vom Programmiergate 42 in das Floatinggate 33 injiziert werden sol­ len, wird eine positive Spannung an die Wortleitung W/L angelegt, wäh­ rend eine negative Spannung an die Programmierleitung P/L angelegt wird. Um ein Programmieren nichtausgewählter Zellen zu vermeiden, kön­ nen geeignet ausgewählte Spannungen an die nichtausgewählten Wortlei­ tungen W/L und Programmierleitungen P/L angelegt werden. Die an die Wortleitungen W/L und die Programmierleitungen P/L angelegten Span­ nungen sollten so ausgewählt sein, daß die Zelle schon in einem sehr frü­ hen Schritt der Programmierung eingeschaltet wird. Weist die kapazitive Kopplungskonstante des Programmiergates 42 einen sehr kleinen Wert auf, so kann die oben beschriebene Bedingung leicht erfüllt werden.

Da das Programmiergate 42 auf den Isolationsbereichen zwischen den Zel­ len liegt und der Kontaktbereich zwischen dem Programmiergate 42 und dem Floatinggate 33a so dick wie das Floatinggate 33a ist, läßt sich die Kopplungskonstante auf einen sehr kleinen Wert einstellen.

Nachfolgend wird der Löschbetrieb in der nichtflüchtigen erfindungsge­ mäßen Speichereinrichtung erläutert. Der Löschbetrieb erfolgt über eine Gateoxidschicht der Zelle in das Substrat oder hin zum Programmiergate 42. Erfolgt das Löschen in Richtung zum Substrat, so sollte eine Gateoxid­ schicht eine Dicke von etwa 10 nm aufweisen, damit sie durchtunnelt wer­ den kann. In diesem Fall wird eine negative Spannung oder eine auf Erdpo­ tential liegende Spannung an das Steuergate 38 angelegt, während eine positive Spannung an das Substrat angelegt wird. Soll im anderen Fall das Löschen über das Programmiergate 42 erfolgen, so wird sowohl das Pro­ grammieren als auch das Löschen mit Hilfe des Programmiergates 42 durchgeführt. In diesem Fall muß starkes Augenmerk auf die Zuverlässig­ keit der Tunnelungsoxidschichten gelegt werden.

Die Fig. 9 zeigt ein Layout einer erfindungsgemäßen nichtflüchtigen Spei­ chereinrichtung, während die Fig. 10A einen Querschnitt entlang der Linie I-I von Fig. 9 zeigt. Die Fig. 10B ist ein Querschnitt entlang der Linie II-II von Fig. 9, während die Fig. 10C ein Querschnitt entlang der Linie III-III von Fig. 9 ist. Nicht zuletzt zeigt die Fig. 10D einen Querschnitt entlang der Linie IV-IV von Fig. 9.

Bei der nichtflüchtigen Speichereinrichtung nach der vorliegenden Erfin­ dung werden nach Definition aktiver Bereiche im p-Typ Halbleitersubstrat 30 viele Feldoxidschichten 31, angeordnet in Matrixform, gebildet. So­ dann wird eine Gateisolationsschicht 32 auf den aktiven Bereichen des Halbleitersubstrats 30 hergestellt.

In einem nächsten Schritt wird eine erste Polysiliciumschicht auf die ge­ samte Oberfläche des Halbleitersubstrats 30 einschließlich der Feldoxid­ schichten 31 niedergeschlagen und dann einem Fotoätzprozeß unterwor­ fen, um auf diese Weise Floatinggate-Leitungen 33a zu erhalten, die die Feldoxidschichten 31 abdecken.

Sodann werden eine erste Isolationsschicht 34 und erste Oxid-Seiten­ wandstücke 35 erzeugt. Mit der ersten Isolationsschicht 34 und den ersten Oxid-Seitenwandstücken 35 als Masken werden n-Typ Verunreinigungs- Ionen in relativ großer Zahl in das Halbleitersubstrat 30 implantiert, und zwar im Bereich zwischen den Floatinggate-Leitungen 33a, um eine Mehr­ zahl von begrabenen, stark dotierten Verunreinigungsbereichen 36 zu er­ halten, die im Abstand voneinander angeordnet sind. Danach werden die stark dotierten Verunreinigungsbereiche 36 einem Temperungsprozeß unterzogen, um eine Diffusion der Verunreinigungsionen zu ermöglichen, und um die Verunreinigungsbereiche 36 thermisch zu oxidieren, so daß auf diese Weise eine dickere Gateisolationsschicht 32a oberhalb der Ver­ unreinigungsbereiche 36 erhalten wird. Dabei ist die dickere Gateisola­ tionsschicht 32a dicker als die über den anderen Bereichen liegende Ga­ teisolationsschicht 32.

Nachfolgend wird ein dielektrischer Film 37 auf den Floatinggate-Leitun­ gen 33a gebildet. Sodann folgt die Bildung einer Mehrzahl von Steuergate- Leitungen 38, die in vorbestimmtem Abstand zueinander und unter rech­ tem Winkel zu den Floatinggate-Leitungen 33a liegen. Dabei weisen die Steuergate-Leitungen 38 eine geringere Breite auf als die Floatinggate- Leitungen 33a. Auf den Steuergate-Leitungen 38 kommt eine Kappeniso­ lationsschicht 39 zu liegen.

Sodann werden an den Seiten der Steuergate-Leitungen 38 und der Kappe­ nisolationsschichten 39 zweite Oxid-Seitenwandstücke 40 gebildet. Unter Verwendung der zweiten Oxid-Seitenwandstücke und der Steuergate-Lei­ tungen 38 als Masken werden der dielektrische Film 37 und die Floating­ gate-Leitungen 33a selektiv geätzt, um eine Mehrzahl von Floatinggates 33b zu erhalten. Sodann werden Tunnelungsisolationsschichten 41 an den Seiten der Floatinggates 33b gebildet sowie eine Mehrzahl von Pro­ grammierleitungen 42, die parallel zu und zwischen den schwerdotierten Verunreinigungsbereichen 36 liegen.

Ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung mit dem oben beschriebenen erfindungsgemäßen Aufbau wird nachfol­ gend näher erläutert. Die Fig. 11A bis, 11I zeigen Querschnitte der Erläute­ rung der Prozeßschritte bei der Herstellung der nichtflüchtigen Speicher­ einrichtung, jeweils entlang der Linie I-I von Fig. 9 gesehen, während die Fig. 12A bis 12I entsprechende Querschnitte jeweils entlang der Linie II-II von Fig. 9 zeigen.

Entsprechend den Fig. 11A und 12A werden aktive Bereiche in einem p- Typ Halbleitersubstrat 30 definiert. Danach wird eine Oxidschicht auf das Halbleitersubstrat 30 niedergeschlagen, die anschließend einem Fotoätz­ prozeß unterworfen wird, um eine Mehrzahl von Feldoxidschichten 31 in Matrixform zu erhalten, die um einen vorbestimmten Abstand voneinan­ der angeordnet sind.

Sodann wird gemäß den Fig. 11B und 12B eine Gateisolationsschicht 32 aus einem Oxid auf den aktiven Bereichen zwischen den Feldoxidschich­ ten 31 gebildet. In einem nächsten Schritt wird eine erste Polysilicium­ schicht 33 auf die Gateisolationsschicht 32 aufgebracht, und ebenso auf die Feldoxidschichten 31.

Gemäß den Fig. 11C und 12C wird die erste Polysiliciumschicht 33 mit ei­ nem ersten Fotoresistfilm PR1 bedeckt, der anschließend durch Belich­ tung und Entwicklung strukturiert wird, nachdem Floatinggate-Leitun­ gen definiert worden sind. Unter Verwendung des ersten Fotoresistmu­ sters PR1 als Maske wird die erste Polysiliciumschicht 33 selektiv entfernt, um auf diese Weise Floatinggate-Leitungen 33a zu erhalten.

Gemäß den Fig. 11D und 12D wird der verbleibende Fotoresistfilm PR1 entfernt. Im Anschluß daran wird eine erste Isolationsschicht 34 auf den Floatinggate-Leitungen 33a und der Gateisolationsschicht 32 gebildet. Die erste Isolationsschicht 34 besteht zum Beispiel aus einem Nitrid. So­ dann wird ein zweiter Fotoresistfilm PR2 auf die gesamte Oberfläche auf­ gebracht, und es wird eine zweite Isolationsschicht auf der ersten Isola­ tionsschicht 34 gebildet, die dann einem Rückätzprozeß unterzogen wird, um Seitenwandstücke 35 an den Seiten der ersten Isolationsschicht 34 zu erhalten.

Gemäß den Fig. 11E und 12E wird der verbleibende zweite Fotoresistfilm PR2 entfernt. Sodann wird unter Verwendung der ersten Oxid-Seiten­ wandstücke 35 als Ätzmaske die erste Isolationsschicht 34 durch einen Ätzprozeß entfernt. Unter Verwendung der verbleibenden ersten Isola­ tionsschicht 34 und der ersten Oxid-Seitenwandstücke 35 als Masken werden dann n-Typ Verunreinigungsionen selektiv und mit hoher Dosis in das Substrat implantiert, um unterhalb der Oberfläche des Halbleitersub­ strats 30 eine Mehrzahl von stark dotierten Verunreinigungsbereichen 36 zu erhalten, die die Floatinggate-Leitungen 33a überlappen. Diese Verun­ reinigungsbereiche 36 werden als Bitleitungen verwendet.

Entsprechend den Fig. 11F und 12F werden die stark dotierten Verunrei­ nigungsbereiche 36 einem Temperungsprozeß unterzogen, damit die inji­ zierten Verunreinigungsionen weiter in das Substrat hineindiffundieren können, und um die Verunreinigungsbereiche thermisch zu oxidieren, um auf diese Weise Gateisolationsschichten 32a zu erhalten, die oberhalb der Verunreinigungsbereiche 36 dicker sind als die Gateisolationsschicht 32 in anderen Bereichen. Danach erfolgt ein thermischer Oxidationsprozeß im Bereich der Floatinggate-Leitungen 33a, um dielektrische Filme 37 zu erhalten.

Wie die Fig. 11G und 12G erkennen lassen, wird auf den dielektrischen Fil­ men 37 zunächst eine zweite Polysiliciumschicht aufgebracht und darauf eine Kappenisolationsschicht 39. Schließlich wird auf der Kappenisola­ tionsschicht 39 ein dritter Fotoresistfilm PR3 gebildet, der anschließend einem Belichtungs- und Entwicklungsprozeß unterzogen wird, um Steu­ ergate-Leitungen zu definieren. Anschließend wird der dritte Fotoresist­ film PR3 strukturiert.

Unter Verwendung des dritten Fotoresistmusters PR3 als Maske werden die zweite Polysiliciumschicht und die Kappenisolationsschicht 39 durch einen Ätzprozeß selektiv entfernt, um auf diese Weise Steuergate-Leitun­ gen 38 zu erhalten, die unter rechtem Winkel zu den Floatinggate-Leitun­ gen 33a verlaufen. Die Breite der Steuergate-Leitungen 38, die als Wortlei­ tungen verwendet werden, ist dabei schmaler als die Breite der Floatingga­ te-Leitungen 33a.

Gemäß den Fig. 11H und 12H wird der verbleibende dritte Fotoresistfilm PR3 entfernt. Danach wird eine dritte Isolationsschicht auf die Kappeniso­ lationsschicht 39 niedergeschlagen und anschließend zurückgeätzt, um zweite Oxid-Seitenwandstücke 40 an beiden Seiten der Steuergate-Lei­ tungen 38a und der Kappenisolationsschicht 39 zu erhalten. Mit den zwei­ ten Oxid-Seitenwandstücken 40 als Masken werden der dielektrische Film 37 und die Floatinggate-Leitungen 33a selektiv geätzt, um auf diese Weise Floatinggates 33b zu erhalten.

Gemäß den Fig. 11I und 12I werden die Seiten der Floatinggates 33b einem thermischen Oxidationsprozeß unterzogen, um an diesen Seiten Tunne­ lungsisolationsschichten 41 zu erhalten. Sodann werden auf den starkdo­ tierten Verunreinigungsbereichen 36 Programmiergate-Leitungen 42 ge­ bildet, die unter rechtem Winkel zu den stark dotierten Verunreinigungs­ bereichen 36 verlaufen.

Das Verfahren zur Herstellung der oben beschriebenen nichtflüchtigen Speichereinrichtung nach der Erfindung weist einige Vorteile auf.

Da die nichtflüchtige Speichereinrichtung während des Programmierbe­ triebs ein Floatinggate FET mit vier Anschlüssen bildet, lassen sich der Strompfad zur Programmierung und der Strompfad zur Überwachung voll­ ständig voneinander trennen, so daß der Programmierbetrieb und der Überwachungsbetrieb optimiert werden können.

Da andererseits die nichtflüchtigen Speicherzellen eine einfache Stapel­ gatestruktur mit Programmiergates aufweisen, um ein kontaktloses Array zu erhalten, und da die Programmiergates auf Isolationsfilmen gebildet sind, läßt sich eine minimale effektive Zellengröße erhalten, wobei den­ noch ein Programmieren durch Tunneleffekt möglich ist, und bei der die Zellengröße nicht durch die Programmiergates beeinflußt wird.

Claims (21)

1. Verfahren zur Herstellung einer nichtflüchtigen Speichereinrich­ tung mit folgenden Schritten:

• - Bereitstellung eines Halbleitersubstrats (30) eines ersten Leitungs­ typs;
• - Bildung einer Gateisolationsschicht (32) auf der gesamten Oberflä­ che des Halbleitersubstrats (30);
• - Bildung einer Mehrzahl von Floatinggate-Leitungen (33a) auf der Gateisolationsschicht (32), die in einer Richtung unter einem vorbestimm­ ten Abstand voneinander angeordnet sind;
• - Bildung von ersten Seitenwandstücken an den Seiten einer jeden Floatinggate-Leitung (33a);
• - Bildung einer Mehrzahl von begrabenen Verunreinigungsbereichen (36) eines zweiten Leitungstyps im Halbleitersubstrat (30) und zwischen den Floatinggate-Leitungen (33a);
• - Bildung eines dielektrischen Films (37) auf der Oberfläche der Floa­ tinggate-Leitungen (33a);
• - Bildung einer Mehrzahl von Steuergate-Leitungen (38) auf den die­ lektrischen Filmen (37) und von Kappenisolationsschichten (39) auf den Steuergate-Leitungen (38), wobei die Steuergate-Leitungen (38) und die Kappenisolationsschichten (39) unter rechtem Winkel zu den Floatingga­ te-Leitungen (33a) verlaufen sowie in vorbestimmtem Abstand voneinan­ der angeordnet sind;
• - Bildung von zweiten Seitenwandstücken an den Seiten der Steuer­ gate-Leitungen (38) und der Kappenisolationsschichten (39);
• - Selektives Ätzen des dielektrischen Films (37) und der Floatinggate- Leitungen (33a) unter Verwendung der Steuergate-Leitungen (38) und der zweiten Seitenwandstücke (40) als Masken, um eine Mehrzahl von Floa­ tinggates (33b) zu erhalten;
• - Bildung von Tunnelungsisolationsschichten (41) an den Seiten der Floatinggates (33b); und
• - Bildung einer Mehrzahl von Programmlerleitungen (42) zwischen den begrabenen Verunreinigungsbereichen (36), die sich in derselben Richtung wie die Verunreinigungsbereiche (36) erstrecken.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Floa­ tinggate-Leitungen (33a) aus Polysilicium hergestellt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt zur Bildung der ersten Seitenwandstücke folgende weitere Schritte umfaßt:

• - Bildung einer ersten Isolationsschicht (34) auf der gesamten Sub­ stratoberfläche;
• - Bildung von zweiten isolierenden Seitenwandstücken auf der ersten Isolationsschicht (34) an den Seiten der Floatinggate-Leitungen (33a); und
• - Entfernen der freigelegten ersten Isolationsschicht (34) unter Ver­ wendung der zweiten isolierenden Seitenwandstücke als Masken.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste Isolationsschicht (34) aus einem Nitrid hergestellt wird, und daß die zwei­ ten isolierenden Seitenwandstücke aus einem Oxid bestehen.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der di­ elektrische Film (37) durch thermische Oxidation der freigelegten Floa­ tinggate-Leitungen (33a) gebildet wird.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt zur Bildung der begrabenen Verunreinigungsbereiche (36) vom zweiten Leitungstyp folgende weitere Schritte umfaßt:

• - Implantation von Verunreinigungsionen in das Halbleitersubstrat (30) unter Verwendung der Floatinggate-Leitungen (33a) und der ersten Seitenwandstücke als Masken; und
• - Durchführung eines Temperungsprozesses, damit die Verunreini­ gungsionen weiter in das Substrat hineindiffundieren können, sowie zur thermischen Oxidation der Oberflächen der Verunreinigungsbereiche (36), um auf diese Weise eine dicke Gateisolationsschicht (32a) auf den Verunreinigungsbereichen (36) zu erhalten, die dicker ist als die Dicke der Gateisolationsschicht (32) in den anderen Bereichen.

7. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß der di­ elektrische Film (37) durch thermische Oxidation der Oberfläche der Floa­ tinggate-Leitungen (33a) erhalten wird.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Breite der Floatinggates (33b) größer ist als die Breite der Steuergate-Leitungen (38).

9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die begra­ benen Verunreinigungsbereiche (36) vom zweiten Leitungstyp als Bitlei­ tungen verwendet werden.

10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Steu­ ergate-Leitungen (38) als Wortleitungen verwendet werden.

11. Verfahren zur Herstellung einer nichtflüchtigen Speichereinrich­ tung mit folgenden Schritten:

• - Bereitstellung eines Halbleitersubstrats (30) eines ersten Leitungs­ typs;
• - Bildung von Feldoxidschichten (31) in Matrixform auf dem Halblei­ tersubstrat (30);
• - Bildung einer Gateisolationsschicht (32) auf der gesamten Oberflä­ che des Halbleitersubstrats (30);
• - Bildung von Floatinggate-Leitungen (33a) auf der Gateisolations­ schicht (32), wobei die Floatinggate-Leitungen (33a) in einer Richtung un­ ter vorbestimmtem Abstand zueinander angeordnet sind und die Feldoxid­ schichten (31) bedecken;
• - Bildung von ersten Seitenwandstücken an den Seiten der Floating­ gate-Leitungen (33a);
• - Bildung begrabener Verunreinigungsbereiche (36) vom zweiten Lei­ tungstyp im Halbleitersubstrat (30) zwischen den Floatinggate-Leitungen (33a);
• - Bildung eines dielektrischen Films (37) auf der Oberfläche der Floa­ tinggate-Leitungen (33a);
• - Bildung einer Mehrzahl von Steuergate-Leitungen (38) mit darauf­ liegenden Kappenisolationsschichten (39) auf dem dielektrischen Film (37), die unter vorbestimmtem Abstand zueinander angeordnet sind und unter rechtem Winkel zu den Floatinggate-Leitungen (33a) verlaufen;
• - Bildung von zweiten Oxid-Seitenwandstücken (40) an den Seiten der Kappenisolationsschichten (39) und der Steuergate-Leitungen (38);
• - Selektives Entfernen des dielektrischen Films (37) und der Floa­ tinggate-Leitungen (33a) unter Verwendung der Steuergate-Leitungen (38) und der zweiten Oxid-Seitenwandstücke (40) als Masken, um auf die­ se Weise eine Mehrzahl von Floatinggates (33b) zu erhalten;
• - Bildung von Tunnelungsisolationsschichten (41) an den Seiten der Floatinggates (33b); und
• - Bildung einer Mehrzahl von Programmiergate-Leitungen (42) paral­ lel zu den Verunreinigungsbereichen (36) sowie zwischen den Verunreini­ gungsbereichen (36) liegend.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß zur Bil­ dung der Floatinggates (33b) die Floatinggate-Leitungen (33a) selektiv im Bereich der Feldoxidschichten (31) geätzt werden, wobei sie die Feldoxid­ schichten (31) überlappen.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Ver­ unreinigungsbereiche (36) vom zweiten Leitungstyp als Bitleitungen ver­ wendet werden.

14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Steuergate-Leitungen (38) als Wortleitungen verwendet werden.

15. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Floa­ tinggate-Leitungen (33a) aus Polysilicium hergestellt werden.

16. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt zur Bildung der ersten Seitenwandstücke folgende weitere Schritte umfaßt:

• - Bildung einer ersten Isolationsschicht (34) auf der gesamten Ober­ fläche des Halbleitersubstrats (30);
• - Bildung erster Oxid-Seitenwandstücke (35) auf der ersten Isola­ tionsschicht (34) an Seiten der Floatinggate-Leitungen (33a); und
• - Entfernen der ersten Isolationsschicht (34) mit den ersten Oxid-Iso­ lationsseitenwandstücken (35) als Maske.

17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste Isolationsschicht (34) aus einem Nitrid hergestellt wird, und daß die zwei­ ten isolierenden Seitenwandstücke aus einem Oxid bestehen.

18. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der di­ elektrische Film (37) durch selektive und thermische Oxidation der freige­ legten Floatinggate-Leitungen (33a) hergestellt wird.

19. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt zur Bildung der begrabenen Verunreinigungsbereiche (36) vom zweiten Leitungstyp folgende weitere Schritte umfaßt:

• - Implantation von Verunreinigungsionen in das Halbleitersubstrat (30) unter Verwendung der Floatinggate-Leitungen (33a) und der ersten Seitenwandstücke als Masken; und
• - Durchführung eines Temperungsprozesses, damit die implantier­ ten Verunreinigungsionen weiter in das Substrat hineindiffundieren kön­ nen, sowie zur Oxidation der Oberfläche der Verunreinigungsbereiche (36), um auf diesen jeweils eine Gateisolationsschicht (32a) zu erhalten, deren Dicke größer ist als die Dicke der Gateisolationsschicht (32) in den anderen Bereichen.

20. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Tun­ nelungsisolationsschicht (41) durch thermische Oxidation der Seiten der Floatinggate-Leitungen (33a) bzw. der Floatinggates (33b) gebildet wird.

21. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Brei­ te der Floatinggates (33b) größer ist als die Breite der Steuergateleitungen (38).