DE69407318T2

DE69407318T2 - Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung

Info

Publication number: DE69407318T2
Application number: DE69407318T
Authority: DE
Inventors: Youhei Ichikawa; Ichiro Nakao; Yoshinori Odake; Okuda Yasushi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-02-02
Filing date: 1994-02-01
Publication date: 1998-07-02
Anticipated expiration: 2014-02-02
Also published as: EP0609829B1; US5510639A; EP0609829A2; KR0125113B1; EP0609829A3; DE69407318D1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung:

Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige bzw. permanente Halbleiterspeicheranordnung und ein Verfahren zu ihrer Herstellung.

2. Beschreibung des technischen Umfelds:

Elektrisch programmierbare Nur-Lesespeicher (Electrically Programmable Read Only Memory; EPROM) und elektrisch löschbare und programmierbare Nur- Lesespeicher (Electrically Erasable Programmable Read Only Memory; EEPROM) werden weit verbreitet als nichtflüchtige Halbleiterspeicherbauelemente verwendet. Figur 11 zeigt eine Querschnittsansicht eines Teils eines EEPROMs vom Flash-Typ nach dem Stand der Technik. Jeder Speicherzellentransistor des EEPROMs hat einen Kanalbereich (p-Typ Diffusionsschicht) 2, einen n-Typ Drainbereich 3 und einen Sourcebereich 4, welche in einem p-Typ Siliciumsubstrat 1 ausgebildet sind. Weiterhin weist jeder Speicherzellentransistor eine Regel- bzw. Steuergateelektrode 8, welche auf dem Siliciumsubstrat 1 ausgebildet ist, und eine Floating-Gate-Elektrode bzw. Elektrode mit freiem Potential 9 auf, welche auf der Regel- bzw. Steuergateelektrode 8 ausgebildet ist. Ein erster Gate-Isolationsfilm 5 ist zwischen der Floating-Gate-Elektrode 9 und dem Siliciumsubstrat 1 vorgesehen, und ein zweiter Gate-Isolationsfilm 6 ist zwischen der Floating-Gate-Elektrode 9 und der Regel- bzw. Steuergateelektrode 8 vorgesehen. Diese Elektroden 8 und 9 werden von einem Siliciumoxidfilm 10 abgedeckt bzw. bedeckt. Die Bitleitungen 12 verlaufen über dem Siliciumoxidfilm 10, so daß sie den Drainbereich 3 mit den Drainbereichen der anderen Transistoren über Kontaktiöcher verbinden, welche in dem Siliciumoxidfilm 10 vorgesehen sind.
Während Figur 11 eine nichtflüchtige Halbleiterspeicherzelle des nichtflüchtigen Halbleiterspeicherbauelements zeigt, liegen tatsächlich eine große Anzahl von Speicherzellen auf dem Siliciumsubstrat 1 vor. Die Speicherzellen sind elektrisch voneinander getrennt bzw. isoliert durch einen Elementtrenn- bzw.-isolationsfilm 15, wie ein LOCOS (Local Oxidation; lokale Oxidation), welcher in einem vorgeschriebenen bzw. vorherbestimmten Bereich des Siliciumsubstrats 1 ausgebildet wird.
Das Speichern von Informationen in dem nichtflüchtigen Halbleiterspeicherbauelement wird durch Speichern/Entladen (storing/unstoring) einer positiven oder einer negativen Ladung in der Floating-Gate-Elektrode 9 bewirkt. Weil die positive oder die negative Ladung, welche in der Floating-Gate-Elektrode 9 gespeichert ist, die Grenzspannung (Vt) des Transistors der Speicherzelle beeinflußt, kann die gespeicherte Information durch Detektieren bzw. Feststellen des Drainstromes des Transistors ausgelesen werden.
Der oben beschriebene Stand der Technik weist Probleme auf, welche nachfolgend beschrieben sind.
Wenn die positive oder negative Ladung in die Floating-Gate-Elektrode 9 injiziert wird oder aus dieser freigegeben wird, werden relativ hohe Spannungen an die Regel- bzw. Steuergateelektrode 8 und die Bitleitungen 12 angelegt. Deshalb wirkt die Struktur der Wortleitung (Regel- bzw. Steuergateelektrode 8)/Elementtrenn- bzw.-isolationsfilm 15/Siliciumsubstrat 1 als eine parasitäre MOS-Struktur, welche zwischen benachbarten bzw. aneinandergrenzenden Speicherzellen ausgebildet ist und, als Ergebnis, kann ein leitender bzw. Leitkanal zwischen den benachbarten Speicherzellen ausgebildet werden. Ein solcher Leitkanal durchbricht die Isolation zwischen den angrenzenden bzw. benachbarten Speicherzellen. Um die Elementisolation bzw. -trennung aufrechtzuerhalten, ist es erforderlich, den Elementisolationsfilm 5 dicker und breiter zu machen, was unvereinbar mit dem Ziel des Erreichens einer hochgradigen Integration der Speichertransistoren ist.
Es ist auch im allgemeinen notwendig, den Operations- bzw. Betriebsstrom (z.B. den Drainstrom) des Transistors zu erhöhen, um die Geschwindigkeit des Auslesens von Daten zu erhöhen. Jedoch führt die Verringerung der Kanalbreite des Transistors, um die Größe des Halbleiterspeichers zu verringern, zu einer Abnahme des Operations- bzw. Betriebsstroms.
Weiterhin ist es bei dem oben beschriebenen Aufbau wahrscheinlich, daß die Inversionsgrenzspannungen der Speicherzellentransistoren schwanken aufgrund der Schwankung der Menge der gespeicherten Ladungen in der Floating-Gate- Elektrode. Deshalb ist es erforderlich, alle Daten schubweise zu verarbeiten bzw. zwischenzuspeichern, bevor ein Löschvorgang (oder ein Schreibvorgang) durchgeführt wird, oder den Löschvorgang zu wiederholen und die Grenzspannung (Vt) zu überprüfen. Diese Prüfvorgänge werden als "Verifikationsvorgänge" (verifying Operations) bezeichnet und erhöhen die Zeit, die beim Löschen oder Schreiben verwendet wird.
Ein nichtflüchtiges Speicherbauelement gemäß dem Stand der Technik und entsprechend den Merkmalen des Oberbegriffs von Anspruch list aus der JP-A- 3 132 079 bekannt.

Zusammenfassung der Erfindung

Die nichtflüchtige Halbleiterspeicherzelle dieser Erfindung wird durch die kennzeichnenden Merkmale von Anspruch 1 charakterisiert.
Eine Anordnung von nichtflüchtigen Halbleiterspeicherbauelementen dieser Erfindung wird in Anspruch 7 definiert.
Verfahren zur Herstellung eines nichtflüchtigen Halbleiterspeicherbauelements dieser Erfindung sind durch die Ansprüche 14 und 18 definiert.
Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen dargestellt.
Demzufolge ermöglicht die hierin beschriebene Erfindung die Vorteile: (1) Schaffen eines nichtflüchtigen Halbleiterspeicherbauelements, wobei die elektrische Isolation bzw. Trennung zwischen benachbarten bzw. aneinandergrenzenden Speicherzellentransistoren gesichert wird, die Speicherzellen extrem klein gemacht werden können und mit einem hohen Integrationsgrad gepackt bzw. kompakt angeordnet werden (packaged) können, und Schaffen eines Verfahrens zu dessen Herstellung, und (2) Schaffen eines nichtflüchtigen Halbleiterspeicherbauelements mit einer erhöhten Leserate und einer verringerten Zeit, welche zum Löschen verwendet wird, und ein Verfahren zur Herstellung desselben.
Diese und andere Vorteile der vorliegenden Erfindung werden den Fachleuten offensichtlich werden beim Lesen und Verstehen der nachfolgenden ausführlichen Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen.

Kurze Beschreibung der Zeichnungen

Figur 1A ist eine Draufsicht, welche ein nichtflüchtiges Halbleiterspeicherbauelement der Erfindung veranschaulicht, und Figur 1B ist eine Querschnittsansicht entlang der Linie B-B in Figur 1A.
Figur 2 ist eine Draufsicht, welche das Layout der Gate-Elektrode des nichtflüchtigen Halbleiterspeicherbauelements von Figur 1 veranschaulicht.
Figur 3 ist eine Draufsicht, welche das Layout der Source-, der Kanal- und der Drain-Bereiche des nichtflüchtigen Halbleiterspeicherbauelements von Figur 1 veranschaulicht.
Figuren 4A bis 4E sind Querschnittsansichten, welche das Herstellungsverfahren des nichtflüchtigen Halbleiterspeicherbauelements von Figur 1 veranschaulichen.
Figur 5 ist eine Querschnittsansicht, welche ein anderes nichtflüchtiges Halbleiterspeicherbauelement der Erfindung veranschaulicht.
Figur 6 ist eine Draufsicht, welche das Layout der Gate-Elektrode und des nichtflüchtigen Halbleiterspeicherbauelements von Figur 5 veranschaulicht.
Figur 7 ist eine Draufsicht, welche das Layout der Source-, der Kanal- und der Drain-Bereiche des nichtflüchtigen Halbleiterspeicherbauelements von Figur 5 veranschaulicht.
Figuren 8A bis 8D sind Querschnittsansichten, welche das Herstellungsverfahren des nichtflüchtigen Halbleiterspeicherbauelements von Figur 5 veranschaulichen.
Figur 9 ist eine Querschnittsansicht, welche ein weiteres nichtflüchtiges Halbleiterspeicherbauelement der Erfindung veranschaulicht.
Figur 10 ist eine Querschnittsansicht, welche ein weiteres nichtflüchtiges Halbleiterspeicherbauelement der Erfindung veranschaulicht.
Figur 11 ist eine Querschnittsansicht, welche ein nichtflüchtiges Halbleiterspeicherbauelement (Flash-EEPROM) des Standes der Technik veranschaulicht.

Beschreibung der bevorzugten Ausführungsformen

Beispiel 1

Ein erstes Beispiel eines nichtflüchtigen Halbleiterspeicherbauelements gemäß der vorliegenden Erfindung wird nun nachstehend unter Bezugnahme auf die Figuren 1A und 1B, die Figur 2 und die Figur 3 beschrieben. Diese Figuren zeigen einen Teil eines Speicherzellenanordnungsbereiches des nichtflüchtigen Halbleiterspeicherbauelements.
Dieses nichtflüchtige Halbleiterspeicherbauelement verwendet ein Siliciumsubstrat 1 eines p-Typs als ein Halbleitersubstrat. Das p-Typ Siliciumsubstrat 1 umfaßt eine Vielzahl von ringförmigen Kanalbereichen 2 vom p-Typ, eine Vielzahl von n-Typ Drain-Bereichen (ungefähr 0,9 jim Durchmesser) 3, wobei jeder davon von einem ringförmigen Kanalbereich 2 umgeben ist, und einen gemeinsamen n-Typ Sourcebereich 4, welcher außerhalb des ringförmigen Kanalbereichs 2 ausgebildet ist, wie in Figur 3 gezeigt. Bei diesem Beispiel wird die Kanallänge auf 0,3 µm festgesetzt, und die effektive bzw. wirksame Kanalbreite wird auf 3,14 (= 0,5 x 2π) µm festgesetzt.
Das nichtflüchtige Halbleiterspeicherbauelement dieser Erfindung umfaßt eine solche Anzahl von nichtflüchtigen Speicherzellen (oder Speicherzellentransistoren), wie der Anzahl der Drainbereiche 3 in dem Speicherzellenanordnungsbereich davon entsprechen, und umfaßt in einem nicht in der Zeichnung gezeigten Bereich periphere bzw. äußere Schaltkreise, wie einen Ansteuerschaltkreis, um diese nichtflüchtigen Speicherzellen anzusteuern.
Wie in Figur 1B gezeigt, umfaßt jeder Speicherzellentransistor eine ringförmige erste Gate-Isolationsschicht (10 nm dick) 5, welche auf der oberen Oberfläche des Siliciumsubstrats 1 ausgebildet ist. Die ringförmige erste Gate-Isolationsschicht 5 bedeckt die Grenze (pn-Übergang bzw. pn-Verbindung) zwischen dem ringförmigen Kanalbereich 2 und dem Drainbereich 3. Auf der ringförmigen ersten Gate-Isolationsschicht 5 ist eine ringlrmige Floating-Gate-Elektrode (ungefähr 200 nm dick gemessen parallel zu der oberen Oberfläche des Substrats 1) 9 ausgebildet. Auf der äußeren Seitenoberfläche der ringförmigen Floating- Gate-Elektrode 9 ist eine zweite Gate-Isolationsschicht (20 nm dick) 6 ausgebildet.
Eine Regel- bzw. Steuergateelektrode 8 ist auf einer dritten Gate-Isolationsschicht (30 nm dick) vorgesehen, welche auf dem Siliciumsubstrat 1 ausgebildet ist. Die Regel- bzw. Steuergateelektrode 8 ist von der ringförmigen Floating- Gate-Elektrode 9 durch die zweite Gate-Isolationsschicht 6 isoliert bzw. getrennt. Diese bedeutet, daß die Regel- bzw. Steuergateelektrode 8 kapazitiv mit der ringförmigen Floating-Gate-Elektrode 9 über die zweite Gate-Isolationsschicht 6 gekoppelt ist.
Wie in Figur 1B gezeigt, liegt der pn-Übergang (Drainübergang bzw. Drainverbindung) auf der oberen Oberfläche des Siliciumsubstrats 1 zwischen dem Drainbereich 3 und dem Kanalbereich 2 unter dem ersten Gate- Isolationsfilm 5, und gegenüber der Floating-Gate-Elektrode 9 über den ersten Gate-Isolationsfilm 5. Ähnlich liegt der pn-Übergang (Sourceübergang) auf der oberen Oberfläche des Siliciumsubstrats 1 zwischen dem Sourcebereich 4 und dem Kanalbereich 2 unter dem dritten Gate-Isolationsfilm 7, und gegenüber der Regel- bzw. Steuergateelektrode 8 über den dritten Gate-Isolationsfilm 7. Als Ergebnis werden elektrische Felder von der Floating-Gate-Elektrode 9 und der Regel- bzw. Steuergateelektrode 8 effektiv bzw. wirksam an die Drainverbindung bzw. -übergang bzw. die Sourceverbindung bzw. -übergang angelegt.
Figur 2 zeigt das Grundrißlayout bzw. ebene Layout der Regel- bzw. Steuergateelektrode 8, der Floating Gate-Elektrode 9 und anderen Bereichen. Wie aus Figur 2 gesehen werden kann, ist die Regel- bzw. Steuergateelektrode 8 einer jeden nichtflüchtigen Speicherzelle ein integraler Teil der Wortleitung und umgibt den Umfang der ringförmigen Floating-Gate-Elektrode 9. Wie vorher beschrieben, ist die zweite Gate-Isolationsschicht 6 (in Figur 2 nicht gezeigt) zwischen der ringförmigen Floating Gate-Elektrode 9 und der Regel- bzw. Steuergateelektrode 8 zum Zweck der trennenden Isolierung bzw. isolierenden Trennung vorgesehen.
Ein Paar von benachbarten Wortleitungen kann elektrisch in einem nicht in Figur 2 gezeigten Bereich verbunden werden (außerhalb des Speicherzellenanordnungsbereichs). In diesem Fall wird es unnötig, einen Abstand zwischen einem Paar der Wortleitungen in dem Speicherzellenanordnungsbereich vorzusehen. Deshalb kann ein solches Grundrißlayout verwendet werden, daß jedes Paar der Wortleitungen als eine einzelne Wortleitung ausgebildet wird, wodurch der Integrationsgrad erhöht wird.
Bezugnehmend auf Figur 1B wird ein Siliciumoxidfilm (350 nm dick) 10 auf der Regel- bzw. Steuergateelektrode 8 vorgesehen, und die Innenseitenoberfläche der ringförmigen Floating-Gate-Elektrode 9 wird durch den Seitenwandtrenn- bzw. -isolationsfilm (250 nm dick) 11 bedeckt bzw. abgedeckt. Der Siliciumoxidfilm 10 und der Seitenwandisolationsfilm 11 trennen bzw. isolieren die Regel- bzw. Steuergateelektrode 8 und die ringförmige Floating-Gate-Elektrode 9 elektrisch von den Bitleitungen (Leitung/Abstand = 0,75 µm/0,75 µm) 12.
Die Regel- bzw. Steuergateelektrode 8 liegt dem "Grenzbereich" zwischen dem ringförmigen Kanalbereich 2 und dem Sourcebereich 4 in Figur 3 gegenüber. Der "Grenzbereich" entspricht dem Bereich eines pn-Übergangs, welcher auf der oberen Oberfläche des Siliciumsubstrats 1 angeordnet ist.
Wenn eine Information in die Speicherzelle des Bauelements dieses Beispiels geschrieben wird, werden die Spannungen der Bitleitung 12, der Wortleitung, und des Siliciumsubstrats 1 auf 5 V, -8 V, bzw. 0 V festgesetzt. Wenn eine Information aus der Speicherzelle des Bauelements dieses Beispiels gelöscht wird, werden die Spannungen der Bitleitungen 12, der Wortleitung und des Siliciumsubstrats 1 auf -8 V, 8 V bzw. -8 V festgesetzt. Bei Schreib-/Löschvorgängen wird die Spannung des Sourcebereichs 4 so festgesetzt, daß sie in einem freien bzw. schwebenden (floating) Zustand ist. Wenn die Information aus der Speicherzelle des Bauelements dieses Beispiels ausgelesen wird, werden die Spannungen der Bitleitung 12, der Wortleitung, des Siliciumsubstrats 1, und des Sourcebereichs 4 auf 1 V, 3 V, 0 V bzw. 0 V festgesetzt. Bei Auslesevorgängen wird der Drainstrom, welcher zwischen dem Sourcebereich 4 und dem Drainbereich 3 fließt, detektiert.
Die oben beschriebene Anordnung bewirkt die folgenden Effekte.
(1) Ein Trenn- bzw. Isolationsbereich (z.B. der LOCOS-Bereich) um die Transistoren voneinander zu trennen bzw. isolieren, ist nicht notwendig. Deshalb kann eine große Anzahl von Transistoren mit einer hohen Dichte auf einen begrenzten Raum integriert werden.
(2) Weil die Kanalbreite eines Transistors durch die mittlere Umfangslänge des ringförmigen Kanalbereichs 2 bestimmt wird, kann eine relativ große Kanaibreite für eine gegebene Fläche, welche von einem Transistor belegt wird, erhalten werden.
(3) Der elektrische Feldeffekt, welcher von der Regel- bzw. Steuergateelektrode 8 auf den ringförmigen Kanalbereich 2 ausgeübt wird, kann mit einem hohen Grad an Genauigkeit eingestellt werden durch Einstellen bzw. Beeinflussen der Dicke des dritten Gateisolationsfilms 7. Als Ergebnis wird ein Schwanken der Grenzspannung (Vt) während eines Löschvorgangs (oder eines Schreibvorgangs) verhindert und die Verifikationsvorgänge werden nicht benötigt.
(4) Weil der erste Gate-Isolationsfilm 5 dünner gemacht werden kann, als der dritte Gate-Isolationsfilm 7, können elektrische Ladungsträger den ersten Isolationsfilm 5 bei einer relativ geringen Spannung durchdringen, wodurch es errnöglicht wird, einen eflizienten bzw. wirksamen Schreib/Löschvorgang durchzuführen. Andererseits wird das elektrische Feld, welches auf den dritten Gate-Isolationsfilm 7 wirkt, ziemlich klein, wodurch die Störung des dritten Gate- Isolationsfilms 7 aufgrund des Schreib/Löschvorgangs verhindert wird.
Das Herstellungsverfahren dieses Beispiels wird nun nachfolgend unter Bezugnahme auf die Figuren 4A bis 4E beschrieben.
Als erstes werden Phosphor (P)-Ionen in den Speicherzellenanordnungsbereich des Siliciumsubstrats 1 implantiert, wobei P-Typ Fremdatome bzw. Fremdstoffe (impurity) mit einer geringen Konzentration dotiert wurden, wodurch eine n&spplus;- Typ Diffusionsschicht 4' ausgebildet wird, welche ein n-Typ Sourcebereich 4 werden soll, wie in Figur 4A gezeigt. Die Ionenimplantation kann unter den Bedingungen von zum Beispiel einer Beschleunigungsenergie von 40 keV und einer Dosis von 2 x 10¹&sup4; cm&supmin;² durchgeführt werden.
Dann wird die obere Oberfläche des Siliciumsubstrats 1 thermisch oxidiert zum Beispiel durch eine Pyrooxidation bei 900 ºC, um einen Oxidfilm (30 nm dick) 7' auszubilden, welcher ein dritter Gate-Isolationsfilm 7 auf der oberen Oberfläche des Siliciumsubstrats 1 werden soll. Nach dem Ablagern eines polykristallinen Silicium (Polysilicium)-Films 8' mit einer Dicke von 350 nm auf dem Oxidfilm 7' durch ein CVD-Verfahren wird ein Fremdstoff (z.B. Phosphor) in den polykristallinen Siliciumfilm 8' dotiert, um dem Polysiliciumfilm 8' eine hohe elektrische Leitfähigkeit zu verleihen.
Dann wird eine Resistschicht 13, welche ein Muster trägt, um die Anordnung und Lage der äußeren Oberfläche der Regel- bzw. Steuergateelektrode 8 zu definieren auf dem Polysiliciumfilm 8' durch Photolithographietechniken ausgebildet. Freiliegende Bereiche des Polysiliciumfilms 8' und des Oxidfilms 7' werden selektiv weggeätzt durch ein anisotropes Ätzen, zum Beispiel ein reaktives bzw. rückwirkendes Ionenätzen (Reactive Ion Etching; RIE) unter Verwendung der Resistschicht 13 eine Maske. Demzufolge werden die äußeren Formen der Regel- bzw. Steuergateelektrode (Wortleitung 8) und des dritten Gate-Isolationsfilms 7, wie in Figur 4B gezeigt, ausgebildet.
Nach dem Entfernen der Resistschicht 13 wird der Siliciumoxidfilm (350 nm dick) 10 über der gesamten Oberfläche des Siliciumsubstrats 1 abgelagert, um den gemusterten Polysiliciumfilm 8' abzudecken.
Dann wird eine Resistschicht 14, welche ein Muster trägt, um Öffnungen zu definieren (entspricht dem Drainbereich 3), welche in dem Polysiliciumfilm 8' ausgebildet werden sollen, auf dem Siliciumoxidfilm 10 durch das Photolithographieverfahren bzw. die -technik ausgebildet. Freiliegende Bereiche des Siliciumoxidfilms 10 und des Polysiliciumfilms 8' werden selektiv weggeätzt durch ein anisotropes Ätzen unter Verwendung der Resistschicht 14 als eine Maske, wodurch Öffnungen in dem Polysiliciumfilm 8' ausgebildet werden und die Bereiche des Siliciumsubstrats 1 die freiliegenden Drainbereiche 3 werden.
Demzufolge wird die Regel- bzw. Steuergateelektrode 8, welche von dem Siliciumoxidfilm 10 auf der oberen Oberfläche davon bedeckt wird und Öffnungen aufweist, wie in Figur 4C gezeigt, erhalten.
Dann werden p-Typ Ionen in die freiliegenden Bereiche (eine Vielzahl von scheibenförmigen Bereichen) in die obere Oberfläche des Siliciumsubstrats 1 implantiert, wodurch Kanalbereiche (p-Typ Diffusionsschicht) 2 ausgebildet werden. Zu dieser Zeit werden die Bedingungen zum Implantieren von p-Typ Ionen so eingestellt, daß die Dicke der p-Typ Diffusionsschicht 2 größer wird, als die Dicke der n&spplus;-Typ Diffusionsschicht 4'. Die p-Typ Diffusionsschicht 2 wird so ausgebildet, daß sie elektrisch mit dem Bulkbereich des p-Typ Siliciumsubstrats 1 verbunden wird. Um den Kanalbereich 2 auszubilden, können zum Beispiel Borionen mit 50 keV und einer Dosierung von 1 x 10¹&sup5; cm&supmin;² implantiert werden, gefolgt durch Implantieren von BF&sub2; Ionen mit 40 keV und einer Dosis von 1 x 10¹&sup5; cm&supmin;².
Dann werden der erste Gate-Isolationsfilm (10 nm dick) 5 und der zweite Gate- Isolationsfilm (20 nm dick) 6 gleichzeitig durch thermisches Oxidieren der freiliegenden Oberflächen auf dem Siliciumsubstrat 1 und der Gateelektrode 8 (Pyrooxidation bei 800 ºC) ausgebildet. Darauffolgt das Ablagern eines leitfähigen Polysiliciumfilms über der gesamten Oberfläche des Siliciumsubstrats 1 durch ein CVD-Verfahren und durch Rückätzen des Polysiliciumfilms durch RIE, wodurch die ringförmige Floating-Gate-Elektrode 9 ohne Maskieren ausgebildet wird. Wie in Figur 4D gezeigt, entfernt dieses Rückätzverfahren vollständig den Polysiliciumfilm von der Oberfläche des Siliciumoxidfilms 10 und als Ergebnis werden die ringförmigen Floating-Gate-Elektroden 9 elektrisch voneinander getrennt bzw. isoliert. In der Öffnung der Regel- bzw. Steuergateelektrode 8 wird die Oberfläche der p-Typ Diffusionsschicht 2 freigelegt, außer der Umgebung der inneren Wand der Öffnung.
Dann werden Arsen (As)-Ionen in die freiliegende Oberfläche des Kanalbereichs 2 implantiert, wodurch ein n&spplus;-Typ Drainbereich 3 in Seibstausrichtung bzw. Selbstjustierung mit der Öffnung der Regel- bzw. Steuergateelektrode 8 ausgebildet wird. Die Implantierungsbedingungen werden so eingestellt, daß die Schichtdicke des Drainbereichs 3 geringer ist, als die Dicke des Kanalbereichs 2. Zum Beispiel werden Arsenionen mit 30 keV und einer Dosis von 1 x 10¹&sup6; cm&supmin;² implantiert.
Dann wird nach dem Ablagern eines Siliciumoxidfilms (250 nm dick), welcher ein Seitenwandoxidfilm 11 über der gesamten Oberfläche des Siliciumsubstrats 1 durch ein CVD-Veffahren werden soll, der Siliciumoxidfilm zurückgeätzt durch ein anisotropes Ätzverfahren, wodurch der Seitenwandoxidfilm 11, wie in Figur 4E gezeigt, ausgebildet wird. Der Seitenwandoxidfilm 11 bedeckt vollständig die innere Seitenoberfläche der ringförmigen Floating-Gate-Elektrode 9 und weist ein solches Neigungsprofil (slope profile) auf, um einen stabilen Kontakt zwischen dem Drainbereich 3 und den Bitleitungen 12 (nicht in Figur 4E gezeigt) aufrechtzuerhalten.
Dann werden die Bitleitungen 12, wie in den Figuren 1A und 1B gezeigt, durch ein Metallisierungsverfahren ausgebildet. Jede der Bitleitungen 12 verbindet eine Vielzahl von Drainbereichen der Transistoren, welche entlang der Querrichtung in Figur 1A angeordnet sind, mit nicht gezeigten äußeren bzw. peripheren Schaltkreisen. Die Bitleitungen 12 weisen vorzugsweise eine TiN/Al-Struktur auf. Alternativ kann die Öffnung mit zum Beispiel einer hochschmelzenden Metallstruktur aus W/TiN/Ti ausgefüllt werden, bevor ein direkter Kontakt der Bitleitungen 12 auf dem Drainbereich 3 hergestellt wird.
Das in den Figuren 4A bis 4E gezeigte Verfahren erzielt die folgenden Effekte.
(1) Die Floating-Gate-Elektrode 9 und der Seitenwandoxidfilm 11 werden selbstausrichtend bzw. selbstjustierend mit der Öffnung der Regel- bzw. Steuergateelektrode 8 durch ein Rückätzverfahren ohne ein Maskierungsverfahren ausgebildet. Als Ergebnis wird es unnötig, Maskenausrichtungsschritte bei dem Photolithographieverfahren durchzuführen, um die Floating-Gate- Elektrode 9 und den Seitenwandoxidfilm 11 auszubilden.
(2) Die Kanallänge (Abstand zwischen dem Sourcebereich 4 und dem Drainbereich 3) kann eingestellt bzw. beeinflußt werden durch Einstellen der Dicke des Polysiliciumfilms, welcher die ringförmige Floating-Gate-Elektrode 9 werden soll. Als Ergebnis ermöglicht das oben erwähnte Verfahren das Herstellen von extrem feinen Kanälen jenseits der Auflösungsgrenze der Photolithographie.
(3) Die Größe des Drainkontaktbereichs (der Bereich, wo jeder Drainbereich 3 und die entsprechende Bitleitung 12 miteinander Kontakt herstellen), kann eingestellt bzw. beeinflußt werden durch Einstellen der Dicke des Siliciumoxidfilms, welcher der Seitenwandoxidfilm 11 werden soll. Als Ergebnis errnöglicht das oben erwähnte Verfahren die Herstellung von extrem feinen Drainkontaktbereichen jenseits der Auflösungsgrenze der Photolithographie.

Beispiel 2

Ein zweites Beispiel des nichtflüchtigen Halbleiterspeicherbauelements der Erfindung wird nachfolgend unter Bezugnahme auf Figur 5, Figur 6 und Figur 7 beschrieben werden. Diese Zeichnungen zeigen einen Teil des Speicherzellenanordnungsbereichs des nichtflüchtigen Halbleiterspeicherbauelements. Bestandteile des zweiten Beispiels, welche den Bestandteilen des ersten Beispiels entsprechen, sind mit den gleichen Bezugszeichen versehen, wie die des ersten Beispiels.
Das nichtflüchtige Halbleiterspeicherbauelement dieses Beispiels verwendet auch ein p-Typ Siliciumsubstrat 1 als Halbleitersubstrat. Dieses Beispiel umfaßt einen p-Typ Kanalbereich 2 mit einer Vielzahl von Öffnungen, eine Vielzahl von n-Typ Drainbereichen (0,6 µm Durchmesser) 3, wobei jeder in der Öffnung des Kanalbereichs 2 ausgebildet ist, und einen n-Typ Sourcebereich 4, welcher außerhalb des Kanalbereichs 2 ausgebildet ist, wobei alle auf der oberen Oberfläche des Halbleitersubstrats 1 ausgebildet werden, wie am deutlichsten in Figur 7 gezeigt. Während eine Vielzahl von Sourcebereichen 4 getrennt voneinander in Figur 5 gezeigt sind, können diese Sourcebereiche 4 auch kontinuierlich in einem nicht gezeigten Bereich ausgebildet sein, so daß sie auf den gleichen elektrischen Potential sind.
Das nichtflüchtige Halbleiterspeicherbauelement dieses Beispiels umfaßt eine solche Anzahl der nichtflüchtigen Speicherzellen, welche der Anzahl der Drainbereiche 3 in dem Speicherzellenanordnungsbereich entsprechen, wie in dem ersten Beispiel, und umfaßt in einem nicht in der Zeichnung gezeigten Bereich periphere bzw. äußere Schaltkreise, wie einen Ansteuerschaltkreis, um diese nichtflüchtigen Speicherzellen anzusteuern.
Wie in Figur 5 gezeigt, weist die obere Oberfläche des Siliciumsubstrats 1 eine ringförmige erste Gate-Isolationsschicht (10 nm dick) 5 auf, welche darauf ausgebildet ist, um die Grenze bzw. Begrenzung (pn-Verbindung) zwischen dem Kanalbereich 2 und dem Drainbereich 3 abzudecken bzw. zu bedecken. Auf der ringförmigen ersten Gateisolationsschicht 5 ist eine ringförmige Floating-Gate- Elektrode (200 nm dick) 9 ausgebildet. Die ringförmige Floating-Gate-Elektrode 9 weist die zweite Gate-Isolationsschicht 6 auf, welche auf der Oberfläche davon ausgebildet ist.
Wie in Figur 5 gezeigt, ist die Regel- bzw. Steuergateelektrode 8 auf der dritten Gate-Isolationsschicht 7 und der zweiten Gateisolationsschicht 6 vorgesehen, welche auf dem Siliciumsubstrat 1 ausgebildet sind. Demzufolge bedeckt die Regel- bzw. Steuergateelektrode 8 den Umfang und die obere Oberfläche der ringförmigen Floating-Gate-Elektrode 9 über die zweite Gate-Isolationsschicht 6. Dies bedeutet, daß die Regel- bzw. Steuergateelektrode 8 kapazitiv mit der ringförmigen Floating-Gate-Elektrode 9 über die zweite Gate-Isolationsschicht 6 gekoppelt ist.
Figur 6 zeigt das ebene bzw. flächenmäßige Layout der Regel- bzw. Steuergateelektroden 8, der Floating Gate-Elektroden 9 und anderer Bereiche. Jede Regelbzw. Steuergateelektrode 8 ist ein integraler Teil der Wortleitung und überdeckt bzw. überlappt vollständig die ringförmige Floating-Gate-Elektrode 9. Wie vorher beschrieben, ist die zweite Gate-Isolationsschicht 6 (nicht in Figur 6 gezeigt) zwischen jeder ringförmigen Floating-Gate-Elektrode 9 und der Regel- bzw. Steuergateelektrode 8 vorgesehen, welche diese zu dem Zweck der isolierenden Trennung umgibt.
Wieder Bezug nehmend auf Figur 5 ist ein Siliciumoxidfilm (350 nm dick) 10 auf der Regel- bzw. Steuergateelektrode 8 vorgesehen. Die inneren Seitenoberflächen der Öffnung des Siliciumoxidfilms 10, die Regel- bzw. Steuergateelektrode 8 und die ringförmige Floating-Gate-Elektrode 9 sind mit dem Seitenwandisolationsfilm (250 nm dick) 11 vorgesehen. Wie in Figur 5 deutlich gezeigt, ist der pn-Übergang bzw. die pn-Verbindung (Drainverbindung) auf der oberen Oberfläche des Siliciumsubstrats 1 zwischen dem Drainbereich 3 und dem Kanalbereich 2 unter dem ersten Gate-Isolationsfilm 5, und gegenüber der Floating-Gate-Elektrode 9 über den ersten Gate-Isolationsfilm 5. Ähnlich ist der pn-Übergang (Sourceübergang bzw. Sourceverbindung) auf der oberen Oberfläche des Siliciumsubstrats 1 zwischen dem Sourcebereich 4 und dem Kanalbereich 2 unter dem dritten Gate-Isolationsfilm 7 und gegenüber der Regel- bzw. Steuergateelektrode 8 über dem dritten Gate-Isolationsfilm 7 vorgesehen. Als Ergebnis werden elektrische Felder von der Floating-Gate-Elektrode 9 und der Regel- bzw. Steuergateelektrode 8 effektiv bzw. wirksam an den Drainübergang bzw. den Sourceübergang angelegt.
Gemäß diesem Beispiel beträgt die Fläche einer jeden Speicherzelle 3 µm² (2,0 µm x 1,5 µm), wenn die 0,5 µm Designregel angewendet wird.
Bei dem nichtflüchtigen Halbleiterspeicherbauelement dieses Beispiels werden die Steuer- bzw. Regelgateelektroden 8 nicht nur auf der Seitenwand der ringförmigen Floating-Gate-Elektrode 9 ausgebildet, sondern auch auf der oberen Oberfläche davon. Dies bedeutet, daß die Regel- bzw. Steuergateelektrode 8 die ringförmige Floating-Gate-Elektrode 9 abdeckt und als Ergebnis die Flächen der Regel- bzw. Steuergateelektrode 8 und der Floating-Gate-Elektrode 9, welche einander gegenüberliegen, erhöht werden, wodurch der Grad der kapazitiven Kopplung dazwischen erhöht wird. Folglich wird es ermöglicht, die Schreib/Löschspannung, welche an die Regel- bzw. Steuergateelektrode 8 angelegt werden muß, zu verringern.
Das Herstellungsverfahren bei diesem Beispiel wird nun nachfolgend unter Bezugnahme auf die Figuren 8A bis 8D beschrieben.
Als erstes werden Bor (B)-Ionen in die gesamte Oberfläche des Speicherzellenanordnungsbereichs des Siliciumsubstrats 1 implantiert, wobei p-Typ Fremdatome bzw. Fremdstoffe mit einer geringen Konzentration dotiert wurden, wodurch eine p-Typ Diffusionsschicht 2' ausgebildet wird, welche der Kanalbereich 2 werden soll, wie in Figur 8A gezeigt. Die Grenzspannung (Vt) der Speicherzellentransistoren wird durch Einstellen des Dotierungsniveaus in der Oberfläche der p-Typ Diffusionsschicht 2' eingestellt bzw. beeinflußt. Ein Teil der p-Typ Diffusionsschicht 2' wirkt später auch als ein Durchbruchstop (punch-through stop). Die Borionen werden mit einer Beschleunigungsenergie von 40 keV und einer Dosis von 2 x 10¹³ cm&supmin;² implantiert zum Beeinflussen bzw. Steuern bzw. Regeln der Grenzspannung (Vt), und die Borionen, um den Durchbruchstopp auszubilden, werden mit einer Beschleunigungsenergie von 80 keV und einer Dosis von 1 x 10¹³ cm&supmin;² implantiert.
Dann wird die obere Oberfläche des Siliciumsubstrats 1 thermisch oxidiert zum Beispiel durch eine Pyrooxidation bei 900 ºC, um einen Oxidfilm (10 nm dick) 5' auszubilden, welcher ein erster Gate-Isolationsfilm 5 auf der oberen Oberfläche des Siliciumsubstrats 1 werden soll. Nach dem Ablagern des Polysiliciumfilms (200 nm dick) 9' auf dem Oxidfilm 5' durch ein CVD-Verfahren wird ein Fremdstoff bzw. Fremdatome (zum Beispiel Phosphor) in den Polysiliciumfilm 9' dotiert, um dem Polysiliciumfilm 9' eine hohe Leitfähigkeit zu verleihen.
Dann wird eine Resistschicht 13, welche ein Muster bzw. eine Musterung trägt, um die Anordnung und Lage der äußeren Oberfläche der Floating-Gate-Elek trode 9 festzulegen, auf dem Polysiliciumfilm 9' durch Photolithographietechniken ausgebildet. Freiliegende Bereiche des Polysiliciumfilms 9' und des Oxidfilms 5' werden selektiv weggeätzt durch ein anisotropes Ätzen (zum Beispiel RIE) unter Verwendung der Resistschicht 13 als Maske. Demzufolge werden die Floating-Gate-Elektrode 9 und der erste Gate-Isolationsfilm 5, wie in Figur 8B gezeigt, ausgebildet.
Nach dem Entfernen der Resistschicht 13 werden eine zweite Isolationsschicht 6 und eine dritte Isolationsschicht gleichzeitig auf der freiliegenden Siliciumfläche ausgebildet unter Verwendung einer thermischen Oxidation. Diese Isolationsschichten können eine Oxid/Nitrid/Oxid-Struktur aufweisen mit einer effektiven Oxiddicke von 25 nm. Dann werden ein Polysiliciumfilm (250 nm dick), welcher die Regel- bzw. Steuer-Elektrode 8 werden soll und ein Siliciumoxidfilm (350 nm dick), welcher der Siliciumoxidfilm 10 werden soll, über der gesamten Oberfläche des Siliciumsubstrats 1 abgelagert, um die Floating-Gate-Elektrode 9 zu bedecken.
Als nächstes wird eine Resistschicht 14, welche ein Muster trägt, um die Anordnung der Regel- bzw. Steuergateelektrode 8 festzulegen auf dem Siliciumoxidfilm ausgebildet durch Photolithographietechniken. Freiliegende Bereiche des Siliciumoxidfilms und des Polysiliciumfilms werden selektiv weggeätzt durch RIE unter Verwendung der Resistschicht 14 als Maske, wodurch die Regel- bzw. Steuergateelektrode 8 und der Siliciumoxidfilm 10, wie in Figur 8C gezeigt (siehe Figur 6), ausgebildet werden. Dieses Ätzverfahren bewirkt, daß die Bereiche des Siliciumsubstrats 1, welche der Drainbereich 3 und der Sourcebereich 4 werden sollen, freigelegt werden.
Als nächstes werden Arsen (As)-Ionen in die freiliegenden Bereiche in der oberen Oberfläche des Siliciumsubstrats 1 implantiert, wodurch der Drainbereich 3 und der Sourcebereich 4 in Selbstausrichtung mit der Regel- bzw. Steuergateelektrode 8 ausgebildet werden. Zu dieser Zeit werden die Verhältnisse bzw. Bedingungen des Implantierens der Arsenionen so geregelt bzw. gesteuert, daß die Schichten des Drainbereichs 3 und des Sourcebereichs 4 dicker sind, als die p-Typ Diffusionsschicht 2'. Zum Beispiel werden Arsenionen mit 30 keV und einer Dosis von 4 x 10¹&sup5; cm&supmin;² implantiert. Der Drainbereich 3 und der Sourcebereich 4 weisen Anordnungen auf, wie in Figur 7 gezeigt.
Dann wird der Oxidfilm rückgeätzt durch RIE, nachdem ein Oxidfilm über der gesamten Oberfläche des Siliciumsubstrats 1 durch ein CVD-Verfahren abgelagert wurde, wodurch die Seitenwandoxidfilme 11 auf den inneren Wänden der Öffnungen ausgebildet werden, welche in der Regel- bzw. Steuergateelektrode 8 und in der Floating-Gate-Elektrode 9 vorgesehen sind und zu der gleichen Zeit werden die Räume zwischen den Regel- bzw. Steuergateelektroden 8 mit Isolationsfilmen ausgefüllt. Demzufolge wird die Struktur, wie in Figur 8D gezeigt, erhalten.
Dann werden Bitleitungsauslaufelektroden bzw. nach außen geführte Elektroden (lead-out electrodes) 30, welche einen n-Typ Polysiliciumfilm aufweisen, wie in Figur 5 gezeigt, ausgebildet, worauf die Ablagerung eines BPSG (Borphosphorsilicatglas)-Films (600 nm dick) folgt und das (Rück)fließen (reflowing) bei 850ºC während 30 min. Dann werden die Bitleitungen 12, wie in Figur 5 gezeigt, durch das Metallisierungsverfahren ausgebildet. Jede der Bitleitungen 12 verbindet eine Vielzahl von Drainbereichen der Transistoren, welche entlang der Querrichtung in Figur 6 und Figur 7 angeordnet sind, mit äußeren bzw. peripheren nicht gezeigten Schaltkreisen.
Das in den Figuren 8A bis 8D gezeigte Verfahren erzielt die folgenden Effekte.
(1) Der Drainbereich 3 und der Sourcebereich 4 werden zu der gleichen Zeit selbstausrichtend mit der Regel- bzw. Steuergateelektrode 8 ausgebildet.
(2) Der pn-Übergang zwischen dem Drainbereich 3 und dem Kanalbereich 2 (Drainübergang bzw. Drainverbindung) bewegt sich in Richtung unter den ersten Gate-Isolationsfilm 5 aufgrund der seitlichen bzw. Querdiffusion und liegt als Ergebnis der Floating-Gate-Elektrode 9 dem ersten Gate-Isolationsfilm 5 gegenüber.
(3) Ähnlich bewegt sich der pn-Übergang bzw. die pn-Verbindung zwischen dem Sourcebereich 4 und dem Kanalbereich 2 (Sourceverbindung) in Richtung unter den dritten Gate-Isolationsfilm 7 aufgrund der seitlichen bzw. Querdiffusion und liegt als Ergebnis der Regel- bzw. Steuergateelektrode 8 gegenüber über dem dritten Gateisolationsfilm 7.

Beispiel 3

Ein drittes Beispiel des nichtflüchtigen Halbleiterspeicherbauelements der Erfindung wird nachfolgend unter Bezugnahme auf Figur 9 beschrieben. Figur 9 zeigt einen Teil des Speicherzellenanordnungsbereichs des nichtflüchtigen Halbleiterspeicherbauelements. Die Zusammensetzung dieses Beispiels ist im wesentlichen identisch mit der des ersten Beispiels außer den später beschriebenen Einzelpunkten. Bestandteile des dritten Beispiels, welche den Bestandteilen des ersten Beispiels entsprechen, sind mit den gleichen Bezugszeichen versehen, wie die des ersten Beispiels.
Bereiche bzw. Teile dieses Beispiels, welche zu denen des ersten Beispiels verschieden sind, werden nachfolgend beschrieben.
Bei dem nichtflüchtigen Halbleiterspeicherbauelement dieses Beispiels werden die Floating-Gate-Elektroden 9 nicht nur auf der Seitenwand der ringförmigen Regel- bzw. Steuergateelektrode 8 ausgebildet, sondern auch auf der oberen Oberfläche davon. Das bedeutet, daß die Regel- bzw. Steuergateelektrode 8 durch die ringförmige Floating-Gate-Elektrode 9 bedeckt wird und als Ergebnis die Bereiche bzw. Flächen der Regel- bzw. Steuergateelektrode 8 und der Floating-Gate-Elektrode 9, welche einander gegenüberliegen, erhöht werden, wodurch der Grad der kapazitiven Kopplung dazwischen erhöht wird. Folglich wird es möglich, die Schreib/Löschspannung zu verringern, welche an die Regelbzw. Steuergateelektrode 8 angelegt werden muß.

Beispiel 4

Ein viertes Beispiel des nichtflüchtigen Halbleiterspeicherbauelements der Erfindung wird nun nachfolgend unter Bezugnahme auf Figur 10 beschrieben. Figur 10 zeigt einen Teil des Speicherzellenanordnungsbereichs des nichtflüchtigen Halbleiterspeicherbauelements. Die Zusammensetzung dieses Beispiels ist im wesentlichen identisch zu der des zweiten Beispiels, außer den nachfolgend beschriebenen Punkten. Bestandteile des vierten Beispiels, welche den Bestandteilen des zweiten Beispiels entsprechen, sind mit den gleichen Bezugszeichen wie in dem zweiten Beispiel versehen.
Teile bzw. Bereiche dieses Beispiels, welche von dem zweiten Beispiel verschieden sind, werden nachfolgend beschrieben.
Bei dem nichtflüchtigen Halbleiterspeicherbauelement dieses Beispiels wird ein Siliciumoxidfilm 15' selektiv unter Bereichen der Wortleitungen vorgesehen, welche nicht als Regel- bzw. Steuergateelektrode wirken bzw. arbeiten (nämlich der Verdrahtungsbereich, welcher die Regel- bzw. Steuergateelektroden 8 verbindet). Die Dicke dieses Siliciumoxidfilms 15' wird so festgesetzt, daß sie ausreichend dicker ist, als der erste Gate-Isolationsfilm 5 (zum Beispiel 100 nm oder größer). Als Ergebnis kann die parasitäre Kapazität zwischen dem Siliciumsubstrat 1 und den Wortleitungen verringert werden. Eine Verringerung der parasitären Kapazität wiederum führt zu einer verbesserten Arbeits- bzw. Betriebsgeschwindigkeit des Speicherbauelements. Der Siliciumoxidfilm 15' kann zu der gleichen Zeit ausgebildet werden, wenn der Elementisolationsfilm (zum Beispiel LOCOS) im äußeren Schaltkreisbereich ausgebildet wird, was in den Zeichnungen nicht gezeigt ist. Dieses Verfahren beseitigt das Erfordernis, die Anzahl der Herstellungsprozesse bzw. Verfahrensschritte zu erhöhen.

Claims

1. Nichtflüchtige Halbleiterspeicherzelle mit:

a) einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, wobei das erste Halbleitersubstrat (1) eine obere Oberfläche aufweist;

b) einem Kanalbereich (2) des ersten Leitfähigkeitstyps, welcher auf der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet ist;

c) einem Drainbereich (3) eines zweiten Leitfähigkeitstyps, welcher in einer Zone ausgebildet ist, welche von dem Kanalbereich (2) auf der oberen Oberfläche des Halbleitersubstrats (1) umgeben ist, so daß der Kanalbereich (2) eine Ringform auf der oberen Oberfläche aufweist;

d) einem Sourcebereich (4) des zweiten Leitfähigkeitstyps, welcher außerhalb des Kanalbereichs (2) auf der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet ist;

e) einer ersten Isolationsschicht (5), welche auf der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet ist;

f) einem ringförmigen Element (9), welches auf der ersten Isolationsschicht (5) ausgebildet ist;

g) einer Regel- bzw. Steuergateelektrode (8), welche elektrisch von dem Halbleitersubstrat (1) isoliert ist; und

h) einer zweiten Isolationsschicht (6), welche zwischen dem ringformigen Element (9) und der Regel- bzw. Steuergateelektrode (8) vorgesehen ist; dadurch gekennzeichnet, daß

i) das ringförmige Element eine Floating Gate-Elektrode mit freiem bzw. schwebenden Potential (9) ist;

j) der Kanalbereich (2) scheibenförmig ist;

k) die erste Isolationsschicht (5) auf der oberen Oberfläche des Halbleitersubstrats (1) in einer solchen Art ausgebildet ist, daß sie die Grenze bzw. Begrenzung zwischen dem Kanalbereich (2) und dem Drainbereich (3) abdeckt bzw. bedeckt; und

1) die Regel- bzw. Steuergateelektrode (8) kapazitiv mit der ringförmigen Floating Gate-Elektrode mit freiem bzw. schwebendem Potential (9) über die zweite Isolationsschicht (6) gekoppelt ist.

2. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 1, wobei die Regel- bzw. Steuergateelektrode (8) eine obere Oberfläche der ringförmigen Floating Gate- Elektrode mit schwebendem Potential (9) bedeckt.

3. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 1, wobei die ringförmige Gateelektrode mit schwebendem Potential (9) mindestens einen Teil einer oberen Oberfläche und einer Innenseitenoberfläche einer Öffnung der Regelbzw. Steuergateelektrode (8) bedeckt.

4. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 1, wobei die ringförmige Floating Gate-Elektrode mit schwebendem Potential (9) eine Seitenwand ist, welche auf einer Innenseitenoberfläche einer Öffnung der Regel- bzw. Steuergateelektrode (8) vorgesehen ist.

5. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 1 mit einer dritten Gate- Isolationsschicht (7), welche auf der oberen Oberfläche des Halbleitersubstrats (1) in einer solchen Weise ausgebildet ist, daß die Grenze bzw. Begrenzung zwischen dem scheibenförmigen Kanalbereich und dem Sourcebereich bedeckt bzw. abgedeckt ist, um eine isolierende Trennung zwischen dem Halbleitersubstrat (1) und der Regel- bzw. Steuergateelektrode (8) zu schaffen, wobei die Regel- bzw. Steuergateelektrode (8) der Begrenzung über dem dritten Gateisolationsfilm gegenüberliegt.

6. Nichtflüchtige Halbleiterspeicherzelle nach Anspruchs, wobei der erste Gateisolationsfilm dünner ist als der dritte Gateisolationsfilm (7).

7. Nichtflüchtige Halbleiterspeicheranordnung mit:

einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, wobei das Halbleitersubstrat (1) eine obere Oberfläche hat;

einem Speicherzellenanordnungsbereich, welcher auf der oberen Oberfläche des Halbleitersubstrats (1) vorgesehen ist;

einer Vielzahl von nichtflüchtigen Speicherzellen, welche in dem Speicherzellenanordnungsbereich angeordnet sind; und

Wortleitungen und Bitleitungen (12), um eine Verbindung zwischen der Vielzahl von nichtflüchtigen Speicherzellen vorzusehen;

wobei jede der Vielzahl von nichtflüchtigen Speicherzellen umfaßt:

einen scheibenförmigen Kanalbereich (2) des ersten Leitfähigkeitstyps, welcher auf der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet ist;

einen Drainbereich (3) eines zweiten Leitfähigkeitstyps, welcher in einer Zone ausgebildet ist, welche vom Kanalbereich (2) auf der oberen Oberfläche des Halbleitersubstrats (1) umgeben ist, so daß der Kanalbereich (2) eine Ringform auf der oberen Oberfläche aufweist;

einen Sourcebereich (4) des zweiten Leitfähigkeitstyps, welcher außerhalb des Kanalbereichs (2) auf der oberen Oberfläche des Halbleitersubstrats (1) ausgebildet ist;

einer ringförmigen ersten Gate-Isolationsschicht (5) auf der oberen Oberfläche des Halbleitersubstrats (1) in einer solchen Ausgestaltung bzw. Art, daß die Grenze zwischen dem ringförmigen Kanalbereich (2) und dem Drainbereich (3) bedeckt ist;

einer ringförmigen Floating Gate-Elektrode mit schwebendem Potential (9), welche auf der ringförmigen ersten Gateisolationsschicht (5) ausgebildet ist;

einer zweiten Gate-Isolationsschicht (6), welche zwischen der ringförmigen Floating Gate-Elektrode mit schwebendem Potential (9) und einer Regel- bzw. Steuergateelektrode (8) vorgesehen ist;

wobei die Regel- bzw. Steuergateelektrode (8) kapazitiv mit der ringförmigen Floating Gate-Elektrode mit schwebendem Potential (9) über die zweite Gate- Iisolationsschicht (6) gekoppelt, und elektrisch von dem Halbleitersubstrat (1) isoliert ist, wobei

mindestens ein Teil der Vielzahl der nichtflüchtigen Speicherzellen den Sourcebereich (4) teilt, und

jede der Vielzahl der Wortleitungen die Regel- bzw. Steuergateelektrode (8) in ihrem Teil umfaßt.

8. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 7, wobei die Regel- bzw. Steuergateelektrode (8) die obere Oberfläche der ringförmigen Floating Gate- Elektrode mit schwebendem Potential (9) bedeckt.

9. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 7, wobei die ringförmige Floating Gate-Elektrode mit schwebendem Potential (9) mindestens einen Teil einer oberen Oberfläche und eine Innenseitenoberfläche einer Öffnung der Regel- bzw. Steuergateelektrode (8) umfaßt.

10. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 7, wobei die ringförmige Floating Gate-Elektrode mit schwebendem Potential (9) eine Seitenwand ist, welche auf einer Innenseitenoberfläche der Öffnung der Regel- bzw. Steuergateelektrode (8) vorgesehen ist.

11. Nichtflüchtige Halbleiterspeicherzelle nach Anspruch 7 mit einer dritten Gateisolationsschicht (7), welche auf der oberen Oberfläche des Halbleitersubstrats in einer solchen Art ausgebildet ist, daß die Grenze zwischen dem ringförmigen Kanalbereich und dem Sourcebereich abgedeckt ist, um eine isolierende Trennung zwischen dem Halbleitersubstrat und der Regel- bzw. Steuergateelektrode vorzusehen, wobei

die Regel- bzw. Steuergateelektrode (8) der Grenze bzw. Begrenzung über dem dritten Gateisolationsfilm gegenüberliegt.

12. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 7, wobei kein Element-Trennbereich, um die Speicherzellen (1, 2, 3) zu trennen in dem Speicherzellenanordnungsbereich vorgesehen ist.

13. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 11, wobei ein Isolationsfilm (15') zwischen einem Teil einer jeden der Vielzahl der Wortleitungen anders als die Regel- bzw. Steuergatelektrode und das Halbleitersubstrat vorgesehen ist, und der Isolationsfilm dicker ist als der dritte Gateisolationsfilm.

14. Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeicheranordnung mit den Schritten:

a) Ausbilden einer Diffusionsschicht (4') eines zweiten Leitfähigkeitstyps, welcher ein Sourcebereich (4) auf einer oberen Obertläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps werden soll;

b) Ausbilden einer ersten Isolationsschicht (7'), welche eine dritte Gateisolationsschicht (7) auf dem Halbleitersubstrat (1) werden soll;

c) Ablagern einer ersten leitfähigen Schicht (8'), welche eine Regel- bzw. Steuergateelektrode (8) auf der ersten Isolationsschicht (7') werden soll;

d) Mustern bzw. Ausformen (patterning) der ersten leitfähigen Schicht (8') und der ersten Isolationsschicht (7') und dadurch Erhalten der äußeren Konfiguration der Regel- bzw. Steuergateelektrode (8);

e) Ablagern einer zweiten Isolationsschicht (10) auf dem Halbleitersubstrat (1), um die gemusterte erste leitfähige Schicht (8') zu bedecken;

f) Herstellen einer Öffnung in der ersten leitfähigen Schicht (8'), der ersten und der zweiten Isolationsschicht (7', 10) und dadurch Freilegen eines Teils des Halbleitersubstrats (1) und Ausbilden der dritten Gate-Isolationsschicht (7) aus der ersten Isolationsschicht (7');

g) Ausbilden einer Diffusionsschicht (2) eines ersten Leitfähigkeitstyps, welche ein Kanalbereich (2) werden soll, in einem Teil des Halbleitersubstrats (1), welcher durch die Öffnung freigelegt ist;

h) Ausbilden einer ersten Gate-Isolationsschicht (5) auf dem Halbleitersubstrat (1) in der Öffnung und Ausbilden einer zweiten Gate-Isolationsschicht (6) auf der ersten leitfähigen Schicht (8');

i) Ausbilden einer ringförmigen Floating Gate-Elektrode mit schwebendem Potential (9) auf der ersten Gate-Isolationsschicht (5); und

j) Dotieren eines Fremdstoffs bzw. von Fremdatomen (impurity) eines zweiten Leitfähigkeitstyps in einen Teil der Diffusionsschicht (2) des ersten Leitfähigkeitstyps über der Öffnung, wodurch eine Diffusionsschicht des zweiten Leitfähigkeitstyps ausgebildet wird, welche ein Drainbereich (3) werd soll.

15. Verfahren nach Anspruch 14, wobei

der Schritt des Ausbildens der ringförmigen Floating Gate-Elektrode mit schwebenden Potential (9) die Schritte umfaßt:

Ablagern eines zweiten leitfähigen Films, welcher die ringförmige Floating Gate- Elektrode mit schwebendem Potential werden soll, auf dem Halbleitersubstrat; und

Rückätzen des zweiten leitfähigen Films durch ein anisotropes Ätzverfahren, um einen Teil der zweiten leitfähigen Schicht, welcher auf der inneren Wandoberfläche der Öffnung der ersten leitfähigen Schicht verbleibt, übrigzulassen und dadurch die ringförmige Floating Gate-Elektrode mit schwebendem Potential auszubilden.

16. Verfahren nach Anspruch 14 mit einem Schritt zum Ausbilden einer Seitenwandisolationsschicht auf der Innenseitenoberfläche der ringförmigen Floating Gate-Elektrode mit schwebendem Potential nach dem Ausbilden der Diffusionsschicht des zweiten Leitfähigkeitstyps, welche der Drainbereich werden.

17. Verfahren nach Anspruch 14, wobei die erste Gateisolationsschicht und die zweite Gate-Isolationsschicht zur gleichen Zeit durch thermische Oxidation ausgebildet werden.

18. Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeicheranordnung mit den Schritten:

Ausbilden einer Diffusionsschicht (21) eines ersten Leitfähigkeitstyps, welcher ein Kanalbereich (2) werden soll, auf einer oberen Oberfläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps;

Ausbilden einer ersten Isolationsschicht (5'), welche eine erste Gate-Isolationsschicht (5) werden soll, auf dem Halbleitersubstrat (1);

Ablagern eines ersten leitfähigen Films (9'), welcher eine Floating Gate-Elektrode mit schwebendem Potential (9) werden soll auf der ersten Isolationsschicht (5);

Mustern (patterning) des ersten leitfähigen Films und der ersten Isolationsschicht, um dadurch die äußere Anordnung der Floating Gate-Elektrode mit schwebendem Potential zu erhalten;

Ausbilden einer zweiten Gate-Isolationsschicht (6) auf dem gemusterten ersten leitfähigen Film und Ausbilden einer dritten Gate-Isolationsschicht (7) auf dem Halbleitersubstrat (1);

Ablagern einer zweiten leitfähigen Schicht (8) auf dem Halbleitersubstrat, um die gemusterte erste leitfähige Schicht abzudecken bzw. bedecken;

Ablagern einer zweiten Isolationsschicht (10) auf dem Halbleitersubstrat (1), um den gemusterten ersten leitfähigen Film (9') zu bedecken bzw. abzudecken;

Mustern der zweiten Isolationsschicht, der zweiten leitfähigen Schicht, der ersten leitfähigen Schicht und der ersten Isolationsschicht, um eine ringförmige Floating Gate-Elektrode mit schwebendem Potential zu erhalten, welche eine Öffnung und eine Regel- bzw. Steuergateelektrode aufweist; und

Dotieren eines zweiten leitfähigen Fremdstoffs bzw. von Fremdatomen (impurity) in das Halbleitersubstrat (1) unter Verwendung der Regel- bzw. Steuergateelektrode als Maske, um dadurch einen Sourcebereich (4) und einen Drainbereich (3) auszubilden.

19. Verfahren nach Anspruch 18 mit einem Schritt zum Ausbilden einer Seitenwandisolationsschicht auf den inneren Seitenoberflächen der Öffnungen der ringförmigen Floating Gate-Elektrode mit schwebendem Potential und der Regel- bzw. Steuergateelektrode nach dem Ausbilden des Sourcebereichs und des Drainbereichs.

20. Verfahren nach Anspruch 18, wobei die zweite Gate-Isolationsschicht und die dritte Gate-Isolationsschicht zur der gleichen Zeit durch thermische Oxidation ausgebildet werden.