JPH03187272A - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタ及びその製造方法Info
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- JPH03187272A JPH03187272A JP1326654A JP32665489A JPH03187272A JP H03187272 A JPH03187272 A JP H03187272A JP 1326654 A JP1326654 A JP 1326654A JP 32665489 A JP32665489 A JP 32665489A JP H03187272 A JPH03187272 A JP H03187272A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳ型電界効果トランジスタ及びその製造
方法に係り、特にチャネル領域の＃膜化されたＭＯＳ型
電界効果トランジスタ及びその製造方法に関するもので
ある。
方法に係り、特にチャネル領域の＃膜化されたＭＯＳ型
電界効果トランジスタ及びその製造方法に関するもので
ある。
シリコン半導体基板上に薄い酸化膜を介して金Ｊ！電極
を設けた金属−酸化膜一半導体構造のキャパシタの両側
に、キャリアの供給源となるソースとキャリアを取り出
すドレインを配置したＭＯＳ型電界幼果トランジスタ（
以下、ＭＯＳＦＥＴと略す〉には、高密度、高集積化に
伴なう微細化技術の確立が要求されている。
を設けた金属−酸化膜一半導体構造のキャパシタの両側
に、キャリアの供給源となるソースとキャリアを取り出
すドレインを配置したＭＯＳ型電界幼果トランジスタ（
以下、ＭＯＳＦＥＴと略す〉には、高密度、高集積化に
伴なう微細化技術の確立が要求されている。
ところで、ＭＯＳＦ ＥＴは構造上内部に寄生容量が形
成され、この寄生容量への充放電時間が動作速度を決定
する要因になるため、寄生容量を出来るだけ減らすこと
により高速動作が可能になる。
成され、この寄生容量への充放電時間が動作速度を決定
する要因になるため、寄生容量を出来るだけ減らすこと
により高速動作が可能になる。
ＭＯＳＦＥＴはその微細化により高速な動作を実現する
Ｅで、新たな構ｄを要求されている。その１つとして、
ソースと基板間及びドレインと基板間の寄生容量や、ゲ
ート１１極と基板間の寄生容量を減らすためにチャネル
領域を薄膜化した５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
５ｕ１ａｔｏｒ）構成がある。＠５図はこのＳＯＩ構漬
のｎチャネルＭＯＳＴｉ”ＥＴを示す構！告断面図及び
平面図である。
Ｅで、新たな構ｄを要求されている。その１つとして、
ソースと基板間及びドレインと基板間の寄生容量や、ゲ
ート１１極と基板間の寄生容量を減らすためにチャネル
領域を薄膜化した５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
５ｕ１ａｔｏｒ）構成がある。＠５図はこのＳＯＩ構漬
のｎチャネルＭＯＳＴｉ”ＥＴを示す構！告断面図及び
平面図である。
図にふ・いて、（１）は（Ｉｎ Ｖ Ｉ Ｘ １０１５
ａｍ−３、比抵抗１ＯＱａｃｒｎのＰ型シリコン半導
体基板、（２）はｕｉｌ記Ｐ型シリコン半導体基板（１
）の−工面に形成さｆｌ、た絶縁体層、（３）は前記絶
縁体層（２）の前記Ｐ型シリコン半導体基板（１）と接
しない主面に形成された濃度ＩＸ１ｌＸ１０１５ａ、比
抵抗１０ｇ・ａｍのｐｇシリコン半導体層、（４）は前
記Ｐ型シリコン半導体層（３）内に、ボロンを加速型Ｅ
ＩＯ〜３０ＫｅＶ、ドーズ量Ｉ Ｘ １０１２〜Ｉ Ｘ
１１０１４ａ”’２の条件でイオン注入を行ない形成
された濃度Ｉ Ｘ １０１６〜Ｉ Ｘ １０１７ｃｍ１
のチャネル領域、（５）は前記Ｐ型シリコン半導体ｆｆ
ｉ （３）内に、砒素を加速ｆｉ！Ｅ４０ＫｅＶ 、
ドーズ量５ Ｘ １０１５ Ｃｍ−”の条件でイオン
注入を行ない、底面が前記絶縁体層（２）と接するより
に形成された濃度Ｉ Ｘ １０１９〜Ｉ Ｘ １０２１
ｃｍ−３のｎ生型ソース領域、（６）は前記ｎ生型ソ
ース領域（５）と同様、前記Ｐ型シリコン半導体層（３
）内に、砒素を加速電圧４０ＫｅＶ、ドーズ１５Ｘ１０
１５ ｃｍ−２の条件ティオン注入を行ない、底面が前
記絶縁体層（２）と接するよりに形成された濃度Ｉ Ｘ
１０１９〜Ｉ Ｘ １０２１ ａｍ−３のｎ生型ドレ
イン領域、（７）は前記Ｐ型シリコン半導体層（３）の
前記絶縁体層（２）と接しない主面に形成されたゲート
誘電体薄膜、（８）は１１１」記ゲート誘電体薄膜（７
）上に形成されたゲート電極、（９）は前記Ｐ型シリコ
ン半導体層（３）及び前記ゲート電極（８）を覆うより
に形成された層間絶縁膜、（ｌｏａ ）は前記ｎ生型ソ
ース領域（５）上に設けられた第１のコンタクトホール
、（１０ｂ）は前記第１のコンタクトホール（１０ａ）
とｌ１ｉｌ、前記ｎ生型ドレイン領域（６）上に設けら
れた第２のコンタクトホール、（ｌｌａ）は前記第１の
コンタクトホール（１０ａ）部に形成されたアルミニウ
ム合金による第１の配線、（１１１：＋）は前記アルミ
ニウム合金による第１の配線（ｌｌａ）と同様、前記第
２のコンタクトホール（１０ｂ）部に形成されたアルミ
ニウム合金による第２の配線である。
ａｍ−３、比抵抗１ＯＱａｃｒｎのＰ型シリコン半導
体基板、（２）はｕｉｌ記Ｐ型シリコン半導体基板（１
）の−工面に形成さｆｌ、た絶縁体層、（３）は前記絶
縁体層（２）の前記Ｐ型シリコン半導体基板（１）と接
しない主面に形成された濃度ＩＸ１ｌＸ１０１５ａ、比
抵抗１０ｇ・ａｍのｐｇシリコン半導体層、（４）は前
記Ｐ型シリコン半導体層（３）内に、ボロンを加速型Ｅ
ＩＯ〜３０ＫｅＶ、ドーズ量Ｉ Ｘ １０１２〜Ｉ Ｘ
１１０１４ａ”’２の条件でイオン注入を行ない形成
された濃度Ｉ Ｘ １０１６〜Ｉ Ｘ １０１７ｃｍ１
のチャネル領域、（５）は前記Ｐ型シリコン半導体ｆｆ
ｉ （３）内に、砒素を加速ｆｉ！Ｅ４０ＫｅＶ 、
ドーズ量５ Ｘ １０１５ Ｃｍ−”の条件でイオン
注入を行ない、底面が前記絶縁体層（２）と接するより
に形成された濃度Ｉ Ｘ １０１９〜Ｉ Ｘ １０２１
ｃｍ−３のｎ生型ソース領域、（６）は前記ｎ生型ソ
ース領域（５）と同様、前記Ｐ型シリコン半導体層（３
）内に、砒素を加速電圧４０ＫｅＶ、ドーズ１５Ｘ１０
１５ ｃｍ−２の条件ティオン注入を行ない、底面が前
記絶縁体層（２）と接するよりに形成された濃度Ｉ Ｘ
１０１９〜Ｉ Ｘ １０２１ ａｍ−３のｎ生型ドレ
イン領域、（７）は前記Ｐ型シリコン半導体層（３）の
前記絶縁体層（２）と接しない主面に形成されたゲート
誘電体薄膜、（８）は１１１」記ゲート誘電体薄膜（７
）上に形成されたゲート電極、（９）は前記Ｐ型シリコ
ン半導体層（３）及び前記ゲート電極（８）を覆うより
に形成された層間絶縁膜、（ｌｏａ ）は前記ｎ生型ソ
ース領域（５）上に設けられた第１のコンタクトホール
、（１０ｂ）は前記第１のコンタクトホール（１０ａ）
とｌ１ｉｌ、前記ｎ生型ドレイン領域（６）上に設けら
れた第２のコンタクトホール、（ｌｌａ）は前記第１の
コンタクトホール（１０ａ）部に形成されたアルミニウ
ム合金による第１の配線、（１１１：＋）は前記アルミ
ニウム合金による第１の配線（ｌｌａ）と同様、前記第
２のコンタクトホール（１０ｂ）部に形成されたアルミ
ニウム合金による第２の配線である。
従来のｎチャネル領域 Ｓ ＦＥＴは上記のよりに構成
され、ゲート電極（８）にしきい値以上の電圧を印加す
ると、チャネル領域（４〉の表面にｎ型半導体のキャリ
アである電子が引き寄せられ、表面はｎ生型ソース領域
（５）及びｎ生型ドレイン領域（６）と同じｎ型に反転
する。したがって、ｎ生型ソース領域（５）とｎ＋型ド
レイン領域（６）との間に電流が流れる。また、チャネ
ル領域（４）の表面に引き寄せられるキャリアの濃度は
ゲート電極（８）に印加される電圧によシ変化するので
、チャネル領域（４）を流れる電流量をゲート電極（８
）に印加する電圧によって制御することができる。
され、ゲート電極（８）にしきい値以上の電圧を印加す
ると、チャネル領域（４〉の表面にｎ型半導体のキャリ
アである電子が引き寄せられ、表面はｎ生型ソース領域
（５）及びｎ生型ドレイン領域（６）と同じｎ型に反転
する。したがって、ｎ生型ソース領域（５）とｎ＋型ド
レイン領域（６）との間に電流が流れる。また、チャネ
ル領域（４）の表面に引き寄せられるキャリアの濃度は
ゲート電極（８）に印加される電圧によシ変化するので
、チャネル領域（４）を流れる電流量をゲート電極（８
）に印加する電圧によって制御することができる。
上記のよりな従来のチャネル領域の薄膜化されたｎチャ
ネルＭＯＳＦＥＴでは、Ｐ型シリコン半導体層（３）が
比較的厚い場合（約５０００人）、ｎ生型ソース領域（
５）とｎ生型ドレイン領域（６）との間隔を縮小すると
、ｎ＋ｆｉドレイン領域（６）に印加される型組の上昇
と共にｎ生型ドレイン領域（６）近傍の空乏層がｎ生型
ソース領域（５）に１で及ぶことがある。空乏層がｎ＋
型ソース領域（５）にまで及ぶと、ｎ生型ソース領域（
５）とチャネル領域（４）との間の電気的障壁が低下し
、ゲート電極（８）に印加される電圧によって制御する
ことができない空乏層内の深い領域（Ｐ型シリコン半導
体層（３）の表面から２０００〜４０００人下部の領域
）に電流が大量に流れ出して、ＭＯＳＦＢ’Ｉ’として
の動作が失われてしまうパンチスルー現象が起こる。
ネルＭＯＳＦＥＴでは、Ｐ型シリコン半導体層（３）が
比較的厚い場合（約５０００人）、ｎ生型ソース領域（
５）とｎ生型ドレイン領域（６）との間隔を縮小すると
、ｎ＋ｆｉドレイン領域（６）に印加される型組の上昇
と共にｎ生型ドレイン領域（６）近傍の空乏層がｎ生型
ソース領域（５）に１で及ぶことがある。空乏層がｎ＋
型ソース領域（５）にまで及ぶと、ｎ生型ソース領域（
５）とチャネル領域（４）との間の電気的障壁が低下し
、ゲート電極（８）に印加される電圧によって制御する
ことができない空乏層内の深い領域（Ｐ型シリコン半導
体層（３）の表面から２０００〜４０００人下部の領域
）に電流が大量に流れ出して、ＭＯＳＦＢ’Ｉ’として
の動作が失われてしまうパンチスルー現象が起こる。
このパンチスルー現象は、ｎ生型ドレイン領域（６）に
印加できる電圧を制限するため、ｎ十型ソース領域（５
〉とｎ生型ドレイン領域（６）との間の耐圧を低下させ
ることになる。
印加できる電圧を制限するため、ｎ十型ソース領域（５
〉とｎ生型ドレイン領域（６）との間の耐圧を低下させ
ることになる。
また、ｎ生型ドレイン領域（６）に印加される電圧の上
昇と共にＰ型シリコン半導体層（３）内の電界強度は増
大し、特にｎ生型ビレ１フ 内に高電界が現われる。チャネル領域（４）の′電子は
このｎ中型ドレイン領域（６）近傍の高電界により加速
されてｎ生型ドレイン領域（６）近傍の空乏層に注入さ
れ、シリコンの格子と衝突電離を起こし、電子・正孔対
を多数生成する。生成された電子はさらにｎ生型ドレイ
ン領域（６）近傍の高電界に引き寄せられ、大部分がｎ
生型ドレイン領域（６）に流れ込む。一方、正孔はｎ生
型ドレイン電流（６〉近傍の空乏層から空乏層化されて
いない浮遊状態にあるＰ型シリコン半導体層（３）の底
面に流れ込み蓄積されて電位を上昇させ、Ｐ型シリコン
半導体層（３）の底面とｎ＋生型ソース領域５）との間
の順方向の電位障壁を越えて、ｎ＋型ドレイン領域（６
）をコレクタ、Ｐ型シリコン半導体／−（３）の底面を
ベース、ｎ生型ソース領域（５）をエミッタとするラテ
ツルＮＰＮ ）ランジスタが導通して、急激に電流が増
大する。このラテラルＮＰＮトランジスタの導通による
電流が通常のチャネル領域（４）を流れる電流に加わる
ため、第６図に示すよりにＭＯＳＦＥＴのドレイン電流
−ドレイン電ＥＥ％性に特有の折れ曲がりが現われるキ
ンク効果が起こる。このキンク効果は、パンチスルー現
象と同様、ｎ生型ドレイン領域（６）に印加できる電圧
を制限するため、ｎ生型ソース領域（５）とｎ生型ドレ
イン領域（６）との間の耐圧を低下させることになる。
昇と共にＰ型シリコン半導体層（３）内の電界強度は増
大し、特にｎ生型ビレ１フ 内に高電界が現われる。チャネル領域（４）の′電子は
このｎ中型ドレイン領域（６）近傍の高電界により加速
されてｎ生型ドレイン領域（６）近傍の空乏層に注入さ
れ、シリコンの格子と衝突電離を起こし、電子・正孔対
を多数生成する。生成された電子はさらにｎ生型ドレイ
ン領域（６）近傍の高電界に引き寄せられ、大部分がｎ
生型ドレイン領域（６）に流れ込む。一方、正孔はｎ生
型ドレイン電流（６〉近傍の空乏層から空乏層化されて
いない浮遊状態にあるＰ型シリコン半導体層（３）の底
面に流れ込み蓄積されて電位を上昇させ、Ｐ型シリコン
半導体層（３）の底面とｎ＋生型ソース領域５）との間
の順方向の電位障壁を越えて、ｎ＋型ドレイン領域（６
）をコレクタ、Ｐ型シリコン半導体／−（３）の底面を
ベース、ｎ生型ソース領域（５）をエミッタとするラテ
ツルＮＰＮ ）ランジスタが導通して、急激に電流が増
大する。このラテラルＮＰＮトランジスタの導通による
電流が通常のチャネル領域（４）を流れる電流に加わる
ため、第６図に示すよりにＭＯＳＦＥＴのドレイン電流
−ドレイン電ＥＥ％性に特有の折れ曲がりが現われるキ
ンク効果が起こる。このキンク効果は、パンチスルー現
象と同様、ｎ生型ドレイン領域（６）に印加できる電圧
を制限するため、ｎ生型ソース領域（５）とｎ生型ドレ
イン領域（６）との間の耐圧を低下させることになる。
次に、Ｐ型シリコン半導体層（３）が薄い場合（５００
〜１５００人）、ｎ生型ソース領域（５）とｎ生型ドレ
イン領域（６）との間隔を縮小すると、ｎ生型ドレイン
領域（６）に印加される電圧の上昇と共にｎ生型ドレイ
ン領域（６）近傍の空乏層がｎ生型ソース領域（５）に
向けて拡がＤｓｐ型シリコン半導体層（３）全体が空乏
層化される。Ｐ型シリコン半導体層（３）全体が空乏層
化されると、Ｐ型シリコン半導体層（３）とｎ生型ソー
ス領域（５）との間の電気的障壁が低下し、ｎ生型ソー
ス領域（５）内の電子は空乏層に流れ込もうとするが、
Ｐ型シリコン半導体Ｊａ （３）が薄いために空乏層へ
流れ込む電子はゲート電極（８）に印加される電圧によ
り制御され、チャネル領域（４）にのみ電流が流れる。
〜１５００人）、ｎ生型ソース領域（５）とｎ生型ドレ
イン領域（６）との間隔を縮小すると、ｎ生型ドレイン
領域（６）に印加される電圧の上昇と共にｎ生型ドレイ
ン領域（６）近傍の空乏層がｎ生型ソース領域（５）に
向けて拡がＤｓｐ型シリコン半導体層（３）全体が空乏
層化される。Ｐ型シリコン半導体層（３）全体が空乏層
化されると、Ｐ型シリコン半導体層（３）とｎ生型ソー
ス領域（５）との間の電気的障壁が低下し、ｎ生型ソー
ス領域（５）内の電子は空乏層に流れ込もうとするが、
Ｐ型シリコン半導体Ｊａ （３）が薄いために空乏層へ
流れ込む電子はゲート電極（８）に印加される電圧によ
り制御され、チャネル領域（４）にのみ電流が流れる。
ゆえに、Ｐ型シリコン半導体層（３）が厚し場合に空乏
層内の深い領域にかいて電流が流れ出すパンチスルー現
象は起こらない。
層内の深い領域にかいて電流が流れ出すパンチスルー現
象は起こらない。
筐た、Ｐ型シリコン半導体層（３）が比較的厚い場合と
同様、ｎ生型ドレイン領域（６）に印加される電圧の上
昇と共にチャネル領域（４）の電子がｎ十型ドレイン餓
域（６〉近傍の空乏層内に現われる高電界によシ加速さ
れｎ十型ドレイン頂域（６）近傍の空乏層に注入されて
、衝突電離を起こし電子・正孔対を多数生成して、生成
された電子はｎ生型ドレイン領域（６）に流れ込む。し
かしながら、正孔ばｎ生型ドレイン領域（６）近傍の空
乏層から全体が空乏層化された浮遊状態にあるＰ型シリ
コン半導体層（３）の底面に流れ込み蓄積されて電位を
上昇させ、既に低下しているＰ型シリコン半導体層（３
）とｎ生型ソース領域（５）との間の電気的障壁をより
一層低下させる。このＰ型シリコン半導体層（３）とｎ
生型ソース傾城（５）との間の電気的障壁のより一層の
低下によシ、空乏層内で衝突電離により生成された正孔
はゲー）１１極（８）に印加される１！王に制御されず
にｎ生型ソース領域（５）に流れ込み、ｎ生型ソース領
域（５）内の電子はチャネル領域（４）に急激に流れ込
んでチャネル領域（４）を流れる電流を増大させること
がある。
同様、ｎ生型ドレイン領域（６）に印加される電圧の上
昇と共にチャネル領域（４）の電子がｎ十型ドレイン餓
域（６〉近傍の空乏層内に現われる高電界によシ加速さ
れｎ十型ドレイン頂域（６）近傍の空乏層に注入されて
、衝突電離を起こし電子・正孔対を多数生成して、生成
された電子はｎ生型ドレイン領域（６）に流れ込む。し
かしながら、正孔ばｎ生型ドレイン領域（６）近傍の空
乏層から全体が空乏層化された浮遊状態にあるＰ型シリ
コン半導体層（３）の底面に流れ込み蓄積されて電位を
上昇させ、既に低下しているＰ型シリコン半導体層（３
）とｎ生型ソース領域（５）との間の電気的障壁をより
一層低下させる。このＰ型シリコン半導体層（３）とｎ
生型ソース傾城（５）との間の電気的障壁のより一層の
低下によシ、空乏層内で衝突電離により生成された正孔
はゲー）１１極（８）に印加される１！王に制御されず
にｎ生型ソース領域（５）に流れ込み、ｎ生型ソース領
域（５）内の電子はチャネル領域（４）に急激に流れ込
んでチャネル領域（４）を流れる電流を増大させること
がある。
すなわち、Ｐ型シリコン半導体層（３）が薄い場合にお
いても、ｎ生型ソース領域（５）とｎ生型ビレ１フやキ
ンク効果は起こらないもののチャネル領域（４〉を流れ
るｔ流が増大しｎ生型ドレイ／頭域（６〉に印加できる
電圧を制限するため、ｎ生型ソース領域（５）とｎ生型
ドレイン領域（６）との間の耐圧を低下させてしまうと
いう問題点があった。
いても、ｎ生型ソース領域（５）とｎ生型ビレ１フやキ
ンク効果は起こらないもののチャネル領域（４〉を流れ
るｔ流が増大しｎ生型ドレイ／頭域（６〉に印加できる
電圧を制限するため、ｎ生型ソース領域（５）とｎ生型
ドレイン領域（６）との間の耐圧を低下させてしまうと
いう問題点があった。
さらに、ｎ生型ソース領域（５）とｎ生型ドレイン領域
（６）との間隔を縮小することが不可能となり、ＭＯＳ
ＦＥＴの微細化を進めることが困難になるという問題点
があった。
（６）との間隔を縮小することが不可能となり、ＭＯＳ
ＦＥＴの微細化を進めることが困難になるという問題点
があった。
この発明は上記のよりな問題点を解消するためになされ
たもので、ソース領域とドレイン領域との間の耐圧を十
分に高め、かつ、微細化に適したＭＯＳＦＥＴＳ特にチ
ャネル領域の薄膜化されたＭＯＳＦＥＴを得ることを目
的としている。
たもので、ソース領域とドレイン領域との間の耐圧を十
分に高め、かつ、微細化に適したＭＯＳＦＥＴＳ特にチ
ャネル領域の薄膜化されたＭＯＳＦＥＴを得ることを目
的としている。
この発明に係るＭＯＳ型電界効果トランジスタは、第１
導電型のシリコン半導体基板の一主面に内部に絶縁物を
設けた凹部を形成し、この四部の外周面をチャネル領域
とする筒状の第１導電型のシリコン半導体層を形成し、
シリコン半導体基板の一主面にチャネル領域の一端に接
しかつシリコン半導体層の外周面より外側に向けて環状
に第２導電型の一力のソース／ドレイン領域を形成し、
シリコン半導体層の上端部にチャネル領域の他端に接し
て第２導電型の他方のソース／ドレイン領域を形成し、
シリコン半導体層の外周面に対してゲート絶縁膜を介し
て筒状のゲート電極を形成したものである。
導電型のシリコン半導体基板の一主面に内部に絶縁物を
設けた凹部を形成し、この四部の外周面をチャネル領域
とする筒状の第１導電型のシリコン半導体層を形成し、
シリコン半導体基板の一主面にチャネル領域の一端に接
しかつシリコン半導体層の外周面より外側に向けて環状
に第２導電型の一力のソース／ドレイン領域を形成し、
シリコン半導体層の上端部にチャネル領域の他端に接し
て第２導電型の他方のソース／ドレイン領域を形成し、
シリコン半導体層の外周面に対してゲート絶縁膜を介し
て筒状のゲート電極を形成したものである。
また、この発明に係るＭＯ３型電界効果トランジスタの
製造方法としては、第１導電型のシリコン半導体基板の
一主面にエツチングを行ないトレンチを杉収し、このト
レンチを絶縁物で埋めて絶縁体層を形成し、シリコン半
導体基板の一王面にエツチングを行ない絶縁体層の側面
から外側に向けて筒状の第１導電型のシリコン半導体層
を形成し、シリコン半導体基板の一主面にシリコン半導
体層の外周面より外側に向けて環状の第２導電型の一方
のソース／ドレイン領域を形成し、シリコン半導体層の
上端部に第２導電型の他方のソース／ドレイン領域を形
成し、シリコン半導体層の外周面に対してゲート絶縁膜
を介して筒状のゲート電極を形成して製造するものであ
る。
製造方法としては、第１導電型のシリコン半導体基板の
一主面にエツチングを行ないトレンチを杉収し、このト
レンチを絶縁物で埋めて絶縁体層を形成し、シリコン半
導体基板の一王面にエツチングを行ない絶縁体層の側面
から外側に向けて筒状の第１導電型のシリコン半導体層
を形成し、シリコン半導体基板の一主面にシリコン半導
体層の外周面より外側に向けて環状の第２導電型の一方
のソース／ドレイン領域を形成し、シリコン半導体層の
上端部に第２導電型の他方のソース／ドレイン領域を形
成し、シリコン半導体層の外周面に対してゲート絶縁膜
を介して筒状のゲート電極を形成して製造するものであ
る。
上記のよりに構成されたＭＯＳ型電界効果トランジスタ
に釦いては、シリコン半導体層内で衝突電離によシミ子
・正孔対の粒子が生成されると、導電層の電位と逆の電
荷を有する粒子が筒状のシリコン半導体層からシリコン
半導体基板の底面へと流れ込み、チャネル領域を流れる
改流の増大を防止せしめる。
に釦いては、シリコン半導体層内で衝突電離によシミ子
・正孔対の粒子が生成されると、導電層の電位と逆の電
荷を有する粒子が筒状のシリコン半導体層からシリコン
半導体基板の底面へと流れ込み、チャネル領域を流れる
改流の増大を防止せしめる。
さらに、ソース／ドレイン領域の間隔がシリコン半導体
基板の一主面に対して縦方向に向かい、ＭＯＳＦＥＴの
微細化に適する。
基板の一主面に対して縦方向に向かい、ＭＯＳＦＥＴの
微細化に適する。
第１図はこの発明の一実施例を示す構造断面図及び平面
図である。図において、Ｑｌ）は濃度ｌＸ１０１５ｃｍ
″″３、比抵抗１０ｇ・ＣｍのＰ型シリコン半導体基板
、□□□は１１１Ｊ記Ｐ型シリコン半導体基板Ｃυの一
主面に前記Ｐ型シリコン半導体基板ｅｌ）の−主面に対
して垂直に形成された深さ０．６７ｚｍ、幅０．５μｍ
の柱状の絶縁体層、のは前記絶縁体層（ホ）の側面から
外側に向けて５００〜１５００人の領域で筒状に形成さ
れた深さ約０．６μｍ１幅５００〜１５００人のＰ型シ
リコン半導体！鋳、（ハ）は１１１ノ記Ｐ型シリコン半
導体層鋺内に、ボロンを加速型ＦＥｌ○〜３０ＫｅＶ、
ドーズ量Ｉ Ｘ １０１２〜１’Ｘ１０１４ ｃｍ−２
の条件で、前記Ｐ型シリコン半導体層＠の外周面に対し
て斜めにイオン注入を行ない形成された濃度１×１０１
６〜ＩＸＩ○１７ ｃｍ−３のチャネル領域、（１ルは
ｎｌ記Ｐ型ンリコン半導体基板０１）内に、リンを加速
１１ Ｆｆ ８０ＫｅＶ 、 ドーズ惜ＩＸＩ○１３
ｃｍ−２の条件で、＋ｉｉｌ記Ｐ型シリコン半導体基板
なりの主面に対して垂直にイオン注入を行ない形成され
た濃度ｌＸ １０” 〜Ｉ Ｘ １０１９ｃｍ−３のｎ
−型ソース領域、（ホ）は前記Ｐ型シリコン半導体基板
？１）内に、砒素を加速電圧４０ＫｅＶ 、ドーズ量５
Ｘ １０１５ｃｍ−２の条件で、前記Ｐａシリコン半
導体基板ｅυの主面に対して垂直にイオン注入を行ない
形成されたｆｉ１ｉ１Ｘ１０１９〜１×１０２１ｃｍ−
３のｎ生型ソースＭ域で、Ｅ記ｎ−型ソース領域αＯと
で二重拡散構造のソース領域を構成している。ＱＣ９は
前記Ｐ型シリコン半導体層＠内の上端部に、リンを加速
電圧８０ＫｅＶ 、 ドーズ量ｌＸｌ０１３ｃｍ−２
の条件で、前記Ｐ型シリコン半導体層（至）の表面に対
して垂直にイオン注入を行ない形成された濃度１×１０
１７〜Ｉ Ｘ １０１９’ｃｍ−３のｎ−型ドレイン領
域、翰は前記Ｐ型シリコン半導体層（ホ）内の上端部に
、砒素を加速電圧４０ＫｅＶ 、 ドーズ俄５×１０
１５印−２の条件で、ｒ＋ｒｓ記Ｐ型シリコン半導体層
翰の表面に対して垂直にイオン注入を行ない形成された
濃度１×１０” 〜ｌ ｘｌＱ２ｔｃｍ−ａのｎ中型ド
レイン領域で、上記ｎ−型ドレイン偵域００とで二重拡
散構造のドレイン領域を構成している。（ロ）は前記Ｐ
型シリコン半導体基板Ｑηの一主面上と前記Ｐ型シリコ
ン半導体層（至）の表面上及び外周面上に形成されたゲ
ート酸化膜、翰は前記Ｐ型シリコン半導体層磐の外周面
上をＲｉＪ記ゲート酸化膜（５）を介して取り囲んで筒
状に形成されたゲート電極、（至）は前記Ｐ型シリコン
半導体基板Ｃυの他主面（裏面）上全面にチタン・ニッ
ケル・金を蒸着し形成された導電層である。
図である。図において、Ｑｌ）は濃度ｌＸ１０１５ｃｍ
″″３、比抵抗１０ｇ・ＣｍのＰ型シリコン半導体基板
、□□□は１１１Ｊ記Ｐ型シリコン半導体基板Ｃυの一
主面に前記Ｐ型シリコン半導体基板ｅｌ）の−主面に対
して垂直に形成された深さ０．６７ｚｍ、幅０．５μｍ
の柱状の絶縁体層、のは前記絶縁体層（ホ）の側面から
外側に向けて５００〜１５００人の領域で筒状に形成さ
れた深さ約０．６μｍ１幅５００〜１５００人のＰ型シ
リコン半導体！鋳、（ハ）は１１１ノ記Ｐ型シリコン半
導体層鋺内に、ボロンを加速型ＦＥｌ○〜３０ＫｅＶ、
ドーズ量Ｉ Ｘ １０１２〜１’Ｘ１０１４ ｃｍ−２
の条件で、前記Ｐ型シリコン半導体層＠の外周面に対し
て斜めにイオン注入を行ない形成された濃度１×１０１
６〜ＩＸＩ○１７ ｃｍ−３のチャネル領域、（１ルは
ｎｌ記Ｐ型ンリコン半導体基板０１）内に、リンを加速
１１ Ｆｆ ８０ＫｅＶ 、 ドーズ惜ＩＸＩ○１３
ｃｍ−２の条件で、＋ｉｉｌ記Ｐ型シリコン半導体基板
なりの主面に対して垂直にイオン注入を行ない形成され
た濃度ｌＸ １０” 〜Ｉ Ｘ １０１９ｃｍ−３のｎ
−型ソース領域、（ホ）は前記Ｐ型シリコン半導体基板
？１）内に、砒素を加速電圧４０ＫｅＶ 、ドーズ量５
Ｘ １０１５ｃｍ−２の条件で、前記Ｐａシリコン半
導体基板ｅυの主面に対して垂直にイオン注入を行ない
形成されたｆｉ１ｉ１Ｘ１０１９〜１×１０２１ｃｍ−
３のｎ生型ソースＭ域で、Ｅ記ｎ−型ソース領域αＯと
で二重拡散構造のソース領域を構成している。ＱＣ９は
前記Ｐ型シリコン半導体層＠内の上端部に、リンを加速
電圧８０ＫｅＶ 、 ドーズ量ｌＸｌ０１３ｃｍ−２
の条件で、前記Ｐ型シリコン半導体層（至）の表面に対
して垂直にイオン注入を行ない形成された濃度１×１０
１７〜Ｉ Ｘ １０１９’ｃｍ−３のｎ−型ドレイン領
域、翰は前記Ｐ型シリコン半導体層（ホ）内の上端部に
、砒素を加速電圧４０ＫｅＶ 、 ドーズ俄５×１０
１５印−２の条件で、ｒ＋ｒｓ記Ｐ型シリコン半導体層
翰の表面に対して垂直にイオン注入を行ない形成された
濃度１×１０” 〜ｌ ｘｌＱ２ｔｃｍ−ａのｎ中型ド
レイン領域で、上記ｎ−型ドレイン偵域００とで二重拡
散構造のドレイン領域を構成している。（ロ）は前記Ｐ
型シリコン半導体基板Ｑηの一主面上と前記Ｐ型シリコ
ン半導体層（至）の表面上及び外周面上に形成されたゲ
ート酸化膜、翰は前記Ｐ型シリコン半導体層磐の外周面
上をＲｉＪ記ゲート酸化膜（５）を介して取り囲んで筒
状に形成されたゲート電極、（至）は前記Ｐ型シリコン
半導体基板Ｃυの他主面（裏面）上全面にチタン・ニッ
ケル・金を蒸着し形成された導電層である。
次に、上記のよりに構成されたチャネル領域の薄膜化さ
れたＭＯＳＦＥＴ ノＷ ６方法をＦＡ ２ Ｍ （ａ
） 〜（ｇＪを用いて説明する。
れたＭＯＳＦＥＴ ノＷ ６方法をＦＡ ２ Ｍ （ａ
） 〜（ｇＪを用いて説明する。
まず、第２図（ａ）に示すよりに、濃度Ｉ Ｘ １０１
５ｃｍ−３、比抵抗１０．Ｑ・ｃｍのＰ型シリコン半導
体基板なりの一主面に訃いて、ポジ型の７オトレジスト
（図示せず）を形成し、このフォトレジストに絶縁体層
＠を形成すべき領域に対して露光を行って後、露光部分
を除去してマスクを形成する。続いて、このマスクを用
いてＰ型シリコン半導体基板なＯの一王面にエツチング
を行ない、Ｐ型シリコン半導体基板ぐυの一主面に対し
て垂直に深さ０．６μｍ１幅０．５μｍの柱状のトレン
チ（溝部）を形成する。次いで、ＯＶＤ法によりトレン
チをシリコン酸化膜で埋めて、深さ０．６μｍＳ幅０．
５μｍの柱状のｅ縁体層＠を形成し、マスクとして使用
したフォトレジストを除去する。
５ｃｍ−３、比抵抗１０．Ｑ・ｃｍのＰ型シリコン半導
体基板なりの一主面に訃いて、ポジ型の７オトレジスト
（図示せず）を形成し、このフォトレジストに絶縁体層
＠を形成すべき領域に対して露光を行って後、露光部分
を除去してマスクを形成する。続いて、このマスクを用
いてＰ型シリコン半導体基板なＯの一王面にエツチング
を行ない、Ｐ型シリコン半導体基板ぐυの一主面に対し
て垂直に深さ０．６μｍ１幅０．５μｍの柱状のトレン
チ（溝部）を形成する。次いで、ＯＶＤ法によりトレン
チをシリコン酸化膜で埋めて、深さ０．６μｍＳ幅０．
５μｍの柱状のｅ縁体層＠を形成し、マスクとして使用
したフォトレジストを除去する。
次に、第２図（１））に示すよりに、璽ず、半導体基板
Ｑυの一王面全面にポジ型のフォトレジスト（図示せず
）を形成し、このフォトレジストに絶縁体＃＠の表面及
び絶縁体ＮＩ＠の側面から外側に向けて５００〜１５０
０人の環状の領域を除く領域に対して露光を行い露光部
分を除去してマスクを形成する。
Ｑυの一王面全面にポジ型のフォトレジスト（図示せず
）を形成し、このフォトレジストに絶縁体＃＠の表面及
び絶縁体ＮＩ＠の側面から外側に向けて５００〜１５０
０人の環状の領域を除く領域に対して露光を行い露光部
分を除去してマスクを形成する。
続いて、このマスクを用いてＰ型シリコン半導体基板Ｑ
υの一主面にエツチングを行なうと、露光されていない
フォトレジストで覆われた絶縁体層（２）及び絶縁体層
＠の側面から外側に向けて５００〜１５００人の領域で
筒状のＰ型シリコン半導体基板Ｑつが残る。ここで、Ｐ
型シリコン半導体基板Ｃ）１）の−主面から深さ０．６
μｍのエツチングを行ない、深さ約０．６μｍ１幅５０
０〜１５００人の筒状のＰ型シリコン半導体層＠を形成
する。
υの一主面にエツチングを行なうと、露光されていない
フォトレジストで覆われた絶縁体層（２）及び絶縁体層
＠の側面から外側に向けて５００〜１５００人の領域で
筒状のＰ型シリコン半導体基板Ｑつが残る。ここで、Ｐ
型シリコン半導体基板Ｃ）１）の−主面から深さ０．６
μｍのエツチングを行ない、深さ約０．６μｍ１幅５０
０〜１５００人の筒状のＰ型シリコン半導体層＠を形成
する。
幅５００〜１５００人という薄いＰｉシリコン半導体層
（２）を独立した１回の工程で形成するには、非常に精
度の高い露光技術、つまシ写真製版工程が必要であυ、
技術的な困難を伴う。ここでは、ＭＯＳＦＥＴの動作に
は何ら影響を与えない絶縁体層＠を設け、この絶縁体層
＠の表面と絶縁体層＠に隣接する領域を露光によシ指定
される領域とし、同時にＰ型シリコン半導体基板Ｑυの
一主面の所定領域に対して露光により指定される領域と
する。そのため、独立してＰ型シリコン半導体層のを形
成する場合と比べて、露光により指定される領域が絶縁
体層に）の表面弁だけ拡大し、技術的な困難を伴わずに
写真製版工程が可能となり容易にＰ型シリコン半尋体層
のか得られる。
（２）を独立した１回の工程で形成するには、非常に精
度の高い露光技術、つまシ写真製版工程が必要であυ、
技術的な困難を伴う。ここでは、ＭＯＳＦＥＴの動作に
は何ら影響を与えない絶縁体層＠を設け、この絶縁体層
＠の表面と絶縁体層＠に隣接する領域を露光によシ指定
される領域とし、同時にＰ型シリコン半導体基板Ｑυの
一主面の所定領域に対して露光により指定される領域と
する。そのため、独立してＰ型シリコン半導体層のを形
成する場合と比べて、露光により指定される領域が絶縁
体層に）の表面弁だけ拡大し、技術的な困難を伴わずに
写真製版工程が可能となり容易にＰ型シリコン半尋体層
のか得られる。
さらに、絶縁体層＠に隣接する領域を絶縁体ｌ−＠の０
１ｌＩ面から外側に向けて環状の領域とし、絶縁体層＠
の全側面を利用しで筒状のＰ型シリコン半導体ＭＣＡを
形成することにより、較の工程でＰ型シリコン半導体層
□□□の上端部に形成される他方のソース／ドレイン領
域の表面積が大きい場合にかいても、絶縁体ＷＩ＠の体
積を必要最小限に抑えることができる。
１ｌＩ面から外側に向けて環状の領域とし、絶縁体層＠
の全側面を利用しで筒状のＰ型シリコン半導体ＭＣＡを
形成することにより、較の工程でＰ型シリコン半導体層
□□□の上端部に形成される他方のソース／ドレイン領
域の表面積が大きい場合にかいても、絶縁体ＷＩ＠の体
積を必要最小限に抑えることができる。
次に、第２図（ｃ）に示すよりに、Ｐ型シリコン半導体
層（２）内に、ボロンを加速電ＩＥＩＯ〜３０ＫｅＶ
、ドーズ量１Ｘ１０１２〜ｌＸｌ０１４ｃｍ−２の条件
で、Ｐ型シリコン半導体層（至）の外周面に対して斜め
にイオン注入を行ない、濃度Ｉ Ｘ １０１６〜Ｉ Ｘ
１０１７ｃｍ−８のチャネル領域（財）を形成する。
層（２）内に、ボロンを加速電ＩＥＩＯ〜３０ＫｅＶ
、ドーズ量１Ｘ１０１２〜ｌＸｌ０１４ｃｍ−２の条件
で、Ｐ型シリコン半導体層（至）の外周面に対して斜め
にイオン注入を行ない、濃度Ｉ Ｘ １０１６〜Ｉ Ｘ
１０１７ｃｍ−８のチャネル領域（財）を形成する。
このボロンによるイオン注入は、ＭＯＳＦＥＴのしきい
値電圧を制御するためのものである。
値電圧を制御するためのものである。
次に、第２図（，１）に示すよりに、Ｐ型シリコン半導
体基板（財）内及びＰ型シリコン半導体ＭＥ内に、リン
を加速電圧８０ＫｅＶ 、 ドーズ量Ｉ Ｘ １０ ｌ
Ｂａｍ−２の条件で、Ｐ型シリコン半導体基板（財）の
−主面に対して垂直に、かつ、Ｐ型シリコン半導体基板
（財）の−主面にＰ型シリコン半導体層−の外周面より
外側に向けて環状に、及びＰ型シリコン半導体層（２）
の表面に対して垂直にイオン注入を行ない、濃度ｌＸ１
０！７〜ｌＸ１０１９ｃｍ−３のｎ−型ソース領域（至
）及びｎ−型ドレイン領域αＯを形成する。
体基板（財）内及びＰ型シリコン半導体ＭＥ内に、リン
を加速電圧８０ＫｅＶ 、 ドーズ量Ｉ Ｘ １０ ｌ
Ｂａｍ−２の条件で、Ｐ型シリコン半導体基板（財）の
−主面に対して垂直に、かつ、Ｐ型シリコン半導体基板
（財）の−主面にＰ型シリコン半導体層−の外周面より
外側に向けて環状に、及びＰ型シリコン半導体層（２）
の表面に対して垂直にイオン注入を行ない、濃度ｌＸ１
０！７〜ｌＸ１０１９ｃｍ−３のｎ−型ソース領域（至
）及びｎ−型ドレイン領域αＯを形成する。
次に、第２図（ｅ）に示すよりに、Ｐ型シリコン半導体
基板（財）の−主面上とＰ型シリコン半導体層（２）の
表面上及び外周面上にゲート酸化膜（ホ）を形成する。
基板（財）の−主面上とＰ型シリコン半導体層（２）の
表面上及び外周面上にゲート酸化膜（ホ）を形成する。
続いて、全面にポリシリコン層を形成した後、異方性エ
ツチングによりＰ型シリコン半導体層翰の外周面をゲー
ト酸化膜＠を介して取り囲んで、筒状のゲート電極（至
）を形成する。
ツチングによりＰ型シリコン半導体層翰の外周面をゲー
ト酸化膜＠を介して取り囲んで、筒状のゲート電極（至
）を形成する。
次に、第２図（ｆ）に示すよりに、Ｐ型シリコン半導体
基板（財）内及びＰ型シリコン半導体層（至）内に、砒
素を加速電圧４０ＫｅＶ 、 ドーズ量５ Ｘ １０
１５ｃｍ−２の条件で、Ｐ型シリコン半導体基板ｅ２Ｄ
の一主面に対して垂直に、かつ、Ｐ型シリコン半導体基
板Ｑυの一王面にゲート電極に）の外周面より外側に向
けて環状に、及びＰ型シリコン半導体層（２）の表面に
対して垂直にイオン注入を行ない、濃度ＩＸＩＱ１９〜
ｌ Ｘ １０２１ｃｍ−３のｎ中型ソース領域（至）及
びｎ生型ドレイン領域（ホ）を形成する。
基板（財）内及びＰ型シリコン半導体層（至）内に、砒
素を加速電圧４０ＫｅＶ 、 ドーズ量５ Ｘ １０
１５ｃｍ−２の条件で、Ｐ型シリコン半導体基板ｅ２Ｄ
の一主面に対して垂直に、かつ、Ｐ型シリコン半導体基
板Ｑυの一王面にゲート電極に）の外周面より外側に向
けて環状に、及びＰ型シリコン半導体層（２）の表面に
対して垂直にイオン注入を行ない、濃度ＩＸＩＱ１９〜
ｌ Ｘ １０２１ｃｍ−３のｎ中型ソース領域（至）及
びｎ生型ドレイン領域（ホ）を形成する。
次に、第２図＠に示すよりに、ゲート電極（ホ）を含む
Ｐ型シリコン半導体基板Ｑυの一主面上全面に、ＢＰＳ
Ｃ）膜から成る層間絶縁ＰＭ（９）を形成する。続いて
、層間絶縁膜（９）に第１のコンタクトホール（１０ａ
）及び第２のコンタクトホール（１０ｂ）を設け、ｎ中
型ソース領域（２）及びｎ生型ドレイン領域（ホ）にそ
れぞれ接続されたアルミニウム合金による第１の配線（
１１ａ）及び第２の配線（１１ｂ）を形成する。その後
、Ｐ型シリコン半導体基板（財）の他主面上全面にチタ
ン・ニッケル・金を蒸着し導電層■を形成するとｎ″″
型ソース領域（至）とｎ″″型ドレイン領域ＧＯとの間
隔が約０．６μｍのｎチャネルＭＯＳＦＥＴが完成する
。
Ｐ型シリコン半導体基板Ｑυの一主面上全面に、ＢＰＳ
Ｃ）膜から成る層間絶縁ＰＭ（９）を形成する。続いて
、層間絶縁膜（９）に第１のコンタクトホール（１０ａ
）及び第２のコンタクトホール（１０ｂ）を設け、ｎ中
型ソース領域（２）及びｎ生型ドレイン領域（ホ）にそ
れぞれ接続されたアルミニウム合金による第１の配線（
１１ａ）及び第２の配線（１１ｂ）を形成する。その後
、Ｐ型シリコン半導体基板（財）の他主面上全面にチタ
ン・ニッケル・金を蒸着し導電層■を形成するとｎ″″
型ソース領域（至）とｎ″″型ドレイン領域ＧＯとの間
隔が約０．６μｍのｎチャネルＭＯＳＦＥＴが完成する
。
上記のよりに構成されたチャネル領域の薄膜化されたｎ
チャネルＭＯＳＦＥＴに訃いては、Ｐ型シリコン半導体
基板（財）には、チタン・ニッケル・金による導電層■
を介して接地電位（ＧＮＤ）が供給される。
チャネルＭＯＳＦＥＴに訃いては、Ｐ型シリコン半導体
基板（財）には、チタン・ニッケル・金による導電層■
を介して接地電位（ＧＮＤ）が供給される。
したがって、今、ｎ−型ソース領域（２）とｎ−型ドレ
イン領域ＱＯとの間隔を縮小すると、ｎ生型ドレイン領
域（ホ）に印加される電圧の上昇と共にｎ−型ドレイン
領域αＱ近傍の空乏層がｎ−型ソース領域ａ時に向けて
拡がシ、Ｐ型シリコン半導体層＠全体が空乏層化される
。Ｐ型シリコン半導体層（至）全体が空乏層化されると
、Ｐ型シリコン半導体層（財）とｎ−型ソース領域（４
）との間の電気的障壁が低下し、ｎ−型ソース領域（至
）内の電子及びｎ中型ソース領域（至）内の電子は空乏
層に流れ込もうとするが、Ｐ型シリコン半導体層（２）
が薄いために空乏層へ流れ込む電子はゲート電極（２）
に印加される電正により制御され、チャネル領域（財）
にのみ電流が流れる０また、ｎ生型ドレイン領域（至）
に印加される電圧の上昇と共にＰ型シリコン半導体層（
ホ）内の電界強度は増大し、特にｎ″″型ドレイン頭域
領域近傍の空乏層内に高電界が現われる。チャネル領域
（財）の電子はこのｎ−型ドレイン領域Ｃｌ１Ｇ近傍の
高電界により加速されてｎ″″型ドレイン領域αＧ近傍
の空乏層に注入され、シリコンの格子と衝突電離を起こ
し電子・正孔対を多数生成する。生成された電子はさら
にｎ″″型ドレイン領域四近傍の高電界により引き寄せ
られ、大部分がｎ″″型ドレイン領域α時を経てｎ生型
ドレイン領域（７）に流れ込む〇一方、正孔はｎ′″型
ドレイン領域αＱ近傍の空乏層から、全体が空乏層化さ
れｎ″″型ソース領域（２）との間の電気的障壁が低下
しているＰ型シリコン半導体層翰の絶縁体層＠と接する
内周面に流れ込むが、Ｐ型シリコン半導体基板Ｑυは接
地電位を供給され低電位を保っている状態にらるため、
正孔はＰ型シリコン半導体層翰の内周面をＰ型シリコン
半導体基板Ｑυへと通り抜ける０このＰ型シ″リコン半
導体層＠を通υ抜けた正孔はさらにＰ型シリコン半導体
基板な］）内のより電位の低いチタン・ニッケル・金に
よる導電層■近傍の領域に引き寄せられ、大部分がチタ
ン・ニッケル・金による導電層（至）を経てＧＮＤに流
れ込むりすなわち、空乏層内で衝突電離に上り生成され
た正孔は、ｎ串型ソース領域−には流れ込まないで、チ
ャネル領域（財）を流れる電流が増大することはない。
イン領域ＱＯとの間隔を縮小すると、ｎ生型ドレイン領
域（ホ）に印加される電圧の上昇と共にｎ−型ドレイン
領域αＱ近傍の空乏層がｎ−型ソース領域ａ時に向けて
拡がシ、Ｐ型シリコン半導体層＠全体が空乏層化される
。Ｐ型シリコン半導体層（至）全体が空乏層化されると
、Ｐ型シリコン半導体層（財）とｎ−型ソース領域（４
）との間の電気的障壁が低下し、ｎ−型ソース領域（至
）内の電子及びｎ中型ソース領域（至）内の電子は空乏
層に流れ込もうとするが、Ｐ型シリコン半導体層（２）
が薄いために空乏層へ流れ込む電子はゲート電極（２）
に印加される電正により制御され、チャネル領域（財）
にのみ電流が流れる０また、ｎ生型ドレイン領域（至）
に印加される電圧の上昇と共にＰ型シリコン半導体層（
ホ）内の電界強度は増大し、特にｎ″″型ドレイン頭域
領域近傍の空乏層内に高電界が現われる。チャネル領域
（財）の電子はこのｎ−型ドレイン領域Ｃｌ１Ｇ近傍の
高電界により加速されてｎ″″型ドレイン領域αＧ近傍
の空乏層に注入され、シリコンの格子と衝突電離を起こ
し電子・正孔対を多数生成する。生成された電子はさら
にｎ″″型ドレイン領域四近傍の高電界により引き寄せ
られ、大部分がｎ″″型ドレイン領域α時を経てｎ生型
ドレイン領域（７）に流れ込む〇一方、正孔はｎ′″型
ドレイン領域αＱ近傍の空乏層から、全体が空乏層化さ
れｎ″″型ソース領域（２）との間の電気的障壁が低下
しているＰ型シリコン半導体層翰の絶縁体層＠と接する
内周面に流れ込むが、Ｐ型シリコン半導体基板Ｑυは接
地電位を供給され低電位を保っている状態にらるため、
正孔はＰ型シリコン半導体層翰の内周面をＰ型シリコン
半導体基板Ｑυへと通り抜ける０このＰ型シ″リコン半
導体層＠を通υ抜けた正孔はさらにＰ型シリコン半導体
基板な］）内のより電位の低いチタン・ニッケル・金に
よる導電層■近傍の領域に引き寄せられ、大部分がチタ
ン・ニッケル・金による導電層（至）を経てＧＮＤに流
れ込むりすなわち、空乏層内で衝突電離に上り生成され
た正孔は、ｎ串型ソース領域−には流れ込まないで、チ
ャネル領域（財）を流れる電流が増大することはない。
ゆえに、ｎ生型ドレイン領域（ホ）に印加できる電圧の
上限を引き上げ、ｎ中型ソース領域（２）とｎ生型ドレ
イン領域−との間の耐巴を十分に高めることができる。
上限を引き上げ、ｎ中型ソース領域（２）とｎ生型ドレ
イン領域−との間の耐巴を十分に高めることができる。
さらに、上記のよりに構成されたチャネル領域の薄膜化
されたＭＯＳＦＥＴに訃いては、Ｐ型シリコン半導体層
に）がＰ型シリコン半導体基板Ｑυの一王面に対して垂
直に形成され、ｎ′″型ソース領域（イ）とｎ生型ソー
ス領域＠がＰ型シリコン半導体−層（２）の外局面よシ
外側に向けて環状に形成され、ｎ−型ドレイン領域ＯＯ
とｎ小型ドレイン領域（至）がＰ型シリコン半導体層＠
の上端部に形成されることになる。したがって、ｎ″″
型ソース領域（至）とｎ−型ドレイン領域００との間隔
がＰ型シリコン半導体基板Ｑ］）の−主面に対して垂直
方向に向かい、Ｐ型シリコン半導体基板Ｑ１）の−主面
と平行方向の長さに依存するＭＯＳＦＥＴの微細化には
影響を与えず、微細化に適したＭＯＳＦＥＴを得ること
ができる０ な釦、上記実施例ではＰ型シリコン半導体基板＆］）に
ｎチャネル電流 Ｓ ＦＥ ’ｒを形成したものを示し
たが ｐｉとｎ型の極性を逆にしてｎ型シリコン半導体
基板にＰチャネルＭＯＳＦＥＴを形成したとしても、上
記実施例と同様の効果を得られるものであるＯ 第３図はこの発明の第２の実施例を示すもので、不純物
濃度の高い（濃度Ｉ Ｘ １０１９〜Ｉ Ｘ １０２１
Ｃｍ−ａ ）ｎ生型ソース領域（至）のみでソース領
域を、不純物濃度の高い（濃度１×１０１９〜Ｉ Ｘ
１０２１ Ｃｍ−５） ｎ小型ドレイン領域（ホ）のみ
でドレイン領域を形成したものであり、上記実施例と同
様の効果を奏するものである０ 第４図はこの発明の第３の実施例を示すもので、Ｐ型シ
リコン半導体基板Ｑｐ内にｎウェル領域０υを設けこの
ｎウェル領域０υ内にＰチャネルＭＯＳＦＥＴを形成し
、Ｐ型シリコン半導体基板Ｑ１）のｎウェル領域０］）
を除く領域にｎチャネルＭＯＳＦＥＴを形成して相補型
ＭＯＳＦＥＴ （０−Ｍ０８Ｆｌ’Ｉ’ ）を構成した
ものでアシ、上記実施例と同様の効果を奏するものであ
る。
されたＭＯＳＦＥＴに訃いては、Ｐ型シリコン半導体層
に）がＰ型シリコン半導体基板Ｑυの一王面に対して垂
直に形成され、ｎ′″型ソース領域（イ）とｎ生型ソー
ス領域＠がＰ型シリコン半導体−層（２）の外局面よシ
外側に向けて環状に形成され、ｎ−型ドレイン領域ＯＯ
とｎ小型ドレイン領域（至）がＰ型シリコン半導体層＠
の上端部に形成されることになる。したがって、ｎ″″
型ソース領域（至）とｎ−型ドレイン領域００との間隔
がＰ型シリコン半導体基板Ｑ］）の−主面に対して垂直
方向に向かい、Ｐ型シリコン半導体基板Ｑ１）の−主面
と平行方向の長さに依存するＭＯＳＦＥＴの微細化には
影響を与えず、微細化に適したＭＯＳＦＥＴを得ること
ができる０ な釦、上記実施例ではＰ型シリコン半導体基板＆］）に
ｎチャネル電流 Ｓ ＦＥ ’ｒを形成したものを示し
たが ｐｉとｎ型の極性を逆にしてｎ型シリコン半導体
基板にＰチャネルＭＯＳＦＥＴを形成したとしても、上
記実施例と同様の効果を得られるものであるＯ 第３図はこの発明の第２の実施例を示すもので、不純物
濃度の高い（濃度Ｉ Ｘ １０１９〜Ｉ Ｘ １０２１
Ｃｍ−ａ ）ｎ生型ソース領域（至）のみでソース領
域を、不純物濃度の高い（濃度１×１０１９〜Ｉ Ｘ
１０２１ Ｃｍ−５） ｎ小型ドレイン領域（ホ）のみ
でドレイン領域を形成したものであり、上記実施例と同
様の効果を奏するものである０ 第４図はこの発明の第３の実施例を示すもので、Ｐ型シ
リコン半導体基板Ｑｐ内にｎウェル領域０υを設けこの
ｎウェル領域０υ内にＰチャネルＭＯＳＦＥＴを形成し
、Ｐ型シリコン半導体基板Ｑ１）のｎウェル領域０］）
を除く領域にｎチャネルＭＯＳＦＥＴを形成して相補型
ＭＯＳＦＥＴ （０−Ｍ０８Ｆｌ’Ｉ’ ）を構成した
ものでアシ、上記実施例と同様の効果を奏するものであ
る。
この発明は以上述べたよりに、第１導電型の半導体基板
の一主面に内部に絶縁物を設けた凹部を形成し、この凹
部の外周面をチャネル領域とする筒状の第１導電型の半
導体層を形成し、半導体基板の一主面にチャネル領域の
一端に接しかつ半導体層の外周面より外側に向けて環状
に第２導電型の一方のソース／ドレイン領域を形成し、
半導体層の上端部にチャネル領域の他端に接して第２導
電型の他方のソース／ドレイン領域を形成し、半導体層
の外周面に対してゲート絶縁膜を介して筒状のゲート電
極を形成したので、半導体層内で生成される電子・正孔
対の粒子によるチャネル電流の増大を防止でき、ソース
領域とドレイン領域との間の耐モの高いＭＯＳＦＥＴが
得られるという効果を有するものである。
の一主面に内部に絶縁物を設けた凹部を形成し、この凹
部の外周面をチャネル領域とする筒状の第１導電型の半
導体層を形成し、半導体基板の一主面にチャネル領域の
一端に接しかつ半導体層の外周面より外側に向けて環状
に第２導電型の一方のソース／ドレイン領域を形成し、
半導体層の上端部にチャネル領域の他端に接して第２導
電型の他方のソース／ドレイン領域を形成し、半導体層
の外周面に対してゲート絶縁膜を介して筒状のゲート電
極を形成したので、半導体層内で生成される電子・正孔
対の粒子によるチャネル電流の増大を防止でき、ソース
領域とドレイン領域との間の耐モの高いＭＯＳＦＥＴが
得られるという効果を有するものである。
さらに、ソース領域とドレイン領域との間隔が半導体基
板の一主面に対して縦方向に向かい、ＭＯＳＦＥＴの微
細化には影響を与えず、微細化に適したＭＯＳＦＥ Ｔ
が得られるという効果をも有するものである。
板の一主面に対して縦方向に向かい、ＭＯＳＦＥＴの微
細化には影響を与えず、微細化に適したＭＯＳＦＥ Ｔ
が得られるという効果をも有するものである。
第１図（ａ） 、 （ｂ）は各々この発明の一実施例を
示す構造断面図及び平面図、第２図（、）ないし第２図
（に）は第１図に示したものの製造工程を示す断面図、
第３図ないし第４図は各々この発明の第２ないし第３の
実施例を示す構造断面図、第５図（ａ） 、 （１））
は各々従来のチャネル領域の薄膜化されたＭＯＳ ＦＥ
Ｔを示す構造断面図及び平面図、第６図はＭＯＳＦＥＴ
のキンク効果を示す図である。 図にかいて、ｃ！ＤはＰ型シリコン半導体基板、＠は絶
縁体層、（２）はＰ型シリコン半導体層、（ハ）はチャ
ネル領域、（至）はｎ生型ソース領域、（４）はｎ小型
ドレイン領域、＠はゲート酸化膜、翰はゲート電極、■
はチタン・ニッケル・金による導電層である０なか、各
図中、同一符号は同一または相当部分を示す。
示す構造断面図及び平面図、第２図（、）ないし第２図
（に）は第１図に示したものの製造工程を示す断面図、
第３図ないし第４図は各々この発明の第２ないし第３の
実施例を示す構造断面図、第５図（ａ） 、 （１））
は各々従来のチャネル領域の薄膜化されたＭＯＳ ＦＥ
Ｔを示す構造断面図及び平面図、第６図はＭＯＳＦＥＴ
のキンク効果を示す図である。 図にかいて、ｃ！ＤはＰ型シリコン半導体基板、＠は絶
縁体層、（２）はＰ型シリコン半導体層、（ハ）はチャ
ネル領域、（至）はｎ生型ソース領域、（４）はｎ小型
ドレイン領域、＠はゲート酸化膜、翰はゲート電極、■
はチタン・ニッケル・金による導電層である０なか、各
図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電型の半導体基板の一主面に連続して形成
されると共に内部に絶縁物が設けられる凹部が形成され
外周面側にチャネル領域が形成される筒状の第１導電型
の半導体層、前記半導体基板の一主面に前記チャネル領
域の一端に接しかつ前記半導体層の外周面より外側まで
延在して環状に形成された第２導電型の一方のソース／
ドレイン領域、前記半導体層の上端部に前記チャネル領
域の他端に接して形成された第２導電型の他方のソース
／ドレイン領域、前記半導体層の外周面に対向してゲー
ト絶縁膜を介して形成された筒状のゲート電極を備えた
ＭＯＳ型電界効果トランジスタ。 - （２）第１導電型の半導体基板の一主面にトレンチを形
成するエッチング工程、前記半導体基板の一主面に前記
トレンチを絶縁物で埋めて絶縁体層を形成する工程、前
記半導体基板の一主面に前記絶縁体層の側面から外側ま
で延在して筒状の第１導電型の半導体層を形成するエッ
チング工程、前記半導体基板の一主面に前記半導体層の
外周面より外側まで延在して環状の第２導電型の一方の
ソース／ドレイン領域を形成する工程、前記半導体層の
上端部に第２導電型の他方のソース／ドレイン領域を形
成する工程、前記半導体層の外周面に対向してゲート絶
縁膜を介して筒状のゲート電極を形成する工程を備えた
ＭＯＳ型電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326654A JPH03187272A (ja) | 1989-12-15 | 1989-12-15 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| US07/626,052 US5225701A (en) | 1989-12-15 | 1990-12-13 | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US08/009,201 US5312767A (en) | 1989-12-15 | 1993-01-26 | MOS type field effect transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326654A JPH03187272A (ja) | 1989-12-15 | 1989-12-15 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187272A true JPH03187272A (ja) | 1991-08-15 |
Family
ID=18190187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326654A Pending JPH03187272A (ja) | 1989-12-15 | 1989-12-15 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5225701A (ja) |
| JP (1) | JPH03187272A (ja) |
Cited By (4)
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| JP2013012765A (ja) * | 2012-08-29 | 2013-01-17 | Unisantis Electronics Singapore Pte Ltd | 半導体装置 |
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