KR100406578B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100406578B1 KR100406578B1 KR10-2001-0088235A KR20010088235A KR100406578B1 KR 100406578 B1 KR100406578 B1 KR 100406578B1 KR 20010088235 A KR20010088235 A KR 20010088235A KR 100406578 B1 KR100406578 B1 KR 100406578B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact hole
- gate
- film
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 절연막과 질화막을 순차적으로 형성한 후, 상기 질화막과 소자분리막을 선택적으로 제거하여 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 측벽의 절연막 일부를 제거한 다음, 상기 제1콘택홀내에 실리콘층을 형성하는 단계; 상기 질화막을 마스크로 상기 실리콘층을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 질화막을 제거한 후, 상기 반도체 기판내에 소오스를 형성하고 상기 잔류된 실리콘층에는 드레인을 형성하는 단계; 상기 트렌치 측벽에 잔류하는 실리콘층 측면에 게이트 산화막과 게이트를 순차적으로 형성하는 단계; 상기 전체 구조 상면에 상기 트레치를 매립하는 평탄화층을 형성하는 단계; 상기 평탄화층과 절연막 및 반도체 기판을 선택적으로 패터닝하여 상기 게이트와 드레인 및 소오스를 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2콘택홀에 게이트 플러그와 소오스 플러그 및 드레인 플러그를 형성하는 단계를 포함하는 것이며, 실린더형의 에피택셜층을 형성하고 그 내부에 수직 실린더형의 트랜지스터를 구현함으로써 고집적도를 이룰 수 있는 반도체 소자를 제조할 수 있는 효과가 있는 것이다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 수직 실린더형 트랜지스터를 형성하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 트랜지스터, 특히 반도체 소자에 이용되는 MOS 트랜지스터는 MOS(metal oxide semiconductor) 캐패시터 구조중에서 게이트 재료인 메탈(주로 폴리실리콘)의 대향부인 실리콘 기판 표면에 유기된 전자를 전류로서 이용하는 것으로, 절연 게이트형 FET(insulated gate field effect transistor)의 범주에 속한다. 이때, 캐리어(carrier)가 전자(electron)인 경우를 N-채널, 홀(hole)인 경우를 P-채널이라고 부른다.
이러한 MOS 트랜지스터는 본질적으로 다수 캐리어(majority carrier) 소자로서 고주파 동작에 우수한 특성이 있는 것이며, 게이트(gate)가 게이트 산화막(gate oxide)이라고 하는 절연막으로 전기적으로 절연되어 있기 때문에 구동이 용이하고 회로설계를 간략히 할 수 있는 장점이 있다.
이와 같은 종래 기술에 따른 반도체 소자의 제조방법에 있어서 트랜지스터 형성방법은, 도 1에 도시된 바와 같이, 필드 산화막(2)이 구비된 반도체 기판(1) 상부에 게이트 산화막(3)과, 게이트 산화막(3)의 소정 부위에 게이트 전극(4)을 형성한다.
이어서, 게이트 전극(4)을 이온 주입 마스크로 하여 반도체 기판(1)에 저농도 불순물이 이온을 주입하여 저농도 불순물 영역(5)을 형성한다. 그다음, 전면 식각공정으로 게이트 전극(4)의 양측면에만 절연막이 존재하도록 스페이서(6)를 형성한다.
다음으로, 게이트 전극(4)과 스페이서(6)를 이온 주입 마스크로 하여, 노출된 기판에 고농도 불순물을 주입하여 소오스/드레인(7)을 형성하여, 트랜지스터를 완성한다.
그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 집적도가 증가하여 트랜지스터의 형성공정이 점점 복잡해져 생산단가가 증가하고 있으며, 소자(device) 측면에서도 접합 캐패시턴스(junction capacitance) 증가와 접합 누설전류(junction leakage current) 증가, 소자분리(isolation) 어려움 등의 많은 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 실린더형의 에피택셜 실리콘층 내부에 수직 실린더형 트랜지스터를 형성하여 고집적도의 반도체 소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
- 도면의 주요부분에 대한 부호의 설명 -
10: 반도체 기판 20: 절연막
30: 질화막 40: 마스크 패턴
45: 제1콘택홀 47: 트렌치
50: 실리콘층 60a: 소오스
60b: 드레인 70: 게이트 산화막
80: 게이트 90: 평탄화층
100a:게이트 플러그 100b: 드레인 플러그
100c: 소오스 플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 절연막과 질화막을 순차적으로 형성한 후, 상기 질화막과 소자분리막을 선택적으로 제거하여 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 측벽의 절연막 일부를 제거한 다음, 상기 제1콘택홀내에 실리콘층을 형성하는 단계; 상기 질화막을 마스크로 상기 실리콘층을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 질화막을 제거한 후, 상기 반도체 기판내에 소오스를 형성하고 상기 잔류된 실리콘층에는 드레인을 형성하는 단계; 상기 트렌치 측벽에 잔류하는 실리콘층 측면에 게이트 산화막과 게이트를 순차적으로 형성하는 단계; 상기 전체 구조 상면에 상기 트레치를 매립하는 평탄화층을 형성하는 단계; 상기 평탄화층과 절연막 및 반도체 기판을 선택적으로 패터닝하여 상기 게이트와 드레인 및 소오스를 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2콘택홀에 게이트 플러그와 소오스 플러그 및 드레인 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 3은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
본 발명에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 실리콘(Si)과 같은 반도체 원소로 이루어진 반도체 기판(10)상에 산화막(oxide)으로 절연막(20)을 습식 산화공정으로 열적으로 성장시켜 수천Å 정도의 두께(D)를 갖도록 한다.
그다음, 상기 열적 성장된 절연막(20)상에 질화막(30)을 증착시키고, 상기 질화막(30)상에 마스크 패턴(40)을 형성한 다음, 상기 마스크 패턴(40)을 이용한 건식 식각공정으로 상기 질화막(30)과 절연막(20)을 선택적으로 제거한다.
그 결과, 상기 반도체 기판(10)상에는 제1콘택홀(45)이 형성되는데, 이때 상기 건식 식각공정에서 상기 제1콘택홀(45) 내부의 절연막(20)은 수십 내지 수백Å정도의 두께(d)가 남도록 한다. 만일, 상기 건식 식각공정에 의해 상기 반도체 기판(10)의 표면이 노출되면 후속 공정에서 결함 소스(defect source)로 작용하기 때문에 어느 정도의 두께가 남도록 하는 것이다.
이어서, 도 2b에 도시된 바와 같이, 상기 제1콘택홀(45) 내부에 잔류된 상기 절연막(20) 일부를 습식 식각공정으로 제거함과 동시에 상기 상기 질화막(30) 하부의 절연막(20) 일부를 게거한다.
그다음, 상기 제1콘택홀(45) 내부를 모두 매립하도록 에피택셜층(50:epitaxial layer), 예를 들어, 에피택셜 실리콘층을 인시튜(in situ)로 불순물을 도핑하여 형성한다.
이어서, 도 2c에 도시된 바와 같이, 질화막과 에피택셜 실리콘층과의 높은 건식 식각 선택비를 이용하여 상기 질화막(30)을 하드 마스크(hard mask)로 하여 상기 에피택셜 실리콘층(50)을 선택적으로 제거한다.
구체적으로, 상기 질화막(30) 하부의 에피택셜 실리콘층(50)은 잔류시키고 상기 질화막(30)으로 보호되지 않고 외부에 노출되는 에피택셜 실리콘층(50) 부분을 식각하여 트렌치(47)를 형성한다. 이때, 상기 식각공정시 제1콘택홀(45) 내부의 상기 반도체 기판(10) 표면도 일정 깊이, 예를 들어, 수백Å 정도 식각한다.
그다음, 하드 마스크로 이용된 상기 질화막(30)을 핫 포스포릭 에천트(hot phosphoric etchant)로 제거한 다음, 상기 반도체 기판(10) 표면을 향해 소오스/드레인을 형성하기 위한 이온주입(implantation) 공정을 실시한다.
그결과, 상기 트렌치(47) 내부의 반도체 기판(10) 표면 아래에는소오스(60a)가 형성되고, 이와 동시에 상기 에피택셜 실리콘층(50) 상부에는 드레인(60b)이 형성된다.
이어서, 도 2d에 도시된 바와 같이, 상기 트렌치(47) 내부에 희생 산화막(sacrificial oxide)을 약 수십Å 정도 형성한 후 선택적으로 제거하여 게이트 산화막(70)을 형성한 후, 전기전도도가 우수한 금속으로 게이트(80)를 상기 트렌치(47)내의 게이트 산화막(70)을 사이에 두고 상기 에피택셜 실리콘층(50)과 대향하도록 수직형태로 형성한다.
이때, 상기 소오스(60a)와 드레인(60b)는 약 1015이상의 도핑(doping)으로 인하여 상기 게이트 산화막(70) 보다 최소 5배 이상의 열산화막(thermal oxide)이 성장하게 되는데 희생산화(sacrificed oxidatio)를 해도 마찬가지로 상기 소오스(60a) 및 드레인(60b) 부근은 약 수백Å 정도의 산화막이 성장된다.
특히, 문턱전압(Vt) 조절이 필요한 경우 희생산화막(sacrificial oxide)의 성장 및 제거로 PSG(phospho silicate glass) 또는 BSG(boron silicate glass)를 증착하고 어닐링(annealing) 한다. 그러면, 어닐링 온도(annealing temperature) 또는 어닐링 시간(annealing time)으로 문턱전압 조절(Vt control)이 가능하게 된다.
이후에, PSG 또는 BSG는 열산화막과 습식식각 선택비가 수십 대 1 이상이므로 게이트 산화막의 프리-클리닝(pre-cleaning) 과정에서 열산화막 손실(thermal oxide loss)는 거의 없는 반면 PSG 또는 BSG는 용이하게 제거된다.
이어서, 도 2e에 도시된 바와 같이, 상기 트렌치(47)을 매립하도록 절연막을 두껍게 증착한 후, 화학적 기계적 연마(CMP)공정으로 평탄화하여 평탄화층(90)을 형성한다. 그런다음, 상기 평탄화층(90)을 선태적으로 제거하여 제2콘택홀을 형성한 다음, 상기 제2콘택홀을 매립하는 다수의 플러그(100a)(100b)(100c)를 형성한다.
구체적으로, 상기 게이트(80) 상호간을 연결하는 게이트 플러그(100a)와, 상기 소오스(60a) 상호간을 연결하는 소오스 플러그(100c), 및 상기 드레인(60b) 상호간을 연결하는 드레인 플러그(100b)를 형성한다.
이후에, 예정된 후속 공정을 진행하여 반도체 소자를 완성한다.
상기와 같은 일련의 공정단계로 형성된 반도체 소자는, 도 3에 도시된 바와 같이, 상기 게이트 플러그(100a)로 연결된 게이트 라인이 세로방향으로 신장된 장방형을 이루고 있는 있고, 상기 드레인 플러그(100b)로 연결된 드레인 라인이 가로방향으로 신장된 장방형을 이루고 있다.
한편, 게이트(80)는 평탄화층(90)을 포함하는 형태로 구성되어 있고, 상기 게이트(80)는 액티브 영역(active region)과 필드 영역(field region)을 한정하는 상기 에피택셜층(50)으로 포위되어 있는 형상으로 전체적으로 장방형을 이루는 패턴이 상기 반도체 기판(10)상에 다수개 형성되어 있다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면 실린더형의 에피택셜 실리콘층을 형성하고 그 내부에 수직 실린더형의 트랜지스터를 구현함으로써 고집적도를 이룰 수 있는 반도체 소자를 제조할 수 있는 효과가 있다.
Claims (6)
- 반도체 기판상에 절연막과 질화막을 순차적으로 형성한 후, 상기 질화막과 소자분리막을 선택적으로 제거하여 제1콘택홀을 형성하는 단계;상기 제1콘택홀 측벽의 절연막 일부를 제거한 다음, 상기 제1콘택홀내에 실리콘층을 형성하는 단계;상기 질화막을 마스크로 상기 실리콘층을 선택적으로 제거하여 트렌치를 형성하는 단계;상기 질화막을 제거한 후, 상기 반도체 기판내에 소오스를 형성하고 상기 잔류된 실리콘층에는 드레인을 형성하는 단계;상기 트렌치 측벽에 잔류하는 실리콘층 측면에 게이트 산화막과 게이트를 순차적으로 형성하는 단계;상기 전체 구조 상면에 상기 트레치를 매립하는 평탄화층을 형성하는 단계;상기 평탄화층과 절연막 및 반도체 기판을 선택적으로 패터닝하여 상기 게이트와 드레인 및 소오스를 노출시키는 제2콘택홀을 형성하는 단계; 및상기 제2콘택홀에 게이트 플러그와 소오스 플러그 및 드레인 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 절연막은 수천Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의제조방법.
- 제1항에 있어서,상기 제1콘택홀은 상기 반도체 기판의 표면이 노출되지 않도록 절연막 일부를 잔류시키도록 건식 식각공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 제1콘택홀내에 잔류된 소자분리막은 수십 내지 수백Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 실리콘층은 인시튜(in situ)로 불순물을 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 게이트 산화막과 게이트를 형성하는 단계는, 상기 트렌치 내부에 희생 산화막을 형성한 후 이를 선택적으로 제거하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막을 사이에 두고 상기 실리콘층과 대향하도록 수직형태로 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0088235A KR100406578B1 (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조방법 |
| US10/329,587 US6734058B2 (en) | 2001-12-29 | 2002-12-26 | Method for fabricating a semiconductor device |
| JP2002379050A JP2003289142A (ja) | 2001-12-29 | 2002-12-27 | 半導体素子の製造方法 |
| DE10261404A DE10261404B4 (de) | 2001-12-29 | 2002-12-30 | Verfahren zum Herstellen eines Halbleiterbauelements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0088235A KR100406578B1 (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030059375A KR20030059375A (ko) | 2003-07-10 |
| KR100406578B1 true KR100406578B1 (ko) | 2003-11-20 |
Family
ID=19717923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0088235A Expired - Fee Related KR100406578B1 (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6734058B2 (ko) |
| JP (1) | JP2003289142A (ko) |
| KR (1) | KR100406578B1 (ko) |
| DE (1) | DE10261404B4 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579648B2 (en) | 2004-07-22 | 2009-08-25 | Samsung Electronics Co., Ltd. | Semiconductor device having a channel pattern and method of manufacturing the same |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8193612B2 (en) | 2004-02-12 | 2012-06-05 | International Rectifier Corporation | Complimentary nitride transistors vertical and common drain |
| JP4393260B2 (ja) * | 2004-04-20 | 2010-01-06 | 株式会社東芝 | エッチング液管理方法 |
| KR100673105B1 (ko) * | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
| US7859026B2 (en) * | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
| JP5614915B2 (ja) * | 2007-09-27 | 2014-10-29 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| JP4746600B2 (ja) * | 2007-11-01 | 2011-08-10 | シャープ株式会社 | 縦型ｍｏｓｆｅｔの製造方法 |
| KR100971411B1 (ko) * | 2008-05-21 | 2010-07-21 | 주식회사 하이닉스반도체 | 반도체 장치의 수직 채널 트랜지스터 형성 방법 |
| CN105448989B (zh) * | 2014-08-26 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| WO2017085788A1 (ja) * | 2015-11-17 | 2017-05-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及び半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5872037A (en) * | 1995-06-20 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a vertical mosfet including a back gate electrode |
| US6015725A (en) * | 1996-08-22 | 2000-01-18 | Sony Corporation | Vertical field effect transistor and manufacturing method thereof |
| KR20030031600A (ko) * | 2001-10-15 | 2003-04-23 | 주식회사 하이닉스반도체 | 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256588A (en) * | 1992-03-23 | 1993-10-26 | Motorola, Inc. | Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell |
| JP2748072B2 (ja) | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE4300806C1 (de) * | 1993-01-14 | 1993-12-23 | Siemens Ag | Verfahren zur Herstellung von vertikalen MOS-Transistoren |
| KR960016773B1 (en) | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
| DE19727466C2 (de) * | 1997-06-27 | 2001-12-20 | Infineon Technologies Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US6197641B1 (en) * | 1998-08-28 | 2001-03-06 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
-
2001
- 2001-12-29 KR KR10-2001-0088235A patent/KR100406578B1/ko not_active Expired - Fee Related
-
2002
- 2002-12-26 US US10/329,587 patent/US6734058B2/en not_active Expired - Lifetime
- 2002-12-27 JP JP2002379050A patent/JP2003289142A/ja active Pending
- 2002-12-30 DE DE10261404A patent/DE10261404B4/de not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5872037A (en) * | 1995-06-20 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a vertical mosfet including a back gate electrode |
| US6015725A (en) * | 1996-08-22 | 2000-01-18 | Sony Corporation | Vertical field effect transistor and manufacturing method thereof |
| KR20030031600A (ko) * | 2001-10-15 | 2003-04-23 | 주식회사 하이닉스반도체 | 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579648B2 (en) | 2004-07-22 | 2009-08-25 | Samsung Electronics Co., Ltd. | Semiconductor device having a channel pattern and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030124804A1 (en) | 2003-07-03 |
| KR20030059375A (ko) | 2003-07-10 |
| US6734058B2 (en) | 2004-05-11 |
| JP2003289142A (ja) | 2003-10-10 |
| DE10261404A1 (de) | 2003-07-10 |
| DE10261404B4 (de) | 2010-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100296805B1 (ko) | 반도체소자제조방법 | |
| KR100657098B1 (ko) | 전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법 | |
| KR100400325B1 (ko) | 수직형 트랜지스터 및 그 제조 방법 | |
| US7176089B2 (en) | Vertical dual gate field effect transistor | |
| US8053897B2 (en) | Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components | |
| US6174754B1 (en) | Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors | |
| KR100406578B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010014111A (ko) | 측부가 유전적으로 절연된 반도체 디바이스를 형성하는방법 및 이 방법에 의해 제조된 모스 반도체 디바이스 | |
| CN114242596A (zh) | 一种mosfet器件及其制造方法 | |
| KR100439189B1 (ko) | 수직형 트랜지스터 및 그 제조 방법 | |
| KR100406500B1 (ko) | 반도체소자의 제조방법 | |
| KR100291823B1 (ko) | 반도체소자의제조방법 | |
| KR100408000B1 (ko) | 반도체 소자 형성 방법 | |
| TW202013460A (zh) | 屏蔽閘極式金氧半場效應電晶體及其製造方法 | |
| KR100826983B1 (ko) | 모스펫 소자 및 그 제조방법 | |
| KR100221621B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR100368971B1 (ko) | 에스오아이 소자의 게이트 및 그 제조방법 | |
| KR100260488B1 (ko) | 전계 효과 트랜지스터 제조방법 | |
| KR20030059391A (ko) | 반도체 소자의 제조방법 | |
| KR0151198B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100450566B1 (ko) | 씨모오스형 트랜지스터 제조 방법 | |
| KR100485172B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100569708B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR19990081274A (ko) | 트렌치 게이트 구조를 갖는 전력 반도체장치의제조방법 | |
| KR20020020175A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20011229 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20030819 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20031110 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20031111 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20060926 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070928 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080930 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20091026 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101026 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20111020 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121026 Start annual number: 10 End annual number: 10 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |