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CN105448989B - 半导体装置及其制造方法 - Google Patents

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CN105448989B CN201410421827.XA CN201410421827A CN105448989B CN 105448989 B CN105448989 B CN 105448989B CN 201410421827 A CN201410421827 A CN 201410421827A CN 105448989 B CN105448989 B CN 105448989B
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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。其中，方法包括：提供衬底；在所述衬底上形成缓冲层；对所述缓冲层进行图案化，以形成鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；在所述鳍片的上表面、侧面以及所述缓冲层的表面上形成牺牲层；在所述牺牲层的表面上形成半导体材料层；在所述半导体材料层上形成控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层表面上的控制栅电介质层、以及在所述控制栅电介质层上的控制栅电极；以及去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层，所述氧化层作为调节栅电介质层。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，尤其是一种半导体装置及其制造方法。
背景技术
随着硅器件的尺寸缩小到原子级别，器件性能的进一步提升以及功耗的进一步降低已经变得困难。III-V族化合物半导体材料的沟道可以提供更高的载流子速度和更大的驱动电流，因此，与硅器件相比，将更高性能的材料(例如，III-V族化合物半导体材料)与硅集成可以进一步提升器件的性能。英特尔等研究人员已经在致力于将诸如铟镓砷(InGaAs)的III-V族材料与传统的硅衬底进行组合的研究，但存在材料之间的原子晶格失配的问题。
发明内容
根据本公开的一个方面，提供一种半导体装置的制造方法，包括：
提供衬底；在所述衬底上形成缓冲层；对所述缓冲层进行图案化，以形成鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；在所述鳍片的上表面、侧面以及所述缓冲层的表面上形成牺牲层；在所述牺牲层的表面上形成半导体材料层；在所述半导体材料层上形成控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层表面上的控制栅电介质层、以及在所述控制栅电介质层上的控制栅电极；以及去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层，所述氧化层作为调节栅电介质层。
在一个实施例中，所述方法还包括：在形成控制栅电极结构后，进行平坦化以露出所述鳍片的上表面。
在一个实施例中，所述去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层包括：去除所述鳍片侧面上的牺牲层；对被去除牺牲层后的所述鳍片的上表面和侧面进行氧化，形成鳍片氧化层；去除所述缓冲层表面上的牺牲层；以及对去除牺牲层后的所述缓冲层的表面进行氧化，从而在所述鳍片结构与所述半导体材料层之间形成氧化层。
在一个实施例中，在去除所述缓冲层表面上的牺牲层之前还包括:形成图案化的硬掩模，所述硬掩模覆盖鳍片氧化层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；以所述图案化的硬掩模为掩模，以缓冲层上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层。
在一个实施例中，所述去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层包括：去除所述缓冲层表面上的牺牲层；对被去除牺牲层后的所述缓冲层的表面进行氧化；去除所述鳍片侧面上的牺牲层；以及对去除牺牲层后的所述鳍片的上表面和侧面进行氧化，从而在所述鳍片结构与所述半导体材料层之间形成氧化层。
在一个实施例中，在去除所述缓冲层表面上的牺牲层之前还包括：形成图案化的硬掩模，所述硬掩模覆盖鳍片的上表面、牺牲层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；以所述图案化的硬掩模为掩模，以缓冲层上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层。
在一个实施例中，所述方法还包括：对所述控制栅电极进行栅极收缩工艺，以限定源区/漏区。
在一个实施例中，所述形成鳍片结构的步骤包括：在所述缓冲层上形成图案化的抗蚀剂；以所述图案化的抗蚀剂为掩模对所述缓冲层进行刻蚀，以形成所述鳍片结构。
在一个实施例中，所述半导体材料层的厚度为1-10nm和/或所述控制栅电介质层的厚度为1-5nm。
在一个实施例中，所述牺牲层的形成和/或所述半导体材料层的形成包括选择性外延生长。
在一个实施例中，所述缓冲层的材料包括SiGe；所述牺牲层的材料包括AlAs；所述半导体材料层的材料包括下列之一：InGaAs、InAs、InSb或Ge。
在一个实施例中，所述控制栅电介质层的材料包括高K电介质材料；所述控制栅电极的材料包括金属。
在一个实施例中，所述鳍片的高度为10-200nm和/或所述鳍片的宽度为10-50nm。
在一个实施例中，所述鳍片的形状包括圆柱形、椭圆柱形、长方体。
根据本公开的另一方面，提供一种半导体装置，包括：
衬底；在所述衬底上的鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；在所述鳍片的上表面、侧面以及所述缓冲层表面上的调节栅电介质层；在所述鳍片侧面上的调节栅电介质层的表面以及所述缓冲层表面上的调节栅电介质层的部分表面上的半导体材料层；以及在所述半导体材料层上的控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层上的控制栅电介质层、以及位于所述控制栅电介质层外侧的控制栅电极；其中，所述半导体材料层在衬底表面方向上与控制栅电极对应的部分为沟道区，以沟道区为界限的其余两部分半导体材料层分别为源区和漏区。
在一个实施例中，所述半导体材料层的厚度为1-10nm和/或所述控制栅电介质层的厚度为1-5nm。
在一个实施例中，所述鳍片的高度为10-200nm和/或所述鳍片的宽度为10-50nm。
在一个实施例中，所述缓冲层的材料包括SiGe；所述半导体材料层的材料包括下列之一：InGaAs、InAs、InSb或Ge。
在一个实施例中，所述控制栅电介质层的材料包括高K电介质材料；所述控制栅电极的材料包括金属。
在一个实施例中，所述鳍片的形状包括圆柱形、椭圆柱形、长方体。
因此，根据本公开的一个实施例，提供了一种半导体装置的制造方法，以解决材料之间原子晶格失配的问题。根据本公开的另一个实施例，提供了一种具有垂直结构的无结纳米线器件的装置及其制造工艺，以进一步提升器件性能并降低功耗。
根据本公开的不同实施例，还可以实现至少下列效果中一项或多项：提高器件性能，提高了器件可靠性，使得工艺流程相对简单，和/或降低了成本。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1示出了根据本公开一个实施例的半导体装置的制造方法的简化流程图；
图2示出了根据本公开一个实施例的衬底的示意截面图；
图3示出了根据本公开一个实施例的在衬底上形成缓冲层的示意截面图；
图4示出了根据本公开一个实施例的形成鳍片结构的示意截面图；
图5示出了根据本公开一个实施例的在鳍片结构上形成牺牲层和半导体材料层的示意截面图；
图6示出了根据本公开一个实施例的在半导体材料层上形成控制栅电极结构的示意截面图；
图7A和图7B分别示出了在鳍片结构与半导体材料层之间形成氧化层后沿着沟道方向和垂直沟道方向的示意截面图；
图8-13是示出根据本公开一些实施例的形成图7A所示结构的部分工艺过程的示意截面图；
图14-18是示出根据本公开另一些实施例的形成图7A所示结构的部分工艺过程的示意截面图；
图19是根据本公开另一实施例的形成半导体装置的方法的示意流程图；
图20是根据本公开又一实施例的形成半导体装置的方法的示意流程图；
图21示出了根据本公开一个实施例的栅极收缩后的半导体装置的示意截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。
以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1为根据本公开一个实施例的半导体装置的制造方法的简化流程图。如图1所示，在步骤101，提供衬底。图2示出了根据本公开一个实施例的衬底的示意截面图。在一个实施例中，衬底200可以是硅衬底、绝缘体上硅(SOI)衬底等。然而，本公开并不限于此，衬底200还可以是其它适合的半导体衬底。可选地，衬底200为图案化的衬底，即，在衬底的表面形成有沟槽，例如sigma(Σ)形沟槽，该沟槽的形成有利于增强之后在衬底上形成的其它半导体材料与衬底之间的结合力。
接下来，在步骤103，在衬底上形成缓冲层300，如图3所示。在一些实施例中，可以通过外延生长的方式，例如金属有机化学气相沉积(MOCVD)、分子束外延(MBE)等在衬底200上生长缓冲层300。在一个实施例中，缓冲层的材料可以是SiGe。示例性地，缓冲层的厚度可以为10-500nm。
之后，在步骤105，对缓冲层进行图案化，例如通过光刻和干刻蚀，以形成鳍片结构，如图4所示。所形成的鳍片结构400包括在衬底200上的缓冲层410以及在缓冲层410上的鳍片420。这里，鳍片420的形状可以为圆柱形、椭圆柱形、长方体。进一步地，鳍片420的形状还可以为正方体。示例性地，所形成的鳍片420的高度可以为10-200nm和/或鳍片420的宽度可以为10-50nm。应理解，上述鳍片的形状仅仅是示例性地，并不用于限制本公开的范围。
在一种具体实现方式中，鳍片结构400可以通过以下步骤来形成：在缓冲层300上形成图案化的抗蚀剂，例如光致抗蚀剂；以该图案化的抗蚀剂为掩模对缓冲层300进行刻蚀，以形成鳍片结构400。注意，这里的鳍片结构400中的缓冲层410和鳍片420均是由缓冲层300形成而来。在一个实施例中，该鳍片结构可以作为调节栅电极。通过在调节栅电极上施加电压可以调整器件的阈值电压。
接着，在步骤107，在鳍片的上表面、侧面以及缓冲层的表面上形成牺牲层，如图5所示。例如，可以在鳍片结构400，即缓冲层410的表面和鳍片420的表面(包括上表面和侧面)上选择性外延生长牺牲层500。在一些实施例中，牺牲层500的材料可以是砷化铝(AlAs)。
然后，在步骤109，在牺牲层的表面上形成半导体材料层，如图5所示。例如，可以在牺牲层500上选择性外延生长半导体材料层501。半导体材料层501可以分为上部、中部和下部，其中，中部(与之后形成的控制栅电极在衬底表面方向上对应的部分)可以作为器件的沟道区，以沟道为界限的其余半导体材料层，即上部和下部分别作为器件的源区和漏区。在一些实施例中，半导体材料层501的厚度范围为1-10nm，例如2nm、5nm、8nm。在一些实施例中，半导体材料层的材料可以包括下列之一：铟镓砷(InGaAs)、砷化铟(InAs)、锑化铟(InSb)、或者锗(Ge)。应明白，可以根据器件的类型来选择合适的材料作为牺牲层和半导体材料层。例如，在N型场效应晶体管(NFET)中，可以选择AlAs作为牺牲层，选择InGaAs、InAs或者InSb作为半导体材料层；而在P型场效应晶体管(PFET)中，可以选择AlAs作为牺牲层，选择Ge作为半导体材料层。
此外，外延形成半导体材料层501时可以进行原位掺杂，例如，在半导体材料层501中引入n型或p型杂质，以对半导体材料层501进行n+或p+掺杂。优选地，选择InGaAs作为半导体材料层时，对半导体材料层进行n+掺杂；选择Ge作为半导体材料层时，对半导体材料层进行p+掺杂。整个半导体材料层的掺杂类型统一，即均为n型或p型掺杂，因此，所形成的器件中沟道区与源区和漏区的掺杂类型一致，从而可以形成无结器件。
然后，在步骤111，在半导体材料层上形成控制栅电极结构，如图6所示，该控制栅电极结构600包括在半导体材料层501表面上的控制栅电介质层610、以及在控制栅电介质层610上的控制栅电极620。在一些实施例中，控制栅电极620可以是多晶硅伪栅，其在之后的步骤中会被金属栅极替代。在另一些实施例中，控制栅电极620的材料可以包括金属或者金属合金，例如铝、钛等。在其它的一些实施例中，控制栅电介质层610的材料可以是氧化硅或高K电介质材料(例如铪的氧化物、锆的氧化物等)。作为一个非限制性示例，控制栅电介质层610的厚度范围为1-5nm，例如为3nm。本领域技术人员将理解，可以选择相匹配的高K电介质材料和金属栅极材料来形成图6所示的控制栅电极结构，这里不再赘述。
然后，在步骤113，去除牺牲层，并在鳍片结构与半导体材料层之间形成氧化层。图7A和图7B分别示出了在鳍片结构与半导体材料层之间形成氧化层后沿着沟道方向和垂直沟道方向的示意截面图。示例性地，首先，可以利用稀释的氢氟酸(DHF)将鳍片结构400与半导体材料层501之间的牺牲层500去除；然后，对鳍片结构进行高温氧化，从而在鳍片结构400与半导体材料层501之间形成氧化层700，该氧化层700作为调节栅电介质层。这里，虽然图7B示出的鳍片为圆柱形，控制栅电极、控制栅电介质层、半导体材料层、调节栅电介质层均为圆环形，但是本公开并不限于此。例如，当鳍片为长方体时，相应地，控制栅电极、控制栅电介质层、半导体材料层、调节栅电介质层可以为矩形环。
另外，本领域技术人员可以选择不同的方式实现上述去除牺牲层，并在鳍片结构与半导体材料层之间形成氧化层的步骤。以下将详细说明。
图8-13是示出根据本公开一些实施例的形成图7A所示结构的部分工艺过程的示意截面图。
如图8所示，在形成控制栅电极结构后，进行平坦化，例如化学机械抛光(CMP)，以露出鳍片420的上表面。
如图9所示，去除鳍片420侧面上的牺牲层。示例性地，可以利用DHF去除鳍片420侧面上的牺牲层。将理解，在去除鳍片420侧面上的牺牲层时，可以根据刻蚀速率以及鳍片420的高度来控制刻蚀时间。在一些实施例中，如图9所示，去除鳍片420侧面上的牺牲层时，缓冲层410表面上的部分牺牲层也被去除。在另一些实施例中，也可以只去除鳍片420侧面上的牺牲层。
之后，对被去除牺牲层后的鳍片的上表面和侧面进行氧化，形成鳍片氧化层1000，如图10所示。示例性地，可以在包含氧气或水蒸气的气氛中在800℃-1200℃的范围内进行上述氧化。这里的“鳍片氧化层”是指在鳍片的表面(包括上表面和侧面)热氧化形成的氧化层。如上所述，在一些实施例中，缓冲层410表面上的部分牺牲层也可以被去除。因此，“鳍片氧化层”也可以包括在被去除牺牲层的缓冲层410表面上热氧化形成的氧化层。
接下来，形成图案化的硬掩模1100，如图11所示，该硬掩模1100覆盖鳍片氧化层1000的上表面、半导体材料层501的上表面、控制栅电介质层610的上表面、以及控制栅电极620的部分上表面。示例性地，硬掩模1100可以是硅的氮化物或硅的氧化物等等。
然后，如图12所示，以图案化的硬掩模1100为掩模，以缓冲层410上的牺牲层500为蚀刻停止层向下刻蚀控制栅电极620、控制栅电介质层610、以及半导体材料层501。注意，这里硬掩模1100也可以为光致抗蚀剂。
接着，采用DHF去除缓冲层410表面上的牺牲层500，如图13所示。硬掩模1100随后可以去除。
之后，对去除牺牲层后的缓冲层410的表面进行高温(例如，在800℃-1200℃的范围内)氧化，从而在鳍片结构400与半导体材料层501之间形成氧化层，从而形成图7所示的结构。示例性地，可以在包含氧气或水蒸气的气氛中进行上述氧化。需要指出的是，图7中的氧化层700包括对鳍片的表面(包括上表面和侧面)进行氧化形成的氧化层和对缓冲层的表面进行氧化形成的氧化层两者。
图14-18是示出根据本公开另一些实施例的形成图7A所示结构的部分工艺过程的示意截面图。
如图14所示，形成图案化的硬掩模1400，该硬掩模1400覆盖鳍片420的上表面、牺牲层500的上表面、半导体材料层501的上表面、控制栅电介质层610的上表面、以及控制栅电极620的部分上表面。示例性地，硬掩模1400可以是硅的氮化物或硅的氧化物等等。
接着，如图15所示，以图案化的硬掩模1400为掩模，以缓冲层410上的牺牲层500为蚀刻停止层向下刻蚀(例如，采用干法刻蚀)控制栅电极620、控制栅电介质层610、以及半导体材料层501。
然后，采用湿法刻蚀，例如利用DHF去除缓冲层410表面上的牺牲层500，如图16所示。这里，虽然图16示出了仅仅去除缓冲层410表面上的部分牺牲层500的示例，但是本公开并不限于此，在另一些实施例中，可以去除缓冲层410表面上的全部牺牲层500。在其它的一些实施例中，可以去除缓冲层410表面上的全部牺牲层500，以及邻近缓冲层的鳍片420侧面上的部分牺牲层。应理解，可以在去除缓冲层410表面上的牺牲层500之后去除硬掩模1400，也可以在之后的步骤将其去除。
接下来，对被去除牺牲层后的缓冲层的表面进行高温氧化，形成氧化物1700，例如，在800℃-1200℃的范围内，在包含氧气或水蒸气的气氛中进行上述氧化，如图17所示。
之后，采用湿法刻蚀，例如利用DHF去除鳍片420侧面上的牺牲层500，如图18所示。
最后，对去除牺牲层后的鳍片420的上表面和侧面进行氧化，形成氧化层，从而形成图7所示的结构。与上类似地，氧化层700包括对缓冲层的表面(包括上表面和侧面)进行氧化形成的氧化层和对鳍片的表面进行氧化形成的氧化层两者。
如上，提供了根据本公开一些实施例的半导体装置的制造方法。根据该方法，可以形成具有垂直结构的无结纳米线的半导体装置。由于采用了SiGe缓冲层和AlAs牺牲层，克服了现有技术中原子晶格失配的问题。所形成的半导体装置为垂直结构且不含源漏PN结，可以有效地抑制短沟道效应。此外，通过调节栅电极可以有效地调节阈值电压。
作为一个非限制性示例，上述缓冲层的材料包括SiGe；牺牲层的材料包括AlAs；半导体材料层的材料包括下列之一：InGaAs、InAs、InSb。
作为另一个非限制性示例，上述缓冲层的材料包括SiGe；牺牲层的材料包括AlAs；半导体材料层的材料包括Ge。应理解，本公开并不限于这些材料。
图19是根据本公开另一实施例的形成半导体装置的方法的示意流程图。如图19所示，图1所示步骤113具体可以通过以下步骤来实现：在步骤121，进行平坦化以露出鳍片的上表面。在步骤131，去除鳍片侧面上的牺牲层；在步骤141，对被去除牺牲层后的鳍片的上表面和侧面进行氧化，形成鳍片氧化层；在步骤151，形成图案化的硬掩模，该硬掩模覆盖鳍片氧化层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；在步骤161，以图案化的硬掩模为掩模，以缓冲层上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层；在步骤171，去除缓冲层表面上的牺牲层；以及在步骤181，对去除牺牲层后的缓冲层的表面进行氧化，从而在鳍片结构与半导体材料层之间形成氧化层。
图20是根据本公开又一实施例的形成半导体装置的方法的示意流程图。如图20所示，图1所示步骤113具体可以通过以下步骤来实现：在步骤221，进行平坦化以露出鳍片的上表面。在步骤231，形成图案化的硬掩模，该硬掩模覆盖鳍片的上表面、牺牲层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；在步骤241，以图案化的硬掩模为掩模，以缓冲层表面上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层；在步骤251，去除缓冲层表面上的牺牲层；在步骤261，对被去除牺牲层后的缓冲层的表面进行氧化；在步骤271，去除鳍片侧面上的牺牲层；以及在步骤281，对去除牺牲层后的鳍片的上表面和侧面进行氧化，从而在鳍片结构与半导体材料层之间形成氧化层。
进一步地，所述方法还可以包括：进行栅极收缩工艺，以缩小控制栅电极，从而限定源区/漏区，如图21所示。半导体材料层501在衬底表面方向上与控制栅电极620对应的部分为沟道区511，以沟道区511为界限的其余两部分半导体材料层521和531分别为漏区和源区。
因此，本公开还提供了一种半导体装置，参见图21，其可以包括：衬底200；在衬底200上的鳍片结构400，该鳍片结构400包括在衬底上的缓冲层410以及在缓冲层410上的鳍片420，该鳍片结构400作为调节栅电极；在鳍片420的上表面、侧面以及缓冲层410的表面上的调节栅电介质层700；在鳍片420侧面上的调节栅电介质层700的表面以及缓冲层410表面上的调节栅电介质层700的部分表面上的半导体材料层501；以及在半导体材料层501上的控制栅电极结构，该控制栅电极结构包括在半导体材料层501表面上的控制栅电介质层610、以及至少部分覆盖控制栅电介质层610的控制栅电极620；
其中，半导体材料层501在衬底表面方向上与控制栅电极610对应的部分为沟道区511，以沟道区521为界限的其余两部分半导体材料层分别为漏区521和源区531。
在一个实例中，半导体材料层501的厚度为1-10nm，例如为2nm、5nm、8nm。
在一个实例中，控制栅电介质层610的厚度为1-5nm，例如为3nm。
在一个实例中，鳍片420的高度为10-200nm和/或鳍片420的宽度为10-50nm。
在一个实例中，缓冲层410的材料包括SiGe；半导体材料层501的材料包括下列之一：InGaAs、InAs、InSb或者Ge。
在一个实例中，控制栅电介质层610的材料包括高K电介质材料；控制栅电极610的材料包括金属。
在一个实例中，鳍片420的形状可以包括圆柱形、椭圆柱形、长方体。进一步地，鳍片420的形状可以为正方体。
至此，已经详细描述了根据本公开实施例的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。
本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (20)

1.一种半导体装置的制造方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底上形成缓冲层；
对所述缓冲层进行图案化，以形成鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；
在所述鳍片的上表面、侧面以及所述缓冲层的表面上形成牺牲层；
在所述牺牲层的表面上形成半导体材料层；
在所述半导体材料层上形成控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层表面上的控制栅电介质层、以及在所述控制栅电介质层上的控制栅电极；以及
去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层，所述氧化层作为调节栅电介质层。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：在形成控制栅电极结构后，进行平坦化以露出所述鳍片的上表面。
3.根据权利要求2所述的方法，其特征在于，所述去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层包括：
去除所述鳍片侧面上的牺牲层；
对被去除牺牲层后的所述鳍片的上表面和侧面进行氧化，形成鳍片氧化层；
去除所述缓冲层表面上的牺牲层；以及
对去除牺牲层后的所述缓冲层的表面进行氧化，从而在所述鳍片结构与所述半导体材料层之间形成氧化层。
4.根据权利要求3所述的方法，其特征在于，在去除所述缓冲层表面上的牺牲层之前还包括:
形成图案化的硬掩模，所述硬掩模覆盖鳍片氧化层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；
以所述图案化的硬掩模为掩模，以缓冲层表面上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层。
5.根据权利要求2所述的方法，其特征在于，所述去除所述牺牲层，并在所述鳍片结构与所述半导体材料层之间形成氧化层包括：
去除所述缓冲层表面上的牺牲层；
对被去除牺牲层后的所述缓冲层的表面进行氧化；
去除所述鳍片侧面上的牺牲层；以及
对去除牺牲层后的所述鳍片的上表面和侧面进行氧化，从而在所述鳍片结构与所述半导体材料层之间形成氧化层。
6.根据权利要求5所述的方法，其特征在于，在去除所述缓冲层表面上的牺牲层之前还包括：
形成图案化的硬掩模，所述硬掩模覆盖鳍片的上表面、牺牲层的上表面、半导体材料层的上表面、控制栅电介质层的上表面、以及控制栅电极的部分上表面；
以所述图案化的硬掩模为掩模，以缓冲层表面上的牺牲层为蚀刻停止层向下刻蚀控制栅电极、控制栅电介质层、以及半导体材料层。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述控制栅电极进行栅极收缩工艺，以限定源区/漏区。
8.根据权利要求1所述的方法，其特征在于，所述形成鳍片结构的步骤包括：
在所述缓冲层上形成图案化的抗蚀剂；
以所述图案化的抗蚀剂为掩模对所述缓冲层进行刻蚀，以形成所述鳍片结构。
9.根据权利要求1所述的方法，其特征在于，所述半导体材料层的厚度为1-10nm和/或所述控制栅电介质层的厚度为1-5nm。
10.根据权利要求1所述的方法，其特征在于，所述牺牲层的形成和/或所述半导体材料层的形成包括选择性外延生长。
11.根据权利要求1所述的方法，其特征在于，所述缓冲层的材料包括SiGe；
所述牺牲层的材料包括AlAs；
所述半导体材料层的材料包括下列之一：InGaAs、InAs、InSb或Ge。
12.根据权利要求1所述的方法，其特征在于，所述控制栅电介质层的材料包括高K电介质材料；
所述控制栅电极的材料包括金属。
13.根据权利要求1所述的方法，其特征在于，所述鳍片的高度为10-200nm和/或所述鳍片的宽度为10-50nm。
14.根据权利要求1所述的方法，其特征在于，所述鳍片的形状包括圆柱形、椭圆柱形、长方体。
15.一种半导体装置，其特征在于，包括：
衬底；
在所述衬底上的鳍片结构，所述鳍片结构包括在所述衬底上的缓冲层以及在所述缓冲层上的鳍片，所述鳍片结构作为调节栅电极；
在所述鳍片的上表面、围绕所述鳍片的侧面以及在所述缓冲层表面上的调节栅电介质层；
在所述鳍片侧面上的调节栅电介质层的表面以及所述缓冲层表面上的调节栅电介质层的部分表面上的半导体材料层；以及
在所述半导体材料层上的控制栅电极结构，所述控制栅电极结构包括在所述半导体材料层上的控制栅电介质层、以及位于所述控制栅电介质层外侧的控制栅电极；
其中，所述半导体材料层在衬底表面方向上与控制栅电极对应的部分为沟道区，以沟道区为界限的其余两部分半导体材料层分别为源区和漏区。
16.根据权利要求15所述的装置，其特征在于，所述半导体材料层的厚度为1-10nm和/或所述控制栅电介质层的厚度为1-5nm。
17.根据权利要求15所述的装置，其特征在于，所述鳍片的高度为10-200nm和/或所述鳍片的宽度为10-50nm。
18.根据权利要求15所述的装置，其特征在于，所述缓冲层的材料包括SiGe；
所述半导体材料层的材料包括下列之一：InGaAs、InAs、InSb或Ge。
19.根据权利要求15所述的装置，其特征在于，所述控制栅电介质层的材料包括高K电介质材料；
所述控制栅电极的材料包括金属。
20.根据权利要求15所述的装置，其特征在于，所述鳍片的形状包括圆柱形、椭圆柱形、长方体。
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