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KR100673105B1 - 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 - Google Patents

반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 Download PDF

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KR100673105B1
KR100673105B1 KR1020050027049A KR20050027049A KR100673105B1 KR 100673105 B1 KR100673105 B1 KR 100673105B1 KR 1020050027049 A KR1020050027049 A KR 1020050027049A KR 20050027049 A KR20050027049 A KR 20050027049A KR 100673105 B1 KR100673105 B1 KR 100673105B1
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Abstract

본 발명은 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법에 관한 것으로, 특히 반도체 소자가 고집적화 되면서 트랜지스터의 숏 채널 효과(Short Channel Effect : 이하 SCE)에 의해 문턱전압(Threshold Voltage : 이하 Vt)에 많은 변동 폭이 발생하는 문제를 해결하기 위한 것이다. SCE는 핫 캐리어 효과(Hot Carrier Effect : 이하 HCE), 드레인 영역에서 발생하는 누설전류(Drain Induced Barrier Lowering : 이하 DIBL) 및 게이트에서 발생하는 누설전류(Gate Induced Drain Leakage : 이하 GIDL)를 유발시켜 반도체 소자의 전기적 특성을 저하시킨다. 이를 방지하기 위한 본 발명은 반도체 기판 상에 구비된 실리콘 핀과, 상기 실리콘 핀 내에 구비되는 소스 영역, 드레인 영역 및 채널 영역과, 상기 실리콘 핀의 양측에 구비된 게이트 산화막, 폴리실리콘 게이트 전극 및 게이트 금속층을 포함하는 2개의 수직형 게이트를 형성함으로써, 동작 전류 능력을 향상시킬 수 있는 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법에 관한 것이다.

Description

반도체 소자의 수직형 트랜지스터 및 그의 형성 방법{VERTICAL TRANSISTOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1a 및 도 1b는 각각 본 발명에 따른 반도체 소자의 수직형 트랜지스터를 도시한 평면도 및 단면도.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 반도체 소자의 수직형 트랜지스터 및 그 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법에 관한 것으로, 특히 반도체 소자가 고집적화 되면서 트랜지스터의 숏 채널 효과(Short Channel Effect : 이하 SCE)에 의해 문턱전압(Threshold Voltage : 이하 Vt)의 변동 폭이 커지는 문제를 해결하기 위하여, 실리콘 핀의 양측벽에 폴리실리콘 게이트 전극 및 게이트 금속층을 포함하는 2개의 수직형 게이트를 형성하는 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법에 관한 것이다.
트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문 턱전압이다. 문턱전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 차지(Oxide Charge), 그리고 게이트 구조물에 사용되는 물질에 의존하는 변수이다. 이러한 문턱전압은 반도체 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다. 그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏채널효과라 할 수 있다.
반도체 소자가 고집적화됨에 따라 nm급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 트랜지스터를 요구하게 되었다. 그러나 숏채널효과에 의해 문턱전압은 더 낮아지게 되어 트랜지스터를 형성하는 일이 불가능해 지고 있다.
또한, SCE는 핫 캐리어 효과(Hot Carrier Effect : 이하 HCE)를 유발하는데, 전기장(Electric Field)이 인가되었을 때 반도체 소자 내의 캐리어(Carrier) 또는 전자/정공(Electron/Hole)들이 가속을 하게 되며, 캐리어들은 매우 높은 에너지를 갖게 되는데 이러한 상태에 있는 캐리어들을 핫 캐리어라 부른다. 핫 캐리어는 반도체 소자에 가장 심각하게 영향을 미치는 요소 중에 하나이며, 드레인 영역에서 발생하는 누설전류(Drain Induced Barrier Lowering : 이하 DIBL) 및 게이트에서 발생하는 누설전류(Gate Induced Drain Leakage : 이하 GIDL)를 유발시켜 반도체 소자의 전기적 특성을 저하시키는 원인이 된다.
상술한 바와 같이 종래 기술에 의한 반도체 소자의 트랜지스터는 그 크기가 점점 감소하면서, 숏 채널 효과, HCE, DIBL 및 GIDL과 같은 문제들을 복합적으로 발생시키고, 이러한 문제들이 혼재한 반도체 소자는 전기적 특성이 열화되고 소자 의 신뢰성이 저하되는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 반도체 소자의 트랜지스터를 수직형으로 형성한다. 실리콘 핀의 양측벽에 구비된 폴리실리콘 게이트 전극 및 게이트 금속층을 포함하는 2개의 수직형 게이트를 형성하여 1개의 활성영역에서 2개의 게이트가 쌍으로 동작하도록 함으로써 게이트의 턴 온/오프(Turn on/off) 특성을 제어할 수 있도록 하며 채널 길이를 증가시키는 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 수직형 트랜지스터는,
반도체 기판 상에 구비된 실리콘 핀과,
상기 실리콘 핀 하부의 반도체 기판 내에 구비되는 소스 영역과,
상기 실리콘 핀 상부 면에 구비된 드레인 영역과,
상기 소스 영역과 드레인 영역 사이의 실리콘 핀의 양 측벽에 각각 구비된 채널 영역;
상기 실리콘 핀의 측벽을 포함한 상기 반도체기판의 표면에 구비된 버퍼층;
상기 버퍼층 표면에 구비된 게이트 산화막; 및
삭제
상기 실리콘 핀의 양 측벽에 각각 구비된 게이트 전극을 포함하는 것을 특징으로 한다.
아울러, 본 발명의 제 1 실시예에 따른 반도체 소자의 수직형 트랜지스터 형성 방법은,
반도체 기판을 식각하여 실리콘 핀을 형성하는 단계;
경사 이온 주입 공정을 수행하여 상기 실리콘 핀 하부의 반도체 기판에 소스 영역을 형성하는 단계;
채널 이온 주입 공정을 수행하여 상기 실리콘 핀의 양 측벽에 채널 영역을 형성하는 단계;
상기 실리콘 핀의 상부에 불순물 이온 주입 공정을 수행하여 드레인 영역을 형성하는 단계;
상기 반도체 기판 표면 및 실리콘 핀의 측벽에 게이트 산화막을 형성하는 단계; 및
상기 실리콘 핀의 측벽에 폴리실리콘층 및 금속층으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
또한, 본 발명의 제 2 실시예에 따른 반도체 소자의 수직형 트랜지스터 형성 방법은,
반도체 기판 상부 면에 드레인용 불순물을 이온 주입하는 단계;
반도체 기판을 식각하여 상부 면에 드레인 영역을 구비한 실리콘 핀을 형성하는 단계;
경사 이온 주입 공정을 수행하여 상기 실리콘 핀 하부의 반도체 기판에 소스 영역을 형성하는 단계;
채널 이온 주입 공정을 수행하여 상기 실리콘 핀의 측벽에 채널 영역을 형성하는 단계;
상기 반도체 기판 표면 및 실리콘 핀의 측벽에 게이트 산화막을 형성하는 단계; 및
상기 실리콘 핀의 측벽에 폴리실리콘층 및 금속층으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 및 도 1b는 각각 본 발명에 따른 반도체 소자의 수직형 트랜지스터를 도시한 평면도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명에 따른 수직형 트랜지스터는 반도체 기판(100) 상에 구비된 실리콘 핀(110)과, 실리콘 핀(110) 측벽 표면 및 인접한 반도체 기판(100)의 표면에 구비된 게이트 산화막(165)을 포함한다. 실리콘 핀(110)의 양 측벽에는 폴리실리콘 게이트 전극(170) 및 게이트 금속층(180) 구조물로 이루어진 게이트 구조물(185)이 각각 구비된다. 실리콘 핀(110)의 상부 및 하부에는 각각 드레인 영역(140) 및 소스 영역(120)이 구비되고, 드레인 영역(140) 및 소스 영역(120) 사이의 양 측벽에는 채널 영역(130)이 구비된다. 이때, 게이트 산화막(165)은 상기 실리콘 핀(110)이 형성된 반도체기판(100) 표면과의 계면에 버퍼층(150)이 구비된다.
또한, 게이트 구조물(185) 상부에 층간 절연막(190)이 구비되고 드레인 영역(140) 및 게이트 금속층(180)의 소정 영역과 접속되는 콘택 플러그(195)가 구비된다.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 반도체 소자의 수직형 트 랜지스터 및 그 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)을 식각하여 실리콘 핀(110)을 형성한다. 이때, 실리콘 핀(110)은 반도체 기판(100) 상에 실리콘 핀(110) 예정 영역을 차단하는 마스크 패턴을 형성한 후 반도체 기판(100)을 습식 등방성 식각하며, 반도체 소자의 디자인 룰(Design Rule)에 따라 실리콘 핀(110)이 쓰러지는 문제 및 실리콘 핀(110)의 높이가 지나치게 낮게 형성되지 않도록 식각 비율을 조절하는 경제적인 공정을 진행하는 것이 바람직하다. 일 실시예로, 100nm 급의 반도체 공정에서 실리콘 핀(110)의 높이는 13 ~ 17㎛ 이며 이 높이에 따라 채널 길이가 증가하거나 감소할 수 있다.
또한, 후속의 채널 이온 주입 및 소스/드레인 영역 형성 공정으로 인해 반도체 기판(100)이 손상될 수 있으므로 실리콘 핀(110)을 포함하는 반도체 기판 전 표면에 산화막으로 형성되는 버퍼층(150)을 더 형성할 수 있다.
도 2b를 참조하면, 경사 이온 주입 공정을 수행하여 실리콘 핀(110) 하부의 반도체 기판(100)에 소스 영역(120)을 형성한다. 이때, 경사 이온 주입 공정은 30 ~ 45도의 각도로 4 방향에서 수행하는 것이 바람직하다.
다음에는, 채널 이온 주입 공정을 수행하여 실리콘 핀(110)의 양 측벽에 채널 영역(130)을 형성한다. 이때, 채널 이온 주입 공정은 15 ~ 20도의 기울기를 갖는 경사 이온 주입 공정으로 진행하는 것이 바람직하다.
그 다음에는, 채널 영역(130)이 형성된 실리콘 핀(110)의 상부를 노출시키는 마스크 패턴(미도시)을 형성한 후 불순물을 주입하여 드레인 영역(140)을 형성 한다.
도 2c를 참조하면, 반도체 기판(100) 전면에 산화막(160)을 형성한다.
도 2d를 참조하면, 산화막(160)을 전면 식각하여 반도체 기판(100) 표면 및 실리콘 핀(110)에 게이트 산화막(165)을 형성한다. 이때, 게이트 산화막(165)의 두께, 특히 실리콘 핀(110) 측벽에 형성되는 게이트 산화막(165)은 60 ~ 70Å의 두께인 것이 바람직하다.
도 2e를 참조하면, 실리콘 핀(110)의 양측에 게이트 전극 예정 영역을 노출시키는 마스크 패턴(미도시)을 형성한 후 실리콘 핀(110)과 마스크 패턴 사이에 폴리실리콘층(미도시)을 매립한다. 다음에는, 폴리실리콘층 상부를 평탄화한 후 마스크 패턴을 제거하여 실리콘 핀(110)의 양측벽에 게이트 폴리실리콘층(170)을 각각 형성 한다. 이때, 게이트 폴리실리콘층(170)의 두께는 180 ~ 200Å인 것이 바람직하다.
도 2f를 참조하면, 게이트 폴리실리콘층(170)의 양측에 게이트 금속층을 정의하는 마스크 패턴(미도시)을 형성한 후 금속층(미도시)을 형성한다. 다음에는, 금속층 상부를 평탄화한 후 마스크 패턴을 제거하여 게이트 폴리실리콘층(170)의 측벽에 게이트 금속층(180) 각각 형성되도록 한다. 이때, 게이트 금속층(180)의 두께는 200 ~230Å인 것이 바람직하다.
도 2g를 참조하면, 게이트 폴리실리콘층(170) 및 게이트 금속층(180)에 의해 노출되는 실리콘 핀(110) 상부의 게이트 산화막(165)을 제거하면서 게이트 전극 상부 면을 평탄화하는 공정을 수행한다.
도 2h를 참조하면, 반도체 기판(100) 전면에 층간 절연막(190)을 형성하고, 게이트 금속층(180) 및 드레인 영역(140)과 각각 접속되는 콘택 플러그(195)를 형성 한다.
이상에 설명한 바와 같이 도 2a 내지 도 2h의 공정을 수행하여 본 발명의 제 1 실시예에 따른 수직형 트랜지스터를 형성할 수 있으며, 본 발명에 따른 제 2 실시예로 상기 도 2a의 단계에서 반도체 기판(100) 상부면에 드레인용 불순물을 이온 주입을 수행하고, 그 다음에 반도체 기판(100)을 식각하여 실리콘 핀(110)을 형성함으로써 드레인 영역(140)을 형성한 후 그 후속 공정은 제 1 실시예와 동일하게 수행 할 수 있다.
본 발명에 따른 반도체 소자는 실리콘 핀(110)을 하나의 활성영역으로 하며 그 양측에 게이트 산화막(165), 게이트 폴리실리콘층(170) 및 게이트 금속층(180)을 포함하는 2개의 게이트 구조물(185)을 형성하게 된다. 따라서, 하나의 트랜지스터에서 2개의 게이트를 동작시킴으로써, 전기적 특성이 향상된 트랜지스터를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법은, 하나의 활성영역에 2개의 수직형 게이트를 형성하여 하나의 활성영역에서 2개의 게이트가 쌍으로 동작하도록 함으로써 게이트의 턴 온/오프(Turn on/off) 특성을 제어할 수 있도록 한다. 또한, 반도체 소자의 크기를 감소시키면서도 숏 채널 효과를 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 반도체 기판 상에 구비된 실리콘 핀;
    상기 실리콘 핀 하부의 반도체 기판 내에 구비되는 소스 영역;
    상기 실리콘 핀 상부면에 구비된 드레인 영역;
    상기 소스 영역과 드레인 영역 사이의 실리콘 핀의 양 측벽에 각각 구비된 채널 영역;
    상기 실리콘 핀의 측벽을 포함한 상기 반도체기판의 표면에 구비된 버퍼층;
    상기 버퍼층 표면에 구비된 게이트 산화막; 및
    상기 실리콘 핀의 양 측벽에 각각 구비된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 실리콘 핀의 높이는 100nm 공정에서 13 ~ 17㎛인 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 전극은 게이트 폴리실리콘층 및 게이트 금속층의 적층구조인 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터.
  5. 제 4 항에 있어서,
    상기 게이트 산화막의 두께는 60 ~ 70Å인 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터.
  6. 제 4 항에 있어서,
    상기 게이트 폴리실리콘층의 두께는 180 ~ 200Å인 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터.
  7. 제 4 항에 있어서,
    상기 게이트 금속층의 두께는 200 ~230Å인 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터.
  8. 반도체 기판을 식각하여 실리콘 핀을 형성하는 단계;
    경사 이온 주입 공정을 수행하여 상기 실리콘 핀 하부의 반도체 기판에 소스 영역을 형성하는 단계;
    채널 이온 주입 공정을 수행하여 상기 실리콘 핀의 양 측벽에 채널 영역을 형성하는 단계;
    상기 실리콘 핀의 상부에 불순물 이온 주입 공정을 수행하여 드레인 영역을 형성하는 단계;
    상기 반도체 기판 표면 및 실리콘 핀의 측벽에 게이트 산화막을 형성하는 단계; 및
    상기 실리콘 핀의 측벽에 폴리실리콘층 및 금속층으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
  9. 제 8 항에 있어서,
    상기 경사 이온 주입 공정을 수행하기 전에 반도체 기판 전 표면에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
  10. 제 8 항에 있어서,
    상기 경사 이온 주입 공정은 30 ~ 45도의 각도로 4 방향에서 수행되는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
  11. 제 8 항에 있어서,
    상기 채널 이온 주입 공정은 15 ~ 20도의 기울기를 갖는 경사 이온 주입인 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
  12. 제 8 항에 있어서,
    상기 실리콘 핀의 상부에 드레인을 형성하기 위한 불순물 이온 주입 공정은 상기 실리콘 핀의 상부를 노출시키는 마스크를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
  13. 제 8 항에 있어서,
    상기 게이트 전극의 형성 단계 후, 반도체 기판 전면에 절연막을 형성하고, 상기 게이트 금속층 및 드레인 영역과 접속되는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
  14. 반도체 기판 상부 면에 드레인용 불순물을 이온 주입하는 단계;
    반도체 기판을 식각하여 상부 면에 드레인 영역을 구비한 실리콘 핀을 형성하는 단계;
    경사 이온 주입 공정을 수행하여 상기 실리콘 핀 하부의 반도체 기판에 소스 영역을 형성하는 단계;
    채널 이온 주입 공정을 수행하여 상기 실리콘 핀의 측벽에 채널 영역을 형성하는 단계;
    상기 반도체 기판 표면 및 실리콘 핀의 측벽에 게이트 산화막을 형성하는 단계; 및
    상기 실리콘 핀의 측벽에 폴리실리콘층 및 금속층으로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 수직형 트랜지스터 형성 방법.
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