KR100827525B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 고집적 반도체 소자의 게이트에서 단채널효과(Short Channel Effect) 문제 및 전류 구동 능력이 저하되는 문제를 해결하기 위하여, 게이트 채널이 형성되는 영역의 활성영역을 철(凸)부로 형성함으로써, 게이트 채널 길이를 확장시키고, 후속 공정에서 핀(Fin) 형 활성영역을 형성하는 공정 마진을 향상시키고 리프레쉬(Refresh) 특성을 향상시킬 수 있는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도.
도 4는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 고집적 반도체 소자의 게이트에서 단채널효과(Short Channel Effect) 문제 및 전류 구동 능력이 저하되는 문제를 해결하기 위하여, 게이트 채널이 형성되는 영역의 활성영역을 철(凸)부로 형성함으로써, 게이트 채널 길이를 확장시키고, 후속 공정에서 핀(Fin) 형 활성영역을 형성하는 공정 마진을 향상시키고 리프레쉬(Refresh) 특성을 향상시킬 수 있는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제인 단채널효과(Short Channel Effect)가 발생하였다. 단채널효과는 게이트 문턱전압이 감소시키고 게이트 전류 구동 능력을 감소시킨다. 따라서 전류 구동 능력을 향상시키기 위한 방법으로 핀(Fin) 형 활성영역을 형성하여 게이트 채널 면적을 증가시키는 방법이 사용되고 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(20) 및 소자분리막(30)이 형성되고, 게이트 예정 영역의 소자분리막(30)을 식각하여 핀 형 활성영역을 형성하고 그 상부에 게이트(50)를 형성한다.
도 2는 종래 기술에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도로, 도 2의 (i)은 상기 도 1의 XX'방향에 따른 단면을 도시한 것이고, 도 2의 (ii)는 YY'방향에 따른 단면을 도시한 것이다.
도 2를 참조하면, 반도체 기판(10)에 소자분리막(30) 및 활성영역(20)을 형성한 다음 게이트 예정 영역을 노출시키는 마스크를 이용한 부분식각 공정으로 소자분리막(30)을 식각하여 활성영역(20) 상부가 핀(Fin) 형으로 돌출된 모양이 되도록 하는 트렌치(25a)를 형성한다. 이와 같이 형성된 트렌치(25a)에 의해 정의되는 활성영역(20) 부분을 핀 형 활성영역(25)이라고 한다.
다음에는, 핀 형 활성영역(25)을 포함하는 게이트 예정 영역에 게이트 산화막(40), 게이트 폴리실리콘층(42), 게이트 금속층(44) 및 게이트 하드마스크층 패 턴(46)으로 구비되는 게이트(50)를 형성한다.
그 다음에는, 게이트(50) 사이의 영역에 소스/드레인 영역(60)을 형성한다.
여기서, 도 2의 (i)을 참조하면 게이트 채널 길이(L)에는 변화가 없으므로 단채널효과에 의한 게이트 문턱전압(Vt)의 감소 문제는 여전히 존재하게 된다. 다만, 도 2의 (ii)를 참조할 때 게이트 채널 면적이 증가하므로 게이트의 전류 구동 능력 증가 및 리프레쉬(Refresh) 특성 향상의 효과를 얻을 수 있으므로, 게이트의 전기적 특성을 어느 정도 향상시킬 수 있다.
상술한 바와 같이, 게이트의 전기적 특성을 향상시키기 위하여 핀 형 활성영역을 형성하고 이를 포함하는 게이트를 형성하는 방법을 사용하고 있으나, 핀 형 활성영역 형성을 위한 트렌치의 깊이를 깊게 형성할 경우 증가되는 전류 구동 능력에 맞추어 소스/드레인 영역의 불순물 이온 농도를 증가시켜야 하므로 트렌치를 무한정 증가시킬 수 없는 문제가 있다. 따라서 핀 형 활성영역을 형성하는 공정 마진이 감소되고 반도체 소자를 형성하는 수율 및 신뢰성이 감소하는 문제가 있다.
본 발명은 게이트 채널이 형성되는 영역의 활성영역을 철(凸)부로 형성함으로써, 게이트 채널 길이를 확장시키고, 후속 공정에서 핀 형 활성영역을 형성하는 공정 마진을 향상시키고, 이에 따른 게이트 채널 길이의 향상 및 리프레쉬(Refresh) 특성 향상 효과를 얻을 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
활성영역을 정의하는 소자분리막을 포함하는 반도체 기판과,
게이트 예정 영역과 중첩되는 상기 반도체 기판의 소자분리막이 식각 되어 구비되는 핀(Fin) 형 활성영역과,
소스/드레인 예정 영역과 중첩되는 상기 핀형 활성영역이 식각되어 구비되는 리세스 영역과,
상기 리세스 영역에 의하여 상기 게이트 예정 영역의 활성영역이 돌출되어 구비되는 철(凸)부와,
상기 철(凸)부를 감싸는 형태로 구비되는 게이트 및
상기 리세스 영역에 구비되는 소스/드레인 영역을 포함하는 것을 특징으로 한다.
여기서, 상기 철(凸)부의 CD(Critical Dimension)는 상기 게이트 CD의 70 ~ 90% 크기인 것을 특징으로 하고, 상기 철(凸)부의 높이는 100 ~ 800Å인 것을 특징으로 하고, 상기 게이트는 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조로 구비되며 CD는 200 ~ 1000Å이고, 게이트와 게이트 사이의 거리는 200 ~ 1000Å인 것을 특징으로 하고, 상기 게이트 폴리실리콘층에는 P형 불순물 이온이 주입되거나 N형 불순물 이온이 주입된 폴리실리콘인 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 반도체 기판 상부에 게이트 예정 영역을 차단하는 제 1 마스크 패턴을 게이트 CD(Critical Dimension)의 70 ~ 90% 크기로 형성하는 단계와,
상기 제 1 마스크 패턴을 마스크로 하고 상기 활성영역과 상기 소자분리막의 식각 선택비를 이용한 식각 공정으로 상기 활성영역을 소정 깊이 식각하는 단계와,
상기 제 1 마스크 패턴을 제거한 후, 상기 반도체 기판 상부에 상기 게이트 예정 영역을 노출시키는 제 2 마스크 패턴을 형성하는 단계와,
상기 제 2 마스크 패턴을 마스크로 하고 상기 활성영역과 상기 소자분리막의 식각 선택비를 이용한 식각 공정으로 상기 소자분리막을 소정 깊이 식각하여 상기 게이트 예정 영역과 중첩되는 활성영역의 상부를 핀(Fin) 모양으로 노출시키는 단계와,
상기 제 2 마스크 패턴을 제거하고, 상기 활성영역의 표면에 게이트 산화막을 형성하는 단계와,
상기 게이트 예정 영역에 게이트를 형성하는 단계 및
상기 게이트 사이의 활성영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 활성영역을 식각하는 공정은 건식 식각 공정을 이용하고 100 ~ 800Å의 깊이로 식각하는 것을 특징으로 하고, 상기 게이트는 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조를 더 포함하고, 게이트의 CD는 200 ~ 1000Å이고, 게이트와 게이트 사이의 거리는 200 ~ 1000Å인 것을 특징으로 하고, 상기 제 1 마스크 패턴의 선폭은 140 ~ 900Å의 크기로 형성하는 것을 특징으로 하고, 상기 소자분리막을 식각하는 공정은 건식식각 공정을 이용하고 1000 ~ 2000Å의 깊이로 식각하는 것을 특징으로 하고, 상기 게이트 폴리실리콘층에는 P형 불순물 이온을 주입하거나 N형 불순물 이온을 주입하는 것을 특징으로 한다.
또한, 소스/드레인 영역을 형성하는 단계는 상기 게이트에 의해서 노출되는 활성영역에 에피택셜 성장층을 형성하는 단계 및
상기 에피택셜 성장층에 소스/드레인 불순물 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 바(Bar) 형 활성영역(120)을 정의하는 소자분리막(130)이 구비되며, 바 형 활성영역(120)과 수직하게 형성되며 활성영역(120)을 삼등분하는 게이트(150)가 구비된다.
이때, 게이트(150)와 중첩되는 활성영역(120)은 반도체 기판(100) 상부로 돌출된 형태인 철(凸)부(170)가 구비된다.
도 4는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
여기서, 도 4의 (i)은 상기 도 3의 XX' 방향을 따른 단면을 도시한 것이며, 도 4의 (ii)는 상기 도 3의 YY' 방향을 따른 단면을 도시한 것이다.
도 4를 참조하면, 반도체 기판(100)에 활성영역(120)이 소자분리막(130)에 의해 정의된다. 이때, 활성영역(1200)의 표면은 게이트(150)와 오버랩되는 부분은 돌출되고 게이트(150) 사이에 형성하는 소스/드레인 영역(160)에 해당하는 부분은 리세스된 형태로 형성하는 것이 바람직하다.
다음에는, 게이트 예정 영역의 소자분리막(130)을 식각하여 도 4의 (ii)에서 보이는 바와 같이 핀(Fin) 형 활성영역(125)을 정의하는 트렌치(125a)를 형성한다.
그 다음에는, 철(凸)부(170)인 동시에 핀 형 활성영역(125)이 되는 부분 및 트렌치(125a)를 포함하는 게이트 예정 영역에 게이트 산화막(140), 게이트 폴리실리콘층(142), 게이트 금속층(144) 및 게이트 하드마스크층(146)으로 구비되는 게이트(150)를 형성한다. 이때, 게이트 폴리실리콘층(142)이 상기 철(凸)부(170)의 측벽을 감싸는 형태로 형성하여 반도체 소자의 특성을 향상시킨다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 5a를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다. 다음에는, 반도체 기판(100) 상부에 후속의 공정에서 게이트가 형성되는 영역인 게이트 예정 영역 상부에 게이트 모양의 제 1 하드마스크 패턴(180)을 형성한다. 이때, 제 1 하드마스크 패턴(180)의 CD(Critical Dimension)는 게이트 CD의 70 ~ 90% 크기 만큼 작게 형성한다. 바람직하게는 140 ~ 900Å의 크기로 형성한다.
도 5b를 참조하면, 제 1 하드마스크 패턴(180)을 이용한 부분 식각 공정으로 활성영역(120)을 소정 깊이 식각하여 리세스 영역(170a)을 형성한다. 이때, 식각 공정은 건식 식각 공정을 이용하는 것이 바람직하다. 식각 깊이(H)는 100 ~ 800Å의 깊이로 식각하는 것이 바람직하다. 이와 같이 형성될 리세스 영역(170a)에 의해서 게이트 예정 영역의 활성영역(120)은 상대적으로 볼록한 모양이 되므로, 본 발명에서는 이를 철(凸)부(170)라 한다.
다음에는, 제 1 하드마스크 패턴(180)을 제거한다.
도 5c를 참조하면, 철(凸)부(170) 및 리세스 영역(170a)을 포함하는 반도체 기판 전면에 하드마스크 물질층을 형성한 후 게이트 영역을 노출시키는 마스크를 이용한 부분 식각 공정을 수행한다. 이와 같은 공정으로 게이트 예정 영역을 노출시키는 제 2 하드마스크 패턴(185)을 형성한다.
다음에는, 제 2 하드마스크 패턴(185)을 이용한 식각 공정으로 소자분리막(130)을 부분 식각하여 게이트 예정 영역과 접속하는 활성영역(120)의 상부를 노출시키는 트렌치(125a)를 형성한다. 이와 같이 형성된 트렌치(125a)에 의해서 핀(Fin) 형 활성영역(125)이 정의된다.
도 5d를 참조하면, 제 2 하드마스크 패턴(185)을 제거한 후 활성영역(120)의 표면에 게이트 산화막(140)을 형성한다. 이때, 게이트 산화막(140)은 철(凸)부(170)의 단차에 의해서 측벽 부분이 더 두껍게 형성될 수 있으나, 후속 공정에서 게이트 폴리실리콘층이 철(凸)부(170)의 측벽을 감싸는 형태로 형성하므로 본 발명에 따른 게이트의 특성에는 영향이 없다.
다음에는, 반도체 기판(100) 전면에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층을 순차적으로 적층한다.
그 다음에는, 게이트 마스크를 이용한 부분 식각 공정으로 게이트 하드마스크층, 게이트 금속층 및 게이트 폴리실리콘층을 순차적으로 식각하여 게이트 폴리실리콘층 패턴(142), 게이트 금속층 패턴(144) 및 게이트 하드마스크층 패턴(146)으로 구비되는 게이트(150)를 형성한다. 이때, 게이트는 철(凸)부(170)를 감싼 형태로 구비되된다. 게이트 폴리실리콘층은 P형 불순물 이온이 주입되거나 N형 불순물 이온이 주입된 폴리실리콘 어느 것이나 사용가능하며, 바람직하게는 P형 불순물 이온이 주입된 폴리실리콘을 사용한다.
여기서, 도 5d의 (i)은 상기 도 3의 XX' 방향을 따른 단면을 도시한 것이고, 도 5d의 (ii)는 상기 도 3의 YY' 방향을 따른 단면을 도시한 것이다.
도 5d의 (i)을 참조하면, 철(凸)부(170)에 의해서 게이트 채널 길이(L+2M)가 종래 기술에 따른 채널 길이(L) 보다 (2M) 만큼 더 증가되는 것을 알 수 있다. 따라서, 단채널효과(Short Channel Effect)에 따른 게이트 문턱전압(Vt)의 감소 문제를 해결할 수 있고, 게이트의 리프레쉬(Refresh) 특성을 향상시킬 수 있다. 이때, 철(凸)부(170)은 게이트(150)의 70 ~ 90%에 해당하는 크기로 형성되므로 게이트(150)의 일측 측벽과 철(凸)부(170) 사이의 간격(F)은 30 ~ 250Å인 것이 바람직하다.
도 5d의 (ii)를 참조하면, 핀 형 활성영역(125)에 의해서 게이트 채널의 면적을 확장시킬 수 있다. 여기서, 철(凸)부(170)를 형성하기 위한 리세스 영역(170a)의 깊이 비에 대한 핀 형 활성영역(125)을 형성하기 위한 트렌치(125a)의 깊이 비가 감소하므로 트렌치(125a)의 깊이를 종래의 기술 보다 더 깊게 형성할 수 있다. 따라서, 핀 형 활성영역(125)을 형성하는 공정 마진을 증가시킬 수 있고, 전류(Current)를 구동시키는 능력을 향상시킬 수 있다.
그 다음에는, 게이트(150) 사이의 영역 중 활성영역(120)에 해당하는 부분에 소스/드레인 불순물 이온 주입 공정을 수행한다. 여기서는, 리세스 영역(170a) 하부에 소스/드레인 영역(160)을 형성하며, 게이트 문턱전압을 높이기 위하여 불순물 이온 주입량을 증가시키지 않아도 되므로 게이트 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
또한, 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정을 이용하여 리세스 영역(170a)에 에피택셜 성장층을 더 형성한 후 에피택셜 성장층에 소스/드레인 영역을 형성할 수 있다. 소스/드레인 영역과 채널 영역이 인접할 경우 채널 형성이 용이해지므로 반도체 소자의 전기적 특성을 더 안정적으로 확보할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 핀 형 활성영역을 형성하기 이전에 게이트의 선폭 보다 소정 폭 좁게 형성된 하드마스크 패턴을 이용하여 활성영역에 리세스 영역을 형성함으로써 게이트 채널이 형성되는 영역의 활성영역이 돌출된 모양으로 형성되도록 한다. 이와 같이 형성된 철(凸)부는 게이트 채널 길이를 확장시킬 수 있다. 또한, 후속 공정에서 핀 형 활성영역을 형성하는 공정 마진을 향상시킬 수 있으며, 핀 형 활성영역 형성에 의한 게이트 채널 면적을 증가시킬 수 있으므로, 게이트 전류 구동 능력을 향상시킬 수 있다. 따라서 고집적 반도체 소자의 게이트 채널 길이를 효율적으로 향상시켜 게이트 전압 을 용이하게 높일 수 있고 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자 및 그의 형성 방법은 게이트 채널이 형성되는 영역의 활성영역을 철(凸)부로 형성함으로써, 게이트 채널 길이를 확장시키고, 후속 공정에서 핀 형 활성영역을 형성하는 공정 마진을 향상시킬 수 있다. 따라서, 게이트 전류 구동 능력을 향상시키고, 게이트 채널 길이를 효율적으로 향상시켜 게이트 전압을 높이면서 리프레쉬(Refresh) 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 활성영역을 정의하는 소자분리막을 포함하는 반도체 기판;게이트 예정 영역과 중첩되는 상기 반도체 기판의 소자분리막이 식각 되어 구비되는 핀(Fin) 형 활성영역;소스/드레인 예정 영역과 중첩되는 상기 핀형 활성영역이 식각되어 구비되는 리세스 영역;상기 리세스 영역에 의하여 상기 게이트 예정 영역의 활성영역이 돌출되어 구비되는 철(凸)부;상기 철(凸)부를 감싸는 형태로 구비되는 게이트; 및상기 리세스 영역에 구비되는 소스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 철(凸)부의 CD(Critical Dimension)는 상기 게이트 CD의 70 ~ 90% 크기인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 철(凸)부의 높이는 100 ~ 800Å인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트는 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조로 구비되며 CD는 200 ~ 1000Å이고, 게이트와 게이트 사이의 거리는 200 ~ 1000Å인 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 폴리실리콘층에는 P형 불순물 이온이 주입되거나 N형 불순물 이온이 주입된 폴리실리콘인 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 반도체 기판 상부에 게이트 예정 영역을 차단하는 제 1 마스크 패턴을 게이트 CD(Critical Dimension)의 70 ~ 90% 크기로 형성하는 단계;상기 제 1 마스크 패턴을 마스크로 하고 상기 활성영역과 상기 소자분리막의 식각 선택비를 이용한 식각 공정으로 상기 활성영역을 소정 깊이 식각하는 단계;상기 제 1 마스크 패턴을 제거한 후, 상기 반도체 기판 상부에 상기 게이트 예정 영역을 노출시키는 제 2 마스크 패턴을 형성하는 단계;상기 제 2 마스크 패턴을 마스크로 하고 상기 활성영역과 상기 소자분리막의 식각 선택비를 이용한 식각 공정으로 상기 소자분리막을 소정 깊이 식각하여 상기 게이트 예정 영역과 중첩되는 활성영역의 상부를 핀(Fin) 모양으로 노출시키는 단계;상기 제 2 마스크 패턴을 제거하고, 상기 활성영역의 표면에 게이트 산화막을 형성하는 단계;상기 게이트 예정 영역에 게이트를 형성하는 단계; 및상기 게이트 사이의 활성영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 활성영역을 식각하는 공정은 건식 식각 공정을 이용하고 100 ~ 800Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 게이트는 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조를 더 포함하고, 게이트의 CD는 200 ~ 1000Å이고, 게이트와 게이트 사이의 거리는 200 ~ 1000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 제 1 마스크 패턴의 선폭은 140 ~ 900Å의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 소자분리막을 식각하는 공정은 건식식각 공정을 이용하고 1000 ~ 2000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 게이트 폴리실리콘층에는 P형 불순물 이온을 주입하거나 N형 불순물 이온을 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 게이트에 의해서 노출되는 활성영역에 에피택셜 성장층을 형성하는 단계; 및상기 에피택셜 성장층에 소스/드레인 불순물 이온 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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