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JPH06268173A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH06268173A
JPH06268173A JP5054218A JP5421893A JPH06268173A JP H06268173 A JPH06268173 A JP H06268173A JP 5054218 A JP5054218 A JP 5054218A JP 5421893 A JP5421893 A JP 5421893A JP H06268173 A JPH06268173 A JP H06268173A
Authority
JP
Japan
Prior art keywords
source
drain diffusion
diffusion layer
bit line
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5054218A
Other languages
English (en)
Inventor
Shigeyoshi Watanabe
重佳 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP5054218A priority Critical patent/JPH06268173A/ja
Priority to US08/212,774 priority patent/US5416350A/en
Priority to KR1019940005075A priority patent/KR0121558B1/ko
Publication of JPH06268173A publication Critical patent/JPH06268173A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】ＳＧＴをメモリセル以外のコア回路に使用して
も集積化が妨げられない構造のＤＲＡＭを提供するこ
と。 【構成】ＳＧＴセルからなるメモリセルと、ＳＧＴから
なるセンスアンプとの接続を、直列接続された二つのＳ
ＧＴ（Ｔｒ１，Ｔｒ２）のシリコン柱の上面のソース・
ドレイン拡散層５で行なうことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にダイナミック型の半導体記憶装置（ＤＲＡＭ）
に関する。
【０００２】
【従来の技術】ＬＳＩメモリの一つであるＤＲＡＭの集
積化には目覚ましい進歩がある。ＤＲＡＭの性能向上
は、集積度を高めること、つまり、メモリセルの微細化
により実現できる。
【０００３】ＤＲＡＭのメモリセルの一つとして、近
年、スイッチング用ＭＯＳトランジスタとしてＳＧＴ
（Surrounding Gate Transistor ）を用いた、いわゆ
る、縦型ＳＧＴセルが提案されている。
【０００４】図１５にＳＧＴセルの構造を示す。ＳＧＴ
は半導体基板９１に溝を掘って形成した柱状半導体層９
３と、この柱状半導体層９３の外周にゲート絶縁膜（不
図示）を介して形成されたゲート電極９５と、柱状半導
体層９３の上面と溝底部とにそれぞれ形成されたソース
・ドレイン拡散層９６，９８とで構成されている。
【０００５】一方、ＳＧＴセルのキャパシタは、溝底部
のソース・ドレイン拡散層９８と、このソース・ドレイ
ン拡散層９８の周囲にキャパシタ絶縁膜（不図示）を介
して形成されたプレート電極９４とで構成されている。
なお、図中、９２は反転防止層を示し、９７はビット線
を示している。
【０００６】図１６は、ＳＧＴをイコライズトランジス
タとして用いたときのビット線間のの接続部分の平面図
を示している。また、図１７は、図１６の接続部分のＤ
−Ｄ´断面図を示している。
【０００７】このとき、溝底部のソース・ドレイン拡散
層９８をコンタクト配線９９と接続しなければならない
が、柱状半導体層９３の底部におけるＰＥＰは難しいの
で、溝底部のソース・ドレイン拡散層９８からコンタク
ト配線９９がずれる恐れがある。このため、コンタクト
配線９９の位置がずれも所望のコンタクト抵抗が得られ
るように、１．５Ｆより大きい寸法パターンでコンタク
ト配線９９をパターニングする必要がある。
【０００８】更に、コンタクト配線９９と柱状半導体層
９３の上面のイコライズ配線ＥＬとの短絡が起り易くな
り、これを防止するためにコンタクト配線９９と柱状半
導体層９３との間の寸法をＦより大きくする必要があ
る。
【０００９】このようにＳＧＴをメモリセル以外のコア
回路に使用する場合には、溝底部のソース・ドレイン拡
散層９８をコンタクト配線９９などの配線と接続しなけ
ればならず、コア回路の面積が大きくなるという問題が
あった。特にセンスアンプ部ではビット線がＦの間隔で
走っているため、このビット線間に上記の如きのコンタ
クト部を形成するのは不可能であった。ところで、ＳＧ
Ｔセルは従来のメモリセルに比べてサイズを大幅に小型
化できるが、ワード線間のカップリングによるリーク電
流が問題となっていた。
【００１０】これを図１８を用いて説明すると、一般
に、ワード線は、低抵抗化を図るために、ゲート配線９
５が所定間隔でシャント用配線１Ａｌとコンタクトす
る、いわゆる、シャント構造となっており、ワード線間
のカップリング比ＣWL-WL は、ワード線全体の容量をＣ
WL、ゲート配線間の容量をＣ1 、シャント用配線間の容
量をＣ2 とすると、次式のように表せられる。 ＣWL-WL ＝（Ｃ1 ＋Ｃ2 ）／ＣWL
【００１１】ワード線全体の容量ＣWLおよびシャント用
配線間の容量Ｃ2 は、メモリセル構造がＳＧＴ構造或い
は従来構造かによらずほぼ同じ値となるが、ゲート配線
間の容量Ｃ1 はメモリセル構造により大きく異なる。従
来のメモリセルの場合、ＭＯＳトランジスタが平面構造
となっているため、ゲート配線間の容量Ｃ1 は小さいも
のとなる。
【００１２】一方、ＳＧＴセルの場合、ＭＯＳトランジ
スタが縦型であるため、隣接するＭＯＳトランジスタの
ゲート電極が相対向するように配列されるため、ゲート
配線間の容量Ｃ1 は非常に大きいものとなる。このた
め、ＳＧＴセルの場合、ワード線間のカップリング容量
が大きいものとなるので、リーク電流によって選択ワー
ド線に隣接する非選択ワード線のレベルが上昇する。こ
のため、ＳＧＴセルを用いたＤＲＡＭは、従来の平面構
造のメモリセルを用いたＤＲＡＭに比べて、リーク電流
に起因する信頼性の低下が大きいという問題があった。
【００１３】
【発明が解決しようとする課題】上述の如く、ＳＧＴを
メモリセル以外のコア回路に使用する場合には、溝底部
のソース・ドレイン拡散層をコンタクト配線などの配線
と接続しなければならず、コア回路の面積が大きくなる
という問題があった。
【００１４】また、ＳＧＴセルは、平面型トランジスタ
を用いたメモリセルに比べて、ワード線間のカップリン
グ容量が大きいため、リーク電流に起因する信頼性の低
下が問題となっていた。
【００１５】本発明は上記事情を考慮してなされたもの
で、その第１の目的は、ＳＧＴをメモリセル以外のコア
回路に使用しても集積化が妨げられない構造の半導体記
憶装置を提供することにある。また、第２の目的は、リ
ーク電流に起因する信頼性の低下を防止し得るＳＧＴセ
ルを用いた半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】上記の第１の目的を達成
するために、本発明の半導体記憶装置（請求項１）は、
複数本のワード線とこれらと交差する複数本のビット線
が配設され、それらの各交点位置に縦型ＭＯＳトランジ
スタとキャパシタとからなるメモリセルを有する複数の
メモリセルアレイと、前記ビット線の電流を検出し、増
幅するセンスアンプ回路と、前記ワード線を選択するた
めのデコーダ回路とを具備してなり、前記縦型ＭＯＳト
ランジスタが、柱状半導体層の頂部表面に形成され、前
記ビット線に接続された第１のソース・ドレイン拡散層
と、前記柱状半導体層の下部側面の表面に形成された第
２のソース・ドレイン拡散層と、前記第１および第２の
ソース・ドレイン拡散層の間の前記柱状半導体層の側面
周囲にゲート絶縁膜を介して配設され、前記ワード線に
接続されたゲート電極とからなり、前記キャパシタが、
前記第２のソース・ドレイン拡散層からなる第１のキャ
パシタ電極と、前記第２のソース・ドレイン拡散層の側
面周囲にキャパシタ絶縁膜を介して配設され、前記ビッ
ト線に接続された第２のキャパシタ電極とからなる半導
体記憶装置において、前記センスアンプ回路および前記
デコーダ回路の少なくとも一方が、前記縦型ＭＯＳトラ
ンジスタで構成されてなり、且つ前記縦型ＭＯＳトラン
ジスタで構成された前記回路のうち、センスアンプ回路
が、前記ビット線との接続を直列接続された偶数個の前
記縦型ＭＯＳトランジスタの第１のソース・ドレイン拡
散層で行なわれ、デコーダ回路が、前記ワード線との接
続を直列接続された偶数個の前記縦型ＭＯＳトランジス
タの第１のソース・ドレイン拡散層で行なわれているこ
とを特徴とする。
【００１７】また、上記第２の目的を達成するために、
本発明の他の半導体記憶装置（請求項２）は、複数本の
ワード線とこれらと交差する複数本のビット線が配設さ
れ、それらの各交点位置に縦型ＭＯＳトランジスタとキ
ャパシタとからなるメモリセルを有する複数のメモリセ
ルアレイと、前記ビット線の電流を検出し、増幅するセ
ンスアンプ回路と、前記ワード線を選択するためのデコ
ーダ回路とを具備してなり、前記縦型ＭＯＳトランジス
タが、柱状半導体層の頂部表面に形成され、前記ビット
線に接続された第１のソース・ドレイン拡散層と、前記
柱状半導体層の下部側面の表面に形成された第２のソー
ス・ドレイン拡散層と、前記第１および第２のソース・
ドレイン拡散層の間の前記柱状半導体層の側面周囲にゲ
ート絶縁膜を介して配設され、前記ワード線に接続され
たゲート電極とからなり、前記キャパシタが、前記第２
のソース・ドレイン拡散層からなる第１のキャパシタ電
極と、前記第２のソース・ドレイン拡散層の側面周囲に
キャパシタ絶縁膜を介して配設され、前記ビット線に接
続された第２のキャパシタ電極とからなる半導体記憶装
置において、
【００１８】前記複数のメモリセルアレイ間の領域に、
前記縦型ＭＯＳトランジスタからなり、前記ワード線の
電位を所定のレベルに保持するレベル安定化回路が形成
されていることを特徴とする。
【００１９】
【作用】本発明の半導体記憶装置（請求項１）によれ
ば、例えば、縦型ＭＯＳトランジスタで構成されたメモ
リセル以外のコア回路（センスアンプ回路，デコーダ回
路）とビット線との接続が、直列接続された偶数個の縦
型ＭＯＳトランジスタの（柱状半導体層の頂部表面の）
第１のソース・ドレイン拡散層で行なわれることにな
る。すなわち、従来のように縦型ＭＯＳトランジスタの
（下部側面の表面に形成された）第２のソース・ドレイ
ン拡散層と接続することがないので、ＳＧＴをメモリセ
ル以外のコア回路に使用しても集積化が妨げられない。
【００２０】また、本発明の他の半導体記憶装置（請求
項２）によれば、微細化に有利な縦型ＭＯＳトランジス
タにより構成されたレベル安定化回路を用いているの
で、集積化の低下を招くこと無く、ワード線間のカップ
リングによるリーク電流に起因する信頼性の低下を防止
できる。
【００２１】
【実施例】以下、図面を参照しながら実施例を説明す
る。
【００２２】図１は、本発明の一実施例に係るＤＲＡＭ
のセンスアンプ内のフリップフロップ部とセルアレイと
の接続領域の平面図である。上記センスアンプはＳＧＴ
により構成されている。
【００２３】本実施例の特徴は、図４の等価回路図に示
すように、直列接続された二つのＳＧＴ（Ｔｒ１，Ｔｒ
２）や、ＳＧＴ（Ｔｒ３，Ｔｒ４）を一つのトランスフ
ァートランジスタとして用いていることにある。なお、
図中、○印はシリコン柱の上面に形成されたソース・ド
レイン拡散層を示している（図４以外の等価回路図中の
○印も同じ）。
【００２４】図２は、図１のセンスアンプ側のビット線
ＢＬ１とメモリセルアレイ側のビット線ＢＬ１´との接
続部分のより詳しい平面図である。ビット線ＢＬ１とＳ
ＧＴ（Ｔｒ１）のシリコン柱３の上部とのコンタクト、
並びにビット線ＢＬ１´とＳＧＴ（Ｔｒ２１）のシリコ
ン柱３の上部とのコンタクトはコンタクトホール６を介
して行なわれている。図３は、図１の接続領域のＡ−Ａ
´断面図である。
【００２５】図３において、１はシリコン基板を示して
おり、このシリコン基板１には溝底部のソース・ドレイ
ン拡散層２ａを共通とする直列接続された二つのＳＧＴ
（Ｔｒ１，Ｔｒ２）が形成されている。
【００２６】各ＳＧＴは、シリコン柱３の外周にゲート
絶縁膜（不図示）を介して形成されたゲート電極４と、
シリコン柱３の溝底部に形成されたソース・ドレイン拡
散層２，２ａと、シリコン柱３の上面に形成されたソー
ス・ドレイン拡散層５とで構成されている。
【００２７】本実施例によれば、トランスファートラン
ジスタとして、直列接続された二つのＳＧＴ（Ｔｒ１，
Ｔｒ２）を用いているので、メモリセル側のビット線Ｂ
Ｌ１をＳＧＴ（Ｔｒ１）の上面のソース・ドレイン拡散
層５にコンタクトさせ、センスアンプ側のビット線ＢＬ
１´をＳＧＴ（Ｔｒ２）の上面のソース・ドレイン拡散
層５にコンタクトさせることができる。
【００２８】このため、溝底部のソース・ドレイン拡散
層２とコンタクトする配線を形成する必要が無くなるの
で、全ての配線をＦのＰＥＰで形成できる。したがっ
て、ＳＧＴを用いても従来のようにセンスアンプ領域の
面積が増加することはない。
【００２９】図６は、本発明の他の実施例に係るＤＲＡ
Ｍのセンスアンプの平面図であり、図５は、図６のＳＧ
Ｔ（ＴｒＡ１，ＴｒＡ２）部分の等価回路図である。こ
れは本発明をセンスアンプ内のビット線ＢＬおよびビッ
ト線／ＢＬ（なお、／は図中のＢＬ上の−を示してい
る）のイコライズ用トランジスタに適用した例である。
すなわち、本実施例のイコライズ用トランジスタは、大
きく分けて、先の実施例と同様に直列接続されたＳＧＴ
（ＴｒＡ１，ＴｒＡ２）で構成され、更に、ＳＧＴ（Ｔ
ｒＡ１），ＳＧＴ（ＴｒＡ２）もそれぞれ二つのはＳＧ
Ｔで構成されている。
【００３０】このようなイコライズ用トランジスタを用
いれば、ビット線ＢＬおよびビット線／ＢＬの両方がＳ
ＧＴ（ＴｒＡ１，ＴｒＡ２）のシリコン柱の上面のソー
ス・ドレイン拡散層にコンタクトするので、センスアン
プ領域の面積の増加を防止できる。
【００３１】図７は、本発明の他の実施例に係るＤＲＡ
Ｍのセンスアンプおよびメモリセルアレイの等価回路図
である。これは本発明を従来のＤＲＡＭのセンスアンプ
およびメモリセルアレイに適用した例である。
【００３２】すなわち、全てのトランジスタがＳＧＴに
なっており、パターン的（デザインルール的）に厳しい
領域のＳＧＴ、つまり、ソース・ドレイン拡散層と配線
とのコンタクトが難しく、合わせマージンが大きい部分
（例えば、トランスファーゲート，センスアンプ回路の
フリップフロップ部，イコライズ回路）には、先の実施
例と同様に直列接続された二つのＳＧＴを用いている。
【００３３】図８に、図７のＤＲＡＭのセンスアンプの
フリップフロップ回路のパターンの一例を示す。図中、
ＴｒＢ１，Ｂ２はともに４つのＳＧＴで構成されてい
る。また、７はシリコン柱の上面のソース・ドレイン拡
散層とビット線とのコンタクト部を示し、８はビット線
とゲート電極とのコンタクト部を示している。
【００３４】図９は、本発明の他の実施例に係るＤＲＡ
Ｍのロウデコーダ内のＮＡＮＤ型回路の平面図である。
このＮＡＮＤ型回路はＳＧＴで構成されている。また、
図１０は、図９の内部ノードＮ１側のＮＡＮＤ型回路の
等価回路図である。
【００３５】本実施例のＮＡＮＤ型回路は、ロウデコー
ダ内に入力されるアドレス（ワード）線の本数（７本）
に対応した、７個の直列接続されたＳＧＴ（ＴｒＣ１〜
ＴｒＣ７）からなるＮＡＮＤ型回路本体に、１個のＳＧ
Ｔ（ＴｒＣ８）が直列接続された構造になっている。こ
のＳＧＴ（ＴｒＣ８）のゲートは電源配線ＧＶCCＬを介
して高電位電源に繋がっており、ＳＧＴ（ＴｒＣ８）は
常にオン状態となっている。なお、図中、ＶSSＬは、低
電位の拡散層２ａとＳＧＴ（ＴｒＣ１）とのコンタクト
を取るための電源配線である。
【００３６】このように構成されたＮＡＮＤ型回路によ
れば、ＳＧＴ（ＴｒＣ７）の溝底部のソース・ドレイン
拡散層の代わりに、ＳＧＴ（ＴｒＣ８）のシリコン柱の
上面のソース・ドレイン拡散層に電源配線ＶSSＬをコン
タクトさせるいとができる。このため、合わせマージン
が小さくて済むので、ＳＧＴを用いることによるＮＡＮ
Ｄ型回路の面積の増加を防止できる。
【００３７】なお、本実施例ではアドレス線が７本の場
合について説明したが、要はアドレス線が奇数本の場合
には、一つＳＧＴを追加してＳＧＴの全個数を偶数に
し、シリコン柱の上面のソース・ドレイン拡散層でコン
タクトをとれば良い。
【００３８】図１１は、本発明の他の実施例に係るＤＲ
ＡＭのメモリセル領域の平面図である。また、図１２，
図１３は、それぞれ、図１１のＤＲＡＭのＢ−Ｂ´断面
図，Ｃ−Ｃ´断面図である。
【００３９】図中、ＴｒＤ１，ＴｒＤ１´，ＴｒＤ２，
ＴｒＤ２´およびＴｒＤ３はシャント領域に形成された
ＳＧＴを示しており、これら４個のＳＧＴにより、非選
択時におけるワード線２のレベルが、隣接するワード線
Ｗ１，Ｗ３のリーク電流によって上昇するのを防止する
レベル安定化回路が構成されている。このレベル安定化
回路の等価回路図を図１４に示す。
【００４０】二つのＳＧＴ（ＴｒＤ１，ＴｒＤ１´）の
シリコン柱３の上面のソース・ドレイン拡散層５は、コ
ンタクト部１５ａでコンタクト配線ＣＬに接続されてい
る。一方、溝底部のソース・ドレイン拡散層２は領域内
１１に形成されており、その電位は低電源電位ＶSSとな
っている。
【００４１】同様に、二つのＳＧＴ（ＴｒＤ２，ＴｒＤ
２´）のシリコン柱の上面のソース・ドレイン拡散層
は、コンタクト部１５ｂでコンタクト配線ＣＬに接続さ
れている。また、溝底部のソース・ドレイン拡散層は領
域内１１に形成され、その電位は低電源電位ＶSSとなっ
ている。
【００４２】また、ＳＧＴ（ＴｒＤ１，ＴｒＤ１´）の
ゲート電極４と、ＳＧＴ（ＴｒＤ２，ＴｒＤ２´）のシ
リコン柱の上面のソース・ドレイン拡散層との接続はコ
ンタクト部１４ａで行なわれている。また、ＳＧＴ（Ｔ
ｒＤ１，ＴｒＤ１´）のシリコン柱の上面のソース・ド
レイン拡散層５と、ＳＧＴ（ＴｒＤ２，ＴｒＤ２´）の
ゲート電極との接続はコンタクト部１４ｂで行なわれて
いる。
【００４３】また、ＳＧＴ（ＴｒＤ３）のシリコン柱の
上面のソース・ドレイン拡散層と、二つのＳＧＴ（Ｔｒ
Ｄ１，ＴｒＤ１´）のゲート電極との接続はコンタクト
部１６で行なわれている。一方、ＳＧＴ（ＴｒＤ３）の
溝底部のソース・ドレイン拡散層は領域１２内に形成さ
れ、その電位は高低電源電位ＶCCとなっている。
【００４４】また、ＳＧＴ（ＴｒＤ３）のゲート電極
は、プリチャージ信号が与えられるプリチャージ配線Ｐ
Ｌに接続されている。なお、図中、１３はシャント用配
線とワード線とのコンタクト部分を示している。
【００４５】このように構成されたレベル安定化回路に
よれば、プリチャージ時にプリチャージ信号がハイレベ
ルになるため、レベル安定化回路のノードＮ１がプリチ
ャージされる。
【００４６】この後、１本のワード線、例えば、ワード
線ＷＬ３が選択され、そのレベルがハイになった場合を
考えると、このワード線ＷＬ３に隣接した非選択のワー
ド線ＷＬ２は、ワード線間のカップリングによって、ハ
イレベルになろとする。しかし、ＳＧＴ（ＴｒＤ１，Ｄ
１´）のゲートがノードＮ１に繋がっているので、ＳＧ
Ｔ（ＴｒＤ１，Ｄ１´）はオンとなる。このため、ワー
ド線ＷＬ２に流れ込むリーク電流はＳＧＴ（ＴｒＤ１，
Ｄ１´）を介して放出され、非選択のワード線ＷＬ２は
ローレベルのままとなる。
【００４７】したがって、本実施例によれば、ワード線
間のカップリングが大きいＳＧＴセルを用いても、非選
択のワード線をローレベルに保つことができ、リーク電
流に起因する記憶保持特性の劣化を防止できる。
【００４８】しかも、本実施例では、ＳＧＴにより構成
されたレベル安定化回路を用いているので、１個のレベ
ル安定化回路を２本のワード線に相当するピッチ内に収
めることができる。一方、平面構造のＭＯＳトランジス
タを用いた場合には、１個のレベル安定化回路を形成す
るのに、少なくとも４本のワード線に相当するピッチが
必要となる。このため、シャント領域内にレベル安定化
回路を収めるのは不可能である。なお、本実施例では、
シャント領域内にレベル安定化回路を設けたが、他の領
域内に設けても良い。
【００４９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、２個のＳＧ
Ｔでトランスファートランジスタ等を構成したが、４個
以上の偶数個のＳＧＴで構成しても良い。更に、上述し
たコア回路以外の回路にも適用できる。更にまた、レベ
ル安定化回路は上述した構成のものに限定されるもので
はない。
【００５０】
【発明の効果】以上詳述したように本発明（請求項１）
によれば、縦型ＭＯＳトランジスタにより構成されたセ
ンスアンプ回路などのメモリセル以外の回路と、ビット
線やワード線との接続が、直列接続された複数の縦型Ｍ
ＯＳトランジスタの柱状半導体層の頂部表面のソース・
ドレイン拡散層で行なわれているので、縦型ＭＯＳトラ
ンジスタをメモリセル以外のコア回路に使用することに
よる集積化の低下を防止できる。
【００５１】また、本発明（請求項２）によれば、微細
化に有利な縦型ＭＯＳトランジスタにより構成されたレ
ベル安定化回路を用いているので、集積化の低下を招く
こと無く、ワード線間のカップリングによるリーク電流
に起因する信頼性の低下を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＤＲＡＭのセンスアン
プ内のフリップフロップ部とセルアレイとの接続領域の
平面図。
【図２】図１の接続領域におけるビット線とノード配線
との接続部分のより詳しい平面図。
【図３】図１の接続領域のＡ−Ａ´断面図。
【図４】図１の接続領域の等価回路図。
【図５】図６のＳＧＴ部分の等価回路図。
【図６】本発明の他の実施例に係るＤＲＡＭのセンスア
ンプの平面図。
【図７】本発明の他の実施例に係るＤＲＡＭのセンスア
ンプおよびメモリセルアレイの等価回路図。
【図８】図７のＤＲＡＭのセンスアンプのフリップフロ
ップ回路のパターンの一例を示す平面図。
【図９】本発明の他の実施例に係るＤＲＡＭのロウデコ
ーダ内のＮＡＮＤ型回路の平面図。
【図１０】図９のＮＡＮＤ型回路の等価回路図。
【図１１】本発明の他の実施例に係るＤＲＡＭのメモリ
セル領域の平面図。
【図１２】図１１のＤＲＡＭのＢ−Ｂ´断面図。
【図１３】図１１のＤＲＡＭのＣ−Ｃ´断面図。
【図１４】図１１のＤＲＡＭのレベル安定化回路の等価
回路図。
【図１５】ＳＧＴセルの構造を示す図。
【図１６】従来のセンスアンプとメモリセルとの接続部
分の平面図。
【図１７】図１６の接続部分のＤ−Ｄ´断面図。
【図１８】従来のＳＧＴセルの問題点を説明するための
図。
【符号の説明】
１…シリコン基板 ２，２ａ…（溝底部の）ソース・ドレイン拡散層 ３…シリコン柱（柱状半導体層） ４…ゲート電極 ５…（シリコン柱の上面の）ソース・ドレイン拡散層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数本のワード線とこれらと交差する複数
    本のビット線が配設され、それらの各交点位置に縦型Ｍ
    ＯＳトランジスタとキャパシタとからなるメモリセルを
    有する複数のメモリセルアレイと、 前記ビット線の電流を検出し、増幅するセンスアンプ回
    路と、 前記ワード線を選択するためのデコーダ回路とを具備し
    てなり、 前記縦型ＭＯＳトランジスタは、柱状半導体層の頂部表
    面に形成され、前記ビット線に接続された第１のソース
    ・ドレイン拡散層と、前記柱状半導体層の下部側面の表
    面に形成された第２のソース・ドレイン拡散層と、前記
    第１および第２のソース・ドレイン拡散層の間の前記柱
    状半導体層の側面周囲にゲート絶縁膜を介して配設さ
    れ、前記ワード線に接続されたゲート電極とからなり、 前記キャパシタは、前記第２のソース・ドレイン拡散層
    からなる第１のキャパシタ電極と、前記第２のソース・
    ドレイン拡散層の側面周囲にキャパシタ絶縁膜を介して
    配設され、前記ビット線に接続された第２のキャパシタ
    電極とからなる半導体記憶装置において、 前記センスアンプ回路および前記デコーダ回路の少なく
    とも一方は、前記縦型ＭＯＳトランジスタで構成されて
    なり、且つ前記縦型ＭＯＳトランジスタで構成された前
    記回路のうち、センスアンプ回路は、前記ビット線との
    接続を直列接続された偶数個の前記縦型ＭＯＳトランジ
    スタの第１のソース・ドレイン拡散層で行ない、デコー
    ダ回路は、前記ワード線との接続を直列接続された偶数
    個の前記縦型ＭＯＳトランジスタの第１のソース・ドレ
    イン拡散層で行なっていることを特徴とする半導体記憶
    装置。
  2. 【請求項２】複数本のワード線とこれらと交差する複数
    本のビット線が配設され、それらの各交点位置に縦型Ｍ
    ＯＳトランジスタとキャパシタとからなるメモリセルを
    有する複数のメモリセルアレイと、 前記ビット線の電流を検出し、増幅するセンスアンプ回
    路と、 前記ワード線を選択するためのデコーダ回路とを具備し
    てなり、 前記縦型ＭＯＳトランジスタは、柱状半導体層の頂部表
    面に形成され、前記ビット線に接続された第１のソース
    ・ドレイン拡散層と、前記柱状半導体層の下部側面の表
    面に形成された第２のソース・ドレイン拡散層と、前記
    第１および第２のソース・ドレイン拡散層の間の前記柱
    状半導体層の側面周囲にゲート絶縁膜を介して配設さ
    れ、前記ワード線に接続されたゲート電極とからなり、 前記キャパシタは、前記第２のソース・ドレイン拡散層
    からなる第１のキャパシタ電極と、前記第２のソース・
    ドレイン拡散層の側面周囲にキャパシタ絶縁膜を介して
    配設され、前記ビット線に接続された第２のキャパシタ
    電極とからなる半導体記憶装置において、 前記複数のメモリセルアレイ間の領域に、前記縦型ＭＯ
    Ｓトランジスタからなり、前記ワード線の電位を所定の
    レベルに保持するレベル安定化回路が形成されているこ
    とを特徴とする半導体記憶装置。
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