JP2008300623A - 半導体装置及びその製造方法、並びに、データ処理システム - Google Patents

Abstract

【課題】シリコンピラーを用いた縦型トランジスタの特性を安定させるとともに、信頼性を高める。
【解決手段】シリコンピラー１５Ａと、ゲート絶縁膜１９Ａを介してシリコンピラー１５Ａの側面を覆うゲート電極２０Ａと、シリコンピラー１５Ａの上部に配置された拡散層２６と、拡散層２６とゲート電極２０Ａとを絶縁する筒状のサイドウォール絶縁膜２５とを備える。本発明によれば、シリコンピラー１５Ａの実質的に全側面がゲート電極１５Ａによって覆われることから、チャネル長がシリコンピラー１５Ａの高さとほぼ一致する。これにより、安定したトランジスタ特性を得ることができる。しかも、ゲート電極２０Ａと拡散層２６との絶縁が確実に確保されることから、これらがショートする危険性も少ない。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタ及びその製造方法に関する。また、本発明はこのような半導体装置を含むデータ処理システムに関する。

これまで、半導体装置の集積度の向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。

このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ^２の最密レイアウトも実現可能である（特許文献１〜５参照）。
特開２００３−３０３９０１号公報 特開平５−１３６３７４号公報 特開平６−２０９０８９号公報 特開平９−８２９５号公報 特開平２００２−８３９４５号公報

シリコンピラーを用いた縦型トランジスタは、ゲート電極がシリコンピラーの側面に位置し、また、シリコンピラーの上部にはソース又はドレインとなる拡散層が形成される。このため、トランジスタのチャネル長は、シリコンピラーの側面に形成されるゲート電極の高さによって決まることになる。しかしながら、フォトリソグラフィによってゲート電極を加工すると、ゲート電極の高さにばらつきが生じる。また、ゲート電極とシリコンピラー内の拡散層との位置関係にもばらつきが生じる。これらにより、トランジスタの特性が大きくばらつくという問題があった。

また、シリコンピラーを用いた縦型トランジスタにおいては、シリコンピラーの上部を高精度に開口させる必要があるが、シリコンピラーの平面サイズはかなり小さく設計されることから、シリコンピラーの上部を正しく開口させることは容易でない。このため、例えば、ゲート電極とシリコンピラーの上部に形成される導電層とがショートする可能性があり、信頼性が低下するという問題があった。

したがって、本発明の目的は、シリコンピラーを用いた縦型トランジスタを有する改良された半導体装置及びその製造方法を提供することである。

また、本発明の他の目的は、シリコンピラーを用いた縦型トランジスタを有する半導体装置であって、安定したトランジスタ特性を得ることが可能な半導体装置及びその製造方法を提供することである。

また、本発明のさらに他の目的は、シリコンピラーを用いた縦型トランジスタを有する半導体装置であって、シリコンピラーの上部が自己整合的に開口された半導体装置及びその製造方法を提供することである。

また、本発明のさらに他の目的は、シリコンピラーを用いた縦型トランジスタを有する半導体装置であって、シリコンピラーの上部に接続された導電膜が自己整合的に形成された半導体装置及びその製造方法を提供することである。

また、本発明のさらに他の目的は、このような半導体装置を含むデータ処理システムを提供することである。

本発明による半導体装置は、基板の主面に対してほぼ垂直に形成されたシリコンピラーと、ゲート絶縁膜を介してシリコンピラーの側面を覆うゲート電極と、シリコンピラーの上部に配置された導電層と、導電層とゲート電極とを絶縁する筒状のサイドウォール絶縁膜とを備えることを特徴とする。

本発明によれば、シリコンピラーの上部に設けられた導電層とシリコンピラーの側面に設けられたゲート電極とを、筒状のサイドウォール絶縁膜によって分離していることから、シリコンピラーの実質的に全側面をゲート電極によって覆うことが可能となる。これにより、チャネル長がシリコンピラーの高さとほぼ一致することから、安定したトランジスタ特性を得ることができる。しかも、ゲート電極とシリコンピラーの上部に形成される導電膜との絶縁が確実に確保されることから、これらがショートする危険性も少ない。

また、本発明による半導体装置は、導電層に接続されたキャパシタをさらに備えることを特徴とする。これによれば、シリコンピラーをセルトランジスタとして用いたＤＲＡＭを構成することが可能となる。さらに、本発明によるデータ処理システムは、このような半導体装置を含むことを特徴とする。

また、本発明による半導体装置の製造方法は、ハードマスクを用いて基板にシリコンピラーを形成する第１の工程と、ハードマスクを残したままシリコンピラーの側面にゲート絶縁膜を形成する第２の工程と、ハードマスクを残したままゲート絶縁膜を介してシリコンピラーの側面を覆うゲート電極を形成する第３の工程と、シリコンピラーの上部に残存するハードマスクを除去することによりスルーホールを形成する第４の工程と、スルーホールの内壁にサイドウォール絶縁膜を形成する第５の工程と、サイドウォール絶縁膜で囲まれた筒状の領域に導電膜を形成する第６の工程とを備えることを特徴とする。

本発明によれば、シリコンピラーの形成に用いたハードマスクを除去することによってシリコンピラーの上部を開口していることから、フォトリソグラフィを用いることなく自己整合的にシリコンピラーの上部を開口することができる。そして、ハードマスクを除去することにより形成されたスルーホール内に導電膜を形成していることから、シリコンピラーに対して導電膜を自己整合的に形成することが可能となる。

これにより、シリコンピラーの平面サイズが非常に小さい場合であっても、シリコンピラーと上部の配線とを確実に接続することが可能となる。

しかも、ゲート電極がシリコンピラーに対して自己整合的に形成されることから、ゲート電極とシリコンピラーの上部に形成される導電膜との絶縁を確実に確保することも可能となる。

このように、本発明によれば、安定したトランジスタ特性と高い信頼性を確保することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１（ａ）及び（ｂ）は、本発明の好ましい実施形態による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。

図１（ａ）及び（ｂ）に示すように、本実施形態による半導体装置１０はシリコンピラーを用いた縦型トランジスタであり、ＳＴＩ（Shallow Trench Isolation）１２に囲まれた活性領域１３と、活性領域１３内のシリコン基板１１に形成された第１及び第２のシリコンピラー１５Ａ、１５Ｂと、第１のゲート絶縁膜１９Ａを介して第１のシリコンピラー１５Ａの側面を覆う第１のゲート電極２０Ａと、第２のゲート絶縁膜１９Ｂを介して第２のシリコンピラー１５Ｂの側面を覆う第２のゲート電極２０Ｂとを備えている。半導体装置１０はまた、第１及び第２のシリコンピラー１５Ａ、１５Ｂの下部に設けられた第１の拡散層１８と、第１のシリコンピラー１５Ｂの上部に設けられた第２の拡散層２６を構成する導電膜とを備えている。第１の拡散層１８は、第１及び第２のシリコンピラー１５Ａ、１５Ｂの真下の領域ではなく、シリコンピラーが形成されていないシリコン基板１１の平坦領域に位置している。

第１の拡散層１８は、第１のコンタクトプラグ２９ａを介して配線層３０に接続されている。第２の拡散層２６は、第２のコンタクトプラグ２９ｂを介して配線層３０に接続されている。ゲート電極２０は、第３のコンタクトプラグ（ゲートコンタクト）２９ｃを介して配線層３０に接続されている。

第１のシリコンピラー１５Ａはトランジスタ用ピラーであり、第２のシリコンピラー１５Ｂはゲート電極用ピラー（ダミーピラー）である。第１及び第２のシリコンピラー１５Ａ、１５Ｂは共に、シリコン基板１１の主面に対してほぼ垂直に形成されており、両者の間の距離Ｌは、ゲート電極の膜厚Ｔの２倍未満に設定されている。第１及び第２のシリコンピラー１５Ａ、１５Ｂをこのように近接配置することで、第１のシリコンピラー１５Ｂの側面に形成されたゲート電極２０Ａと、第２のシリコンピラー１５Ｂの側面に形成されたゲート電極２０Ｂとを接触させることができ、両者の電気的接続を確実にすることができる。

図１（ｂ）に示すように、第２のシリコンピラー１５Ｂの平面方向の大きさは、第１のシリコンピラー１５Ａよりも大きく設定されていることが好ましい。特に限定されるものではないが、第１のシリコンピラーの平面寸法は７０×７０ｎｍ程度、第２のシリコンピラーの平面寸法は１００×７０ｎｍ程度に設定することが好ましい。これによれば、第２のコンタクトプラグ２９ｂとゲートコンタクト２９ｃとの距離を離すことができることから、配線層３０の形成マージンを拡大することができる。また、第２のシリコンピラー１５Ｂ側のゲート電極２０Ｂの平面領域が広がることから、ゲート電極２０Ｂとゲートコンタクト２９ｃとの接続を確実にすることができる。各シリコンピラーの高さは、要求されるトランジスタ特性に応じて設定すればよい。例えば、第１のシリコンピラーの平面寸法が７０×７０ｎｍであれば、各シリコンピラーの高さを約１００ｎｍに設定すればよい。

第１のゲート電極２０Ａは、第１のゲート絶縁膜１９Ａを介して第１のシリコンピラー１５Ａの側面に形成されている。第１のシリコンピラー１５Ａの上方は周縁部が保護絶縁膜１４ａと接しており、中央部がスルーホール２３によって開口している。一方、第２のシリコンピラー１５Ｂの側面及び上面は、第２のゲート絶縁膜１９Ｂ及び保護絶縁膜１４ａによって完全に覆われている。ただし、第２のゲート絶縁膜１９Ｂは、第１のゲート絶縁膜１９Ａと同時に形成されるダミーの絶縁膜であって、絶縁膜としては機能するが、トランジスタのゲート絶縁膜として機能するものではない。保護絶縁膜１４ａは、第１のシリコンピラー１５Ａ及び第２のシリコンピラー１５Ｂを形成する際のマスクの一部であり、シリコン酸化膜によって構成される。

第２のゲート電極２０Ｂの上面にはキャップ絶縁膜１４ｂが設けられている。キャップ絶縁膜１４ｂは、第１及び第２のシリコンピラー１５Ａ、１５Ｂの形成に用いたハードマスクであるが、その後の工程で除去せず、そのまま絶縁膜として利用している。ハードマスクは第１のシリコンピラー１５Ａの上方にも存在していたが、第２の拡散層２６の形成空間であるスルーホール２３を形成する際に除去されている。

第１及び第２のゲート電極２０Ａ、２０Ｂは、対応するゲート絶縁膜１９Ａ、１９Ｂの外周に形成されている。特に、第２のゲート電極２０Ｂは、キャップ絶縁膜１４ｂの周縁部を覆うリング状の上部領域を有しており、ゲートコンタクト２９ｃはこの上部領域に接続されている。より詳細には、ゲートコンタクト２９ｃは、第２のシリコンピラー１５の上部に残存するキャップ絶縁膜１４ｂと第２のゲート電極２０Ｂとの界面部分に接続されている。

第１の拡散層１８は、活性領域１３の底部、すなわち、第１のシリコンピラー１５Ａの下部周辺に設けられている。第２の拡散層２６を構成する導電膜は、第１のシリコンピラー１５Ａの上部に設けられたスルーホール２３内に埋め込まれている。第１及び第２の拡散層１８、２６は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。

第２の拡散層２６は、絶縁膜１４ａ，２１を貫通するスルーホール２３を介して第１のシリコンピラー１５Ａの上部に形成されたＬＤＤ（Lightly Doped Drain）領域２４に接続されている。スルーホール２３の内壁面には、第２の拡散層２６と第１のゲート電極２０Ａとの間を絶縁する筒状のサイドウォール絶縁膜２５が形成されており、第２の拡散層２６とゲート電極２０Ａとの間の絶縁が確保されている。かかる構造により、第１のシリコンピラー１５Ａの実質的に全側面が第１のゲート電極２０Ａによって覆われることになる。

本実施形態においては、サイドウォール絶縁膜２５の外周部と第１のシリコンピラー１５Ａの外周部の平面的な位置が実質的に一致している。サイドウォール絶縁膜２５は、シリコンピラーの形成に用いたハードマスク（キャップ絶縁膜１４ｂに相当）を除去することによって形成されたスルーホール２３内に形成されており、シリコンピラー１５Ａの寸法とスルーホール２３の寸法が略一致しているからである。このことは、シリコンピラーの形成に用いたハードマスクを除去することによって形成された空間を第２の拡散層２６の形成空間として利用していることを意味するものである。

第１及び第３のコンタクトプラグ２９ａ乃至２９ｃは、層間絶縁膜２７を貫通するコンタクトホール内に導電性材料を充填することにより形成される。コンタクトプラグの材料としては、ポリシリコンを用いることが好ましい。ゲートコンタクト２９ｃの下端部は、第２のシリコンピラー１５Ｂの上部にあるキャップ絶縁膜１４ｂと第２のゲート電極２０Ｂとの界面部分に接続されている。

以上のような構造を有する半導体装置１０は、第１の拡散層１８がソース及びドレインの一方として機能し、第２の拡散層２６がソース及びドレインの他方として機能する。また、第１のゲート電極２０Ａは、第２のゲート電極２０Ｂを通じてゲートコンタクト２９ｃに接続され、さらに配線層３０に接続されている。チャネル領域はシリコンピラーの縦方向に形成され、ゲート絶縁膜１９Ａを介したゲート電極２０Ａからの電界によって制御される。

このように、本実施形態による半導体装置１０は、第１のシリコンピラー１５Ａの実質的に全側面が第１のゲート電極２０Ａによって覆われていることから、チャネル長が第１のシリコンピラー１５Ａの高さとほぼ一致する。このため、安定したトランジスタ特性を得ることが可能となる。しかも、第２の拡散層２６と第１のゲート電極２０Ａとの間は、サイドウォール絶縁膜２５によって分離されていることから、これらがショートする可能性もほとんどない。

さらに、本実施形態の半導体装置１０によれば、トランジスタ用ピラーである第１のシリコンピラー１５Ａに隣接して、ダミーピラーである第２のシリコンピラー１５Ｂが設けられている。そして、第２のシリコンピラー１５Ｂの側面に形成された第２のゲート電極２０Ｂを介して、第１のゲート電極２０Ａとゲートコンタクト２９ｃとを接続していることから、ゲート電極の平坦な部分を形成するためのフォトリソグラフィを行うことなく、ゲートコンタクトとの接続が容易なゲート電極構造を実現することができる。

また、本実施形態によれば、第１のシリコンピラー１５Ａと第２のシリコンピラー１５Ｂとの距離がゲート電極の膜厚の２倍未満に設定されているので、第１のシリコンピラー１５Ａ側のゲート電極２０Ａと第２のシリコンピラー１５Ｂ側のゲート電極２０Ｂとの間の電気的接続を確実にすることができる。さらに、本実施形態によれば、第１のシリコンピラー１５Ａの形成に用いたハードマスクを除去することによって形成されたスルーホール２３内に第２の拡散層２６を設けているので、第１のシリコンピラー１５Ａに対して第２の拡散層２６を自己整合的に形成することができ、第１のシリコンピラー１５Ａと第２の拡散層２６とを確実に接続することができる。

次に、本実施形態による半導体装置１０の製造方法について詳細に説明する。

図２〜図２４は、本実施形態による半導体装置１０の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図を示している。

半導体装置１０の製造では、まずシリコン基板１１を用意し、このシリコン基板上にＳＴＩ（Shallow Trench Isolation）１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図２）。実際のシリコン基板１１には多数の活性領域が形成されるが、図２には１つの活性領域のみを示している。特に限定されるものではないが、本実施形態の活性領域１３は矩形状を有している。

ＳＴＩ１２の形成では、シリコン基板１１の主面に約２２０ｎｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２が形成される。

次に、活性領域１３内に第１及び第２のシリコンピラー１５Ａ、１５Ｂを同時に形成する。シリコンピラー１５Ａ、１５Ｂの形成では、まず基板全面に保護絶縁膜であるシリコン酸化膜１４ａ及びハードマスクであるシリコン窒化膜１４ｂを形成する（図３（ａ）及び（ｂ））。特に限定されるものではないが、シリコン酸化膜１４ａ及びシリコン窒化膜１４ｂはＣＶＤ法で形成することができ、シリコン酸化膜１４ａの膜厚は約５ｎｍ、シリコン窒化膜１４ｂの膜厚は約１２０ｎｍであることが好ましい。本明細書においては、シリコン酸化膜１４ａ及びシリコン窒化膜１４ｂの積層膜を単に「ハードマスク１４」と呼ぶことがある。

その後、ハードマスク１４をパターニングすることにより、第１及び第２のシリコンピラー１５Ａ、１５Ｂを形成すべき領域及び活性領域１３よりも外側の領域にあるハードマスク１４を残し、それ以外を除去する（図４（ａ）及び（ｂ））。なお、活性領域１３内に不要なシリコンピラーが形成されないよう、ＳＴＩ１２を覆うハードマスク１４のエッジは、活性領域１３の外周よりもやや外側に位置させることが好ましい。

さらに、こうしてパターニングされたハードマスク１４を用いて、活性領域１３の露出面をドライエッチングにより掘り下げる（図５）。このエッチング工程により、活性領域１３の露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板の主面に対してほぼ垂直な第１及び第２のシリコンピラー１５Ａ、１５Ｂとなる。また、シリコンピラー１５Ａ、１５Ｂの上部に残存するハードマスク１４は、キャップ絶縁膜となる。

次に、第１及び第２のシリコンピラー１５Ａ、１５Ｂの側面にサイドウォール絶縁膜１６を形成する（図６）。サイドウォール絶縁膜１６は、ハードマスク１４を残したまま、活性領域１３の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成することができる。これにより、活性領域１３の内周面と、第１及び第２のシリコンピラー１５Ａ、１５Ｂの側面がサイドウォール絶縁膜１６に覆われた状態となる。

次に、活性領域１３の露出面（つまり活性領域１３の底面）にシリコン酸化膜１７を熱酸化により形成する（図７）。このとき、第１及び第２のシリコンピラー１５Ａ及び１５Ｂの上面及び側面は、それぞれキャップ絶縁膜であるハードマスク１４及びサイドウォール絶縁膜１６によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜１７の膜厚は約３０ｎｍであることが好ましい。

次に、第１及び第２のシリコンピラー１５Ａ、１５Ｂの下部に第１の拡散層１８を形成する（図８）。第１の拡散層１８は、活性領域１３の表面に形成されたシリコン酸化膜１７を介して、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。

次に、サイドウォール絶縁膜１６をウェットエッチングにより除去する（図９）。これにより、活性領域１３の底面に形成されたシリコン酸化膜１７、並びに、第１及び第２のシリコンピラー１５Ａ、１５Ｂの側面が露出した状態となる。第１及び第２のシリコンピラー１５Ａ、１５Ｂの上面は、キャップ絶縁膜であるハードマスク１４で覆われたままである。

次に、ハードマスク１４を残したまま、第１及び第２のシリコンピラー１５Ａ、１５Ｂの側面にゲート絶縁膜１９Ａ、１９Ｂを同時に形成する（図１０）。ゲート絶縁膜１９Ａ、１９Ｂは熱酸化により形成することができ、これらの膜厚は約５ｎｍであることが好ましい。

次に、ポリシリコン膜からなるゲート電極２０Ａ、２０Ｂを形成する。ゲート電極２０Ａ、２０Ｂは、ハードマスク１４を残したまま、基板全面に約３０ｎｍの膜厚Ｔを有するポリシリコン膜２０をＣＶＤ法により形成した後（図１１）、ポリシリコン膜をエッチバックすることにより形成することができる（図１２（ａ）及び（ｂ））。これにより、シリコンピラー１５Ａの側面がゲート電極２０Ａで覆われた状態となり、シリコンピラー１５Ｂの側面がゲート電極２０Ｂで覆われた状態となる。また、ＳＴＩ１２の側面にもポリシリコン膜が残るが、このポリシリコン膜はゲート電極として機能するものではない。また、第１及び第２のシリコンピラー１５Ａ、１５Ｂ間の距離Ｌがゲート電極２０の膜厚Ｔの２倍未満に設定されていることから、第１のシリコンピラー１５Ａと第２のシリコンピラー１５Ｂとの間の隙間に形成されたゲート電極２０Ａ、２０Ｂは、互いに接触した状態となっている。

次に、基板全面にシリコン酸化膜からなる層間絶縁膜２１を形成した後、層間絶縁膜２１の表面をＣＭＰ法により研磨して平坦化する（図１３）。このとき、シリコン窒化膜１４ｂがＣＭＰストッパーとしての役割を果たすので、層間絶縁膜２１の膜厚を確実に制御することができる。こうして、活性領域１３内は層間絶縁膜２１で埋められた状態となる。

次に、シリコンピラー１５Ａの上方に設けられたハードマスク１４を選択的に除去し、スルーホール（開口部）２３を形成する。スルーホール２３の形成では、まず基板全面にシリコン酸化膜からなるマスク酸化膜２２を形成する（図１４）。マスク酸化膜２２はＣＶＤ法により形成することができ、マスク酸化膜２２の膜厚は約５ｎｍであることが好ましい。次に、第１のシリコンピラー１５Ａの上方に形成されたシリコン窒化膜１４ｂが露出し、第２のシリコンピラー１５Ｂの上方のシリコン窒化膜（キャップ絶縁膜）１４ｂが保護されるように、マスク酸化膜２２をパターニングする（図１５（ａ）及び（ｂ））。その後、露出したシリコン窒化膜１４ｂをドライエッチング又はウェットエッチングにより除去することにより、保護絶縁膜であるシリコン酸化膜１４ａを底面とするスルーホール２３が形成される（図１６（ａ）及び（ｂ））。

スルーホール２３は、シリコンピラー１５Ａを形成する際にマスクとして用いたシリコン窒化膜１４ｂを除去することにより形成されることから、シリコンピラー１５Ａに対して自己整合的に形成されることになる。このため、平面的に見て、スルーホール２３の壁面とシリコンピラー１５Ａの外周部は一致する。

次に、第１のシリコンピラー１５Ａの上部にＬＤＤ領域２４を形成する（図１７）。ＬＤＤ領域２４は、第１のシリコンピラー１５Ａの上部に形成されたシリコン酸化膜１４ａを介して、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。

次に、スルーホール２３の内壁面にサイドウォール絶縁膜２５を形成する（図１８）。サイドウォール絶縁膜２５は、基板全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。特に限定されるものではないが、シリコン窒化膜の膜厚は約１０ｎｍであることが好ましい。このように、サイドウォール絶縁膜２５はスルーホール２３の内壁面に形成され、スルーホール２３はシリコンピラー１５Ａの形成に用いたハードマスクであるシリコン窒化膜１４ｂを除去することによって形成されるものであることから、平面的に見て、筒状のサイドウォール絶縁膜２５の外周部とシリコンピラー１５Ａの外周部は一致している。なお、活性領域１３の外周面にもシリコン窒化膜が形成されるが、このシリコン窒化膜はサイドウォール絶縁膜として機能するものではない。

次に、第１のシリコンピラー１５Ａの上部に第２の拡散層２６を形成する。第２の拡散層２６の形成では、まずスルーホール２３を掘り下げてその底部にあるシリコン酸化膜１４ａに開口部を設け、第１のシリコンピラー１５Ａの上面を露出させる（図１９（ａ）及び（ｂ））。そして、スルーホール２３の内部にシリコンエピタキシャル層２６ａを選択的エピタキシャル成長法により形成する（図２０（ａ）及び（ｂ））。これにより、ほぼ単結晶のシリコンが成長する。その後、シリコンエピタキシャル層２６ａにシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の拡散層２６が形成される（図２１（ａ）及び（ｂ））。これにより、第２の拡散層２６が第１のシリコンピラー１５Ａに対して自己整合的に形成されることになる。

次に、基板全面に層間絶縁膜２７を形成した後（図２２）、パターニングにより第１乃至第３のコンタクトホール２８ａ乃至２８ｃを形成する（図２３（ａ）及び（ｂ））。第１のコンタクトホール２８ａは、第１のシリコンピラー１５Ａの隣に設けられた活性領域１３内の空き領域に形成され、層間絶縁膜２７，２１，１７を貫通して第１の拡散層１８まで達している。第２のコンタクトホール２８ｂは、第１のシリコンピラー１５Ａの直上に形成され、層間絶縁膜２７を貫通して第２の拡散層２６まで達している。第３のコンタクトホール２８ｃは、第２のシリコンピラー１５Ａの直上ではないが、第２のシリコンピラーの上方に形成され、層間絶縁膜２７，２１を貫通して第２のゲート電極２０Ｂまで達している。特に、第３のコンタクトホール２８ｃは、第２のシリコンピラー１５Ｂの周囲に形成された第２のゲート電極２０Ｂのうち、第１のゲート電極２０Ａとの接続位置と反対側の位置に接続されることが好ましい。これによれば、第２のコンタクトホール２８ｂと第３のコンタクトホール２８ｃとの間隔を広げることができるので、十分なマージンを確保することができる。

次に、第１乃至第３のコンタクトホール２８ａ乃至２８ｃ内にポリシリコンを埋め込むことにより、第１乃至第３のコンタクトプラグ２９ａ乃至２９ｃを形成する（図２４）。第１のコンタクトプラグ（第１の拡散層コンタクト）２９ａは第１の拡散層１８に接続され、第２のコンタクトプラグ（第２の拡散層コンタクト）２９ｂは第２の拡散層２６に接続され、第３のコンタクトプラグ（ゲートコンタクト）は第２のゲート電極２０Ｂに接続される。

最後に、第１乃至第３のコンタクトプラグ２９ａ乃至２９ｃの上端部に配線層３０を形成することにより、本実施形態の半導体装置１０が完成する（図１（ａ）及び（ｂ））。

以上説明したように、本実施形態の半導体装置１０の製造方法によれば、ハードマスクを用いて第１及び第２のシリコンピラー１５Ａ、１５Ｂを同時に形成するので、両者の間隔（距離Ｌ）を高精度に制御することができ、各シリコンピラーに形成されるゲート電極同士を確実に接続することができる。したがって、３次元構造を有する第１のゲート電極２０Ａに対してフォトリソグラフィを行うことなくゲートコンタクトを確保することができる。また、シリコンピラー１５Ａ、１５Ｂの形成に用いたハードマスク１４を残したままゲート電極２０Ａ、２０Ｂを形成した後、第１のシリコンピラー１５Ａ上のハードマスク１４を除去していることから、第１のシリコンピラー１５Ａの上部に自己整合的な空間（スルーホール２３）を形成することができる。したがって、スルーホール２３内に第２の拡散層２６を形成することにより、第１のシリコンピラー１５Ａに対して第２の拡散層２６を自己整合的に形成することができる。

特に限定されるものではないが、本実施形態による半導体装置１０はＤＲＡＭのセルトランジスタとして用いることができる。

図２５は、本実施形態による半導体装置１０をセルトランジスタとして用いた例を示す略断面図である。

図２５に示すＤＲＡＭセル４０は、本実施形態による半導体装置１０の上方にはセルキャパシタＣｐが配置された構造を有している。キャパシタＣｐは、シリンダ型の下部電極５１と、基準電位配線ＰＬに接続された円柱型の上部電極５２と、下部電極５１と上部電極５２との間に設けられた容量絶縁膜５３によって構成されている。下部電極５１は層間絶縁膜５４を貫通するシリンダホール内に形成されており、ストレージノードコンタクト２９ｂを介して第２の拡散層２６に接続されている。また、配線層３０のうち、第１の拡散層１８に接続される部分はビット線ＢＬとして用いられ、第２のゲート電極２０Ｂに接続される部分はワード線ＷＬとして用いられる。

このように、本実施形態の半導体装置によれば、縦型トランジスタを用いた非常に小型なＤＲＡＭセルを実現することができる。

図２６は、本発明の好ましい他の実施形態による半導体装置を示す略断面図である。

本実施形態による半導体装置６０は、シリコンピラー１５Ａの上部に接続された導電膜６１のうち、下部領域６１ａについてはシリコン基板と同じ導電型を有しており、上部領域６１ｂについてはシリコン基板と逆の導電型を有している。これにより、導電膜６１のうち、下部領域６１ａはチャネルの一部を構成し、上部領域６１ｂが第２の拡散層構成することになる。また、シリコンピラー１５Ａ上部のＬＤＤ領域が省略されている。その他の構成については、図１に示した半導体装置１０と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。

このような構造は、図１７に示す工程にてシリコン基板と同じ導電型を有する不純物を浅く注入し、図２１に示す工程にてシリコン基板と同じ導電型を有する不純物を深く注入するとともに、シリコン基板と逆の導電型を有する不純物を浅く注入することにより得られる。

本実施形態によれば、いわゆるオフセット構造を有するトランジスタを構成することが可能となる。

図２７は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。

図２７に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図２７においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図２７には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図２７に示すメモリシステムデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図２７に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、トランジスタ用ピラーである第１のシリコンピラー１５Ａに隣接して、ダミーピラーである第２のシリコンピラー１５Ｂを設けているが、本発明においてこのようなダミーピラーを設けることは必須でない。

また、上記実施形態においては、第１及び第２のシリコンピラーが共に略略矩形状であり、両者共に類似の平面形状を有しているが、本発明はこのような場合に限定されるものではなく、種々の形状が考えられる。例えば、平面方向に細長い形状を有するシリコンピラーを用いてもよい。

また、上記実施形態においては、スルーホール内にシリコンエピタキシャル層２６ａを形成し、このシリコンエピタキシャル層２６ａをイオン注入することにより第２の拡散層２６を形成しているが、本発明はこのような工程に限定されるものではなく、例えば、スルーホール内に不純物をドープしたポリシリコン膜を埋め込むことにより第２の拡散層２６を形成してもよい。但し、選択的エピタキシャル成長法を用いれば、結晶の連続性が確保されることから、より良好なトランジスタ特性を得ることが可能となる。また、上記実施形態では、第１のシリコンピラー１５Ａと第２の拡散層２６が別個の部分によって構成されているが、第１のシリコンピラー１５Ａの内部に第２の拡散層２６を形成しても構わない。

図１は、本発明の好ましい実施形態による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図２は、本実施形態による半導体装置１０の製造方法の一工程（ＳＴＩ１２及び活性領域１３の形成）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図３は、本実施形態による半導体装置１０の製造方法の一工程（ハードマスク１４の形成）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図４は、本実施形態による半導体装置１０の製造方法の一工程（ハードマスク１４のパターニング）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図５は、本実施形態による半導体装置１０の製造方法の一工程（シリコンピラー１５Ａ、１５Ｂの形成）を示す断面図である。 図６は、本実施形態による半導体装置１０の製造方法の一工程（サイドウォール絶縁膜１６の形成）を示す断面図である。 図７は、本実施形態による半導体装置１０の製造方法の一工程（シリコン酸化膜１７の形成）を示す略断面図である。 図８は、本実施形態による半導体装置１０の製造方法の一工程（第１の拡散層１８の形成）を示す略断面図である。 図９は、本実施形態による半導体装置１０の製造方法の一工程（サイドウォール絶縁膜１６の除去）を示す略断面図である。 図１０は、本実施形態による半導体装置１０の製造方法の一工程（ゲート絶縁膜１９Ａ、１９Bの形成）を示す略断面図である。 図１１は、本実施形態による半導体装置１０の製造方法の一工程（ポリシリコン膜の形成）を示す略断面図である。 図１２は、本実施形態による半導体装置１０の製造方法の一工程（ポリシリコン膜のエッチバック）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図１３は、本実施形態による半導体装置１０の製造方法の一工程（層間絶縁膜２１の形成）を示す略断面図である。 図１４は、本実施形態による半導体装置１０の製造方法の一工程（マスク酸化膜２２の形成）を示す略断面図である。 図１５は、本実施形態による半導体装置１０の製造方法の一工程（マスク酸化膜２２のパターニング）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図１６は、本実施形態による半導体装置１０の製造方法の一工程（シリコン窒化膜１４ｂの除去）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図１７は、本実施形態による半導体装置１０の製造方法の一工程（ＬＤＤ領域２４の形成）を示す断面図である。 図１８は、本実施形態による半導体装置１０の製造方法の一工程（サイドウォール絶縁膜２５の形成）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図１９は、本実施形態による半導体装置１０の製造方法の一工程（スルーホール２３の掘り下げ）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図２０は、本実施形態による半導体装置１０の製造方法の一工程（シリコンエピタキシャル層２６ａの形成）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図２１は、本実施形態による半導体装置１０の製造方法の一工程（イオン注入による第２の拡散層２６の形成）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図２２は、本実施形態による半導体装置１０の製造方法の一工程（層間絶縁膜２７の形成）を示す略断面図である。 図２３は、本実施形態による半導体装置１０の製造方法の一工程（コンタクトホール２８ａ〜２８ｃの形成）を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図２４は、本実施形態による半導体装置１０の製造方法の一工程（コンタクトプラグ２９ａ〜２９ｃの形成）を示す略断面図である。 図２５は、図１に示す半導体装置１０をセルトランジスタとして用いた例を示す略断面図である。 図２６は、本発明の好ましい他の実施形態による半導体装置６０を示す略断面図である。 図２７は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図である。

符号の説明

１０ 半導体装置（トランジスタ）
１１ シリコン基板
１２ ＳＴＩ
１３ 活性領域
１４ ハードマスク
１４ａ シリコン酸化膜（マスク絶縁膜）
１４ｂ シリコン窒化膜（キャップ絶縁膜）
１５ シリコンピラー
１５Ａ 第１のシリコンピラー
１５Ｂ 第２のシリコンピラー
１６ サイドウォール絶縁膜
１６ セルコンタクト
１７ シリコン酸化膜
１８ 第２の拡散層
１９Ａ 第１のゲート絶縁膜
１９Ｂ 第２のゲート絶縁膜
２０ ゲート電極
２０Ａ 第１のゲート電極
２０Ｂ 第２のゲート電極
２１ 層間絶縁膜
２２ マスク酸化膜
２３ スルーホール
２４ ＬＤＤ領域
２５ サイドウォール絶縁膜
２６ 第２の拡散層
２６ａ シリコンエピタキシャル層
２７ 層間絶縁膜
２８ａ 第１のコンタクトホール
２８ｂ 第２のコンタクトホール
２８ｃ 第３のコンタクトホール
２９ａ 第１のコンタクトプラグ
２９ｂ 第２のコンタクトプラグ
２９ｃ 第３のコンタクトプラグ
３０ 配線層
４０ 半導体装置（ＤＲＡＭセル）
５１ 下部電極
５２ 上部電極
５３ 容量絶縁膜
６０ 半導体装置（トランジスタ）
６１ 導電膜
６１ａ 導電膜の下部領域
６１ｂ 導電膜の上部領域
７３ ハードマスク
１００ データ処理システム
１１０ システムバス
１２０ データプロセッサ
１３０ 半導体装置（ＤＲＡＭ）
１４０ ストレージデバイス
１５０ Ｉ／Ｏデバイス
１６０ ＲＯＭ
ＢＬ ビット線
ＷＬ ワード線
ＰＬ 基準電位配線
Ｃｐ キャパシタ

Claims (18)

1. 基板の主面に対してほぼ垂直に形成されたシリコンピラーと、
   ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
   前記シリコンピラーの上部に配置された導電層と、
   前記導電層と前記ゲート電極とを絶縁する筒状のサイドウォール絶縁膜とを備えることを特徴とする半導体装置。
2. 前記サイドウォール絶縁膜の内周部は前記導電層と接しており、前記サイドウォール絶縁膜の外周部は前記ゲート電極と接していることを特徴とする請求項１に記載の半導体装置。
3. 平面的に見て、前記筒状のサイドウォール絶縁膜の外周部と前記シリコンピラーの外周部が実質的に一致していることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記サイドウォール絶縁膜と前記シリコンピラーとの間には、開口部を有する保護絶縁膜が介在していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記導電層はシリコン材料によって構成されており、
   前記シリコンピラーの中央部は一導電型を有し、前記シリコンピラーの下部は逆導電型を有し、前記導電層の少なくとも一部は前記逆導電型を有していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記シリコンピラーの上部は前記逆導電型を有するＬＤＤ領域を構成していることを特徴とする請求項５に記載の半導体装置。
7. 前記シリコンピラーの上部及び前記導電層の下部は前記一導電型を有しており、前記導電層の上部は前記逆導電型を有していることを特徴とする請求項５に記載の半導体装置。
8. 前記導電層は、ほぼ単結晶のシリコンにドーパントが導入されてなることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
9. ハードマスクを用いて基板にシリコンピラーを形成する第１の工程と、
   前記ハードマスクを残したまま、前記シリコンピラーの側面にゲート絶縁膜を形成する第２の工程と、
   前記ハードマスクを残したまま、前記ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極を形成する第３の工程と、
   前記シリコンピラーの上部に残存する前記ハードマスクを除去することによりスルーホールを形成する第４の工程と、
   前記スルーホールの内壁にサイドウォール絶縁膜を形成する第５の工程と、
   前記サイドウォール絶縁膜で囲まれた筒状の領域に導電膜を形成する第６の工程とを備えることを特徴とする半導体装置の製造方法。
10. 前記第３の工程は、全面に前記ゲート電極を形成する工程と、エッチバックにより前記基板と平行な面に形成された前記ゲート電極を除去する工程とを含んでいることを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記第３の工程の後、前記第４の工程の前に行われる工程であって、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜の上部を除去することにより、前記ハードマスクを露出させる工程とをさらに備えることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
12. 前記第６の工程は、エピタキシャル成長法によって前記導電膜を形成する工程を含むことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置の製造方法。
13. 前記第１の工程の後、前記第２の工程の前に行われる工程であって、前記シリコンピラーの下部に第１の拡散層を形成する工程をさらに備えることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置の製造方法。
14. 前記第６の工程の後に行われる工程であって、前記導電膜の少なくとも一部に第２の拡散層を形成する工程をさらに備えることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記第４の工程の後、前記第６の工程の前に行われる工程であって、前記シリコンピラーの上部にＬＤＤ領域を形成する工程をさらに備えることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記第６の工程の後に行われる工程であって、前記導電膜の下部にチャネル領域の一部を形成する工程をさらに備えることを特徴とする請求項１４に記載の半導体装置の製造方法。
17. 前記導電層に接続されたキャパシタをさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
18. 請求項１７に記載の半導体装置を含むデータ処理システム。

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