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KR101934366B1 - 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법 - Google Patents

리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법 Download PDF

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KR101934366B1
KR101934366B1 KR1020120119206A KR20120119206A KR101934366B1 KR 101934366 B1 KR101934366 B1 KR 101934366B1 KR 1020120119206 A KR1020120119206 A KR 1020120119206A KR 20120119206 A KR20120119206 A KR 20120119206A KR 101934366 B1 KR101934366 B1 KR 101934366B1
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이규현
홍형선
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Abstract

본 발명은 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 제1 접합영역 및 제2 접합영역을 정의하는 소자분리막을 포함하는 기판, 상기 기판 내에 매립된 워드라인, 상기 기판 상에서 상기 워드라인과 교차하는 비트라인, 상기 기판과 상기 비트라인 사이에 배치되어 상기 제1 접합영역과 전기적으로 연결된 제1 전기적 연결부, 그리고 상기 비트라인의 측면에 배치되어 상기 제2 접합영역과 전기적으로 연결된 제2 전기적 연결부를 포함한다. 상기 기판은 상기 제1 접합영역 및 상기 소자분리막이 리세스되어 정의되고 상기 제1 전기적 연결부가 배치되는 콘택홀을 포함한다. 상기 제1 접합영역의 상면은 상기 콘택홀의 바닥면 아래로 리세스된다.

Description

리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING RECESSED ACTIVE REGIONS AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화, 그리고 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여 반도체 소자의 패턴 선폭이 점점 감소되고 있다. 선폭의 감소는 전도체 간의 쇼트 가능성을 야기할 수 있다.
본 발명의 목적은 전기적 쇼트를 없애거나 줄일 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 소자 축소화 내지 공정 산포가 있더라도 전기적 쇼트를 없애거나 줄일 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 전기적 절연 특성이 우수한 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 활성영역을 리세스하여 활성영역과의 전기적 쇼트를 없애거나 최소화하는 것을 일 특징으로 한다. 본 발명은 활성영역과의 신뢰성있는 전기적 절연을 확보할 수 있는 것을 다른 특징으로 한다. 본 발명은 오정렬 내지 공정 산포가 있더라도 우수한 전기적 특성을 얻을 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 제1 접합영역 및 제2 접합영역을 정의하는 소자분리막을 포함하는 기판; 상기 기판 내에 매립된 워드라인: 상기 기판 상에서 상기 워드라인과 교차하는 비트라인; 상기 기판과 상기 비트라인 사이에 배치되어 상기 제1 접합영역과 전기적으로 연결된 제1 전기적 연결부; 그리고 상기 비트라인의 측면에 배치되어 상기 제2 접합영역과 전기적으로 연결된 제2 전기적 연결부를 포함하고, 상기 기판은 상기 제1 접합영역 및 상기 소자분리막이 리세스되어 정의되고 상기 제1 전기적 연결부가 배치되는 콘택홀을 포함하고, 상기 제1 접합영역의 상면은 상기 콘택홀의 바닥면 아래로 리세스될 수 있다.
본 일 실시예의 소자에 있어서, 상기 제2 접합영역의 상면은 상기 콘택홀의 바닥면에 비해 높은 레벨을 가질 수 있다.
본 일 실시예의 소자에 있어서, 상기 콘택홀의 내측면을 덮는 절연 스페이서를 더 포함할 수 있다.
본 일 실시예의 소자에 있어서, 상기 절연 스페이서는 상기 콘택홀의 내측면을 따라 연장된 단일막 혹은 다중막일 수 있다.
본 일 실시예의 소자에 있어서, 상기 제2 전기적 연결부를 매개로 상기 제2 접합영역과 전기적으로 연결된 커패시터를 더 포함할 수 있다.
본 일 실시예의 소자에 있어서, 상기 제1 전기적 연결부는, 상기 제1 접합영역과 접하여 상기 비트라인을 상기 제1 접합영역에 전기적으로 연결하는 비트라인 콘택을 포함하고, 그리고 상기 제2 전기적 연결부는, 상기 제2 접합영역과 접하여 상기 커패시터를 상기 제2 접합영역에 전기적으로 연결하는 스토리지 노드 콘택을 포함할 수 있다.
본 일 실시예의 소자에 있어서, 상기 절연 스페이서는 상기 비트라인 콘택과 상기 스토리지 노드 콘택을 이격시켜 전기적으로 절연시킬 수 있다.
본 일 실시예의 소자에 있어서, 상기 제1 전기적 연결부는, 상기 제1 접합영역과 접하여 상기 비트라인을 상기 제1 접합영역에 전기적으로 연결하는 비트라인 콘택을 포함하고; 그리고 상기 제2 전기적 연결부는, 상기 커패시터를 상기 제2 접합영역에 전기적으로 연결하는 콘택패드와 스토리지 노드 콘택을 포함하고, 상기 콘택 패드는 상기 제2 접합영역과 접하고 상기 스토리지 노드 콘택은 상기 콘택 패드와 접할 수 있다.
본 일 실시예의 소자에 있어서, 상기 절연 스페이서는 상기 비트라인 콘택과 상기 콘택 패드를 이격시켜 전기적으로 절연시킬 수 있다.
본 일 실시예의 소자에 있어서, 상기 제1 전기적 연결부는 상기 소자분리막을 향해 돌출되어 상기 제2 전기적 연결부의 아래쪽으로 확장될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자는: 활성영역을 포함하는 기판; 상기 활성영역의 일부가 리세스되어 정의된 콘택홀; 상기 활성영역을 가로질러 연장된 워드라인; 상기 워드라인을 가로질러 연장된 비트라인; 상기 활성영역의 일부와 전기적으로 연결된 커패시터; 상기 콘택홀 내에 배치되어 상기 활성영역의 다른 일부와 상기 비트라인을 전기적으로 연결하는 제1 콘택; 그리고 상기 활성영역의 일부와 상기 커패시터를 전기적으로 연결하는 제2 콘택을 포함하고, 상기 활성영역은 상기 제1 콘택이 전기적으로 연결되며 상기 콘택홀의 바닥면 아래로 리세스된 제1 접합영역과 상기 제2 콘택이 전기적으로 연결되며 상기 콘택홀의 바닥면 위로 돌출된 제2 접합영역을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 콘택홀의 내측면을 덮어 상기 제1 콘택과 상기 제2 콘택을 분리시켜 전기적으로 절연시키는 절연 스페이서를 더 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 콘택홀은 상기 제2 콘택의 아래쪽으로 확장될 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제2 콘택은 상기 제2 접합영역과 상기 커패시터 사이에 배치되어 상기 제2 접합영역과 접하는 스토리지 노드 콘택을 포함하거나, 혹은 상기 제2 접합영역과 접하는 콘택 패드와, 상기 콘택 패드와 상기 커패시터 사이에 배치되어 상기 콘택 패드와 접하는 스토리지 노드 콘택을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 워드라인은 제1 방향으로 연장된 라인 형태를 포함하고, 상기 비트라인은 상기 제1 방향과 직교하는 제2 방향으로 연장된 라인 형태를 포함하고, 그리고 상기 활성영역은 상기 제1 및 제2 방향들과 교차하는 제3 방향으로 연장된 아일랜드 형태를 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 워드라인은 상기 기판 내에 매립되어 연장되고, 그리고 상기 비트라인은 상기 워드라인 위에서 상기 워드라인을 직교하여 가로지를 수 있다.
본 다른 실시예의 소자에 있어서, 상기 제1 콘택은: 상기 제1 접합영역을 향해 단면적이 동일하거나 커지는 기둥 형태와: 그리고 상기 기둥 형태로부터 연장되고 상기 콘택홀의 바닥면 아래에선 상기 제1 접합영역쪽으로 갈수록 단면적이 작아지는 쐐기 형태를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 기판에 제1 접합영역 및 제2 접합영역을 갖는 활성영역을 형성하고; 상기 기판 상에 절연막을 형성하고; 상기 절연막을 패터닝하여 상기 제1 접합영역을 노출시키는 콘택홀을 형성하고; 상기 콘택홀을 통해 노출된 상기 제1 접합영역을 리세스하고; 상기 콘택홀 내에 상기 제1 접합영역과 전기적으로 연결되는 제1 콘택을 형성하고; 그리고 상기 절연막을 관통하여 상기 제2 접합영역과 전기적으로 연결되는 제2 콘택을 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 활성영역을 형성하는 것은 상기 활성영역을 정의하는 소자분리막을 형성하는 것을 더 포함하고, 상기 콘택홀을 통해 노출된 상기 제1 접합영역 주위의 상기 소자분리막이 리세스될 수 있다.
본 일 실시예의 방법에 있어서, 상기 제1 접합영역을 리세스하는 것은 상기 제1 접합영역을 등방성 식각하여 상기 콘택홀의 바닥면 아래로 리세스하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 콘택홀의 내측벽을 덮는 절연 스페이서를 형성하는 것을 더 포함하고, 상기 절연 스페이서는 상기 제1 콘택과 상기 제2 콘택을 이격시켜 전기적으로 절연시킬 수 있다.
본 일 실시예의 방법에 있어서, 상기 제1 콘택을 형성하는 것은; 상기 절연 스페이서를 형성한 이후에, 상기 콘택홀을 전도체로 채운 후 패터닝하여 상기 제1 접합영역과 접속되는 상기 제1 콘택을 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 제2 콘택을 형성하는 것은: 상기 절연 스페이서를 형성한 이후에, 상기 절연막을 관통하여 상기 제2 접합영역과 접하며 상기 절연 스페이서에 의해 상기 제1 콘택과 전기적으로 절연되는 상기 제2 콘택을 형성하는 것을 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 제2 콘택과 상기 제2 접합영역 사이에 콘택 패드를 형성하는 것을 더 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 콘택홀의 내측벽을 덮는 절연 스페이서를 형성하는 것을 더 포함하고, 상기 절연 스페이서는: 상기 콘택홀의 내측벽에 접하는 제1 스페이서; 그리고 상기 제1 스페이서를 덮는 제2 스페이서를 포함할 수 있다.
본 일 실시예의 방법에 있어서, 상기 절연막을 형성하기 이전에 상기 콘택 패드를 형성하고; 상기 콘택홀을 형성한 이후에, 상기 콘택홀의 내측벽에 접하는 상기 제1 스페이서를 형성하고; 그리고 상기 제1 접합영역을 리세스한 이후에, 상기 제2 스페이서를 형성하는 것을 포함하고, 상기 제1 스페이서는 상기 콘택 패드의 측벽을 덮을 수 있다.
본 일 실시예의 방법에 있어서, 상기 기판 내에 상기 활성영역을 가로지르는 워드라인을 형성하고; 상기 기판 상에 상기 워드라인을 가로지르며 상기 제1 콘택과 전기적으로 연결되는 비트라인을 형성하고; 그리고 상기 기판 상에 상기 제2 콘택과 전기적으로 연결되는 커패시터를 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 제1 접합영역과 제2 접합영역을 갖는 활성영역을 포함하는 기판을 제공하고; 상기 기판 내에 매립되는 워드라인을 형성하고; 상기 기판 상에 상기 워드라인과 교차하는 비트라인을 형성하고; 상기 비트라인을 상기 제1 접합영역에 전기적으로 연결하는 제1 콘택을 형성하고; 그리고 상기 비트라인의 측면에 상기 제2 접합영역과 전기적으로 연결되는 제2 콘택을 형성하는 것을 포함하고, 상기 제1 콘택은 상기 제2 콘택에 비해 낮은 레벨을 가지며 상기 제2 콘택의 아래를 향해 확장될 수 있다.
본 다른 실시예의 방법에 있어서, 상기 기판 상에 상기 제2 콘택과 전기적으로 연결되는 커패시터를 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 콘택의 주위를 둘러싸아 상기 제1 콘택을 상기 제2 콘택으로부터 이격시켜 전기적으로 절연시키는 절연 스페이서를 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 기판 상에 상기 제2 접합영역에 접하는 콘택 패드를 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 콘택의 주위를 둘러싸아 상기 제1 콘택을 상기 콘택 패드로부터 이격시켜 전기적으로 절연시키는 절연 스페이서를 형성하는 것을 더 포함하고, 상기 절연 스페이서는 상기 콘택 패드에 인접한 제1 스페이서와 상기 제1 콘택에 인접한 제2 스페이서를 포함할 수 있다.
본 발명에 의하면, 활성영역을 리세스하므로써 활성영역과 패드 간의 전기적 쇼트 내지 활성영역과 노드 간의 전기적 쇼트를 방지할 수 있어 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있는 효과가 있다. 소자의 축소화, 오정렬, 공정 산포 등이 있더라도 전기적 쇼트를 방지하고 우수한 전기적 절연 특성을 갖는 반도체 소자를 구현할 수 있는 효과가 있다.
도 1a 내지 11a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 평면도들이다.
도 1b 내지 11b는 도 1a 내지 11a의 선 A1-A2의 단면을 도시한 단면도들이다.
도 1c 내지 11c는 도 1a 내지 11a의 선 B1-B2의 단면을 도시한 단면도들이다.
도 1d 내지 11d는 도 1a 내지 11a의 선 C1-C2의 단면을 도시한 단면도들이다.
도 12a, 12c 및 12c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 13a, 13b 및 13c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 14a 내지 20a는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 평면도들이다.
도 14b 내지 20b는 도 14a 내지 20a의 선 A1-A2의 단면을 도시한 단면도들이다.
도 14c 내지 20c는 도 14a 내지 20a의 선 B1-B2의 단면을 도시한 단면도들이다.
도 14d 내지 20d는 도 14a 내지 20a의 선 C1-C2의 단면을 도시한 단면도들이다.
도 21a, 21b 및 21c는 본 발명의 제5 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 22a, 22b 및 22c는 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 23a는 본 발명의 실시예들에 따른 반도체 소자들을 구비한 메모리 카드를 도시한 블록도이다.
도 23b는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 11a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 평면도들이다. 도 1b 내지 11b는 도 1a 내지 11a의 선 A1-A2의 단면을 도시한 단면도들이다. 도 1c 내지 11c는 도 1a 내지 11a의 선 B1-B2의 단면을 도시한 단면도들이다. 도 1d 내지 11d는 도 1a 내지 11a의 선 C1-C2의 단면을 도시한 단면도들이다.
도 1a, 1b, 1c 및 1d를 참조하면, 기판(101)에 활성영역(102)을 정의할 수 있다. 일례로, 실리콘 웨이퍼와 같은 기판(101)을 식각하여 트렌치(103)를 형성하고, 그 트렌치(103)를 산화막(예: SiOx)이나 질화막(예: SiNx, SiON)과 같은 절연체로 채워 소자분리막(105)을 형성할 수 있다. 소자분리막(105)에 의해 가령 제3 방향(D3)으로 길쭉한 아일랜드 형태의 활성영역(102)이 정의될 수 있다. 활성영역(102)은 실질적으로 수직한 기둥 형태일 수 있다. 기판(101)에 불순물을 주입하여 활성영역(102)의 상단부에 접합영역들(11,12)을 자기정렬적으로 형성할 수 있다. 접합영역들(11,12)은 활성영역(102)의 중심부에 형성되는 제1 접합영역(11)과, 활성영역(102)의 양단부에 형성되는 제2 접합영역들(12)로 구분될 수 있다. 일례로, 기판(101)은 P형 불순물로 도핑되고 접합영역들(11,12)은 N형 불순물로 도핑되거나, 혹은 그 역일 수 있다.
도 2a, 2b, 2c 및 2d를 참조하면, 기판(101) 내에 그루브(111)를 형성할 수 있다. 일례로, 활성영역(102)과 소자분리막(105)을 패터닝하여 제1 방향(D1)으로 연장되는 그루브(111)를 형성할 수 있다. 인접한 그루브들(111)은 제2 방향(D2)으로 이격될 수 있다. 그루브(111)는 소자분리막(105)의 바닥면(105s)보다 높은 레벨의 바닥면(111s)을 가질 수 있다. 제1 방향(D1)은 제2 방향(D2)과 실질적으로 직교할 수 있고, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 90도 이하의 각도로 교차할 수 있다.
도 3a, 3b, 3c 및 3d를 참조하면, 그루브(111)를 따라 제1 방향(D1)으로 연장되는 워드라인(115)을 형성하고, 기판(101) 상에 제1 층간절연막(109)을 형성할 수 있다. 일례로, 그루브(111)를 통해 노출된 활성영역(102)을 열산화하거나 혹은 실리콘산화막을 증착하여 게이트 절연막(113)을 형성하고, 게이트 절연막(113)이 형성된 그루브(111)를 도전체로 매립하고 리세스하여 게이트 전극, 즉 워드라인(115)을 형성할 수 있다. 인접한 워드라인들(115)은 제2 방향(D2)으로 이격될 수 있다. 게이트 절연막(113)은 워드라인(115)의 하면과 양측면들을 둘러싸는 형태로 형성될 수 있다. 워드라인(115)은 폴리실리콘, 금속, 금속실리사이드 등을 증착하여 형성할 수 있다. 워드라인(115)으로 채워지지 않은 그루브(111)를 매립하는 워드라인 캡핑막(117)을 형성할 수 있다. 워드라인 캡핑막(117)은 절연체, 가령 실리콘산화막을 증착한 후 평탄화하여 자기정렬적으로 형성할 수 있다. 이처럼 워드라인(115)이 그루브(111) 내에 형성되기 때문에 활성영역(102) 내에 매립된 굴곡진 채널이 형성될 수 있어 직선형의 채널에 비해 길이가 상대적으로 길어져 쇼트채널 효과가 개선될 수 있다. 제1 층간절연막(109)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다.
도 4a, 4b, 4c 및 4d를 참조하면, 비트라인 콘택홀(131)을 형성할 수 있다. 가령, 제1 층간절연막(109)을 패터닝하여 활성영역(102)의 제1 접합영역(11)을 노출시키는 비트라인 콘택홀(131)을 형성할 수 있다. 소자분리막(105) 및/또는 워드라인 캡핑막(117)은 비트라인 콘택홀(131)의 형성시 식각되어 활성영역(102)의 상면 아래로 리세스될 수 있다. 혹은, 비트라인 콘택홀(131)의 형성시 활성영역(102)이 소자분리막(105) 및/또는 워드라인 캡핑막(117)과 함께 식각되어 리세스될 수 있다. 본 실시예에 따르면, 도 4b에 도시된 것처럼, 비트라인 콘택홀(131)의 중심부를 절단한 선 A1-A2의 단면에선 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 일치할 수 있다. 이와 다르게, 도 4c에 도시된 바와 같이, 비트라인 콘택홀(131)의 중심부를 벗어난 지점을 절단한 선 B1-B2의 단면에선 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 일치하지 않아 제1 거리(X1)만큼 차이가 있을 수 있다. 이릍테면, 활성영역(102)이 사선 방향, 즉 제3 방향(D3)으로 연장되기 때문에 이러한 오정렬이 있을 수 있다.
도 5a, 5b, 5c 및 5d를 참조하면, 비트라인 콘택홀(131)을 확장할 수 있다. 가령, 비트라인 콘택홀(131)을 통해 노출된 활성영역(102)을 식각하여 비트라인 콘택홀(131)의 체적을 증가시킬 수 있다. 상기 식각은 건식 혹은 습식 식각을 이용할 수 있다. 일례로, 이소플라즈마 에칭(Isoplasma Etching)으로 활성영역(102)을 선택적으로 식각하여 리세스시킬 수 있다. 다른 예로, 활성영역(102)의 식각시 소자분리막(105), 게이트 절연막(113) 및/또는 워드라인 캡핑막(117)이 식각되어 비트라인 콘택홀(131)의 체적이 더 확대될 수 있다. 본 실시예에 따르면, 비트라인 콘택홀(131)에 의해 노출된 활성영역(102)의 제1 접합영역(11)은 제1 층간절연막(109)에 의해 가려진 활성영역(102)의 제2 접합영역(12) 아래로 및/또는 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스될 수 있다. 다시 말해, 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s)에 비해 낮은 레벨을 가질 수 있다.
도 6a, 6b, 6c 및 6d를 참조하면, 비트라인 콘택홀(131) 내에 절연 스페이서(133)를 형성할 수 있다. 절연 스페이서(133)는 절연체, 가령 실리콘산화막이나 실리콘질화막을 증착한 후 스페이서 식각하여 형성할 수 있다. 절연 스페이서(133)는 비트라인 콘택홀(131)의 내측벽을 덮으면서 활성영역(102), 즉 제1 접합영역(11)의 상면(11s)을 노출시킬 수 있다. 다른 예로, 절연 스페이서(133)의 형성 공정을 스킵할 수 있다.
도 7a, 7b, 7c 및 7d를 참조하면, 기판(101) 상에 도전체를 증착하고 평탄화하여 비트라인 콘택홀(131)을 채우는 제1 도전막(134)을 형성할 수 있다. 그런다음, 기판(101) 상에 제2 도전막(144)과 제2 층간절연막(151)을 차례로 형성할 수 있다. 제1 도전막(134)은 폴리실리콘, 금속, 금속실리사이드 등을 증착한 후 에치백이나 화학기계적 연마하여 형성할 수 있다. 제2 도전막(144)은 폴리실리콘, 금속, 금속실리사이드 등을 증착하여 형성할 수 있다. 제2 층간절연막(151)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 제2 도전막(144)은 배리어막(143)을 더 포함할 수 있다. 배리어막(143)은 제1 도전막(134)과 접촉할 수 있다.
도 8a, 8b, 8c 및 8d를 참조하면, 제2 층간절연막(151)과 제2 도전막(144) 그리고 제1 도전막(134)을 패터닝할 수 있다. 이에 따라, 비트라인 콘택홀(131) 내에는 활성영역(102)의 제1 접합영역(11)과 전기적으로 연결되는 비트라인 콘택(135), 그리고 비트라인 콘택(135)과 전기적으로 연결되는 비트라인(145)이 형성될 수 있다. 비트라인(145)은 제2 방향(D2)으로 연장된 라인 형태로 패터닝될 수 있다. 인접한 비트라인들(145)은 제1 방향(D1)으로 이격될 수 있다. 비트라인 콘택(135)은 제1 접합영역(11)과 접하며 아래로 갈수록 단면적이 일정하거나 커지는 형태를 가질 수 있다. 다른 예로서, 비트라인 콘택(135)은 제1 접합영역(11)쪽으로 갈수록 단면적이 일정하거나 커지는 기둥 형태와, 그리고 상기 기둥 형태로부터 연장되고 비트라인 콘택홀(131)의 바닥면(131s) 아래에선 제1 접합영역(11)쪽으로 갈수록 단면적이 작아지는 쐐기 형태를 가질 수 있다. 제2 층간절연막(151)은 비트라인(145)을 캡핑하는 형태로 패터닝될 수 있다.
도 9a, 9b, 9c 및 9d를 참조하면, 기판(101) 상에 절연체, 가령 실리콘산화막이나 실리콘질화막을 증착한 후 패터닝하여 비트라인(145)의 측면을 덮는 비트라인 스페이서(155)를 형성할 수 있다. 비트라인 스페이서(155)의 형성과 동시에 비트라인 콘택홀(131) 내에 매립 스페이서(153)가 형성될 수 있다. 다시 말해, 비트라인 스페이서(155)와 매립 스페이서(153)는 각각 별도의 공정으로 형성되는 것이 아니라 하나의 공정에 의해 형성될 수 있다. 하나의 공정으로 형성된 절연막(153,155) 중에서 비트라인(145)의 측면을 덮는 부분을 비트라인 스페이서(155)로 명명하고 비트라인 콘택홀(131)의 내측벽을 덮는 부분을 매립 스페이서(153)로 명명한 것이다. 그런다음, 기판(101) 상에 실리콘산화막이나 실리콘질화막을 증착하여 인접한 비트라인들(145)을 전기적으로 절연시키는 제3 층간절연막(157)을 형성할 수 있다.
도 10a, 10b, 10c 및 10d를 참조하면, 제2 접합영역(12)과 전기적으로 연결되는 스토리지 노드 콘택(165)을 형성할 수 있다. 일례로, 제3 층간절연막(157)과 제1 층간절연막(109)을 관통하여 제2 접합영역(12)을 노출시키는 콘택홀을 형성하고, 그 콘택홀을 도전체로 채워 스토리지 노드 콘택(165)을 형성할 수 있다. 스토리지 노드 콘택(165)은 폴리실리콘, 금속, 금속실리사이드, 금속질화물 등을 증착하거나, 혹은 실리콘을 에피 성장시키거나, 혹은 실리콘을 에피 성장시킨 후 금속 등을 증착하여 형성할 수 있다. 절연 스페이서(133)는 비트라인 콘택(135)과 스토리지 노드 콘택(165)을 수평 방향으로 분리, 즉 전기적으로 절연시킬 수 있다. 아울러, 절연 스페이서(133)는 활성영역(102)의 제1 접합영역(11)과 스토리지 노드 콘택(165)을 수직 방향으로 분리 내지 전기적으로 절연시킬 수 있다.
본 실시예에 따르면, 제1 접합영역(11)을 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스하는 것이 포함될 수 있다. 따라서, 도 10b에 도시된 것처럼 선 A1-A2의 단면에서 활성영역(102)의 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 수직 거리(H1)가 제1 접합영역(11)이 리세스되지 않은 경우에 비해 커질 수 있다. 따라서, 활성영역(102)의 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 직선 거리(L1)가 멀어질 수 있다. 상기 제1 접합영역(11)의 리세스에 따른 수직 거리(H1) 및 직선 거리(L1)의 증가에 의해 활성영역(102)의 제1 접합영역(11)이 스토리지 노드 콘택(165)과 쇼트되는 현상이 없어지거나 최소화될 수 있다.
도 4c를 참조하여 전술한 바와 같이, 선 B1-B2의 단면에서 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 일치하지 않을 수 있다. 그러므로, 도 10c의 선 B1-B2의 단면에서 제1 접합영역(11)은 그 제1 접합영역(11)에 인접한 스토리지 노드 콘택들(165) 중 어느 하나, 가령 우측 스토리지 노드 콘택(165a)과 상대적으로 더 가까워질 수 있다. 아울러, 본 실시예와 다르게 제1 접합영역(11)이 리세스되지 않을 경우, 제1 접합영역(11)은 스토리지 노드 콘택(165)과의 수직 거리(H2)도 가까워질 수 있다. 이에 따라, 제1 접합영역(11)과 스토리지 노드 콘택(165), 가령 우측 스토리지 노드 콘택(165a)과의 쇼트 가능성이 커질 수 있다. 소자의 크기가 작아지는 경우 스토리지 노드 콘택(165)이 제1 접합영역(11)에 더 인접되므로써 제1 접합영역(11)이 스토리지 노드 콘택(165)과 쇼트될 가능성이 더 커질 수 있다. 그러나, 본 실시예에 따르면, 도 5c에 도시된 것처럼 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스되기 때문에 스토리지 노드 콘택(165)과의 직선 거리(L2) 및 수직 거리(H2)가 확대될 수 있다. 따라서, 도 10c에서처럼 선 B1-B2의 단면에서 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)이 일치하지 않아 제1 접합영역(11)이 스토리지 노드 콘택(165)에 가까워지더라도, 제1 접합영역(11)의 리세스에 의해 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 거리가 멀어져 쇼트 가능성이 없어지거나 최소화될 수 있다.
도 11a, 11b, 11c 및 11d를 참조하면, 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터(180)를 형성할 수 있다. 이를테면, 기판(101) 상에 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터 하부전극(181)을 가령 실린더 형태 혹은 필라 형태로 형성할 수 있다. 커패시터 하부전극(181)의 프로파일을 따라 굴곡지게 연장되는 커패시터 유전막(183)과 커패시터 상부전극(185)을 형성할 수 있다. 커패시터 상부전극(185)은 굴곡지거나 혹은 플레이트 형태로 형성할 수 있다. 커패시터(180)를 형성한 이후에 커패시터(180)를 덮는 제4 층간절연막(191)을 더 형성할 수 있다. 커패시터 하부전극(181)은 스토리지 노드 콘택(165)과 직접 접촉할 수 있다. 다른 예로, 커패시터 하부전극(181)은 스토리지 노드 콘택(165)과 직접 접촉하지 않을 수 있다. 이를테면, 커패시터(180)와 스토리지 노드 콘택(165)이 수직 정렬되지 아니한 경우, 커패시터 하부전극(181)과 스토리지 노드 콘택(165)을 전기적으로 연결하는 랜딩 패드(175)를 더 형성할 수 있다. 인접한 랜딩 패드들(175)을 전기적으로 절연시키는 랜딩 패드 절연막(171)을 더 형성할 수 있다. 상기 일련의 공정들을 통해 활성영역(102)의 제1 접합영역(11)과 스토리지 노드 콘택(165)의 전기적 절연이 확보될 수 있는 디램(DRAM)과 같은 반도체 소자(1)를 제조할 수 있다.
<실시예 2>
도 12a, 12b 및 12c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하에선 실시예 1과 중복되는 설명은 생략하거나 개략하기로 한다.
도 12a를 참조하면, 기판(101)에 소자분리막(105)을 형성하여 활성영역(102)을 정의하고, 기판(101) 내에 매립되는 워드라인(115)을 형성하고, 기판(101) 상에 제1 층간절연막(109)을 형성할 수 있다. 그리고 제1 층간절연막(109)을 패터닝하여 비트라인 콘택홀(131)을 형성할 수 있다. 소자의 축소화 내지 포토 공정에서 발생되는 여러 요인 등에 의해 복수개의 비트라인 콘택홀들(131) 중 적어도 어느 하나는 활성영역(102)과 오정렬되어 형성될 수 있다. 일례로, 도 4a의 선 B1-B2의 단면에서 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)이 제1 거리(X1)보다 큰 제2 거리(X2)만큼 오정렬될 수 있다.
도 12b를 참조하면, 비트라인 콘택홀(131)을 통해 노출된 활성영역(102)을 식각할 수 있다. 활성영역(102)의 식각에 의해 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스되어 비트라인 콘택홀(131)은 그 체적이 확장될 수 있다. 이후에, 비트라인 콘택홀(131)의 내측벽 상에 절연 스페이서(133)를 형성할 수 있다. 비트라인 콘택홀(131)의 확장시 소자분리막(105)이 리세스되어 비트라인 콘택홀(131)은 소자분리막(105)을 향해 돌출될 수 있다. 비트라인 콘택홀(131)을 형성하거나 혹은 확장하는 경우 제2 접합영역(12)이 노출될 수 있다. 이 경우, 절연 스페이서(133)는 노출된 제2 접합영역(12)을 덮을 수 있다. 다른 예로, 절연 스페이서(133)를 형성하는 공정을 스킵할 수 있다.
도 12c를 참조하면, 제1 접합영역(11)과 전기적으로 연결되는 비트라인 콘택(135), 비트라인 콘택(135)과 전기적으로 연결되는 비트라인(145), 그리고 제2 접합영역(12)과 전기적으로 연결되는 스토리지 노드 콘택(165)을 형성할 수 있다. 도 12a를 참조하여 전술한 것처럼, 선 B1-B2의 단면에서 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 일치하지 않을 수 있다. 이에 따라, 선 B1-B2의 단면에서 제1 접합영역(11)은 제1 접합영역(11)에 인접한 스토리지 노드 콘택들(165) 중 어느 하나, 가령 우측 스토리지 노드 콘택(165a)에 더 인접될 수 있다. 따라서, 제1 접합영역(11)과 우측 스토리지 노드 콘택(165a)과의 직선 거리(L3)는 도 10c에서의 직선 거리(L2)에 비해 작아 제1 접합영역(11)과 우측 스토리지 노드 콘택(165a)과의 쇼트 가능성이 커질 수 있다. 그렇지만, 본 실시예에 따르면 제1 접합영역(11)이 리세스되기 때문에 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 수직 거리(H2) 및 직선 거리(L3)가 증가될 수 있다. 그러므로, 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 전기적 절연을 충분히 확보할 수 있다. 절연 스페이서(133)에 의해 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 수직 방향으로의 전기적 절연이 확보될 수 있다. 또한, 절연 스페이서(133)에 의해 비트라인 콘택(135)과 스토리지 노드 콘택(165)과의 수평 방향으로의 전기적 절연이 확보될 수 있다. 도 11c에 도시된 바와 같이 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터(180)를 형성하여 반도체 소자(1)를 제조할 수 있다.
<실시예 3>
도 13a, 13b 및 13c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하에선 실시예 1과 중복되는 설명은 생략하거나 개략하기로 한다.
도 13a를 참조하면, 도 4a의 선 B1-B2의 단면에서 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)이 제2 거리(X2)보다 큰 제3 거리(X)만큼 오정렬될 수 있다. 이 경우, 제1 접합영역(11)은 비트라인 콘택홀(131)을 통해 일부는 노출되고, 다른 일부는 제1 층간절연막(109)으로 덮여 있을 수 있다. 다시 말해, 선 B1-B2의 단면에서 비트라인 콘택홀(131)이 활성영역(102)의 제1 접합영역(11)을 완전히 노출시키지 않을 수 있다.
도 13b를 참조하면, 비트라인 콘택홀(131)을 통해 노출된 활성영역(102)을 선택적으로 식각할 수 있다. 이에 따라, 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스되어 비트라인 콘택홀(131)은 확장될 수 있다. 이후에, 비트라인 콘택홀(131)의 내측벽 상에 절연 스페이서(133)를 형성할 수 있다. 일례에 따르면, 제1 층간절연막(109) 아래에 활성영역(102)의 잔류물(104)이 남아있을 수 있다. 잔류물(104)은 절연 스페이서(133)에 의해 덮여질 수 있다. 다른 예로, 잔류물(104)이 남아있지 않을 수 있다.
도 13c를 참조하면, 제1 접합영역(11)과 전기적으로 연결되는 비트라인 콘택(135), 비트라인 콘택(135)과 전기적으로 연결되는 비트라인(145), 제2 접합영역(12)과 전기적으로 연결되는 스토리지 노드 콘택(165)을 형성할 수 있다. 잔류물(104)은 절연 스페이서(133)에 의해 덮여지므로 제1 접합영역(11)과 스토리지 노드 콘택(165)과의 전기적 쇼트, 및/또는 비트라인 콘택(135)과 스토리지 노드 콘택(165)과의 전기적 쇼트가 일어날 여지가 없어질 수 있다. 도 11c에 도시된 바와 같이 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터(180)를 형성하여 반도체 소자(1)를 제조할 수 있다.
<실시예 4>
도 14a 내지 20a는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 평면도들이다. 도 14b 내지 20b는 도 14a 내지 20a의 선 A1-A2의 단면을 도시한 단면도들이다. 도 14c 내지 20c는 도 14a 내지 20a의 선 B1-B2의 단면을 도시한 단면도들이다. 도 14d 내지 20d는 도 14a 내지 20a의 선 C1-C2의 단면을 도시한 단면도들이다.
도 14a, 14b, 14c 및 14d를 참조하면, 기판(101)에 소자분리막(105)을 형성하여 제3 방향(D3)으로 연장된 아일랜드 형태의 활성영역(102)을 정의하고, 활성영역(102)에 불순물을 주입하여 기판(101)의 도전형(예: P형)과 반대되는 도전형(예: N형)을 갖는 제1 접합영역(11)과 제2 접합영역(12)을 형성할 수 있다. 기판(101) 내에서 제1 방향(D1)으로 연장되며 워드라인 캡핑막(117)으로 캡핑된 워드라인(115)을 형성할 수 있다. 워드라인(115)의 하면과 양측면은 게이트 절연막(113)으로 둘러싸일 수 있다. 기판(101) 상에 에피 성장 혹은 도전체의 증착과 패터닝으로 콘택 패드(125)를 형성하고, 인접한 콘택 패드들(125)을 전기적으로 절연시키는 콘택 패드 절연막(121)을 형성할 수 있다. 콘택 패드(125)는 제2 접합영역(12)과 접할 수 있다. 혹은 콘택 패드(125)는 제1 접합영역(11) 및 제2 접합영역(12)과 동시에 접할 수 있다. 그리고, 기판(101) 상에 절연체를 증착하여 제1 층간절연막(109)을 형성할 수 있다.
도 15a, 15b, 15c 및 15d를 참조하면, 제1 층간절연막(109)과 콘택 패드 절연막(121)을 패터닝하여 활성영역(102)의 제1 접합영역(11)을 노출시키는 비트라인 콘택홀(131)을 형성할 수 있다. 비트라인 콘택홀(131)의 형성시 소자분리막(105), 게이트 절연막(113) 및/또는 워드라인 캡핑막(117)이 리세스될 수 있다. 콘택 패드(125)는 제1 접합영역(11)과는 접하지 아니하고 제2 접합영역(12)과는 접하도록 더 패터닝될 수 있다. 이로써 상기 콘택 패드(125)의 패터닝에 의해 제1 접합영역(11)과 제2 접합영역(12)이 전기적으로 연결되는 것이 방지될 수 있다. 본 실시예에 따르면, 도 15b에 도시된 것처럼 선 A1-A2의 단면에선 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 대체로 일치하고, 도 15c에 도시된 바와 같이 선 B1-B2의 단면에선 활성영역(102)이 제3 방향(D3)으로 연장되기 때문에 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 제1 거리(G1)만큼 오정렬될 수 있다.
도 16a, 16b, 16c 및 16d를 참조하면, 비트라인 콘택홀(131)의 내측벽을 덮는 제1 절연 스페이서(133a)를 형성할 수 있다. 그리고 비트라인 콘택홀(131)을 통해 노출된 활성영역(102) 즉, 제1 접합영역(11)을 선택적으로 식각하여 비트라인 콘택홀(131)을 확장할 수 있다. 제1 절연 스페이서(133a)는 실리콘산화막이나 실리콘질화막을 증착하고 스페이서 식각하여 형성할 수 있다. 제1 절연 스페이서(133a)는 제1 접합영역(11)의 식각시 콘택 패드(125)를 보호할 수 있다. 상기 제1 접합영역(11)의 선택적 식각에 의해 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스될 수 있다.
도 17a, 17b, 17c 및 17d를 참조하면, 비트라인 콘택홀(131) 내에 제2 절연 스페이서(133b)를 형성할 수 있다. 제2 절연 스페이서(133b)는 제1 절연 스페이서(133a)와 동일 또는 유사한 절연체, 가령 실리콘산화막이나 실리콘질화막을 증착하고 스페이서 식각하여 형성할 수 있다. 제2 절연 스페이서(133b)는 제1 절연 스페이서(133a)를 덮으며, 제1 절연 스페이서(133a)가 덮지 못한 비트라인 콘택홀(131)의 내측벽을 더 덮을 수 있다. 본 실시예에 따르면, 제1 절연 스페이서(133a)와 제2 절연 스페이서(133b)는 이중막 구조의 절연 스페이서(133)를 구성할 수 있다.
도 18a, 18b, 18c 및 18d를 참조하면, 비트라인 콘택홀(131) 내에 제1 접합영역(11)과 전기적으로 연결되는 비트라인 콘택(135), 비트라인 콘택(135)과 전기적으로 연결되며 제2 층간절연막(151)에 의해 캡핑되는 비트라인(145)을 형성할 수 있다. 그리고 인접한 비트라인들(145)을 전기적으로 절연시키는 제3 층간절연막(157)을 형성할 수 있다.
도 19a, 19b, 19c 및 19d를 참조하면, 제3 층간절연막(157)과 제1 층간절연막(109)을 관통하여 콘택 패드(125)와 전기적으로 연결되는 스토리지 노드 콘택(165)을 형성할 수 있다. 콘택 패드(125)는 스토리지 노드 콘택(165)에 비해 제2 접합영역(12)과의 접촉 면적이 클 수 있다. 따라서, 스토리지 노드 콘택(165)이 콘택 패드(125)를 매개로 제2 접합영역(12)과 전기적으로 연결되므로써 스토리지 노드 콘택(165)과 제2 접합영역(12) 사이의 접촉 저항을 줄일 수 있다. 절연 스페이서(133)에 의해 비트라인 콘택(135)과 콘택 패드(125) 간의 수평 방향으로의 전기적 절연, 그리고 제1 접합영역(11)과 콘택 패드(125) 간의 수직 방향으로의 전기적 절연이 확보될 수 있다.
본 실시예에 따르면, 제1 접합영역(11)을 리세스하므로 도 19b에 도시된 바와 같이 선 A1-A2의 단면에서 제1 접합영역(11)과 콘택 패드(125)와의 수직 거리(E1)가 늘어날 수 있다. 상기 수직 거리(E1)의 증가에 의해 제1 접합영역(11)과 콘택 패드(125) 사이의 직선 거리(D1)가 늘어나게 되고, 이에 따라 제1 접합영역(11)과 콘택 패드(125) 간의 충분한 전기적 절연을 확보할 수 있다. 마찬가지로, 도 19c에 도시된 선 B1-B2의 단면에서 제1 접합영역(11)의 리세스에 의해 제1 접합영역(11)과 콘택 패드(125) 간의 수직 거리(E2)가 증가되고, 수직 거리(E2)의 증가로 인해 제1 접합영역(11)과 콘택 패드(125) 간의 직선 거리(D2)가 확대될 수 있다. 이처럼, 상기 수직 거리(E1,E2) 및 직선 거리(D1,D2)의 증가는 제1 접합영역(11)과 콘택 패드(125) 간의 신뢰성있는 전기적 절연을 담보할 수 있다.
특히, 도 19c의 선 B1-B2의 단면에서 도 15c에서 전술한 바와 같이 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 일치하지 않아 제1 접합영역(11)은 그 제1 접합영역(11)에 인접한 콘택 패드들(165) 중 어느 하나, 가령 우측 콘택 패드(125a)와의 직선 거리(D2)가 상대적으로 작을 수 있다. 게다가, 소자의 축소화 경향에 의해 상기 직선 거리(D2)는 더 작아질 수 있다. 그렇지만, 본 실시예에 따르면 제1 접합영역(11)이 리세스되므로써 제1 접합영역(11)과 콘택 패드(125) 간의 수직 거리(E2)가 증가되고, 상기 수직 거리(E2)의 증가는 상기 직선 거리(D2)의 증가를 야기할 수 있어 제1 접합영역(11)과 콘택 패드(125) 간의 전기적 쇼트 가능성이 없어지거나 최소화될 수 있다.
도 20a, 20b, 20c 및 20d를 참조하면, 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터 하부전극(181), 커패시터 유전막(183) 및 커패시터 상부전극(185)을 포함하는 커패시터(180)와, 커패시터(180)를 덮는 제4 층간절연막(191)을 형성하여 반도체 소자(2)를 제조할 수 있다. 선택적으로, 커패시터 하부전극(181)을 스토리지 노드 콘택(165)과 전기적으로 연결시키는 랜딩 패드(175)와, 인접한 랜딩 패드(175)들을 전기적으로 절연시키는 랜딩 패드 절연막(171)을 더 형성할 수 있다.
<실시예 5>
도 21a, 21b 및 21c는 본 발명의 제5 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하에선 실시예 4와 중복되는 설명은 생략하거나 개략하기로 한다.
도 21a를 참조하면, 기판(101)에 소자분리막(105)을 형성하여 활성영역(102)을 정의하고, 기판(101) 내에 매립되는 워드라인(115)을 형성한 후 콘택 패드(125)를 형성할 수 있다. 그리고 기판(101) 상에 제1 층간절연막(109)을 형성한 후 제1 층간절연막(109)을 패터닝하여 비트라인 콘택홀(131)을 형성할 수 있다. 복수개의 비트라인 콘택홀들(131) 중 적어도 어느 하나가 활성영역(102)과 오정렬되어 형성될 수 있다. 예컨대, 도 15a의 선 B1-B2의 단면에서 제1 접합영역(11)은 비트라인 콘택홀(131)을 통해 전부 노출되지만, 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 제1 거리(G1)보다 큰 제2 거리(G2)만큼 오정렬될 수 있다.
도 21b를 참조하면, 비트라인 콘택홀(131)의 내측벽을 덮는 제1 절연 스페이서(133a)를 형성하고, 비트라인 콘택홀(131)을 통해 노출된 활성영역(102)을 선택적으로 식각하여 비트라인 콘택홀(131)을 확장할 수 있다. 활성영역(102)의 선택적 식각에 의해 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스될 수 있다. 그리고, 제1 절연 스페이서(133a)와, 제1 절연 스페이서(133a)에 의해 덮이지 않은 비트라인 콘택홀(131)의 내측벽을 덮는 제2 절연 스페이서(133b)를 형성하여 이중막 구조의 절연 스페이서(133)를 형성할 수 있다.
도 21c를 참조하면, 제1 접합영역(11)과 전기적으로 연결되는 비트라인 콘택(135), 비트라인 콘택(135)과 전기적으로 연결되는 비트라인(145), 그리고 콘택 패드(125)와 전기적으로 연결되는 스토리지 노드 콘택(165)을 형성할 수 있다. 콘택 패드(125)는 스토리지 노드 콘택(165)에 비해 제2 접합영역(12)과의 접촉 면적이 클 수 있고, 때문에 스토리지 노드 콘택(165)과 제2 접합영역(12) 사이의 접촉 저항이 줄어들 수 있다. 절연 스페이서(133)로 인해 제1 접합영역(11)과 콘택 패드(125)와의 수직 방향으로의 전기적 절연, 그리고 비트라인 콘택(135)과 콘택 패드(165)과의 수평 방향으로의 전기적 절연이 확보될 수 있다.
도 21a를 참조하여 전술한 것처럼, 선 B1-B2의 단면에서 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)은 일치하지 않을 수 있고, 이에 따라 제1 접합영역(11)은 제1 접합영역(11)에 인접한 콘택 패드들(125) 중 어느 하나, 가령 우측 콘택 패드(125a)에 더 인접될 수 있다. 따라서, 제1 접합영역(11)과 우측 콘택 패드(125a)와의 직선 거리(D3)는 도 19c에서의 직선 거리(D2)에 비해 작아 제1 접합영역(11)과 콘택 패드(125) 간의 쇼트가 일어날 가능성이 클 수 있다. 그렇지만, 본 실시예에 따르면 제1 접합영역(11)이 리세스되기 때문에 제1 접합영역(11)과 콘택 패드(125)와의 수직 거리(E2) 및 직선 거리(D3)가 증가될 수 있다. 따라서, 제1 접합영역(11)과 콘택 패드(125)와의 전기절 절연을 충분히 확보할 수 있다. 도 20c에 도시된 바와 같이 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터(180)를 형성하여 반도체 소자(2)를 제조할 수 있다.
<실시예 6>
도 22a, 22b 및 22c는 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하에선 실시예 4와 중복되는 설명은 생략하거나 개략하기로 한다.
도 22a를 참조하면, 도 15a의 선 B1-B2의 단면에서 오정렬에 의해 비트라인 콘택홀(131)은 활성영역(102)의 제1 접합영역(11)을 부분적으로 노출시킬 수 있다. 가령, 비트라인 콘택홀(131)의 중심축(131x)과 활성영역(102)의 중심축(102x)이 제2 거리(G2)보다 큰 제3 거리(G3)만큼 오정렬될 수 있다. 이에 따라, 활성영역(102)의 제1 접합영역(11)은 비트라인 콘택홀(131)을 통해 일부는 노출되고, 다른 일부는 제1 층간절연막(109)으로 덮여있을 수 있다.
도 22b를 참조하면, 비트라인 콘택홀(131)의 내측벽을 덮는 제1 절연 스페이서(133a)를 형성하고, 비트라인 콘택홀(131)을 통해 노출된 활성영역(102)을 선택적으로 식각할 수 있다. 이에 따라, 제1 접합영역(11)의 상면(11s)은 비트라인 콘택홀(131)의 바닥면(131s) 아래로 리세스되어 비트라인 콘택홀(131)은 확장될 수 있다. 이후에, 제1 절연 스페이서(133a)와, 제1 절연 스페이서(133a)에 의해 덮이지 않은 비트라인 콘택홀(131)의 내측벽을 덮는 제2 절연 스페이서(133b)를 형성하여 이중막 구조의 절연 스페이서(133)를 형성할 수 있다. 일례에 따르면, 제1 층간절연막(109) 아래에 활성영역(102)의 잔류물(104)이 남아있을 수 있다. 다른 예로, 잔류물(104)은 남아있지 않을 수 있다.
도 22c를 참조하면, 제1 접합영역(11)과 전기적으로 연결되는 비트라인 콘택(135), 비트라인 콘택(135)과 전기적으로 연결되는 비트라인(145), 콘택 패드(125)와 전기적으로 연결되는 스토리지 노드 콘택(165)을 형성할 수 있다. 잔류물(104)은 절연 스페이서(133)에 의해 덮여있으므로 제1 접합영역(11)과 콘택 패드(125)와의 전기적 쇼트, 및/또는 비트라인 콘택(135)과 콘택 패드(125)와의 전기적 쇼트가 일어날 여지가 없어질 수 있다. 도 20c에 도시된 것처럼 스토리지 노드 콘택(165)과 전기적으로 연결되는 커패시터(180)를 형성하여 반도체 소자(2)를 제조할 수 있다.
<응용예>
도 23a는 본 발명의 실시예들에 따른 반도체 소자들을 구비한 메모리 카드를 도시한 블록도이다. 도 23b는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 23a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 어느 하나를 포함할 수 있다.
도 23b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 23a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 접합영역 및 제2 접합영역을 정의하는 소자분리막을 포함하는 기판;
    상기 기판 내에 매립된 워드라인:
    상기 기판 상에서 상기 워드라인과 교차하는 비트라인;
    상기 기판과 상기 비트라인 사이에 배치되어 상기 제1 접합영역과 전기적으로 연결된 제1 전기적 연결부;
    상기 비트라인의 측면에 배치되어 상기 제2 접합영역과 전기적으로 연결된 제2 전기적 연결부; 그리고,
    상기 제1 전기적 연결부와 상기 제2 전기적 연결부 상의 절연 스페이서를 포함하되,
    상기 기판은,
    상기 제1 접합영역 및 상기 소자분리막이 리세스되어 정의되고 상기 제1 전기적 연결부가 배치되는 콘택홀을 포함하고, 상기 제1 접합영역의 상면은 상기 콘택홀의 바닥면 아래로 리세스되고,
    상기 절연 스페이서의 일 부분은 상기 제1 전기적 연결부의 일 부분과 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 접합영역의 상면은 상기 콘택홀의 바닥면에 비해 높은 레벨을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 절연 스페이서는 상기 콘택홀의 내측면을 덮는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전기적 연결부는 상기 소자분리막을 향해 돌출되어 상기 제2 전기적 연결부의 아래쪽으로 확장된 반도체 소자.
  5. 기판에 제1 접합영역 및 제2 접합영역을 갖는 활성영역을 형성하고;
    상기 기판 상에 절연막을 형성하고;
    상기 절연막을 패터닝하여 상기 제1 접합영역을 노출시키는 콘택홀을 형성하고;
    상기 콘택홀을 통해 노출된 상기 제1 접합영역을 리세스하고;
    상기 콘택홀 내에 상기 콘택홀의 내측면을 덮는 절연 스페이서를 형성하고;
    상기 절연 스페이서 내에 상기 제1 접합영역과 전기적으로 연결되고, 상기 절연 스페이서의 일 부분과 중첩하는 제1 콘택을 형성하고; 그리고
    상기 절연막을 관통하여 상기 제2 접합영역과 전기적으로 연결되는 제2 콘택을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 접합영역을 리세스하는 것은;
    상기 제1 접합영역을 등방성 식각하여 상기 콘택홀의 바닥면 아래로 리세스하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제5항에 있어서,
    상기 절연 스페이서는 상기 제1 콘택과 상기 제2 콘택을 이격시켜 전기적으로 절연시키는 반도체 소자의 제조방법.
  8. 제5항에 있어서,
    상기 제2 콘택과 상기 제2 접합영역 사이에 콘택 패드를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 절연 스페이서는:
    상기 콘택홀의 내측벽에 접하는 제1 스페이서; 그리고
    상기 제1 스페이서를 덮는 제2 스페이서를 포함하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 절연막을 형성하기 이전에 상기 콘택 패드를 형성하고;
    상기 콘택홀을 형성한 이후에, 상기 콘택홀의 내측벽에 접하는 상기 제1 스페이서를 형성하고; 그리고
    상기 제1 접합영역을 리세스한 이후에, 상기 제2 스페이서를 형성하는 것을 포함하고,
    상기 제1 스페이서는 상기 콘택 패드의 측벽을 덮는 반도체 소자의 제조방법.
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