[go: up one dir, main page]

KR100843715B1 - 반도체소자의 콘택 구조체 및 그 형성방법 - Google Patents

반도체소자의 콘택 구조체 및 그 형성방법 Download PDF

Info

Publication number
KR100843715B1
KR100843715B1 KR1020070047556A KR20070047556A KR100843715B1 KR 100843715 B1 KR100843715 B1 KR 100843715B1 KR 1020070047556 A KR1020070047556 A KR 1020070047556A KR 20070047556 A KR20070047556 A KR 20070047556A KR 100843715 B1 KR100843715 B1 KR 100843715B1
Authority
KR
South Korea
Prior art keywords
bit line
patterns
line structures
forming
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020070047556A
Other languages
English (en)
Inventor
김성구
홍형선
김동현
강남정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070047556A priority Critical patent/KR100843715B1/ko
Priority to US12/151,997 priority patent/US7713873B2/en
Application granted granted Critical
Publication of KR100843715B1 publication Critical patent/KR100843715B1/ko
Priority to US12/758,946 priority patent/US8378497B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체소자의 콘택 구조체 및 그 형성방법을 제공한다. 이 방법은 활성영역들 및 상기 활성영역들을 가로지르는 워드라인들을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판을 덮는 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 직접콘택 플러그들(direct contact plugs)을 통해 상기 활성영역과 접촉하면서 상기 워드라인들을 가로지르는 비트라인 구조체들(Bit line structures)을 형성한다. 상기 비트라인 구조체들을 갖는 기판 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 갖는 기판에 상기 비트라인 구조체들과 평행하면서 상기 제2 층간절연막 내부로 연장된 장벽패턴들을 형성한다. 상기 장벽패턴들을 갖는 기판 상에 상기 직접콘택 플러그들의 상부를 가로지르면서 상기 비트라인 구조체들과 수직방향으로 연장된 마스크 패턴들을 형성한다. 상기 마스크 패턴들, 상기 장벽패턴들 및 상기 비트라인 구조체들을 식각마스크로 이용하여 상기 제2 및 제1 층간절연막을 식각하여 매립콘택홀들(Buried contact holes)을 형성한다. 상기 매립콘택홀들을 채우는 매립콘택 플러그들을 형성한다.
Figure R1020070047556
비트라인 구조체, 장벽패턴, 마스크 패턴, 매립콘택홀, 매립콘택 플러그

Description

반도체소자의 콘택 구조체 및 그 형성방법{Contact structure in semiconductor device and method of forming the same}
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체 형성방법을 설명하기 위한 평면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체 형성방법을 설명하기 위해 도 1a 및 도 1b의 절단선 I-I'에 따른 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체 형성방법에서 비트라인 구조체들이 미스얼라인 되었을 경우를 예로 들어 설명하기 위해 도 1a의 절단선 I-I'에 따른 단면도들이다.
본 발명은 반도체소자 및 그 형성방법에 관한 것으로, 특히 반도체소자의 콘택 구조체 및 그 형성방법에 관한 것이다.
반도체소자의 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 단 채널 효과(short channel effect)와 같은 문제를 극복하면서 트랜지스터를 축소하는 방안으로 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT) 가 제안된 바 있다.
상기 리세스 채널 어레이 트랜지스터(RCAT)는 게이트전극을 반도체기판의 상부로 돌출되도록 배치한다. 이 경우에, 상기 돌출된 게이트전극으로 인하여 콘택 플러그 형성 및 평탄화 공정과 같은 후속공정들을 어렵게 하는 문제를 안고 있다. 또한, 함몰된 채널영역의 상부모서리 부분은 전계집중효과(field crowding effect)에 의한 누설전류 발생의 원인을 제공하기도 한다. 이에 더하여, 상기 돌출된 게이트전극을 형성하는 것은 고난도의 패터닝 공정을 필요로 한다.
상기와 같은 장애요인들을 극복하기 위하여 매립 채널 어레이 트랜지스터(buried channel array transistor; BCAT)가 연구되고 있다. 예를 들면, 매립 워드라인(buried word line)을 갖는 반도체소자가 미국특허 제6,770,535 B2호에 "반도체소자 및 그 제조공정(Semiconductor integrated circuit device and process for manufacturing the same)"이라는 제목으로 야마다 등(Yamada et al.)에 의해 개시된바 있다.
상기 매립 채널 어레이 트랜지스터(BCAT)는 게이트전극을 반도체기판의 내부에 매립되도록 형성한다. 상기 매립된 게이트전극 상에 캐핑패턴이 제공된다. 상기 캐핑패턴 및 상기 반도체기판의 상부표면은 동일레벨을 갖도록 형성한다. 즉, 상기 매립된 게이트전극은 상기 캐핑패턴에 의하여 상기 반도체기판의 상부표면보다 낮은 레벨에 제공된다. 상기 매립된 게이트전극 양측의 상기 반도체기판에 소스/드레인 영역들이 제공된다.
한편, 디램(dynamic random access memory; DRAM)과 같은 반도체장치들은 복 수의 상기 매립 채널 어레이 트랜지스터들(BCAT)을 구비한다. 또한, 상기 반도체장치들은 비트라인들과 같은 상호배선들(interconnections) 및 스토리지 노드들과 같은 캐패시터 전극을 구성요소들로 채택한다. 예를 들면, 상기 매립 채널 어레이 트랜지스터(BCAT)를 갖는 반도체기판은 하부 층간절연막으로 덮인다. 상기 하부 층간절연막 상에 상기 비트라인이 배치된다. 상기 비트라인은 직접콘택 플러그에 의하여 상기 소스/드레인 영역들 중 선택된 하나에 접촉된다. 상기 직접콘택 플러그는 상기 하부 층간절연막을 관통하는 콘택홀 내에 형성된다.
또한, 상기 비트라인을 덮는 상부 층간절연막이 형성되고, 상기 상부 층간절연막 및 상기 하부 층간절연막을 차례로 관통하여 상기 비트라인들 양옆의 상기 소스/드레인 영역들과 접촉하는 매립 콘택플러그들이 형성된다. 상기 매립 콘택플러그들 상부에 스토리지 노드들이 형성된다.
그러나, 상기 매립 채널 어레이 트랜지스터들(BCAT)은 상기 리세스 채널 어레이 트랜지스터(RCAT)들 보다 축소된 구조를 가지며, 이에 따라 상기 리세스 채널 어레이 트랜지스터들에서 사용되던 콘택플러그 형성 방법을 그대로 적용할 수 없게 되었다. 따라서, 상기 매립 채널 어레이 트랜지스터들(BCAT)에서의 콘택홀들을 형성하는 공정은 고난도의 패터닝 공정을 필요로 한다. 상기 고난도의 패터닝 공정은 생산효율 저하 및 제조비용 증가를 유발한다.
따라서, 반도체소자의 축소에 의해 발생하는 패터닝 마진 축소 문제 및 미세 패턴 형성시의 분해능 문제를 완화할 수 있는 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 반도체소자의 축소에 의해 발생하는 패터닝 마진 축소 문제 및 미세 패턴 형성시의 분해능 문제를 완화하기에 적합한 반도체소자의 콘택 구조체 및 그 형성방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 콘택 구조체 형성방법을 제공한다. 이 방법은 활성영역들 및 상기 활성영역들을 가로지르는 워드라인들을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판을 덮는 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 직접콘택 플러그들(direct contact plugs)을 통해 상기 활성영역과 접촉하면서 상기 워드라인들을 가로지르는 비트라인 구조체들(Bit line structures)을 형성한다. 상기 비트라인 구조체들을 갖는 기판 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 갖는 기판에 상기 비트라인 구조체들과 평행하면서 상기 제2 층간절연막 내부로 연장된 장벽패턴들을 형성한다. 상기 장벽패턴들을 갖는 기판 상에 상기 직접콘택 플러그들의 상부를 가로지르면서 상기 비트라인 구조체들과 수직방향으로 연장된 마스크 패턴들을 형성한다. 상기 마스크 패턴들, 상기 장벽패턴들 및 상기 비트라인 구조체들을 식각마스크로 이용하여 상기 제2 및 제1 층간절연막을 식각하여 매립콘택홀들(Buried contact holes)을 형성한다. 상기 매립콘택홀들을 채우는 매립콘택 플러그들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 워드라인들은 상기 활성영역의 내부를 가로지르는 매립 워드라인들로 형성되거나 상기 활성영역의 상부를 가로지르는 돌 출된 워드라인으로 형성될 수 있다.
다른 실시예들에서, 상기 비트라인 구조체들(Bit line structures)은 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴, 및 상기 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴의 측벽들을 덮는 비트라인 스페이서들을 포함하도록 형성될 수 있다.
또 다른 실시예들에서, 상기 직접콘택 플러그들(direct contact plugs) 및 상기 비트라인 구조체들을 형성하는 것은 상기 제1 층간절연막을 패터닝하여 상기 활성영역을 노출시키는 직접 콘택홀들(direct contact holes)을 형성하고, 상기 직접 콘택홀들을 갖는 기판 상에 상기 직접 콘택홀들을 채우는 비트라인 도전막을 형성하고, 상기 비트라인 도전막상에 비트라인 캐핑막을 형성하고, 상기 비트라인 캐핑막 및 상기 비트라인 도전막을 차례로 패터닝하여 직접콘택 플러그들을 형성함과 동시에 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴을 형성하고, 상기 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴의 측벽들을 덮는 비트라인 스페이서들을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 비트라인 캐핑패턴 및 상기 비트라인 스페이서들은 상기 제1 및 제2 층간절연막에 대해 식각선택비를 갖는 물질로 형성할 수 있다.
또 다른 실시예들에서, 상기 장벽패턴들은 상기 비트라인 구조체들 사이에 형성될 수 있다.
또 다른 실시예들에서, 상기 장벽패턴들을 형성하는 것은 상기 제2 층간절연 막을 상기 비트라인 구조체들과 평행한 방향으로 패터닝하여 그루브들을 형성하고, 상기 그루브들을 채우는 절연막을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 장벽패턴들은 상기 비트라인 구조체들에 대해 셀프얼라인 되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 제2 층간절연막은 상기 비트라인 구조체들의 단차 모양을 따라 형성되어 상기 제2 층간절연막 내부에 그루브를 갖도록 형성될 수 있다. 상기 장벽패턴들을 형성하는 것은 상기 제2 층간절연막을 갖는 기판 상에 상기 그루브가 채워지도록 절연막을 형성하고, 상기 절연막을 갖는 기판을 평탄화하여 상기 비트라인 구조체들의 상부면을 노출시키도록 형성하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 장벽패턴들은 상기 제1 및 제2 층간절연막에 대해 식각 선택비를 갖는 물질로 형성될 수 있다.
또 다른 실시예들에서, 상기 마스크 패턴들은 포토레지스트 패턴 또는 하드 마스크 패턴으로 형성될 수 있다.
또 다른 실시예들에서, 상기 매립콘택홀들(Buried contact holes)을 형성한 후, 상기 마스크 패턴들을 제거할 수 있다.
또 다른 실시예들에서, 상기 비트라인 구조체들은 일정한 폭을 갖도록 형성되거나, 상기 직접콘택 플러그와 접촉하는 영역의 폭이 상기 직접콘택 플러그와 접촉하지 않는 영역의 폭보다 넓은 폭을 갖도록 형성될 수 있다.
본 발명의 다른 일 양태에 따르면, 반도체소자의 콘택 구조체를 제공한다. 상기 반도체소자의 콘택 구조체는 활성영역들 및 상기 활성영역들을 가로지르는 워드라인들을 갖는 반도체기판을 구비한다. 상기 반도체기판 상에 직접콘택 플러그들(direct contact plugs)을 통해 상기 활성영역과 접촉하면서 상기 워드라인을 가로지르는 비트라인 구조체들(Bit line structures)이 배치된다. 상기 비트라인 구조체들 사이의 상기 반도체기판 상에 상기 비트라인 구조체들과 평행한 장벽패턴들이 배치된다. 상기 직접콘택 플러그와 인접한 영역의 상기 비트라인 구조체들 및 상기 장벽패턴들 사이를 채우는 절연막 패턴들이 배치된다. 상기 비트라인 구조체들, 상기 장벽패턴들 및 상기 절연막 패턴들에 의해 둘러싸이고 상기 비트라인 구조체들을 기준으로 대칭형의 매립콘택 플러그들이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 워드라인들은 상기 활성영역의 내부를 가로지르는 매립 워드라인들이거나 상기 활성영역의 상부를 가로지르는 돌출된 워드라인일 수 있다.
다른 실시예들에서, 상기 비트라인 구조체들(Bit line structures)은 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴, 및 상기 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴의 측벽들을 덮는 비트라인 스페이서들을 포함할 수 있다. 상기 비트라인 캐핑패턴 및 상기 비트라인 스페이서들은 절연막 패턴들에 대해 식각선택비를 갖는 물질일 수 있다.
또 다른 실시예들에서, 상기 장벽패턴들은 상기 절연막 패턴들에 대해 식각선택비를 갖는 물질일 수 있다.
또 다른 실시예들에서, 상기 비트라인 구조체들은 일정한 폭을 갖거나, 상기 직접콘택 플러그와 접촉하는 영역의 폭이 상기 직접콘택 플러그와 접촉하지 않는 영역의 폭보다 넓은 폭을 가질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공 되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체 형성방법을 설명하기 위한 평면도들이고, 도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체 형성방법을 설명하기 위해 도 1a 및 도 1b의 절단선 I-I'에 따른 단면도들이다. 본 발명의 실시예들에 따른 상기 반도체소자는 디램(dynamic random access memory; DRAM)일 수 있다.
도 1a 및 도 2a를 참조하면, 반도체기판(1)에 활성영역(7)을 한정하는 소자분리막(5)을 형성할 수 있다. 상기 반도체기판(1)은 실리콘웨이퍼일 수 있다. 상기 반도체기판(1)에는 n웰(n-well) 및/또는 p웰(p-well)과 같은 불순물영역들(도시하지 않음)이 형성될 수 있다. 상기 소자분리막(5)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(5)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 활성영역(7)은 도 1a에 도시된 바와 같이, 전기적으로 서로 분리된 다수의 활성영역들(7)이 규칙적으로 배열될 수 있다.
상기 반도체기판(1)에 상기 활성영역(7)을 가로지르는 게이트 트렌치들(10)을 형성할 수 있다. 상기 게이트 트렌치들(10)은 사진공정의 한계해상도 보다 좁은 폭을 갖도록 형성될 수 있다. 상기 게이트 트렌치들(10)의 내부에 노출된 상기 활성영역(7)의 표면에 게이트 절연막(12)을 형성할 수 있다. 상기 게이트 절연막(12) 상에 상기 게이트 트렌치들(10)을 부분적으로 채우는 매립 게이트전극들(15)을 형성할 수 있다. 상기 매립 게이트전극들(15) 상에 상기 게이트 트렌치들(10)을 완전히 채우는 캐핑패턴들(17)을 형성할 수 있다. 상기 매립 게이트전극들(15) 양측의 상기 활성영역(7)에 소스/드레인 영역들(19)을 형성할 수 있다. 상기 소스/드레인 영역들(19)은 상기 매립 게이트전극들(15) 사이의 상기 활성영역(7)에 형성된 공통 소스/드레인 영역을 포함할 수 있다.
상기 소자분리막(5), 상기 활성영역(7) 및 상기 캐핑패턴들(17)은 모두 동일평면상에 노출될 수 있다. 상기 게이트 트렌치들(10)은 상기 활성영역(7) 및 상기 소자분리막(5)을 가로지르도록 형성할 수 있다. 상기 게이트 트렌치들(10)은 서로 평행하게 형성할 수 있다. 이 경우에, 상기 매립 게이트전극들(15)은 연장되어 매립 워드라인(15)의 역할을 할 수 있다. 상기 매립 게이트전극들(15)은 상기 활성영역(7)의 상부표면들보다 낮은 레벨에 형성할 수 있다.
또는 이와 달리, 본 발명의 반도체소자가 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT)일 경우 워드라인은 반도체기판의 상부를 가로지르는 돌출된 워드라인으로 형성될 수 있다.
상기 게이트 트렌치들(10)은 하부의 폭이 상부보다 넓은 사다리꼴 모양, 또는 하부에 구형의 하부트렌치가 신장된 플라스크 모양과 같이 다양한 형상으로 형성될 수 있으나, 이하에서는 상하부의 폭이 같고 하부 모서리가 둥글게 형성된 경우를 상정하여 설명하기로 한다.
상기 게이트 절연막(12)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-K dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 매립 게이트전극들(15)은 금속막, 금속실리사이드막, 폴리실리콘막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 매립 게이트전극들(15)은 TiSi 막으로 형성할 수 있다.
상기 캐핑패턴들(17)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막과 같은 절연막으로 형성할 수 있다. 예를 들면, 상기 캐핑패턴들(17)은 실리콘질화막으로 형성할 수 있다.
상기 소스/드레인 영역들(19)은 상기 매립 게이트전극들(15) 양측의 상기 활성영역(7)에 불순물이온들을 주입하여 형성할 수 있다. 상기 소스/드레인 영역들(19)은 상기 반도체기판(1)과 다른 도전형의 불순물이온들을 갖도록 형성할 수 있다. 예를 들면, 상기 반도체기판(1)은 p형 불순물이온들을 구비하도록 형성할 수 있으며, 상기 소스/드레인 영역들(19)은 n형 불순물이온들을 구비하도록 형성할 수 있다.
도 1a 및 도 2b를 참조하면, 상기 캐핑패턴들(17)을 갖는 상기 반도체기판(1) 상에 제1 층간절연막(20)을 형성할 수 있다. 상기 제1 층간절연막(20)은 실리콘산화막으로 형성할 수 있다. 상기 제1 층간절연막(20)은 평탄화된 상부표면을 갖도록 형성할 수 있다. 상기 제1 층간절연막(20)을 패터닝하여 상기 소스/드레인 영역들(19) 중 선택된 하나의 영역을 노출시키는 직접콘택홀(22h)을 형성할 수 있다. 이어, 통상의 다마신(damascene) 공정을 수행하여 상기 직접콘택홀(22h)을 채우는 직접콘택 플러그(22)를 형성할 수 있다.
상기 제1 층간절연막(20) 상에 상기 직접콘택 플러그(22)와 접촉하는 비트라인 구조체들(32)을 형성할 수 있다. 상기 비트라인 구조체들(32)은 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27), 및 상기 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27)의 측벽들을 덮는 비트라인 스페이서(30)를 포함하도록 형성될 수 있다.
구체적으로, 상기 직접콘택 플러그들(22)을 갖는 기판 상에 비트라인 도전막 및 비트라인 캐핑막을 차례로 형성하고, 상기 비트라인 캐핑막 및 상기 비트라인 도전막을 차례로 패터닝하여 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27)을 형성할 수 있다. 이어, 상기 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27)의 측벽들을 덮는 비트라인 스페이서들(30)을 형성할 수 있다.
또는 이와 달리, 상기 제1 층간절연막(20)을 패터닝하여 상기 활성영역(7)을 노출시키는 직접콘택홀(22h)을 형성하고, 상기 직접콘택홀(22h)을 갖는 기판 상에 상기 직접콘택홀(22h)을 채우는 비트라인 도전막을 형성할 수 있다. 상기 비트라인 도전막 상에 비트라인 캐핑막을 형성하고, 상기 비트라인 캐핑막 및 상기 비트라인 도전막을 차례로 패터닝하여 직접콘택 플러그(22)를 형성함과 동시에 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27)을 형성할 수 있다. 이어, 상기 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27)의 측벽들을 덮는 비트라인 스페이서들(30)을 형성할 수 있다.
상기 직접콘택 플러그(22) 및 상기 비트라인 도전패턴(25)은 금속막, 금속실리사이드막, 폴리실리콘막, 및/또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 예를 들면, 상기 직접콘택 플러그(22)는 텅스텐 막 및 상기 텅스텐 막의 측벽 및 바닥을 감싸는 장벽금속막을 포함하도록 형성할 수 있다. 상기 비트라인 캐핑패턴(27) 및 상기 비트라인 스페이서들(30)은 상기 제1 층간절연막(20)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 상기 비트라인 캐핑패턴(27) 및 상기 비트라인 스페이서들(30)은 실리콘 질화막으로 형성될 수 있다.
상기 비트라인 구조체들(32)은 일정한 폭을 갖도록 형성될 수 있다. 또는 이와 달리, 상기 비트라인 구조체들(32)은 상기 직접콘택 플러그들(22)과 접촉하는 영역의 폭이 상기 직접콘택 플러그들(22)과 접촉하지 않는 영역의 폭보다 넓은 폭을 갖도록 형성될 수 있다. 즉, 상기 비트라인 구조체들(32)은 평면도로 보여 질 때, 상기 직접콘택 플러그들(22) 상부영역에서 볼록한 부분을 갖도록 형성될 수 있다.
도 1a 및 도 2c를 참조하면, 상기 비트라인 구조체들(32)을 갖는 상기 반도체기판(1) 상에 제2 층간절연막(35)을 형성할 수 있다. 상기 제2 층간절연막(35)을 갖는 기판에 상기 비트라인 구조체들(32)과 평행하면서 상기 제2 층간절연막(35) 내부로 연장된 장벽패턴들(37)을 형성할 수 있다. 상기 장벽패턴들(37)은 상기 비트라인 구조체들(32) 사이에 형성될 수 있다.
구체적으로, 상기 제2 층간절연막(35)은 상기 비트라인 구조체들(32)의 단차 모양을 따라 형성되어 상기 제2 층간절연막(35) 내부에 그루브를 갖도록 형성될 수 있다. 상기 장벽패턴들(37)을 형성하는 방법은 상기 제2 층간절연막(35)을 갖는 기판 상에 상기 그루브가 채워지도록 절연막을 형성하고, 상기 절연막을 갖는 기판을 상기 비트라인 구조체들(32)의 상부면이 노출될때까지 평탄화할 수 있다. 따라서, 상기 비트라인 구조체들(32) 사이에 셀프얼라인된 장벽패턴들(37)이 형성될 수 있다. 상기 셀프얼라인된 장벽패턴들(37)의 폭은 사진공정의 한계해상도 보다 좁은 폭을 가질 수 있다.
또는 이와 달리, 상기 제2 층간절연막(35)을 상기 비트라인 구조체들(32)과 평행한 방향으로 패터닝하여 그루브들을 형성하고, 상기 그루브들을 채우는 절연막을 형성하여 상기 장벽패턴들(37)을 형성할 수 있다. 이때, 상기 그루브들은 상기 제 1 층간절연막(20) 내부까지 연장되어 형성될 수 도 있다.
상기 장벽패턴들(37)은 상기 제1 및 제2 층간절연막들(20,35)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 장벽패턴들(37)은 실리콘 질화막으로 형성할 수 있다. 상기 장벽패턴들(37)은 상기 비트라인 캐핑패턴(27) 및 상기 비트 라인 스페이서들(30)과 동일한 막으로 형성할 수 있다.
상기 장벽패턴들(37)을 갖는 기판 상에 상기 직접콘택 플러그들(22)의 상부를 가로지르면서 상기 비트라인 구조체들(32)과 수직방향으로 연장된 마스크 패턴들(40)을 형성한다. 상기 마스크 패턴들(40)은 포토레지스트 패턴 또는 하드 마스크 패턴으로 형성될 수 있다.
도 1a 및 도 2d를 참조하면, 상기 마스크 패턴들(40), 상기 장벽패턴들(37) 및 상기 비트라인 구조체들(32)을 식각마스크로 이용하여 상기 제2 및 제1 층간절연막을 차례로 식각하여 상기 소스/드레인 영역들(19)을 노출시키는 매립콘택홀들(Buried contact holes;42h)을 형성할 수 있다. 그 결과, 제1 및 제2 층간절연막 패턴들(20',35')이 형성될 수 있다. 상기 매립콘택홀들(42h)은 상기 장벽패턴들(37)의 측벽들, 상기 비트라인 구조체들(32)의 측벽들, 및 상기 제1 및 제2 층간절연막 패턴들(20',35')의 측벽들을 노출시키도록 형성될 수 있다. 상기 매립콘택홀들(42h)은 상기 비트라인 구조체들(32)을 기준으로 대칭형으로 형성될 수 있다. 상기 매립콘택홀들(42h)은 상기 비트라인 구조체들(32)이 일정한 폭을 가질 경우, 도 1a에서와 같이 평면도로 보여 질 때 직사각형 구조로 형성될 수 있다.
상기 마스크 패턴들(40)은 상기 직접콘택 플러그들(22)의 상부를 덮고 있으므로 상기 비트라인 구조체들(32)이 미스얼라인되어 상기 직접콘택 플러그들(22)의 상부면이 일부 노출되더라도 상기 매립콘택홀들(42h)에 의해 상기 직접콘택 플러그들(22)이 노출되는 현상이 발생하지 않게 된다. 또한, 상기 비트라인 구조체들(32)과 수직방향의 라인 및 스페이스 패턴의 마스크 패턴들(40)을 이용함으로써 상기 매립콘택홀들(42h)이 최대한 넓은 면적을 갖도록 형성할 수 있게 된다. 이에 더하여, 셀프얼라인된 장벽패턴들(37)을 이용함으로써 상기 매립콘택홀들(42)의 배치 정확도를 높일 수 있게 된다.
도 1b 및 도 4e를 참조하면, 상기 매립콘택홀들(42h)을 형성한 후, 상기 마스크 패턴들(40)을 제거할 수 있다. 상기 매립콘택홀들(42h)을 채우는 매립콘택 플러그들(42)을 형성한다. 구체적으로 상기 매립콘택홀들(42h)을 채우는 도전막을 형성하고, 상기 비트라인 구조체들(32)의 상부면 및 상기 장벽패턴들(37)의 상부면이 노출되도록 상기 도전막을 평탄화할 수 있다. 상기 평탄화 공정은 에치백 공정 또는 화학 기계적 연마 공정을 이용할 수 있다. 상기 매립콘택 플러그들(42)은 금속막, 금속실리사이드막, 폴리실리콘막, 및/또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 매립콘택 플러그들(42)을 갖는 기판 상에 통상의 방법을 이용하여 상기 매립콘택 플러그들(42) 각각에 접촉하는 스토리지 노드들(45)을 형성할 수 있다. 상기 스토리지 노드들(45)은 금속막, 금속실리사이드막, 폴리실리콘막, 및/또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 스토리지 노드들(45)은 상기 매립콘택 플러그들(42)을 통하여 상기 소스/드레인 영역들(19)에 전기적으로 접속될 수 있다. 상기 스토리지 노드들(45)은 캐패시터의 하부전극일 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체 형성방법에서 비트라인 구조체들이 미스얼라인 되었을 경우를 예로 들어 설명하기 위해 도 1a의 절단선 I-I'에 따른 단면도들이다.
도 1a 및 도 3a를 참조하면, 도 2a 및 도 2b에서 설명한 공정을 이용하여 반도체기판(1)에 활성영역(7)을 한정하는 소자분리막(5)을 형성할 수 있다. 상기 활성영역(7)은 도 1a에 도시된 바와 같이, 전기적으로 서로 분리된 다수의 활성영역들(7)이 규칙적으로 배열되도록 형성할 수 있다.
상기 반도체기판(1)에 상기 활성영역(7)을 가로지르는 게이트 트렌치들(10)을 형성할 수 있다. 상기 게이트 트렌치들(10)은 사진공정의 한계해상도 보다 좁은 폭을 가지도록 형성할 수 있다. 상기 게이트 트렌치들(10)의 내부에 노출된 상기 활성영역(7)의 표면에 게이트 절연막(12)을 형성할 수 있다. 상기 게이트 절연막(12) 상에 상기 게이트 트렌치들(10)을 부분적으로 채우는 매립 게이트전극들(15)을 형성할 수 있다. 상기 매립 게이트전극들(15) 상에 상기 게이트 트렌치들(10)을 완전히 채우는 캐핑패턴들(17)을 형성할 수 있다. 상기 매립 게이트전극들(15) 양측의 상기 활성영역(7)에 소스/드레인 영역들(19)을 형성할 수 있다. 상기 소스/드레인 영역들(19)은 상기 매립 게이트전극들(15) 사이의 상기 활성영역(7)에 형성된 공통 소스/드레인 영역을 포함할 수 있다.
상기 게이트 트렌치들(10)은 상기 활성영역(7) 및 상기 소자분리막(5)을 가로지르도록 형성할 수 있다. 상기 게이트 트렌치들(10)은 서로 평행하게 형성할 수 있다. 이 경우에, 상기 매립 게이트전극들(15)은 연장되어 매립 워드라인(15)의 역할을 할 수 있다.
상기 캐핑패턴들(17)을 갖는 상기 반도체기판(1) 상에 제1 층간절연막을 형성할 수 있다. 상기 제1 층간절연막을 패터닝하여 상기 소스/드레인 영역들(19) 중 선택된 하나의 영역을 노출시키는 직접콘택홀(22h)을 형성할 수 있다. 이어, 통상의 다마신(damascene) 공정을 수행하여 상기 직접콘택홀(22h)을 채우는 직접콘택 플러그(22)를 형성할 수 있다.
상기 제1 층간절연막 상에 상기 직접콘택 플러그(22)와 접촉하는 비트라인 구조체들(32')을 형성할 수 있다. 상기 비트라인 구조체들(32')은 차례로 적층된 비트라인 도전패턴(25') 및 비트라인 캐핑패턴(27'), 및 상기 차례로 적층된 비트라인 도전패턴(25') 및 비트라인 캐핑패턴(27')의 측벽들을 덮는 비트라인 스페이서(30')를 포함하도록 형성될 수 있다. 이때, 상기 비트라인 구조체들(32')은 미스얼라인된 상태일 수 있다. 그 결과, 참조부호 A 영역에서 보이듯이, 상기 직접콘택 플러그들(22)의 상부면이 일부 노출될 수 있다. 도 1a의 평면도에는 미스얼라인된 비트라인 구조체들(32')을 도시하지 않았다.
이어, 도 2c 및 도 2d와 동일한 공정을 진행하여 상기 비트라인 구조체들(32')을 갖는 상기 반도체기판(1) 상에 제2 층간절연막을 형성할 수 있다. 상기 제2 층간절연막을 갖는 기판에 상기 비트라인 구조체들(32)과 평행하면서 상기 제2 층간절연막 내부로 연장된 장벽패턴들(37)을 형성할 수 있다. 상기 장벽패턴들(37)은 상기 비트라인 구조체들(32') 사이에 형성될 수 있다. 상기 장벽패턴들(37)을 상기 도 2c에 설명한 바와 같이, 비트라인 구조체들(32')을 이용한 셀프얼라인 방법으로 형성할 경우, 상기 장벽패턴들(37) 역시 상기 비트라인 구조체들(32')의 미스얼라인된 만큼 위치가 이동될 수 있다.
상기 장벽패턴들(37)을 갖는 기판 상에 상기 직접콘택 플러그들(22)의 상부 를 가로지르면서 상기 비트라인 구조체들(32')과 수직방향으로 연장된 마스크 패턴들(40)을 형성한다. 상기 마스크 패턴들(40)은 라인 및 스페이스 패턴일 수 있다. 이어, 상기 마스크 패턴들(40), 상기 장벽패턴들(37) 및 상기 비트라인 구조체들(32')을 식각마스크로 이용하여 상기 제2 및 제1 층간절연막을 식각하여 상기 소스/드레인 영역들(19)을 노출시키는 매립콘택홀들(Buried contact holes;42h')을 형성할 수 있다. 그 결과, 제1 및 제2 층간절연막 패턴들(20',35')이 형성된다. 상기 매립콘택홀들(42h')은 상기 장벽패턴들(37)의 측벽들, 상기 비트라인 구조체들(32')의 측벽들, 및 상기 제1 및 제2 층간절연막 패턴들(20',35')의 측벽들을 노출시키도록 형성될 수 있다.
상기 마스크 패턴들(40)은 상기 직접콘택 플러그들(22)의 상부를 덮고 있으므로 상기 비트라인 구조체들(32')이 미스얼라인되어 상기 직접콘택 플러그들(22)의 상부면이 일부 노출(A)되더라도 상기 매립콘택홀들(42h')에 의해 상기 직접콘택 플러그들(22)이 노출되는 현상을 방지할 수 있게 된다.
도 1a 및 도 3b를 참조하면, 상기 매립콘택홀들(42h')을 형성한 후, 상기 마스크 패턴들(40)을 제거할 수 있다. 상기 매립콘택홀들(42h')을 채우는 매립콘택 플러그들(42')을 형성한다. 상기 매립콘택 플러그들(42')은 참조부호 A 영역에서 보이듯이, 상기 직접콘택 플러그들(22)과 상기 제 1 및 제 2 층간절연막 패턴들(20',35')에 의해 절연된 상태로 형성될 수 있다. 따라서, 비트라인 구조체들(32')의 미스얼라인에 의해 발생할 수 있었던 상기 직접콘택 플러그들(22) 및 상기 매립콘택 플러그들(42') 사이의 쇼트불량을 근본적으로 방지함으로써 생산 수율 을 향상시킬 수 있게 된다.
본 발명은 상술한 실시예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT) 및 구형 리세스 채널 어레이 트랜지스터(spherical recess channel array transistor; SRCAT)의 형성방법에도 적용될 수 있다.
도 1b 및 도 4e를 다시 참조하여 본 발명의 실시예들에 따른 반도체소자의 콘택 구조체를 설명하기로 한다.
도 1b 및 도 4e를 참조하면, 반도체기판(1)에 활성영역(7)을 한정하는 소자분리막(5)이 배치될 수 있다. 상기 반도체기판(1)은 실리콘웨이퍼일 수 있다. 상기 반도체기판(1)에는 n웰(n-well) 및/또는 p웰(p-well)과 같은 불순물영역들(도시하지 않음)이 배치될 수 있다. 상기 소자분리막(5)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 구조일 수 있다. 상기 소자분리막(5)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막과 같은 절연막일 수 있다. 상기 활성영역(7)은 도 1a에 도시된 바와 같이, 전기적으로 서로 분리된 다수의 활성영역들(7)이 규칙적으로 배열될 수 있다.
상기 반도체기판(1)에 상기 활성영역(7)을 가로지르는 게이트 트렌치들(10)이 배치될 수 있다. 상기 게이트 트렌치들(10)의 측벽들 및 하부면을 따라 게이트 절연막(12)이 배치될 수 있다. 상기 게이트 트렌치들(10)은 사진공정의 한계해상도 보다 좁은 폭을 가질 수 있다. 상기 게이트 트렌치들(10)을 부분적으로 채우는 매 립 게이트전극들(15)이 배치될 수 있다. 상기 매립 게이트전극들(15) 상에 상기 게이트 트렌치들(10)을 완전히 채우는 캐핑패턴들(17)이 배치될 수 있다. 상기 매립 게이트전극들(15) 양측의 상기 활성영역(7)에 소스/드레인 영역들(19)이 배치될 수 있다. 상기 소스/드레인 영역들(19)은 상기 매립 게이트전극들(15) 사이의 상기 활성영역(7)에 배치된 공통 소스/드레인 영역(19)을 포함할 수 있다.
상기 소자분리막(5), 상기 활성영역(7) 및 상기 캐핑패턴들(17)의 상부면들은 모두 동일 레벨일 수 있다. 상기 게이트 트렌치들(10)은 상기 활성영역(7) 및 상기 소자분리막(5)을 가로지르도록 배치될 수 있다. 상기 게이트 트렌치들(10)은 서로 평행하게 배치될 수 있다. 상기 매립 게이트전극들(15)은 연장되어 매립 워드라인(15)의 역할을 할 수 있다. 상기 매립 게이트전극들(15)은 상기 활성영역(7)의 상부표면들보다 낮은 레벨에 배치될 수 있다.
또는 이와 달리, 본 발명의 반도체소자가 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT)일 경우 워드라인의 구조는 반도체기판의 상부를 가로지르는 돌출된 워드라인일 수 있다.
상기 게이트 트렌치들(10)은 하부의 폭이 상부보다 넓은 사다리꼴 모양, 또는 하부에 구형의 하부트렌치가 신장된 플라스크 모양과 같이 다양한 형상을 가질 수 있으나, 이하에서는 상하부의 폭이 같고 하부 모서리가 둥근 형상을 가진 구조를 상정하여 설명하기로 한다.
상기 게이트 절연막(12)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-K dielectrics), 또는 이들의 조합막일 수 있다. 상기 매립 게이트전 극들(15)은 금속막, 금속실리사이드막, 폴리실리콘막, 또는 이들의 조합막일 수 있다. 예를 들면, 상기 매립 게이트전극들(15)은 TiSi 막일 수 있다.
상기 캐핑패턴들(17)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막과 같은 절연막일 수 있다. 예를 들면, 상기 캐핑패턴들(17)은 실리콘질화막일 수 있다. 상기 소스/드레인 영역들(19)은 상기 반도체기판(1)과 다른 도전형의 불순물이온들을 가질 수 있다. 예를 들면, 상기 반도체기판(1)은 p형 불순물이온들을 구비할 수 있으며, 상기 소스/드레인 영역들(19)은 n형 불순물이온들을 구비할 수 있다.
상기 소스/드레인 영역들(19)을 갖는 상기 반도체기판(1) 상에 직접콘택 플러그들(direct contact plugs;22)을 통해 상기 활성영역과 접촉하면서 상기 게이트 전극들(15)을 가로지르는 비트라인 구조체들(Bit line structures;32)이 배치된다. 상기 비트라인 구조체들(32)은 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27), 및 상기 차례로 적층된 비트라인 도전패턴(25) 및 비트라인 캐핑패턴(27)의 측벽들을 덮는 비트라인 스페이서(30)를 포함할 수 있다.
상기 직접콘택 플러그(22) 및 상기 비트라인 도전패턴(25)은 금속막, 금속실리사이드막, 폴리실리콘막, 및/또는 이들의 조합막과 같은 도전막일 수 있다. 예를 들면, 상기 직접콘택 플러그(22)는 텅스텐 막 및 상기 텅스텐 막의 측벽 및 바닥을 감싸는 장벽금속막을 포함할 수 있다. 상기 비트라인 캐핑패턴(27) 및 상기 비트라인 스페이서들(30)은 실리콘 질화막일 수 있다.
상기 비트라인 구조체들(32)은 일정한 폭을 가질 수 있다. 또는 이와 달리, 상기 비트라인 구조체들(32)은 상기 직접콘택 플러그들(22)과 접촉하는 영역의 폭이 상기 직접콘택 플러그들(22)과 접촉하지 않는 영역의 폭보다 넓은 폭을 가질 수 있다.
상기 비트라인 구조체들(32) 사이의 상기 반도체기판(1) 상에 상기 비트라인 구조체들(32)과 평행한 장벽패턴들(37)이 배치된다. 상기 장벽패턴들(37)은 실리콘 질화막일 수 있다. 상기 장벽패턴들(37)은 상기 비트라인 캐핑패턴(27) 및 상기 비트라인 스페이서들(30)과 동일한 막일 수 있다. 상기 장벽패턴들(37) 및 상기 반도체기판(1) 사이에 차례로 적층된 제1 및 제2 층간절연막 패턴들(20',35')이 개재될 수 도 있다. 상기 장벽패턴들(37)은 사진공정의 한계해상도 보다 좁은 폭을 가질 수 있다.
또한, 상기 직접콘택 플러그들(22) 영역을 제외한 상기 비트라인 구조체들(32) 및 상기 반도체기판(1) 사이의 영역에 상기 제1 층간절연막 패턴(20')이 배치될 수 있다. 상기 비트라인 캐핑패턴(27) 및 상기 비트라인 스페이서들(30)은 제1 및 제2 층간절연막 패턴들(20',35')에 대해 식각선택비를 갖는 물질일 수 있다. 상기 장벽패턴들(37)은 상기 제1 및 제2 층간절연막 패턴들(20',35')에 대해 식각선택비를 갖는 물질일 수 있다.
상기 직접콘택 플러그(22)와 인접한 영역의 상기 비트라인 구조체들(32) 및 상기 장벽패턴들(37) 사이를 채우는 절연막 패턴들(단면도에 도시되지 않음)이 배치될 수 있다. 또한, 상기 비트라인 구조체들(32), 상기 장벽패턴들(37) 및 상기 절연막 패턴들에 의해 둘러싸이고 상기 비트라인 구조체들(32)을 기준으로 대칭형 의 매립콘택 플러그들(42)이 배치될 수 있다. 상기 매립콘택 플러그들(42)은 상기 비트라인 구조체들(32)이 일정한 폭을 가질 경우, 도 1a에서와 같이 평면도로 보여 질 때 직사각형 구조일 수 있다. 상기 매립콘택 플러그들(42)은 금속막, 금속실리사이드막, 폴리실리콘막, 및/또는 이들의 조합막과 같은 도전막일 수 있다.
상기 매립콘택 플러그들(42)을 갖는 기판 상에 상기 매립콘택 플러그들(42) 각각에 접촉하는 스토리지 노드들(45)이 배치될 수 있다. 상기 스토리지 노드들(45)은 금속막, 금속실리사이드막, 폴리실리콘막, 및/또는 이들의 조합막과 같은 도전막일 수 있다. 상기 스토리지 노드들(45)은 상기 매립콘택 플러그들(42)을 통하여 상기 소스/드레인 영역들에 전기적으로 접속될 수 있다. 상기 스토리지 노드들(45)은 캐패시터의 하부전극일 수 있다.
본 발명은 상술한 실시예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 리세스 채널 어레이 트랜지스터(recess channel array transistor; RCAT) 및 구형 리세스 채널 어레이 트랜지스터(spherical recess channel array transistor; SRCAT)의 콘택 구조체에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 매립콘택홀들을 형성하기 위한 식각마스크들로 비트라인 구조체들, 상기 비트라인 구조체들 사이에 상기 비트라인 구조체들과 평행하게 형성된 장벽금속막, 및 직접콘택 플러그들 상부를 상기 비트라인 구조체들과 수직방향으로 가로지르는 마스크 패턴들을 모두 이용하여 층간절연막을 식각하여 소스/드레인 영역을 노출시킨다. 따라서, 평면도로 보여 질 때, 비트라인 구조체를 기준으로 대칭형의 매립콘택홀들이 형성되게 되며, 수직으로 교차되는 라인 및 스페이스 패턴들을 이용함으로써 콘택 면적을 최대한 넓게 형성할 수 있게 되어 포토공정의 마진을 증가시킬 수 있게 된다.
또한, 상기 비트라인 구조체들이 미스얼라인되어 상기 직접콘택 플러그들의 상부면이 일부 노출되더라도 상기 마스크 패턴들이 상기 직접콘택 플러그들의 상부를 덮고 있으므로 상기 매립콘택홀들에 의해 상기 직접콘택 플러그들이 노출되는 현상을 방지할 수 있게 된다. 따라서, 비트라인 구조체들의 미스얼라인에 의해 발생할 수 있었던 상기 직접콘택 플러그들 및 상기 매립콘택 플러그들 사이의 쇼트불량을 근본적으로 방지함으로써 생산 수율을 향상시킬 수 있게 된다.

Claims (20)

  1. 활성영역들 및 상기 활성영역들을 가로지르는 워드라인들을 갖는 반도체기판을 준비하고,
    상기 반도체기판을 덮는 제1 층간절연막을 형성하고,
    상기 제1 층간절연막 상에 직접콘택 플러그들(direct contact plugs)을 통해 상기 활성영역과 접촉하면서 상기 워드라인을 가로지르는 비트라인 구조체들(Bit line structures)을 형성하고,
    상기 비트라인 구조체들을 갖는 기판 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막을 갖는 기판에 상기 비트라인 구조체들과 평행하면서 상기 제2 층간절연막 내부로 연장된 장벽패턴들을 형성하고,
    상기 장벽패턴들을 갖는 기판 상에 상기 직접콘택 플러그들의 상부를 가로지르면서 상기 비트라인 구조체들과 수직방향으로 연장된 마스크 패턴들을 형성하고,
    상기 마스크 패턴들, 상기 장벽패턴들 및 상기 비트라인 구조체들을 식각마스크로 이용하여 상기 제2 및 제1 층간절연막을 식각하여 매립콘택홀들(Buried contact holes)을 형성하고,
    상기 매립콘택홀들을 채우는 매립콘택 플러그들을 형성하는 것을 포함하는 반도체소자의 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 워드라인들은 상기 활성영역의 내부를 가로지르는 매립 워드라인들로 형성되거나 상기 활성영역의 상부를 가로지르는 돌출된 워드라인으로 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  3. 제 1 항에 있어서,
    상기 비트라인 구조체들(Bit line structures)은 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴, 및 상기 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴의 측벽들을 덮는 비트라인 스페이서들을 포함하도록 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  4. 제 3 항에 있어서,
    상기 직접콘택 플러그들 및 상기 비트라인 구조체들을 형성하는 것은
    상기 제1 층간절연막을 패터닝하여 상기 활성영역을 노출시키는 직접 콘택홀들(direct contact holes)을 형성하고,
    상기 직접 콘택홀들을 갖는 기판 상에 상기 직접 콘택홀들을 채우는 비트라인 도전막을 형성하고,
    상기 비트라인 도전막 상에 비트라인 캐핑막을 형성하고,
    상기 비트라인 캐핑막 및 상기 비트라인 도전막을 차례로 패터닝하여 직접콘택 플러그들을 형성함과 동시에 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴을 형성하고,
    상기 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴의 측벽들을 덮는 비트라인 스페이서들을 형성하는 것을 포함하는 반도체소자의 콘택 구조체 형성방법.
  5. 제 3 항에 있어서,
    상기 비트라인 캐핑패턴 및 상기 비트라인 스페이서들은 상기 제1 및 제2 층간절연막에 대해 식각선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  6. 제 1 항에 있어서,
    상기 장벽패턴들은 상기 비트라인 구조체들 사이에 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  7. 제 1 항에 있어서,
    상기 장벽패턴들을 형성하는 것은
    상기 제2 층간절연막을 상기 비트라인 구조체들과 평행한 방향으로 패터닝하여 그루브들을 형성하고,
    상기 그루브들을 채우는 절연막을 형성하는 것을 포함하는 반도체소자의 콘택 구조체 형성방법.
  8. 제 1 항에 있어서,
    상기 장벽패턴들은 상기 비트라인 구조체들에 대해 셀프얼라인 되도록 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  9. 제 1 항에 있어서,
    상기 제2 층간절연막은 상기 비트라인 구조체들의 단차 모양을 따라 형성되어 상기 제2 층간절연막 내부에 그루브를 갖도록 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  10. 제 9 항에 있어서,
    상기 장벽패턴들을 형성하는 것은
    상기 제2 층간절연막을 갖는 기판 상에 상기 그루브가 채워지도록 절연막을 형성하고,
    상기 절연막을 갖는 기판을 평탄화하여 상기 비트라인 구조체들의 상부면을 노출시키도록 형성하는 것을 포함하는 반도체소자의 콘택 구조체 형성방법.
  11. 제 1 항에 있어서,
    상기 장벽패턴들은 상기 제1 및 제2 층간절연막에 대해 식각선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  12. 제 1 항에 있어서,
    상기 마스크 패턴들은 포토레지스트 패턴 또는 하드 마스크 패턴으로 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  13. 제 1 항에 있어서,
    상기 매립콘택홀들(Buried contact holes)을 형성한 후,
    상기 마스크 패턴들을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  14. 제 1 항에 있어서,
    상기 비트라인 구조체들은 일정한 폭을 갖도록 형성되거나, 상기 직접콘택 플러그와 접촉하는 영역의 폭이 상기 직접콘택 플러그와 접촉하지 않는 영역의 폭보다 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  15. 활성영역들 및 상기 활성영역들을 가로지르는 워드라인들을 갖는 반도체기판;
    상기 반도체기판 상에 직접콘택 플러그들(direct contact plugs)을 통해 상기 활성영역과 접촉하면서 상기 워드라인들을 가로지르는 비트라인 구조체들(Bit line structures);
    상기 비트라인 구조체들 사이의 상기 반도체기판 상에 상기 비트라인 구조체들과 평행하게 배치된 장벽패턴들;
    상기 직접콘택 플러그와 인접한 영역의 상기 비트라인 구조체들 및 상기 장벽패턴들 사이를 채우는 절연막 패턴들; 및
    상기 비트라인 구조체들, 상기 장벽패턴들 및 상기 절연막 패턴들에 의해 둘러싸이고 상기 비트라인 구조체들을 기준으로 대칭형으로 배치된 매립콘택 플러그들을 포함하는 반도체소자의 콘택 구조체.
  16. 제 15 항에 있어서,
    상기 워드라인들은 상기 활성영역의 내부를 가로지르는 매립 워드라인들이거나 상기 활성영역의 상부를 가로지르는 돌출된 워드라인인 것을 특징으로 하는 반도체소자의 콘택 구조체.
  17. 제 15 항에 있어서,
    상기 비트라인 구조체들(Bit line structures)은 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴, 및 상기 차례로 적층된 비트라인 도전패턴 및 비트라인 캐핑패턴의 측벽들을 덮는 비트라인 스페이서들을 포함하는 것을 특징으로 하는 반도체소자의 콘택 구조체.
  18. 제 17 항에 있어서,
    상기 비트라인 캐핑패턴 및 상기 비트라인 스페이서들은 상기 절연막 패턴들에 대해 식각선택비를 갖는 물질인 것을 특징으로 하는 반도체소자의 콘택 구조체.
  19. 제 15 항에 있어서,
    상기 장벽패턴들은 상기 절연막 패턴들에 대해 식각선택비를 갖는 물질인 것을 특징으로 하는 반도체소자의 콘택 구조체.
  20. 제 15 항에 있어서,
    상기 비트라인 구조체들은 일정한 폭을 갖거나, 상기 직접콘택 플러그와 접촉하는 영역의 폭이 상기 직접콘택 플러그와 접촉하지 않는 영역의 폭보다 넓은 폭을 갖는 것을 특징으로 하는 반도체소자의 콘택 구조체.
KR1020070047556A 2007-05-16 2007-05-16 반도체소자의 콘택 구조체 및 그 형성방법 Active KR100843715B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070047556A KR100843715B1 (ko) 2007-05-16 2007-05-16 반도체소자의 콘택 구조체 및 그 형성방법
US12/151,997 US7713873B2 (en) 2007-05-16 2008-05-12 Methods of forming contact structures semiconductor devices
US12/758,946 US8378497B2 (en) 2007-05-16 2010-04-13 Contact structures and semiconductor devices including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070047556A KR100843715B1 (ko) 2007-05-16 2007-05-16 반도체소자의 콘택 구조체 및 그 형성방법

Publications (1)

Publication Number Publication Date
KR100843715B1 true KR100843715B1 (ko) 2008-07-04

Family

ID=39823688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070047556A Active KR100843715B1 (ko) 2007-05-16 2007-05-16 반도체소자의 콘택 구조체 및 그 형성방법

Country Status (2)

Country Link
US (2) US7713873B2 (ko)
KR (1) KR100843715B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101794782A (zh) * 2008-12-09 2010-08-04 三星电子株式会社 包括具有位线肩部侵蚀保护的隐埋栅电极的半导体器件及形成这样的半导体器件的方法
KR20110084727A (ko) * 2010-01-18 2011-07-26 삼성전자주식회사 반도체 배선 구조체, 상기 반도체 배선 구조체를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈
KR101094400B1 (ko) 2010-12-15 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 및 그 제조방법
KR101095828B1 (ko) 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8796141B2 (en) 2011-12-09 2014-08-05 Hynix Semiconductor Inc. Method for fabricating semiconductor device by damascene process
KR101790075B1 (ko) 2015-03-25 2017-10-25 마이크론 테크놀로지 인코포레이티드 매립된 워드라인을 가지는 반도체 장치
KR20200127106A (ko) * 2019-04-30 2020-11-10 삼성전자주식회사 3차원 반도체 메모리 장치
CN112289774A (zh) * 2019-07-23 2021-01-29 三星电子株式会社 半导体器件
US11688779B2 (en) 2020-08-07 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor memory device and method for manufacturing the same

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838369B2 (en) * 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100843715B1 (ko) * 2007-05-16 2008-07-04 삼성전자주식회사 반도체소자의 콘택 구조체 및 그 형성방법
KR20090036698A (ko) * 2007-10-10 2009-04-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101565797B1 (ko) * 2009-02-16 2015-11-05 삼성전자주식회사 콘택 플러그를 포함하는 반도체 장치
KR101077302B1 (ko) * 2009-04-10 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101051577B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101119774B1 (ko) * 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101602251B1 (ko) * 2009-10-16 2016-03-11 삼성전자주식회사 배선 구조물 및 이의 형성 방법
KR101116361B1 (ko) * 2010-02-26 2012-03-09 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR101721116B1 (ko) * 2010-03-10 2017-03-29 삼성전자 주식회사 신뢰성이 향상된 반도체 소자
KR101129922B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
JP2012084738A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
KR101194890B1 (ko) * 2011-02-22 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
KR20130017647A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
TWI462275B (zh) * 2011-11-14 2014-11-21 Inotera Memories Inc 記憶體結構
KR20130053278A (ko) * 2011-11-15 2013-05-23 에스케이하이닉스 주식회사 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
JP6054046B2 (ja) * 2012-03-19 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US9245788B2 (en) * 2012-04-11 2016-01-26 International Business Machines Corporation Non-bridging contact via structures in proximity
KR101907070B1 (ko) * 2012-05-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2014022388A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
KR101934366B1 (ko) * 2012-10-25 2019-01-02 삼성전자주식회사 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법
KR101991943B1 (ko) * 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101978969B1 (ko) 2013-06-17 2019-05-17 삼성전자주식회사 반도체 소자
US8987090B2 (en) * 2013-07-03 2015-03-24 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device with device separation structures
KR20150044616A (ko) * 2013-10-17 2015-04-27 삼성전자주식회사 반도체 소자의 제조 방법
KR102316160B1 (ko) * 2014-12-22 2021-10-26 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
CN106611711B (zh) * 2015-10-22 2019-09-27 中芯国际集成电路制造(北京)有限公司 半导体器件的形成方法
CN108231769B (zh) 2016-12-22 2019-08-23 联华电子股份有限公司 半导体元件及其制作方法
CN108538839B (zh) * 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
US11276767B2 (en) 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
CN110875318B (zh) * 2018-09-04 2024-05-21 长鑫存储技术有限公司 存储器及其形成方法
CN111640750B (zh) * 2019-11-21 2025-06-20 福建省晋华集成电路有限公司 存储器及其形成方法
CN114141641B (zh) * 2020-09-04 2025-01-10 长鑫存储技术有限公司 半导体器件及其制作方法
CN115116937B (zh) * 2021-03-17 2024-07-09 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN113571521B (zh) * 2021-07-26 2023-09-26 长鑫存储技术有限公司 位线结构、半导体结构及位线结构的制作方法
CN113594097B (zh) * 2021-07-29 2023-09-26 长鑫存储技术有限公司 埋入式位线结构及其制作方法、半导体结构
US12232310B2 (en) 2021-08-09 2025-02-18 Changxin Memory Technologies, Inc. Method of forming semiconductor structure and semiconductor structure
CN116133365A (zh) * 2021-08-09 2023-05-16 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN116568031B (zh) * 2023-07-12 2023-11-17 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000045435A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 캐패시터 형성방법
KR20070010914A (ko) * 2005-07-20 2007-01-24 삼성전자주식회사 다이렉트 콘택패드를 갖는 반도체소자의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
JP4860022B2 (ja) 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP4602584B2 (ja) * 2001-03-28 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4088052B2 (ja) * 2001-07-17 2008-05-21 株式会社東芝 半導体装置の製造方法
DE10259634B4 (de) 2002-12-18 2008-02-21 Qimonda Ag Verfahren zur Herstellung von Kontakten auf einem Wafer
KR20050025508A (ko) 2003-09-08 2005-03-14 삼성전자주식회사 자기정렬 콘택 패드를 갖는 반도체 메모리 소자의제조방법 및 그에 의해 제조된 반도체 메모리 소자
US20070054482A1 (en) * 2004-08-10 2007-03-08 Takahito Nakajima Semiconductor device fabrication method
KR100800137B1 (ko) 2004-11-26 2008-02-01 주식회사 하이닉스반도체 메모리 소자
KR20060108432A (ko) 2005-04-13 2006-10-18 삼성전자주식회사 디램 장치 및 그 형성방법
KR100714893B1 (ko) * 2005-12-29 2007-05-04 삼성전자주식회사 식각저지막을 갖는 반도체소자의 제조방법 및 관련된 소자
KR100843715B1 (ko) * 2007-05-16 2008-07-04 삼성전자주식회사 반도체소자의 콘택 구조체 및 그 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000045435A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 캐패시터 형성방법
KR20070010914A (ko) * 2005-07-20 2007-01-24 삼성전자주식회사 다이렉트 콘택패드를 갖는 반도체소자의 제조방법

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399917B2 (en) 2008-12-09 2013-03-19 Samsung Electronics Co., Ltd. Semiconductor devices including buried gate electrodes including bitline shoulder attack protection and methods of forming such semiconductor devices
CN101794782A (zh) * 2008-12-09 2010-08-04 三星电子株式会社 包括具有位线肩部侵蚀保护的隐埋栅电极的半导体器件及形成这样的半导体器件的方法
KR101520380B1 (ko) 2008-12-09 2015-05-14 삼성전자주식회사 비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
KR101095828B1 (ko) 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8574988B2 (en) 2009-06-29 2013-11-05 Hynix Semiconductor Inc. Method for forming semiconductor device
KR101662280B1 (ko) 2010-01-18 2016-10-05 삼성전자주식회사 반도체 배선 구조체, 상기 반도체 배선 구조체를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈
KR20110084727A (ko) * 2010-01-18 2011-07-26 삼성전자주식회사 반도체 배선 구조체, 상기 반도체 배선 구조체를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈
US8405185B2 (en) 2010-01-18 2013-03-26 Samsung Electronics, Co., Ltd. Semiconductor device and semiconductor module including the same
US8729658B2 (en) 2010-01-18 2014-05-20 Samsung Electronics Co., Ltd. Integrated circuit devices having buried interconnect structures therein that increase interconnect density
KR101094400B1 (ko) 2010-12-15 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 및 그 제조방법
US8796141B2 (en) 2011-12-09 2014-08-05 Hynix Semiconductor Inc. Method for fabricating semiconductor device by damascene process
KR101790075B1 (ko) 2015-03-25 2017-10-25 마이크론 테크놀로지 인코포레이티드 매립된 워드라인을 가지는 반도체 장치
KR20200127106A (ko) * 2019-04-30 2020-11-10 삼성전자주식회사 3차원 반도체 메모리 장치
KR102702595B1 (ko) * 2019-04-30 2024-09-05 삼성전자주식회사 3차원 반도체 메모리 장치
CN112289774A (zh) * 2019-07-23 2021-01-29 三星电子株式会社 半导体器件
US11688779B2 (en) 2020-08-07 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor memory device and method for manufacturing the same

Also Published As

Publication number Publication date
US20100193966A1 (en) 2010-08-05
US20080284029A1 (en) 2008-11-20
US8378497B2 (en) 2013-02-19
US7713873B2 (en) 2010-05-11

Similar Documents

Publication Publication Date Title
KR100843715B1 (ko) 반도체소자의 콘택 구조체 및 그 형성방법
KR100843716B1 (ko) 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR100650468B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US8053307B2 (en) Method of fabricating semiconductor device with cell epitaxial layers partially overlap buried cell gate electrode
KR100912965B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100652370B1 (ko) 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법
KR100869353B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US9269716B2 (en) Method of manufacturing semiconductor device having embedded conductive line
US12207457B2 (en) Semiconductor devices and methods of manufacturing the same
JP2011159760A (ja) 半導体装置の製造方法及び半導体装置
KR0151012B1 (ko) 매몰 비트라인 디램 셀 및 제조방법
CN111863815A (zh) 半导体装置及其形成方法
KR100924007B1 (ko) 반도체 소자의 수직 채널 트랜지스터 형성 방법
TWI830993B (zh) 半導體元件
KR20080090171A (ko) 랜딩패드를 갖는 반도체 장치의 형성방법
US6927127B2 (en) Method of manufacturing a semiconductor memory device
KR20070047069A (ko) 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100724561B1 (ko) 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
US20130115745A1 (en) Methods of manufacturing semiconductor devices including device isolation trenches self-aligned to gate trenches
CN112310078B (zh) 动态随机存取存储器及其制造方法
CN111863727B (zh) 半导体存储器件的制作方法
KR20230046783A (ko) 반도체 장치 및 그 제조 방법
KR20100074718A (ko) 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법
CN212085005U (zh) 半导体装置
US11575009B2 (en) Semiconductor device having high voltage transistors

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070516

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080527

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080627

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080630

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110531

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20120531

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130531

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20150601

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20160531

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20190530

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20230524

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20240527

Start annual number: 17

End annual number: 17