DE69132305T2

DE69132305T2 - EPROM-Matrix mit virtueller Erdung

Info

Publication number: DE69132305T2
Application number: DE69132305T
Authority: DE
Inventors: Boaz Eitan
Original assignee: Waferscale Integration Inc
Current assignee: Waferscale Integration Inc
Priority date: 1990-06-13
Filing date: 1991-05-17
Publication date: 2000-11-30
Anticipated expiration: 2011-05-18
Also published as: JPH04230079A; EP0461764B1; DE69132305D1; EP0461764A3; JP3150362B2; US5204835A; EP0461764A2

Description

Die vorliegende Erfindung betrifft eine elektrisch programmierbare Nur-Lese- Speichermatrix (EPROM).
Es wurden umfangreiche Bemühungen unternommen, die Zellengröße in EPROMs zu reduzieren. Im allgemeinen gilt, je kleiner die Zelle, desto kleiner ist der IC-(Einzel-)-Chip, der eine bestimmte Anzahl von EPROM-Zellen enthält, d. h. desto höher ist der Ertrag an nützlichen Halbleitereinzelchips im Herstellungsprozeß. Außerdem können, da eine geringere Zellengröße zu einem kleineren IC-Einzelchip für eine EPROM-Matrix einer bestimmten Größe führt, mehr Halbleitereinzelchips von einem Wafer einer bestimmten Größe erhalten werden, und daher sind die Herstellungskosten pro Einzelchip niedriger. Demgemäß wurden Anstrengungen unternommen, um die EPROM-Zellengröße und somit die Einzelchipgröße eines Halbleiterchips zu reduzieren, der eine EPROM-Matrix einer bestimmten Größe enthält. Eine allgemeine Tendenz in der Branche bei der Verbesserung der EPROM- Packungsdichte besteht darin, eine virtuelle Massearchitektur anstatt einer gemeinsamen Massearchitektur auf die EPROM-Matrix anzuwenden. Beim virtuellen Masseansatz wird ein großer Teil des Overhead-Bereiches in der Matrix in Verbindung mit Kontakten und Source-Leitungen eliminiert. Ein solcher Ansatz wird beispielsweise im US-Patent 4,267,632 gezeigt. In dem Patent '632 wird eine erste Mehrzahl von parallelen, beabstandeten Leitungen aus polykristallinem Silicium ("Polysilicium") auf einer Fläche des Siliciumhalbleitersubstrats, aber davon isoliert definiert. Parallele, beabstandete dotierte Regionen werden im Siliciumsubstrat zwischen den ersten Polysiliciumleitungen abgestimmt auf diese Leitungen ausgebildet. Eine zweite Mehrzahl von parallelen, beabstandeten Polysiliciumleitungen, die von den ersten Leitungen und den dotierten Regionen im Substrat isoliert sind, wird lotrecht zu den ersten Leitungen und den dotierten Regionen ausgebildet. Die zweiten Leitungen werden dann als Ätzmaske benutzt, um diejenigen Abschnitte der ersten Leitungen zu entfernen, die von den zweiten Leitungen nicht bedeckt werden. Die Abschnitte der ersten Leitungen, die unter den zweiten Leitungen bleiben, befinden sich zwischen den dotierten Regionen und sind die floatenden Gates der EPROM-Transistoren. Das Patent '632 ergibt zwar eine Mehrzahl von Floating-Gate-Bauelementen in einer Matrix mit relativ hoher Dichte, aber die Zelle ist noch größer als gewünscht. Ein Grund hierfür ist, daß eine Metallleitung oberhalb jeder länglichen dotierten Region in dem Siliciumsubstrat ausgebildet wird. Demzufolge wird die Größe der Matrix sowohl durch die Breiten dieser Metallleitungen als auch durch die Notwendigkeit erhöht, zahlreiche Kontakte (die notwendigerweise breiter sind als die Breiten der Metallleitungen) zwischen solchen Metallleitungen und den herunterliegenden länglichen, parallelen, beabstandeten dotierten Regionen zu haben. Die Anwesenheit eines symmetrischen Transistors (Source und Drain sind austauschbar) verkompliziert die Programmierungsfunktion in Virtuelle-Masse-Matrizen. Um diese Komplikation auszugleichen, wird ein weitaus komplizierterer Y-Decoder benötigt. Dieser komplizierte Y-Decoder erhöht die Chipgröße. Außerdem hat aufgrund des Drain-Einschaltproblems (Anlegen von Drain-Spannung an das floatende Gate und Veranlassen eines Leckstroms in der EPROM-Zelle, auch wenn VG = 0 ist) die EPROM-Zelle eine größere Kanallänge als die Mindestkanallänge, die mit dieser Technologie möglich ist. Dadurch wird wiederum die Zellengröße erhöht und die Zellenleistung beeinträchtigt.
Zur Lösung einiger der obigen Probleme wird im US-Patent Nr. 4,639,893, das am 27. Januar 1987 auf die am 15. Mai 1984 von Eitan eingereichte Anmeldung gewährt wurde, eine nichtflüchtige Splitgate-EPROM-Matrix offenbart. In der Erfindung von Eitan enthält eine Speicherzelle sowohl ein Steuergate als auch ein floatendes Gate. Das floatende Gate ist auf die Drain-Region selbstjustiert, aber das Steuergate ist nicht selbstjustiert. Eitan lehrt, daß der Abschnitt der Transistorkanallänge unterhalb des floatenden Gates durch das floatende Gate selbst definiert wird, unabhängig von eventuellen Verarbeitungsfehlabstimmungen, wodurch eine konstante Kanallänge unter dem floatenden Gate gewährleistet wird. Dies wird mit Hilfe des floatenden Gates erzielt, um einen Rand der Drain-Region zu definieren (d. h. zur Selbstjustierung eines Randes des Drains auf einen Rand des floatenden Gates). In dem von Eitan offenbarten Prozeß zur Herstellung der selbstjustierten Splitgate-Struktur wird die Source-Region zur selben Zeit definiert wie die Drain-Region, aber die Ausrichtung der Source-Region relativ zum floatenden Gate ist nicht kritisch, solange die Source-Region nicht unter dem floatenden Gate liegt und von diesem beabstandet ist.
Der Splitgate-Transistor von Eitan erzielt somit eine Kanalregion unterhalb des floatenden Gates mit einer präzise definierten Länge unabhängig von Herstellungstoleranzen und einer verbleibenden relativ unpräzise definierten Kanalregion unterhalb einer Steuergate-Elektrode (die Teil der Wortleitung ist) zwischen dem floatenden Gate und der Source-Region.
Ein Vorteil der Eitan-Struktur besteht darin, daß jede Fehljustierung zwischen dem floatenden Gate und der Source-Region von dem Steuergate abgedeckt wird und nur einen geringen Einfluß auf den Betrieb der Speicherzelle hat, während gleichzeitig das floatende Gate auf die Drain-Region selbstjustiert ist.
Die oben beschriebene asymmetrische Splitgate-Zelle von Eitan überwindet die Programmstörung sowie die Drain-Einschaltung in Verbindung mit der symmetrischen EPROM-Zelle in der oben beschriebenen Matrix mit virtueller Masse.
Die Splitgate-Struktur des Patentes '893 erfordert ein Paar Transistoren in jeder Zelle: einen Floating-Gate-Transistor zur Verwendung bei einer Speicherung eines Informationsbits und einen Steuertransistor. Sowohl die Floating-Gate- als auch die Steuertransistoren sind in Reihe zwischen Source und Drain der zusammengesetzten Struktur geschaltet. Der Steuertransistor nimmt Platz ein und erhöht somit die Zellengröße relativ zur Größe einer Zelle nur mit einem Floating-Gate-Transistor.
In dem Patent '632 muß eine Metallleitung über jeder Diffusionsbitleitung ausgebildet werden, um die Diffusionsbitleitung an gewählten Stellen über ihre Länge zu kontaktieren. Aufgrund der geringen Anzahl von Kontakten (einer alle 32 Zellen oder einer alle 64 Zellen) kann der Metallabstand mit Kontakt besser durch Versetzen der Kontakte integriert werden. Die Zellenabstand ist jedoch weiterhin durch den Metallabstand begrenzt, der stets größer ist als die Mindestdesignregel, die nur mit Lithographie möglich ist.
Es gibt zwei Möglichkeiten, die Dichte von EPROMs zu erhöhen. Eine Möglichkeit besteht darin, Designregeln zu reduzieren und zu schrumpfen. Die andere Möglichkeit besteht darin, Architekturverbesserungen einzuführen.
Die US 4281397, die EP 0326465 und die GB 2144006 offenbaren jeweils Transistoren, die Strom für ganze Spalten oder Reihen von Floating-Gate-Transistoren regeln. Die Transistoren befinden sich an den Enden der gesteuerten Spalten oder Reihen außerhalb der Matrix von Floating-Gate-Transistoren.
Es wird nachfolgend auf die Fig. 1-5 der Begleitzeichnungen Bezug genommen. Dabei zeigt
Fig. 1 eine Kurve der EPROM-Dichte in Abhängigkeit von der Zeit;
Fig. 2 eine Kurve der EPROM-Zellengröße in Abhängigkeit von der Zeit;
Fig. 3 ein standardmäßiges EPROM-Zellenlayout, bei dem die diffundierten Drains von zwei benachbarten Floating-Gate-Transistoren gemeinsam genutzt werden, und bei dem für jeden diffundierten Drain Kontakte benötigt werden;
Fig. 4 ein standardmäßiges EPROM-Layout einer symmetrischen Zelle mit einer virtuellen Masse; und
Fig. 5a und 5b schematisch und im Querschnitt den asymmetrischen Floating- Gate-Transistor eines im Patent '893 von Eitan beschriebenen ultrahöchstintegrierten asymmetrischen Floating-Gate-Transistors.
Fig. 1 zeigt, daß sich die Integrationsdichte von EPROMs jeweils in Abständen von nur etwa 1,8 Jahren verdoppelt hat. Fig. 2 zeigt, daß die Zellengröße (in Flächenmaßen) nicht mit derselben Rate zurückgegangen ist und nur alle 3,5 Jahre halbiert wurde. Die Folge ist, daß die EPROM-Chipgröße von 170 mil² für einen 256k EPROM um 1981 auf 360 bis 380 mil² für ein 4 Megabit EPROM 1989 zugenommen hat. Fig. 2 zeigt, daß die theoretische Mindestzellengröße etwa 2,5 bis 3 Mal geringer ist als die standardmäßige Zellengröße mit denselben Designregeln. Die in Fig. 2 gezeigte theoretische Mindestzellengröße bezieht sich auf eine kleinste Strukturbreite. Die kleinste Strukturbreite entspricht traditionell der Mindestbreite einer Leitung und dem Mindestabstand zwischen zwei solchen Leitungen. Theoretisch gilt, wenn 0,8 Mikron die Mindestbreite für eine polykristalline Siliciumleitung und 0,8 Mikron der Mindestabstand zwischen zwei polykristallinen Siliciumleitungen ist, dann sind 1,6 Mikron² auf einer Seite möglich. Typischerweise gilt, wenn eine kleinste Strukturbreite für eine Technologie definiert ist, dann ist es das polykristalline Silicium, das tatsächlich die kleinste Strukturbreite hat. Ferner gilt, daß typischerweise die Mindestdiffusion 1,3 bis 1,5 Mal größer ist als die kleinste Strukturbreite des polykristallinen Siliciums, während Metall plus Kontakt 1,5 bis 2,0 Mal größer ist als die kleinste Strukturbreite. Um sich der theoretischen Mindestgröße mit einer EPROM-Zelle zu nähern, muß eine Zelle definiert werden, die "polyabstandsbegrenzt" ist, d. h. deren kleinste Strukturen vom polykristallinen Silicium und nicht durch die Diffusion oder die Metall- und Kontaktabmessungen definiert wird.
Fig. 3 zeigt eine Draufsicht auf das standardmäßige EPROM-Layout des Standes der Technik. Die kritischen Designregeln beinhalten den Y-Abstand (entlang der X-Achse), der aus dem Metall plus dem Kontaktabstand besteht, und den X- Abstand (entlang der Y-Achse), der die Hälfte eines gemeinsam genutzten Drain- Kontaktes reflektiert, den Abstand zwischen Drain-Kontakt und Doppel-Poly, den kleinsten Polyabstand und die Hälfte eines Diffusionsabstands für die gemeinsam genutzte Source-Leitung. In einer Technologie mit 0.8 Mikron beträgt die Zellenfläche etwa 7,5 Mikron².
Fig. 4 illustriert das Layout eines symmetrischen Virtuelle-Masse-EPROM des Standes der Technik. In Fig. 4 sind die kritischen Designregeln entlang des Y Abstands (entlang der X-Achse) das Metall plus dem Kontakt, während die kritischen X Abstands- Designregeln (entlang der Y-Achse) polyabstandsbegrenzt sind. Der in der Draufsicht der Struktur von Fig. 4 gezeigte symmetrische Virtuelle-Masse-Ansatz erfordert einen komplexen Schreibzyklus, der eine umfangreiche periphere Overhead- Schaltungsanordnung erfordert. Somit ergibt insgesamt die reduzierte Zellengröße zusammen mit der peripheren Komplexität keine erhebliche Verbesserung der Einzelchipgröße.
Die asymmetrische Virtuelle-Masse-Struktur des von Wafer Scale Integration, der Zessionarin der vorliegenden Anmeldung, verwendeten Typs (siehe Fig. 5a und 5b und das Patent '893) hat im Y-Abstand (entlang der X-Achse) Metall plus der Hälfte eines Kontaktes und hat im X-Abstand (entlang der Y-Achse) eine Diffusionsabstandsbegrenzung. Wie in den Fig. 5a und 5b gezeigt, ist die Zelle asymmetrisch. Dies ergibt eine sehr einfache periphere Schaltung und ergibt somit die kleinste Einzelchipgröße mit den am wenigsten aggressiven Designregeln und der einfachsten Peripherieschaltungsanordnung. Für dieselbe 0,8-Mikron-Technologie beträgt diese Zellengröße etwa 4,5 Mikron².
Daher ist die architektonische Verbesserung, die die Zellengröße auf die kleinste Struktur reduziert, der bevorzugte Ansatz bei der Reduzierung der EPROM-Größe (d. h. "Skalierung").
Im Stand der Technik wurde mit der asymmetrischen Zelle ein Steuertransistor oder Transfertransistor zusammen mit jedem Floating-Gate-Transistor verwendet. Die Anwesenheit eines Steuertransistors neben jedem Floating-Gate-Transistor beanspruchte Siliciumraum. Demgemäß würde die Wegnahme des Transfertransistors von jeder Splitgate-Struktur zu erheblichen Flächeneinsparungen führen. Gemäß der vorliegenden Erfindung wird der Transfertransistor von jedem Splitgate-Transistor weggenommen und statt dessen auf einem anderen Teil des Wafers untergebracht. Außerdem wird eine Mehrzahl von Transfertransistoren zu einem Transfertransistor kombiniert, der dann den Strom zu einer aus einer Mehrzahl von Floating-Gate- Transistoren regelt. Typischerweise wird erfindungsgemäß ein Transfertransistor benutzt, um den Strom beispielsweise zu jedem der 64 Floating-Gate-Transistoren zu steuern, obwohl auch andere Mengen von Floating-Gate-Transistoren mit einem Transfertransistor je nach Designüberlegungen eingesetzt werden können. Die Wegnahme des Transfertransistors vom asymmetrischen Transistor in einem EPROM des Standes der Technik hätte keine Raumeinsparung gebracht, da die Mindestabmessung durch den Metallabstand diktiert wurde. Der Metallabstand war um soviel größer als die Mindesttransistorabmessungen, daß es unerheblich war, ob jeder Floating-Gate-Transistor einen Transfertransistor aufwies oder nicht. Ein Wegfall des Transfertransistors hätte keine Flächeneinsparungen ergeben, weil der Metallabstand der begrenzende Faktor war.
Gemäß der vorliegenden Erfindung wird eine Matrix aus Floating-Gate- Transistoren für die Verwendung in einem EPROM bereitgestellt, die folgendes umfaßt: eine Mehrzahl von segmentierten Bitleitungen, wobei jede segmentierte Bitleitung eine Mehrzahl von Bitleitungssegmenten beinhaltet, die elektrisch voneinander isoliert sind; eine Mehrzahl von kontinuierlichen Bitleitungen; eine Vielzahl von Selekt-Transistoren, die innerhalb der Matrix der Floating-Gate-Transistoren so angeordnet sind, daß für jede Gruppe von Floating-Gate-Transistoren wenigstens einer der Selekt-Transistoren vorhanden ist, der den Strom zu jedem Floating-Gate-Transistor in der Gruppe durch Steuern der Verbindung von wenigstens einer der kontinuierlichen Bitleitungen mit dem der Gruppe entsprechenden Bitleitungssegment regelt, wobei die Gesamtzahl der Selekt-Transistoren in der Matrix kleiner ist als die Gesamtzahl von Floating-Gate- Transistoren in der Matrix.
Gemäß der vorliegenden Erfindung ist, da jede zweite Metallleitung wegfällt und eine virtuelle Masse verwendet wird, der Metallabstand nicht mehr das bestimmende Maß. Erhebliche Flächeneinsparungen werden durch den Wegfall des Transfertransistors von jedem Splitgate-Transistor und durch Kombinieren einer Mehrzahl der weggenommenen Transfertransistoren zu einem Transfertransistor und durch Plazieren dieses einen Transfertransistors auf einem anderen Teil des Siliciums erzielt. Trotz des Wegfalls jedes Transfertransistors von seinem Ort unmittelbar neben jedem Floating-Gate-Transistor und dem Kombinieren einer Mehrzahl von Transfertransistoren zu einem oder zwei ortsfernen Transfertransistoren wird die Grundasymmetrie jeder Floating-Gate-Speicherzelle beibehalten.
Ferner kann gemäß der vorliegenden Erfindung der Transfertransistor mit Hilfe von Selbstjustiertechniken hergestellt werden, während im Stand der Technik und insbesondere im Patent '893 von Eitan der Transfertransistor nicht selbstjustiert war. Die Selbstjustierung des Transfertransistors gewährleistet eine besser vorhersehbare Leistung auf der Matrix, weil die Kenndaten des Transfertransistors unabhängig sind von Herstellungstoleranzen im selben Ausmaß wie im Stand der Technik, und somit ist die Leistung jedes dieser Transistoren vorhersehbarer.
Gemäß der vorliegenden Erfindung können die Zellenabmessungen auf die theoretischen Grenzen der Photolithographie anstatt, wie im Stand der Technik, auf der Basis von Designüberlegungen reduziert werden. Somit beträgt in einer 0,8-Mikron- Technologie (d. h. die kleinste Designstruktur beträgt 0,8 Mikron) die kleinste Zellengröße 1,6 Mikron auf einer Seite, oder sie kann eine kleinste Zellenfläche von 2,56 Mikron² haben. Andererseits beträgt für eine 0,6-Mikron-Mindestdesignregel die kleinste Zellengröße 1,44 Mikron. Bei einer 0,5-Mikron-Technologie beträgt die kleinste Zellengröße 1 Quadratmikron.
Gemäß der vorliegenden Erfindung kann eine Virtuelle-Masse-Matrix mit gemeinsam benutztem Metall bereitgestellt werden, mit der die Größe jeder EPROM- Zelle erheblich relativ zur Größe der Zelle des Standes der Technik für dieselben Designregeln verringert werden kann.
Ferner werden, obwohl jeder Floating-Gate-Transistor in der Matrix zwischen zwei parallelen dotierten Source- und Drain-Regionen angeordnet ist, so daß eine Mehrzahl von länglichen, parallelen, dotierten Regionen im Substrat der Matrix gebildet werden, wobei eine Reihe von Floating-Gate-Transistoren, die in einer Linie zwischen jedem Paar dotierter Source- und Drain-Regionen angeordnet sind, Metallkontakte nur in jeder zweiten länglichen dotierten Region ausgebildet, so daß der Raum stark reduziert wird, der von den leitenden Metallleitungen und ihren Kontakten mit den darunterliegenden dotierten Regionen eingenommen wird. Der Zellenabstand ist jetzt auf den minimalen theoretischen Abstand zwischen parallelen dotierten Source- und Drain-Regionen begrenzt.
Gemäß der vorliegenden Erfindung würde zwar ein Steuertransistor zum Regeln des Stroms zu einer Mehrzahl von Transistoren ausreichen, aber es können in der Tat zwei parallele Steuertransistoren für diesen Zweck benutzt werden, um so den Widerstand für den durch einen bestimmten Floating-Gate-Transistor passierenden Strom beträchtlich zu reduzieren.
Von wesentlicher Bedeutung für die Struktur der vorliegenden Erfindung ist die Verwendung der segmentierten Bitleitung. Die segmentierte Bitleitung ermöglicht eine Reduzierung der Anzahl von Metallleitungen um die Hälfte, so daß der Metallleitungsabstand als ausschlaggebendes Maß für die Zellengröße in der Matrix wegfällt. Die segmentierte Bitleitung zusammen mit zwei Steuerleitungen erzielt die Asymmetrie, die in der Zelte benötigt wird, um den Peripherie-Overhead zu reduzieren, während gleichzeitig der Metallleitungsabstand als bestimmender Faktor für die Mindestzellengröße wegfällt.
Außerdem ermöglicht die Architektur der vorliegenden Erfindung eine erhebliche Reduzierung der Anzahl von Kontakten im Vergleich zu den Kontakten des Standes der Technik für dieselbe Matrixgröße. So gibt es beispielsweise bei einer 16-Megabit-Matrix mit der Technologie des Standes der Technik (s. Fig. 3) 8.388.608 Kontakte zu den Bitleitungen. Im Gegensatz dazu hätte jedoch das asymmetrische 16-Megabit-Splitgate- EPROM des Standes der Technik, das von WSI, der Zessionarin der vorliegenden Erfindung, hergestellt wird (in Fig. 5a und 5b im Querschnitt gezeigt), 524.288 Kontakte zu den Bitleitungen. Eine EPROM-Matrix derselben Größe gemäß der vorliegenden Erfindung hat nur 131.072 Kontakte zu den Bitleitungen. Die Reduzierung der Anzahl von Kontakten ist ein wesentlicher Faktor bei der Reduzierung der Mindestzellengröße und somit der Gesamtgröße des Einzelchips für die Matrix. Diese Anzahl von Kontakten (131.072) ist derzeit die Anzahl von Kontakten, die die Branche bei einem 256K- EPROM hat. Somit ermöglicht die Erfindung eine EPROM-Matrix, die 64 Mal größer ist als der 256K-EPROM des Industriestandards mit derselben Anzahl von Kontakten.
Daraus wird ersichtlich, daß die Erfindung eine EPROM-Matrix bereitstellt, die eine virtuelle Masse auf eine solche Weise nutzt, daß die Größe jeder Zelle in der Matrix erheblich reduziert wird, um eine weitaus kleinere integrierte Schaltung für eine bestimmte Matrixgröße zu ermöglichen, als dies bisher möglich war.
Die vorliegende Erfindung wird nachfolgend beispielhaft unter Bezugnahme auf die Fig. 6-8 der Begleitzeichnungen näher beschrieben. Dabei zeigt:
Fig. 6 schematisch die Anordnung der Floating-Gate-Transistoren und der Selekt-Tansistoren in einer Matrix, die gemäß der vorliegenden Erfindung konstruiert wurde;
Fig. 7a bis 7k den Prozeß zur Herstellung der erfindungsgemäßen Struktur; und
Fig. 8a, 8b, 8c und 8d das Layout eines Teils einer gemäß der vorliegenden Erfindung konstruierten Matrix.
Es wird zwar nachfolgend eine Ausgestaltung der vorliegenden Erfindung ausführlich beschrieben, aber der Fachperson wird einleuchtend sein, daß die folgende Beschreibung lediglich illustrativ und nicht begrenzend ist und daß der Umfang der vorliegenden Erfindung durch die anhängenden Ansprüche definiert wird.
Fig. 6 zeigt schematisch einen Teil einer EPROM-Matrix gemäß den Grundsätzen der vorliegenden Erfindung. Dort wird nur ein kleiner Teil einer EPROM- Matrix gezeigt. Der in Fig. 6 gezeigte Teil gehört typischerweise zu einer weitaus größeren Matrix, wie z. B. zu einer 1-Megabit-, 4-Megabit- oder 16-Megabit-EPROM- Matrix. So hätte beispielsweise eine 16-Megabit-Matrix, die in einer quadratischen Konfiguration angeordnet ist, 4.096 Speicherzellen auf einer Seite für insgesamt 16.777.216 Speicherzellen. Die in Fig. 6 gezeigte Struktur ist jedoch lediglich ein geringer Teil einer solchen gemäß der vorliegenden Erfindung konstruierten Matrix.
Fig. 6 zeigt eine Mehrzahl von Floating-Gate-Transistoren Q1,1 bis Q64,6 sowie Q65,1 bis Q65,6. Der Einfachheit halber wird jeder Floating-Gate-Transistor mit dem Symbol Q gefolgt von einer Zahl bezeichnet, die die Reihe r angibt, und einer zweiten Zahl, die die Spalte c angibt. Somit würde eine typische Matrix RC Floating-Gate- Transistoren enthalten, wobei R die Gesamtzahl der Reihen der Floating-Gate- Transistoren in der Matrix und C die Gesamtzahl der Spalten von Floating-Gate- Transistoren in der Matrix ist. Somit repräsentiert ein bestimmter Transistor Qr,c irgendeinen gewählten einen der RC Floating-Gate-Transistoren in der Matrix, wobei r eine ganze Zahl ist, ausgedrückt durch -1 ≤ r ≤ R und c eine ganze Zahl, ausgedrückt durch 1 ≤ c ≤ C.
Ein typischer Floating-Gate-Transistor Qr,c besteht aus einer Source- und einer Drain-Region, die durch einen Kanal mit einem floatenden Gate getrennt sind, das über dem Kanal liegt, aber von diesem isoliert ist. Das floatende Gate wird typischerweise, auf eine später beschriebene Weise, von einer ersten Schicht aus polykristallinem Silicium geformt, als "Poly 1" bezeichnet. Über dem floatenden Gate liegt eine zusätzliche Isolierung, typischerweise Siliciumdioxid, aber zuweilen auch ein Sandwich aus Siliciumdioxid und Siliciumnitrid, sowie ein Steuergate, das typischerweise aus einer zweiten Schicht aus polykristallinem Silicium gebildet ist, als "Poly 2" bezeichnet. Das Steuergate wird auch als "Wortleitung" bezeichnet.
Zu jedem in Fig. 6 gezeigten Floating-Gate-Transistor gehört ein Selekt- Transistor wie z. B. die Transistoren QN2, QN4, QN6, Q(N+1)1, Q(N+1)3 und Q(N+1)5. Die in Fig. 6 gezeigten Selekt-Transistoren haben dieselbe Funktion wie der Poly-2- Transistor in einem typischen Splitgate-EPROM der Art, die beispielsweise in dem obengenannten US-Patent Nr. 4,639,893 beschrieben ist.
Die Selekt-Transistoren wie z. B. QN2 bis Q(N+1)5 werden wie gezeigt mit Selekt-Leitungen SELN und SEL(N+1) verbunden.
Jeder Floating-Gate-Transistor Qr,c ist auf dem Halbleitersubstrat zwischen einem Paar Bitleitungen ausgebildet. So sind beispielsweise in Fig. 6 Bitleitungen M-1, S-1, M, S, M+1, S+1, M+2 senkrecht verlaufend dargestellt. Der Transistor Q1,2 ist beispielsweise zwischen den Bitleitungen S-1 und M ausgebildet. Somit ist der Drain des Transistors Q1,2 mit der Bitleitung M und die Source mit der Bitleitung S-1 verbunden. Floating-Gate-Transistoren Q2,2 bis Q64,2 sind ebenfalls zwischen den Bitleitungen S-1 und M ausgebildet. Außerdem sind Floating-Gate-Transistoren Q65,2 bis Q128,2 (nicht dargestellt) zwischen den Bitleitungen S-1 und M ausgebildet. Aus Gründen, die nachfolgend erläutert wenden, ist jede zweite Bitleitung segmentiert. Somit sind in Fig. 6 die Bitleitungen S-1, S und S+1 in Längen segmentiert, die jeweils ausreichen, um die Drain- oder Source-Region für vierundsechzig (64) Floating-Gate- Transistoren Qr,c zu bilden, und auch um elektrisch mit ausgewählten der Steuertransistoren wie QN2, Q(N+1)1, QN'2 und Q(N'+1)1 verbunden zu werden. Die Bitleitungen M-1, M, M+1 und M+2 sind jedoch nicht segmentiert, aus Gründen, die nachfolgend erläutert werden. Es ist somit ein wichtiges Merkmal der vorliegenden Erfindung, daß jeder Steuertransistor (der hierin auch zuweilen als "Selekt-" oder "Durchlaß-" Transistor bezeichnet wird), der sich zuvor unmittelbar neben einem entsprechenden Floating-Gate-Transistor im Stand der Technik befand, zu einem separaten Ort in der EPROM-Matrix verlegt wurde, der physisch vom entsprechenden Floating-Gate-Transistor beabstandet ist, mit dem er physisch in Reihe geschaltet war. Eine Reihe der entfernten Selekt-Transistoren wird durch lediglich zwei Selekt- Transistoren auf zwei separaten Abschnitten des Einzelchips ersetzt. So wurden beispielsweise Selekt-Transistoren QN2 und Q(N+1)1 wie in Fig. 6 gezeigt jeweils zwischen der Source-Region (S-1) und der Drain-Region M sowie zwischen der Drain- Region (M-1) bzw. der Source-Region (S-1) im oberen Teil des Abschnitts der EPROM- Matrix plaziert, die die Floating-Gate-Transistoren Q1,1 bis Q64,1 sowie Q1,2 bis Q64,2 enthalten. Somit kann ein Selekt-Transistor gemäß der vorliegenden Erfindung verwendet werden, um vierundsechzig (64) Floating-Gate-Transistoren zu steuern, was zu einer sehr starken Reduzierung der Größe jeder Speicherzelle führt. Wie jedoch aus Fig. 6 ersichtlich ist, werden tatsächlich zwei Selekt-Transistoren anstatt nur einem Selekt-Transistor gemäß der vorliegenden Erfindung eingesetzt, um vierundsechzig (64) Floating-Gate-Transistoren zu steuern. Wie in Fig. 6 gezeigt wird, sind Selekt- Transistoren Q(N+1)1 und Q(N'+1)1 zwischen der Metallbitleitung M-1 (die als Drain fungiert) und dem Segment (S-1)a der Bitleitung (S-1) geschaltet, während Selekt- Transistoren QN2 und QN'2 parallel zwischen der Metallbitleitung M, die als Drain fungiert, und dem Segment (S-1)a der Bitleitung (S-1) geschaltet sind, die als Source fungiert. Die Selekt-Transistoren Q(N+1)1 und Q(N'+1)1 fungieren als ein Paar parallelgeschalteter Selekt-Transistoren in Reihe mit einem eventuell ausgewählten der Floating-Gate-Transistoren Q1,2 bis Q64,2. Parallelgeschaltete Selekt-Transistoren QN2 und QN'2 sind in Reihe mit einem ausgewählten der Floating-Gate-Transistoren Q1,1 bis Q64,1 geschaltet. Wie nachfolgend gezeigt wird, wird durch die Parallelschaltung von zwei Selekt-Transistoren tatsächlich der Widerstand gegenüber dem Stromfluß, der durch die die Selekt-Transistoren enthaltenden Schaltungen gegeben ist, auf ein Viertel der Menge reduziert, die mit nur einem Selekt-Transistor vorhanden wäre.
Die Bitleitungen (M-1), (8-1), M, S, (M+1), (S+1) usw. werden typischerweise durch implantieren einer Störstelle in senkrechten länglichen Streifen im Halbleitersubstrat ausgebildet, um die leitende Source- und/oder Drain-Region(en) zu bilden. Gemäß der vorliegenden Erfindung kontaktieren die Metallbitleitungen M-1, M, M+1 und M+2 Drain-Regionen von Floating-Gate-Transistoren, während die Bitleitungen S-1, S und S+1 Source-Regionen der Floating-Gate-Transistoren kontaktieren.
Die Metallbitleitungen M-1, M, M+1 und M+2 bestehen grundsätzlich aus leitenden Metallstreifen, die z. B. auf der Isolierung über den Wortleitungen WL1, WL2, ... WL64 ausgebildet sind, die von der zweiten Schicht aus polykristallinem Silicium gebildet werden. Die leitenden Metallstreifen kontaktieren die darunterliegenden länglichen diffundierten Bitleitungen bei jeder Nten Zelle mit Hilfe von Kontakten wie z. B. den Kontakten (j-1), j, Q+1) und (j+2) oder den Kontakten (k-1), k, (k+1) und (k+2), z. B., wobei N eine ausgewählte ganze Zahl (typischerweise 8, 16, 32 oder 64) ist, die unter Berücksichtigung des akzeptablen ohmschen Spannungsabfalls ausgewählt wird, der z. B. mit den diffundierten Bitleitungen (S-1), S und (S+1) assoziiert ist. Indem die Metallstreifen M-1, M, M+1 und M+2 parallel zu den darunterliegenden diffundierten Bitleitungen geschaltet werden, wird der Gesamtwiderstand der Bitleitungen erheblich gesenkt, so daß große Speichermatrizen von einem Megabit, vier Megabit oder 16 Megabit hergestellt werden können.
Indem der Inhalt eines bestimmten Floating-Gate-Transistors Qr,c gelesen wird, ist der Betrieb der Schaltung ähnlich dem beim Programmieren, mit der Ausnahme, daß die Spannung an der Drain-Bitleitung (wie z. B. Leitung (M-1), M, (M+1) oder (M+2)) und der Wortleitung (wie z. B. Leitung WL1, WL2, ... oder WL64) niedriger gehalten wird als beim Programmieren. So wird beispielsweise zum Lesen von Transistor Q1,2 die Metallbitleitung M auf eine hohe Spannung gebracht, wodurch der Drain des Transistors Q1,2 auf eine hohe Spannung gebracht wird. Das Segment (S-1)a der Bitleitung (S-1) wird durch Selekt- oder Steuertransistoren Q(N+1)1 und Q(N'+1)1 mit der Metallbitleitung (M-1) verbunden. Die Metallbitleitung (M-1) wird auf Massepotential gehalten. Eine hohe Spannung wird an SEL(N+1) und SEL(N'+1) durch die Logik an der Peripherie des Chips angelegt, wodurch eine hohe Gate-Spannung an die Selekt- Transistoren Q(N+1)1 und Q(N'+1)1 angelegt wird und diese Transistoren dadurch eingeschaltet werden. Demzufolge wird das Source-Bitleitungssegment (S-1)a auf derselben niedrigen Spannung gehalten wie die Metallbitleitung (M-1). Eine ausgewählte hohe Spannung wird dann an die Wortleitung WL1 angelegt. Weitere Wortleitungen WL2 bis WLR (wobei R eine ganze Zahl ist, die die Höchstzahl von Reihen repräsentiert) werden auf niedrigen Spannungen gehalten. Da der Drain des Transistors Q1,2 auf einer hohen Spannung ist, fließt Strom durch den Transistor Q1,2, wenn sein floatendes Gate keine Elektronen speichert, so daß die hohe Spannung an der Wortleitung (d. h. dem Gate) des Floating-Gate-Transistors Q1,2 zum Einschalten des Transistors Q1,2 zugelassen wird. Wurde jedoch das floatende Gate des Transistors Q1,2 negativ geladen, dann reicht die normale an die Wortleitung WL1 angelegte Spannung nicht aus, um den Floating-Gate-Transistor Q1,2 einzuschalten, und somit wird an den Leseverstärkern (mit bekanntem Aufbau, daher nicht dargestellt), die mit den Metallbitleitungen (M-1) und M verbunden sind, kein Stromfluß erfaßt.
Beim Lesen des Transistors Q1,2 wird der Transistor Q1,3 nicht gelesen, weil die Potentiale an seinem Drain (mit Bitleitung M verbunden) und seiner Source (mit dem Segment Sa der Bitleitung S verbunden) beide relativ hoch sind, weil die Selekt- Transistoren Q(N+1)3 und Q(N'+1)3 beide durch die an SEL(N+1) und an SEL(N'+1) anliegenden Signale eingeschaltet werden und die hohe Spannung an der Bitleitung M zum Bitleitungssegment Sa durchlassen. Der Transistor Q1,4, dessen Source mit dem Segment Sa der Bitleitung S verbunden ist, wird jedoch nicht gelesen, weil der Drain des Transistors Q1,4 mit der Metallbitleitung (M+1) verbunden ist und die Metallbitleitung (M+1) sowie alle anderen Bitleitungen, mit Ausnahme von (M-1), auf oder nahe bei demselben Potential gehalten werden wie die Bitleitung M.
Zum Programmieren des Floating-Gate-Transistors Q1,2 wird die Metallbitleitung M auf eine hohe Spannung gebracht. Die Selekt-Leitung SEL(N+1) und die Selekt- Leitungen SEL(N'+1) werden von der Selekt-Logik in der Peripherie des Bauelementes (eine solche Selekt-Logik ist in der Technik bekannt und wird daher nicht beschrieben oder dargestellt) auf eine hohe Spannung gebracht, wodurch die Selekt-Transistoren Q(N+1)1 und Q(N'+1)1 (auch als "Steuertransistoren" bezeichnet) eingeschaltet werden. Die Metallbitleitung M-1 wird auf eine niedrige Spannung gebracht. Somit befindet sich Segment (S-1)a der Bitleitung S-1, die als Source für alle daran angeschlossenen Floating-Gate-Transistoren Q1,9 bis Q64,1 sowie Q1,2 bis Q64,2 fungiert, auf einem niedrigen Potential, während sich der Drain des Floating-Gate- Transistors Q1,2, der mit der Bitleitung M verbunden ist, auf einem hohen Potential befindet. Demzufolge fließen Elektronen von der Source S-1 zum Drain M, wenn eine positive Spannung mit ausreichender Amplitude an die Wortleitung WL1 angelegt wird. Diese Elektronen gewinnen Energie vom lateralen Feld im Kanal, und einige von ihnen haben genügend Energie, um die Oxidpotentialbarriere zu umgeben und auf dem floatenden Gate gesammelt zu werden. Diese Elektronen laden oder programmieren das floatende Gate, um eine binäre Null (Eins) je nach der verwendeten Logikkonvention zu speichern. (Keine Ladung am floatenden Gate.) Wenn die EPROM- Zelle nicht programmiert ist, dann entspricht sie einer binären Eins (Null). Somit speichert jeder Transistor ein Informationsbit.
Für die wirksame Programmierung des Transistors Q(1,2) durch eine Injektion heißer Elektronen wird eine hohe Spannung am Drain und an der Wortleitung und eine niedrige Spannung an der Source benötigt.
Damit diese Matrixarchitektur funktionieren kann, sollte keine andere Zelle programmiert werden, während die Zelle Q(1,2) programmiert wird. Da die hohe Wortleitungsspannung zum Programmieren notwendig ist, befinden sich die einzigen anderen Zellen, die möglicherweise programmiert werden können, unter der Wortleitung WL1. Beim Programmieren werden alle anderen Bitleitungen als M durch einen sehr schwachen Pull-Down auf Massepotential gehalten. Da die hohe Drain- Spannung ebenfalls zum Programmieren benötigt wird, können nur diejenigen Zellen programmiert werden, die dicht genug an der Bitleitung M liegen. Zusammenfassend sei gesagt, daß die Zellen Q1,1, Q1,3 und Q1,4 die einzigen potentiellen Kandidaten sind, die eine spuriöse Programmierung erfahren können. Im Falle der Zelle Q(1,1) ist während des Programmierens die Spannung an der Metallbitleitung (M-1) niedrig, während die Spannung am Bitleitungssegment (S-1)a ebenfalls niedrig ist, weil die Selekt-Transistoren Q(N+1)1 und Q(N'+1)1 eingeschaltet sind. Demgemäß wird der Floating-Gate-Transistor Q1,1 nicht programmiert.
Der Drain des Floating-Gate-Transistors Q1,3 befindet sich ebenfalls auf einer hohen Spannung, weil dieser Drain auch mit der Metallbitleitung M verbunden ist. Die Source des Floating-Gate-Transistors Q1,3 ist jedoch mit dem Segment Sa der Bitleitung S verbunden. Segment Sa der Bitleitung S ist durch die Durchlaßtransistoren Q(N+1)3 und Q(N'+1)3 mit der Metallbitleitung M verbunden, die sich auf einem hohen Spannungspegel befindet. Demzufolge befindet sich auch das Bitleitungssegment Sa, das die Source der Transistoren Q1,3 bis Q64,3 und der Transistoren Q1,4 bis Q64,4 umfaßt, auf einer relativ hohen Spannung. Somit befindet sich die Source des Transistors Q1,3 im H-Zustand, und die Anforderung einer niedrigen Source-Spannung wird nicht erfüllt, da Q1,3 selbst dann nicht programmiert wird, wenn der symmetrisch plazierte Transistor Q1,2 programmiert wird. Man beachte, daß Floating-Gate- Transistoren Q2,3 bis Q64,3 in keinem Fall programmiert werden, weil die Wortleitungen WL2 bis WL64 auf einem niedrigen Spannungspegel gehalten werden, wodurch die Transistoren Q2,3 bis Q64,3 abgeschaltet gehalten werden, während die Wortleitung WL1 auf einen hohen Spannungspegel angehoben wird.
Die Source des Transistors Q1,4 ist mit dem Bitleitungssegment Sa der Bitleitung S und sein Drain mit der Bitleitung (M+1) verbunden. Die Bitleitung (M+1) wird durch den schwachen Pull-Down auf Massepotential gehalten. Das Bitleitungssegment Sa wird jedoch durch das Einschalten der Transistoren Q(N+1)3 und Q(N'+1)3 auf einer relativ hohen Spannung gehalten, so daß nur ein Teil der hohen Spannung auf der Metallbitleitung M zum Segment Sa der Bitleitung S übertragen zu werden braucht. Diese Konfiguration aus hoher Bitleitung M und Splitgate-Transistor (die Kombination von Selekt-Transistoren Q(N+1)3 und Q(N1)3 und Floating-Gate-Transistor Q(1,4)) im Rückwärtsmodus ist bei der Programmierung sehr ineffizient. Sie ist dann um 10 Größenordnungen kleiner als die Programmierung desselben Transistors mit im H- Zustand gehaltenem Drain und im L-Zustand gehaltener Source. Demzufolge wird der Transistor Q1,4 nicht in derselben Zeit programmiert, die benötigt wird, um den Floating-Gate-Transistor Q1,2 zu programmieren. Die Metallbitleitung (M+1) wird natürlich schwach auf Massepotential gehalten, so daß sie im ungünstigsten Fall bei null Volt liegt, wird jedoch in Wirklichkeit aufgrund des Stromflusses durch Q(1,4) und die Selekt-Transistoren Q(N+1)3 und Q(N'+1)3 auf einen Pegel von 2,3 oder 4 Volt hochgezogen, wodurch die Wahrscheinlichkeit noch weiter reduziert wird, daß sich der Transistor Q1,4 programmieren läßt. Außerdem befindet sich das Segment Sa der Source-Bitleitung S wahrscheinlich auf etwa 6 oder 7 Volt in Rückwärtsrichtung, und somit wird der Transistor Q1,4 nicht programmiert, weil VDS (die Spannung zwischen Drain und Source des Transistors Q1,4) zu gering ist. Die Rückwärtsprogrammierung wurde ausführlich im Patent Nr. 4,639,893 erörtert.
Für eine effiziente Programmierung muß die Bitleitung M durch den Bitleitungs- Decoder auf eine hohe Spannung in den H-Zustand gebracht werden.
Der einzige Fall, bei dem die Zuführung der hohen Spannung zu einem Problem wird, ist der, wenn der Strom von der Bitleitung M zu M-1 zu hoch wird. Die Zuführung des Programmierungsstroms durch den Transistor Q(1,2) unter Erhaltung der hohen Bitleitungsspannung wird bauartbedingt garantiert.
Bei einem zu starken Leckstrom durch die anderen Transistoren auf der Bitleitung M kann jedoch ein Problem entstehen. Der zu starke Leckstrom kann dann entstehen, wenn der Drain anderer Floating-Gate-Transistoren als Q(1,2) neben der Bitleitung M eingeschaltet wird. Auch wenn diese Transistoren nur geringfügig eingeschaltet werden, um beispielsweise 1 uA pro Zelle auf einer 16M-Matrix zu leiten, wo dies 4.096 Zellen in Verbindung mit jeder Bitleitung sind, beträgt der gesamte Leckstrom 4 MA, wodurch ein großes Problem in Verbindung mit der Programmierungsgeschwindigkeit entsteht.
Durch Anwenden des Konzeptes des Segmentierens von Bitleitungen, S, S+1 usw., kann dieses Einschaltproblem überhaupt nur beim ausgewählten Segment Sa entstehen, da dies das einzige Segment ist, das eine Verbindung zwischen der Bitleitung M und der Bitleitung M-1 durch die Selekt-Transistoren hat. Die Folge ist, daß der maximale Leckstrom von den ungewählten Transistoren im obigen Beispiel G4mA anstatt 4mA im unsegmentierten Fall beträgt. Dieser geringe Beitrag am Programmierungsstrom, der im Bereich von 0,5 mA liegt, ist ohne Belang.
Die Schaffung von Segmenten wie den Segmenten Sa und Sb der Source- Bitleitung S und der Segmente (S-1)a und (S-1)b der Source-Bitleitung (S-1) ist ein wichtiges Merkmal der Erfindung. Die Wortleitungen WL verlaufen nur über die Floating-Gate-Transistoren und niemals über die Selekt- oder Steuertransistoren, wie dies im Stand der Technik der Fall ist. (Zu einer Wortleitung, die sowohl über die Floating-Gate- als auch über die Setekt-Transistoren verläuft, siehe z. B. US-Patent Nr. 4,639,893). Die Selekt-Leitungen SELN, SEL(N+1), SELN' und SEL(N'+1) sind die komplementären Wortleitungen, die das jeweilige Übertragungs- (d. h. floatende Gate) Bauelement wählen, das gelesen oder programmiert werden soll.
Wie aus der obigen Beschreibung hervorgeht, wenn SEL(N+1) mit einem Signal mit hohem Pegel aktiviert wird, dann ist die pheriphere Logik derart, daß SEL(N'+1) ebenfalls mit demselben Signal aktiviert wird. So werden beispielsweise zwei Selekt- Transistoren Q(N+1)1 und Q(N'+1)1, die mit dem Segment (S-1)a auf der Bitleitung S-1 verbunden sind, eingeschaltet. Diese beiden Transistoren sind parallelgeschaltet und reduzieren somit den Widerstand gegenüber dem Strom auf ein Viertel, der das floatende Gate liest oder lädt, das beispielsweise mit dem jeweiligen Floating-Gate- Transistor Qr,2 assoziiert ist, der mit dem Segment (S-1)a verbunden ist und von den beiden parallelgeschalteten Selekt-Transistoren Q(N+1)1 und Q(N'+1)1 gesteuert wird.
Der maximale Widerstandswert im Falte eines Selekt-Transistors ist der volle Widerstandswert des Segmentes (S-1)a. Der maximale Widerstandswert mit zwei parallelen Transistoren ist die Hälfte des Widerstandswertes von Segment (S-1)a, das von zwei Seiten parallelgeschaltet ist. Zwei gleiche parallele Widerstände haben einen Gesamtwiderstandswert, der der Hälfte von jedem oder einem Viertel der Summe ihrer Widerstandswerte entspricht. Wenn die Summe nur der gesamte Segmentwiderstandswert in dem Falle ist, wenn er nur an einem Ende geschaltet ist.
Die Kontakte (j-1), j, (j+1), (j+2), (k-1), k, (k+1) und (k+2), z. B., zwischen den Metallschichten (M-1), M, (M+1) und (M+2), die über den darunterliegenden länglichen, diffundierten (tatsächlich ionenimplantierten) Drain-Regionen ausgebildet sind, sind gemäß der vorliegenden Erfindung alle N Transistoren entlang einer Spalte der Matrix plaziert, wobei N eine ausgewählte ganze Zahl wie z. B. 8, 16, 32, 64 oder 128 ist. Wie in Fig. 6 gezeigt, wird die Matrix in einer Ausgestaltung in 64 Reihen von Floating-Gate- Transistoren Qr,c (d. h. N = 64) dividiert. Eine Wortleitung WL ist mit jeder Reihe r von Floating-Gate-Transistoren Qr1 bis QrC assoziiert. Vier Selekt-Leitungen SELN, SEL(N+1), SELN' und SEL(N'+1) sind mit jeder Gruppe von 64 Reihen von Floating- Gate-Transistoren assoziiert. Der Bereich der Matrix zwischen benachbarten Gruppen von Floating-Gate-Transistoren, wie z. B. zwischen Reihe 64 und Reihe 65 von Floating- Gate-Transistoren, beinhaltet einen Raum K, in dem Kontakte (k-1), k, (k+1) und (k+2) mit Hilfe von Verbindungskontakten durch die darunterliegende Isolierung von den Metallleitungen (M-1), M, (M+1) und (M+2) zu den darunterliegenden länglichen Drain- Regionen hergestellt werden. Die Kontakte dürfen eine größere Abmessung haben als die Breiten der Metallbitleitungen (M-1), M, (M+1) und (M+2), weil die Metallbitleitungen tatsächlich jede zweite Bitleitung anstatt jeder Bitleitung voneinander beabstandet sind. Daher kann der Bereich der einzelnen Kontakte (j-1)... (j+2) ... (k-1) ... (k+2) wesentlich breiter sein als die darunterliegende Breite der diffundierten Source- ((S-1), S, (S+1)) und Drain- ((M-1), M, (M+1)) Bitleitungen ohne wesentlichen Einfluß auf den Abstand der Metallbitleitungen (M-1), M, (M+1). Der tatsächliche Abstand zwischen den Kontakten K und den Kontakten J (im oberen Bereich der Matrix von Fig. 6) ist abhängig vom gewünschten Bitleitungs-Widerstandswert. Es kann unter Umständen möglich sein, benachbarte Reihen von Kontakten wie z. B. J und K durch 128 Reihen von Floating-Gate-Transistoren Qr,c anstatt der 64 Reihen von Floating-Gate- Transistoren Qr,c gemäß Fig. 6 zu beabstanden. Die einzige Anforderung besteht darin, daß der Widerstandswert der Bitleitung nicht zu hoch wird.
Der Betrieb der einzigartigen Konstruktion der vorliegenden Erfindung entspricht dem Betrieb, der für einen standardmäßigen Splitgate-EPROM beschrieben wurde, wobei der Selekt-Transistor und der Floating-Gate-Transistor einstückig im Rahmen jeder Zelle in Reihe ausgebildet sind. Der Betrieb eines solchen Transistors wird in einem Artikel mit dem Titel "A 50-ns 256K CMOS Split-Gate EPROM" von Syed B. Ali et al beschrieben, veröffentlicht im IEEE Journal of Solid State Circuits, Bd. 23, Nr. 1, Februar 1988, S. 79 bis 85. Die Leseschaltungen und die Dekodierungsschaltungen sind für die vorliegende Erfindung dieselben wie im Artikel von Ali et al. Der Betrieb der Selekt-Leitungen (SELN, SEL(N+1), SELN' und SEL(N'+1) unterscheidet sich jedoch und wurde oben in den Abschnitten über die Lese- und Programmierungsvorgänge beschrieben.

PROZESSBESCHREIBUNG

Hierbei wird ein Modul (d. h. ein diskreter Satz von Prozeßschritten, die für die vorliegende Erfindung einzigartig sind)beschrieben. Die ersten Schritte im Prozeß sind standardmäßig und werden daher nicht beschrieben, noch werden die Standardschritte zur Bildung der Kontakte und Verbindungen auf der Matrix nach der Bildung der Zellen in der Matrix gemäß der vorliegenden Erfindung beschrieben.
Zuerst wird die gesamte Matrix auf einem Halbleiterwafer, vorzugsweise aus Silicium, ausgebildet. Anfänglich wird der Wafer, typischerweise aus Silicium des P- Typs mit einem spezifischen Widerstand von 20 Ohm-cm, einer Schichtdiffusion oder einer Implantation einer Störstelle des P Typs, typischerweise Bor, unterzogen, um den Schwellwert der auszubildenden MOS-Transistoren einzustellen. Die Störstelle wird über denjenigen Abschnitten der Oberfläche des Wafers implantiert, an denen sich keine n-Mulden befinden. Dies ist ein Standardimplantat durch eine dünne Oxidschicht mit einer Borimplantation zur Herstellung einer Borstörstellenkonzentration von etwa 1 · 10¹&sup7; Atomen pro Kubikzentimeter im oberen Abschnitt des darunterliegenden Wafers. Nach dieser Implantation wird der Wafer beispielsweise mit einem Ätzmittel gereinigt, das aus einem Gemisch aus Schwefel- und Fluorwasserstoffsäure, Wasserstoffperoxid besteht. Es kann aber auch jedes andere geeignete Ätzmittel verwendet werden. Ein Gateoxid für die Matrixtransistoren wird dann auf der Waferoberfläche bis zu einer Dicke von etwa 200Å (10Å = 1 mm) mit 1000ºC Trocken-O&sub2; mit TCA oder HCl ausgebildet. Danach wird eine erste Schicht von etwa 1000Å bis 2000Å dickem polykristallinem Silicium sofort nach Fertigstellung der Gateoxidschicht aufgebracht. Von dieser Schicht, die als "Poly 1" bezeichnet wird, werden die floatenden Gates der Floating-Gate-Transistoren Qr,c in der Matrix von Speicherzellen hergestellt. Die jeweilige Dicke der Gateoxidschicht und der polykristallinen Siliciummatrix können von den angegebenen Dicken abweichen, um die Zellenleistung zu optimieren. Diese erste polykristalline Siliciumschicht wird bei etwa 920ºC mit POCl&sub3; dotiert, um einen Widerstandswert von etwa 30 bis 50 Ohm pro Quadrat zu erzielen. Der Wafer wird dann etwa 60 Sekunden lang beispielsweise in 10 : 1HF gereinigt, um die Oberfläche zu entglasieren, und wird dann beispielsweise mit Schwefelsäure gereinigt. Zur Erzielung desselben Ergebnisses können bei Bedarf auch andere Chemikalien zum Einsatz kommen.
Eine Sandwich-Schicht aus Oxid-Nitrid-Oxid für das Dielektrikum zwischen der ersten Schicht aus polykristallinem Silicium und der auszubildenden zweiten Schicht aus polykristallinem Silicium wird jetzt hergestellt. Zunächst wird die erste Schicht aus polykristallinem Silicium bei etwa 1075ºC bis auf eine Stärke von 150Å oxidiert. Bei Bedarf kann bei der Oxidation TCA verwendet werden, um die Qualität der resultierenden Oxidschicht zu verbessern. Als nächstes wird Siliciumnitrid bis zu einer Stärke von etwa 150Å aufgebracht, dann wird die Siliciumnitridschicht einer Naßoxidation unterzogen, um etwa 30Å bis 50Å Oxid auf der Nitridschicht aufwachsen zu lassen. Die Gesamtdicke des Dielektrikums der Sandwich-Schicht aus Oxid-Nitrid- Oxid beträgt etwa 350Å, aber weil das. Nitrid etwa der Hälfte der Gesamtdicke entspricht, beträgt die gleichwertige Oxidschichtdicke etwa 250Å.
Diese äquivalente Oxidschichtdicke von 250Å für die dielektrische Schicht ergibt ein höheres Kopplungsverhältnis zwischen der auszubildenden "Poly 2"-Wortleitung (d. h. dem Steuergate) und dem darunterliegenden floatenden Gate aus "Poly 1", als dies mit einem dickeren Dielektrikum erzielt wird.
Nach der Bildung der dielektrischen Sandwich-Schicht aus Oxid-Nitrid-Oxid wird eine Schicht von 500Å aus polykristallinem Silicium auf die dielektrische Sandwich- Schicht innerhalb kurzer Zeit nach der Naßoxidation aufgebracht. Diese kurze Zeit wird als "Q-time" definiert und so gewählt, daß eine Verschlechterung der Oxidschicht aufgrund von Umwelteinflüssen minimal gehalten wird. Diese äußerst dünne 500Å- Schicht verkappt die gesamte Konstruktion. Nach der Bildung der 500Å dicken Veckappung aus polykristallinem Silicium wird eine 150Å starke Schicht aus Siliciumnitrid auf die gesamte Konstruktion aufgebracht. Dieser Auftrag erfolgt wieder innerhalb einer "Q-time" nach dem Auftragen des polykristallinen Siliciums. Später dient die 500Å dicke Verkappungsschicht aus polykristallinem Silicium als Elektrode und als Kontakt zwischen der darunterliegenden Wortleitung und der noch auszubildenden zweiten Schicht aus polykristallinem Silicium, die die Wortleitung der Matrix bildet und die mit dem floatenden Gate gekoppelt werden muß. Somit dient diese Verkappungsschicht als Leiter.
Nach der Bildung der 150Å-Nitridschicht über der 500Å dicken Verkappungsschicht aus polykristallinem Silicium wird Fotoresist auf der Konstruktion ausgebildet und strukturiert. Dann werden die 150Å Nitridschicht, die 500Å Verkappungsschicht aus polykristallinem Silicium und die Oxid-Nitrid-Oxid- Sandwichschicht sowie die darunterliegende Poly 1 Schicht in einem isotropischen Ätzer beispielsweise unter Verwendung eines Hydrobrom-Ätzmittels geätzt. Es wird geprüft, ob auf der Konstruktion kein restliches polykristallines Silicium ("Poly 1") in den geätzten Regionen auf der darunterliegenden Gateoxidschicht zurückgeblieben ist. Die resultierende Konstruktion ist in einer Draufsicht in Fig. 7a und im Querschnitt in Fig. 7b dargestellt. Es ist ersichtlich, daß die erste Schicht aus polykristallinem Silicium (Poly 1) selektiv entfernt wurde, um vertikale Streifen aus polykristallinem Silicium auf dem Wafer auszubilden, die von einer Oxid-Nitrid-Oxid-Sandwichschicht bedeckt sind, auf der eine Verkappung aus polykristallinem Silicium bis zu einer Dicke von etwa 500Å ausgebildet ist, die von einer 150Å dicken Schicht aus Siliciumnitrid bedeckt ist.
Von dem Wafer wird dann der Fotoresist beispielsweise durch Eintauchen in 50 : 1 HF für 15 Sekunden und anschließendes Reinigen mit Schwefelsäure und heißem entionisiertem Wasser entfernt. Nach der Reinigung wird der Wafer bei etwa 1000ºC in trockenem Sauerstoff oxidiert, um eine Abstandsoxidschicht von 250Å Dicke auf den Seiten des polykristallinen Siliciums zu bilden. Die resultierende Struktur ist in Draufsicht in Fig. 7c und in Querschnittsansicht in Fig. 7d dargestellt. Bei der Struktur wurde eine Abstandsoxidschicht 71a, 71b, 71c, 71d an den Seiten der polykristallinen Finger 71-1 und 71-2 ausgebildet. Nach der Bildung der Abstandsoxidschicht an den Seiten der Finger wie z. B. der Finger 71-1 und 71-2 der ersten Schicht aus polykristallinem Silicium und den Seiten der Finger von Verkappungsoxiden wie z. B. dem Verkappungsoxid 72-1 und 72-2 auf dem Finger 71, wird der Wafer mit Fotoresist beschichtet, der strukturiert wird, um die Bereiche zu schützen, in denen die Selekt- Transistoren QN2, QN4, QN6, Q(N+1)1, Q(N+1)3, Q(N+1)5, QN'2, QN'4, QN'6, Q(N'+1)1, Q(N'+1)3 und Q(N'+1)5 sowie die Abschnitte der Kontaktregionen J und K (ausgenommen dort, wo die Bitleitungen ausgebildet werden) in der Matrix von der Implemention von Störstellen zum Ausbilden der Bitleitungen.
Nach dieser Strukturierung wird Arsen mit einer Intensität von 80 Kilovolt implantiert, um eine Dosierung von 4 · 10¹&sup5; Atomen pro Quadratzentimeter im darunterliegenden Silicium zwischen den Fingern 71 der ersten Schicht aus polykristallinem Silicium zu bilden.
Der Fotoresist, der ein blockiertes Bitleitungsimplantat von den Bereichen hat, wo die Selekt-Transistoren ausgebildet werden sollen, wird dann auf bekannte Weise entfernt. Die resultierende Struktur entspricht der Darstellung in der Draufsicht in Fig. 7c und der Querschnittsansicht in Fig. 7d. Als nächstes wird eine Fotoresistmaske auf den Wafer gelegt, um die Inseln von Poly 1 zu definieren, die zur Bildung der floatenden Gates der auszubildenden Floating-Gate-Transistoren auf dem Wafer zurückgelassen werden sollen. Der Wafer wird dann mit einer Chlorwasserstoff- Bromwasserstoffsäure geätzt. Nach dem Ätzen wird der Wafer geprüft, um sicherzustellen, daß kein restliches polykristallines Silicium auf dem Wafer zurückgeblieben ist, dann wird die Feldstörstelle über der Matrix implantiert, um den Feldschwellwert der Bereiche zwischen den Floating-Gate-Inseln zu justieren. Bei der Implantation wird Bor¹¹ mit einer Energie von 45 kev für eine Dosis von 4,0 · 10¹³ Atomen pro Quadratzentimeter verwendet. Diese Dosis bildet einen Kanalanschlag im Halbleitersubstrat des P-Typs, um Leckströme zwischen Bauelementen über das Feld des Bauelementes zu verhindern.
Jetzt wird der Fotoresist auf bekannte Weise von dem Wafer entfernt.
Als nächstes wird der Wafer in 1000ºC Trocken-O&sub2; oxidiert, damit eine etwa 1000Å dicke Oxidschicht über dem Feld des Bauelementes aufwächst und damit sich eine zusätzliche Oxidschicht 71c, 71d auf den Seiten der ersten Schicht aus polykristallinem Siliciummaterial 71-r,1 und 71-(r+1),1 und eine Oxidschicht 72c, 72d auf den Seiten des verkappenden polykristallinen Siliciums 72-r,1 und 72-(r+1),1 bildet, die nach dem vorherigen Ätzschritt zurückgeblieben ist, bei dem nicht nur die erste Schicht aus polykristallinem Silicium 71 geätzt wurde, sondern auch die dielektrische Sandwich-Schicht 73 und die darüberliegende 500Å dicke Verkappungsschicht aus polykristallinem Silicium 72.
Die resultierende Struktur ist in den Fig. 7e, 7f und 7g dargestellt. In 7g ist die Isolationsoxidschicht 71e über dem Feld des Bauelementes und insbesondere über der Borimplantatregion ausgebildet, um zur Isolierung der einzelnen Transistoren voneinander beizutragen. Der Oxidationsprozeß hat zur Folge, daß sich eine dicke Seitenwandoxidschicht 71c und 71d auf den polykristallinen Siliciuminseln 71-r,1 und 71-(r+1),1 ausbildet, die zu floatenden Gates von zwei der Floating-Gate-Transistoren werden, die in der Matrix ausgebildet werden sollen. Ebenso bildet sich eine dicke Seitenoxidschicht 72c und 72d auf den Seiten der Verkappungsoxidschicht 72-r,1 und 72-(r+1),1.
Diese Seitenoxidschicht verläuft über die implantierte Feldstörstelle und trägt zur Isolierung der einzelnen floatenden Gates von den übrigen Bauelementen bei.
Von Bedeutung ist, daß die in den Fig. 7c und 7d gezeigte Abstandsoxidschicht 71a, 71b gewährleistet, daß die Implantation der diffundierten Bitleitungen zwischen polykristallinen Siliciumfingern 71 nicht unmittelbar neben dem polykristallinen Silicium liegt, sondern etwas von diesem polykristallinen Silicium beabstandet ist, so daß nach der thermischen Bearbeitung, die zu einer lateralen Diffusion führt, die Bitleitungsdiffusion unmittelbar unter dem polykristallinen Siliciummaterial entsteht, so daß die polykristallinen Siliciumfinger, wie z. B. die Finger 71-1 und 71-2 entstehen.
Die Abstandsoxidschicht 71a, 71b trägt auch dazu bei, die laterale Diffusion der Bitleitungen unter den floatenden Gates 71 minimal zu halten und gewährleistet somit, daß eine ausreichende Kanallänge unterhalb jedes floatenden Gate 71-i zurückbleibt, so daß Durchgriffe verhindert werden können. Um Durchgriffe zu vermeiden, darf die Kanallänge nicht unter etwa 0,3 Mikron fallen, da es sonst durchaus zu einem Durchgriff von der Source-Region in die Drain-Region kommen kann. Daher sind, beginnend mit der Definition der Breite des Poly 1 Materials, die etwa 0,8 bis 0,9 Mikron betragen soll, nach Durchführung der Prozeßschritte zum Herstellen der Matrixtransistoren alle floatenden Gates (Poly 1) aus polykristallinem Silicium, wie z. B. die Gates 71-r,1 und 71-(r+1),1, sehr kurz. Somit ist die Abstandsoxidschicht 71a, 71b wesentlich für eine Verhinderung eines Durchgriffs, der den Transistor zerstören würde. Ferner trägt die Abstandsoxidschicht 71a, 71b dazu bei, die Überlappung zwischen der Bitleitung und dem floatenden Gate 61 minimal zu halten, obwohl ein gewisses Maß an Überlappung vorhanden sein muß, damit ein Bauelement funktionieren kann.
Während der Oxidation der Feldregionen und der Seiten von Poly 1 zur Bildung von Oxidabstandshaltern 71c, 71d schützt die über dem polykristallinen Silicium 72 liegende Nitridschicht 75 dieses polykristalline Silicium vor thermischer Oxidation.
Man beachte, daß die Feldoxidation in der Matrix nur in der Matrix vorhanden ist. Die Feldoxidation im peripheren Bereich erfolgt vor der Erzeugung des Feldoxids in der Matrix.
Man beachte, daß während der Oxidation des Feldes des Wafers auch eine Oxidation über der Bitleitung erfolgt. Dies ist jedoch akzeptabel, weil später, wenn die Wortleitung von der zweiten Schicht aus polykristallinem Silicium ("Poly 2") aufgetragen wird, die Kapazität zwischen Wortleitung und Bitleitung aufgrund dieser dicken Feldoxidschicht über der Bitleitung relativ niedrig ist. Dies geht aus der Beschreibung der Beziehung zwischen der Wortleitung und der Bitleitung in Verbindung mit Fig. 71 unten hervor. Die Feldoxidation über der Bitleitung führt zu einer dickeren Oxidschicht als über den Regionen des Wafers ohne ein Störstellenimplantat, weil die Oxidationsrate von Silicium über stark dotiertem Siliciummaterial höher ist als über leicht dotiertem oder undotiertem Siliciummaterial.
Als nächstes wird eine Maske über alle Transistoren in der Speichermatrix gelegt, und die Oxidschicht über der Peripherie des Bauelementes wird beseitigt, beispielsweise mit Hilfe einer Ätzung bei Raumtemperatur mit 50 : 1 BOE zur Entfernung von 1800Å an peripherer Oxidschicht.
Nach dem Beseitigen der peripheren Oxidschicht wird der Fotoresist vom Wafer entfernt.
Der Wafer wird mit einer standardmäßigen Reinigungslösung gereinigt, dann wird er bei etwa 920ºC in Trocken-O, oxidiert, um die Gateoxidschicht der peripheren Bauelemente und der Selekt-Transistoren zu bilden. Diese Oxidschicht wird mit einer Dicke von 200Å ausgebildet.
Als nächstes wird Fotoresist über der Peripherie gebildet.
Nach der Bildung der peripheren Maske wird zunächst die Nitridschicht 75 über den Verkappungen 74 aus polykristallinem Silicium entfernt, wobei zunächst beispielsweise ein 13 : 2 BOE bei Raumtemperatur verwendet wird, um eventuell vorhandenes natives Oberflächenoxid auf der Nitridschicht 75 zu entfernen, dann wird die Nitridschicht selbst mit Phosphorsäure (H&sub3;PO&sub4;) bei 165ºC durch Ätzen entfernt. Dann wird auf übliche Weise der Fotoresist vom Wafer beseitigt.
Als nächstes wird eine zweite Schicht aus polykristallinem Silicium ("Poly 2") auf den Wafer aufgetragen. Zunächst wird der Wafer standardmäßig gereinigt, dann wird polykristallines Silicium bis zu einer Dicke von etwa 250Å aufgetragen.
Die floatenden Gates wie z. B. 71-r,1 und 71-(r+1),1 gemäß Fig. 7g werden auf allen Seiten vollkommen mit qualitativ hochwertigem Oxid versiegelt, was unabhängig von eventuellen anderen Prozessen erfolgt, die tatsächlich durchgeführt werden oder in der Peripherie des Bauelementes durchgeführt werden sollen. So wurden insbesondere die floatenden Gates tatsächlich vor der Bildung des Wortleitungs-Silicids versiegelt. Dies ist vorteilhaft, weil Silicid ein Material ist, das sich nur schwer intakt halten läßt, während bei hoher Temperatur oxidiert wird. Durch Oxidieren der Seiten der floatenden Gates wie z. B. dem floatenden Gate 71-r,1 bei Temperaturen unter 1000ºC wird die Menge an lateraler Diffusion des Dotierungsmittels in den Bitleitungen minimal gehalten.
Während des Entfernens der Nitridschicht 75 von der Oberseite des polykristallinen Siliciums 72 lag Fotoresist über der Peripherie des Bauelementes vor, so daß eventuelles Nitrid auf der Peripherie des Bauelementes nicht entfernt wird.
Die zweite Schicht aus polykristallinem Silicium wird dann mit POCl&sub3; bei 850ºC innerhalb von Q-time nach dem Auftragen von Poly 2 dotiert. Das resultierende Dotierungsmittel reicht aus, um einen Widerstandswert von etwa 55 Ohm pro Quadrat zu erzielen. Nach dem Dotieren der zweiten polykristallinen Siliciumschicht wird der Wafer für etwa 60 Sekunden in 10 : 1 HF entglasiert und dann 10 Minuten lang in Schwefelsäure gereinigt.
Nach dem Reinigen wird der Wafer in 10 : 1 HF eingetaucht, um den Wafer in Vorbereitung für das Auftragen des Silicids vorzureinigen. Nach der Vorreinigung wird Wolframsilicid auf den Wafer bis zu einer Stärke von etwa 2500Å mit einem Widerstand von etwa 33 Ohm pro Quadrat aufgetragen. Als nächstes wird der Wafer maskiert, strukturiert und geätzt, um dadurch Teile des polykristallinen Siliciums zu entfernen, so daß eine Struktur wie in Fig. 7h gezeigt entsteht. Die Sandwich-Schicht aus polykristallinem Silicium und Wolframsilicid wird mit einem Standardätzmittel wie z. B. einem Gemisch aus Chlorwasserstoff und Bromwasserstoffsäure zu horizontalen Streifen wie z. B. den Streifen 76-1 und 76-2 ausgebildet. Das verbleibende Oxid in der Peripherie des Bauelementes hat eine Dicke von mehr als 100Å. Dann erfolgt eine Ätzinspektion, um zu prüfen, ob noch unerwünschtes restliches Silicid auf dem Wafer zurückgeblieben ist.
Der Fotoresist wird dann in einem Tauchbad von 50 : 1 HF von dem Wafer entfernt.
Der resultierende Aufbau und Querschnitt sind wie in Fig. 71 gezeigt, mit dem Silicid 76-2 in leitendem Kontakt mit den Verkappungen 72-r,1 und 72-r,2 aus polykristallinem Silicium.
Fig. 7j zeigt eine Draufsicht der Fig. 7h, um 90º gegen den Uhrzeigersinn rotiert.
Fig. 7k ist ein Querschnitt durch Fig. 7j wie gezeigt und illustriert die Möglichkeit einer Fehljustierung der Wortleitungen 76-1 und 76-2 relativ zu den Floating-Gate- Abschnitten 71-r,1, 71-(r+1),1 gemäß Fig. 7k. Die Silicidstreifen 76-1, 76-2 sind auf der rechten Seite der Floating-Gate-Insel 71-r,1, 71-(r+1),1 als fehljustiert dargestellt. Die maximale Fehljustierung im Prozeß beträgt jedoch plus oder minus 0,25 Mikron. Da die floatenden Gates 71-i zusammen mit der Abstandsoxidschicht 71a, 71b eine Dicke von etwa 1 bis 1, 2 Mikron haben, kann es zu einer Fehljustierung des Silicids auf der Verkappungsschicht 72 aus polykristallinem Silicium von höchstens einem Viertel eines Mikrons kommen, so daß ein inniger Kontakt mit dem darunterliegenden Verkappungsmaterial 72 aus polykristallinem Silicium um höchstens diesen Betrag entsteht. Somit ergibt das Verkappungsmaterial 72 einen leitenden Kontakt mit den Silicidwortleitungen und es wird gewährleistet, daß die kapazitive Kopplung zwischen den Wortleitungen 76 und den darunterliegenden floatenden Gates 71 ausreicht.
Wenn die Fehlerausrichtung der Wortleitung derartig ist, daß sie von dem floatenden Gate herabfällt und das Feldoxid kontaktiert, dann entsteht eventuell ein Verlusttransistor, wenn die Wortleitung auf eine hohe Spannung gebracht wird. Der Leckstrom aufgrund dieses unerwünschten Transistors wird jedoch aus mehreren Gründen recht gering sein. Zunächst ist die Feldoxidschicht über der Bitleitung recht dick. Zweitens erhöht das Feldimplantat unter der Feldoxidschicht die Schwellenspannung, die benötigt wird, um den unerwünschten parasitären Transistor unter der Feldoxidschicht einzuschalten. Drittens beträgt die Dicke des übergelaufenen Teils der Wortleitung höchstens etwa 0,25 Mikron, was höchstens etwa 20% der Breite des tatsächlichen Floating-Gate-Transistors entspricht. Somit bedeutet die Kombination aller dieser Effekte, daß ein eventueller Leckstrom ein äußerst geringer Prozentanteil des Stroms durch den Floating-Gate-Transistor ausmacht und nicht ausreicht, um einen ungenauen Betrieb von Transistor und Matrix zu verursachen. Der maximale Leckstrom dieses parasitären Transistors beträgt etwa 5% des Lecks relativ zu einem nichtprogrammierten Transistor. Diese Art von Leckstrom hat keinen negativen Einfluß auf die Leistung der Matrix und verursacht keine Ablesefehler.
Die verbleibende Verarbeitung besteht darin, den Fotoresist vom Wafer und insbesondere von der Peripherie des Bauelementes zu entfernen und dann bei 950ºC auf standardmäßige Weise zur Bildung einer 400Å dicken Oxidschicht in der Peripherie zu oxidieren. Als nächstes wird die Fotoresistschicht zum Maskieren des Source- und Drain-Implantats auf dem Bauelement ausgebildet, und die N+ Source und Drains werden zunächst mit einem Phosphorion +31 bei 75 kev bis zu einer Dosis von 8 · 10¹&sup5; Atomen pro Quadratzentimeter und dann mit einem Arsenion bei 50 kev bis zu einer Dosis von 8,5 · 10¹&sup5; Atomen pro Quadratzentimeter implantiert.
Der Fotoresist wird dann von der Oberfläche des Wafers entfernt. Dann werden Source und Drain bei einer Temperatur zwischen 950ºC und 700ºC in einer Stickstoffumgebung eingetrieben, und die Source- und Drain-Implantationen des P- Typs werden mit Bordifluorid durchgeführt (BF&sub2; bei 80 kev bis zu einer Dosis von 4 · 10¹&sup5; Atomen pro Quadratzentimeter). Auf diesen Vorgang folgt das Ablösen des Fotoresists und dann eine Niedertemperaturoxidation zur Ausbildung einer 1000Å dicken Oxidschicht bei etwa 390ºC. Dann werden die P+ Source- und Drain-Regionen 20 Minuten lang bei 900ºC in den Wafer getrieben. Danach wird ein Borphosphosilikatglas (BPSG) bis zu einer Dicke von 9000Å auf dem Wafer aufgetragen. Das BPSG-Glas ergibt eine gute Planarisierung über der Oberfläche.
Fig. 8a zeigt eine Draufsicht auf den Matrixabschnitt der erfindungsgemäßen Struktur, nachdem Poly 1 aufgetragen und zu Streifen geformt wurde. Somit zeigt Fig. 8a in einer Draufsicht die Metallbitleitungsdiffusionen (M-1), M und (M+1). Auch die Source-Bitleitungsdiffusionen (S-1)a, Sa und (S+1)a werden gezeigt. (Die Abschnitte der Matrix, in denen Selekt-Transistoren wie z. B. die Transistoren QN2, QN4, QN6, Q(N+1)1, Q(N+1)3 und Q(N+1)5 ausgebildet werden, werden mit Fotoresist maskiert, um eine Implantation von Störstellen in diesen Regionen zu verhindern. Streifen 71-0 bis 71-17 aus polykristallinem Silicium sind auf dem Wafer zu sehen und bewirken zusammen mit der entlang der Seiten der Streifen 71-0 bis 71-17 ausgebildeten Abstandsoxidschicht (wie oben in Verbindung mit Fig. 7a bis 7k beschrieben), daß die Bitleitungen (z. B. (M-1), (S-1)a, M... (S+1)a...) mit den Streifen 71-0 bis 71-17 aus Poly 1 Silicium selbstjustiert werden, bevor diese Streifen zu floatenden Gates geformt werden.
Fig. 8b illustriert die Struktur von Fig. 8a mit horizontalen Streifen aus Fotoresist 81-1 bis 81-6, die orthogonal zu den vertikalen Streifen 71-0 bis 71-13 aus Poly 1 über den Wafer plaziert werden. Diese Fotoresiststreifen 81-1 bis 81-6 werden benutzt, um das darunterliegende polykristalline Silicium gegen ein Entfernen während des Ätzens des gesamten übrigen Poly 1 zu schützen, anstatt dem unter dem Fotoresist, damit auf dem Wafer die floatenden Gates der auszubildenden Floating-Gate-Transistoren zurückbleiben.
Fig. 8c illustriert die Struktur von Fig. 8b nach dem Ätzprozeß und dem Entfernen von Fotoresist 81-1 bis 81-6. Die floatenden Gates, die Teil der Transistoren Q1,1 und Q1,3 sein sollen, sind in dieser Figur speziell beschriftet. Fig. 8c illustriert auch die Struktur der vorliegenden Erfindung, wobei die Metallkontakte j-1, j, j+1 und j+2 jeweils die Metallbitleitungen (M-1), M, (M+1) bzw. (M+2) kontaktieren. Metallleitungen (M-1), M, (M+1) und (M+2) werden nach dem Poly 2 ausgebildet und kontaktieren die darunterliegenden diffundierten Bitleitungen, die mit denselben Referenzen in Fig. 8a gezeigt sind, alle N Transistorzellen (wobei N in der in der vorliegenden Erfindung beschriebenen Ausgestaltung 64 ist). Die Selekt-Leitungen SELN und SEL(N+1) und die Wortleitungen WL1 bis WL6 werden ebenfalls in Draufsicht in Fig. 8c dargestellt.
Fig. 8d ist eine Draufsicht auf einen kleineren Teil der Struktur von Fig. 8c, wobei eine zweite Schicht aus polykristallinem Silicium (Poly 2) über der Oberseite der Matrix lotrecht zu den Streifen aus Poly 1, wie z. B. den Streifen 71-1 bis 71-5, ausgebildet ist. Die Streifen 76-1 bis 76-5 aus Poly 2 bilden, wenn sie mit Wolframsilicid bedeckt sind, Selekt-Leitungen wie z. B. SELN und SEL(N+1) sowie Wortleitungen WL1 bis WL64 (siehe Fig. 6). Wie eindeutig aus der Draufsicht in Fig. 8d hervorgeht, ist die kleinste Zellengröße jedes Floating-Gate-Transistors dieser Matrix durch den Abstand von Poly 1 Streifen wie z. B. 71-1 bis 71-5 und den Abstand der Poly 2 Streifen begrenzt, die beispielsweise WL1, WL2 und WL3 umfassen. Somit ist der eine Speicherzelle umfassende Floating-Gate-Transistor gemäß der vorliegenden Erfindung in der Tat die Mindestgröße, die theoretisch gemäß dieser Technologie und den gegebenen Designregeln möglich ist.

Claims

1. Matrix von Floating-Gate-Transistoren (Q1, 1; ...) für den Einsatz in einem EPROM, umfassend:

eine Mehrzahl von segmentierten Bitleitungen (S-1, ...), wobei jede segmentierte Bitleitung eine Mehrzahl von Bitleitungssegmenten ((S-1)a, ...) aufweist, die elektrisch voneinander isoliert sind;

eine Mehrzahl von kontinuierlichen Bitleitungen (M-1, ...);

eine Mehrzahl von Gruppen (Q1,1-Q64,1; ...) von Floating-Gate-Transistoren, wobei jede Gruppe mit einem entsprechenden einen ((S-1)a, ...) der Bitleitungssegmente gekoppelt ist; und

eine Vielzahl von Selekt-Transistoren (Q(N+1)1, ...), die innerhalb der Matrix von Floating-Gate-Transistoren angeordnet sind, so daß für jede Gruppe von Floating-Gate- Transistoren wenigstens einer (Q(N+1)1, Q(N'+1)1; ...) der Selekt-Transistoren vorhanden ist, der den Strom zu jedem Floating-Gate-Transistor in der Gruppe durch Steuern der Verbindung einer der kontinuierlichen Bitleitungen mit dem der Gruppe entsprechenden Bitleitungssegment steuert, wobei die Gesamtzahl der Selekt- Transistoren in der Matrix kleiner ist als die Gesamtzahl der Floating-Gate-Transistoren in der Matrix.

2. Matrix nach Anspruch 1, bei der die Selekt-Transistoren in der Matrix so angeordnet sind, daß zwei Selekt-Transistoren (Q(N+1)1, Q(N'+1)1; ..) den Strom zu jedem Floating-Gate-Transistor in einer Gruppe (Q1,1-Q64,1; ...) von Floating-Gate- Transistoren regeln.

3. Matrix nach Anspruch 1, bei der P gleich der Gesamtzahl von Floating-Gate- Transistoren (Q1,1; ...) in der Matrix und R gleich der Gesamtzahl von Selekt- Transistoren (Q(N+1)1, ...) in der Matrix ist, wobei die Selekt-Transistoren in der Matrix so angeordnet sind, daß ein Selekt-Transistor den Strom zu jedem Floating-Gate- Transistor in einer Gruppe von P/R Floating-Gate-Transistoren regelt.

4. Matrix nach Anspruch 3, bei der die Selekt-Transistoren (Q(N+1)1, ...) in der Matrix so angeordnet sind, daß zwei Selekt Transistoren den Strom zu jedem Floating- Gate-Transistor (Q1,1; ...) in einer Gruppe von 2P/R Floating-Gate-Transistoren regeln.

5. Matrix nach einem der vorherigen Ansprüche, bei der:

jeder Floating-Gate-Transistor (Q1,1; ...) folgendes umfaßt:

eine Source-Region;

eine Drain-Region:

einen Kanal zwischen der Source- und der Drain-Region; und

ein floatendes Gate (71.r, 1; ...), das über der Kanalregion plaziert und von dieser isoliert ist; und wobei

jeder der Selekt Transistoren (Q(N+1)1, ...) zwischen einer entsprechenden einen der kontinuierlichen Bitleitungen und den Sources der Floating-Gate-Transistoren in einer Gruppe geschaltet sind, die dem Selekt-Transistor (Q(N+1)1, ...) entspricht.

6. Matrix nach Anspruch 5, bei der zwei der Selekt-Transistoren (Q(N+1)1, ...) parallel zwischen einer der kontinuierlichen Bitleitungen und einer der Gruppen von Floating-Gate-Transistoren (Q1,1; ...) geschaltet sind.

7. Matrix nach Anspruch 5 oder 6, einschließlich einer peripheren Schaltungsanordnung zum Aktivieren eines gewählten einen der Floating-Gate- Transistoren (Q1,1; ...) und des entsprechenden Selekt-Transistors (Q(N+1)1, ...), der zwischen der entsprechenden kontinuierlichen Bitleitung und der Source des gewählten Floating-Gate-Transistors geschaltet ist.

8. Matrix nach Anspruch 5, 6 oder 7, bei der jeder Floating-Gate-Transistor (Q1,1; ...) eine Source-Region hat, die eine virtuelle Source ((S-1)a, ...) umfaßt, die die Source-Region eines Floating-Gate-Transistors in derselben Gruppe von Floating-Gate- Transistoren kontaktiert.

9. Matrix nach Anspruch 8, bei der eine Mehrzahl der virtuellen Sources ((S-1)a, ...) von einer der segmentierten Bitleitungen ((S-1),..) in der Matrix ausgebildet sind, so daß jede der virtuellen Sources mit virtuellen Sources einer eindeutigen Gruppe von Floating-Gate-Transistoren (Q1,1; ...) verbunden, aber elektrisch von den anderen virtuellen Sources ((S-1)b, ...) isoliert ist, die sich entlang der segmentierten Bitleitung befinden.

10. Matrix nach Anspruch 8 oder 9, umfassend eine erste Gruppe (Q1,1-Q64,1; ...) und eine zweite Gruppe (Q1,2-Q64,2; ...) in der Mehrzahl von Gruppen von Floating- Gate-Transistoren, wobei die erste und die zweite Gruppe mit einem Bitleitungssegment gekoppelt sind, das die virtuelle Source für die erste und die zweite Gruppe bildet;

wobei wenigstens ein erster (Q(N+1)1, ...) der Selekt-Transistoren zwischen der virtuellen Source und einer ersten ((M-1), ...) der kontinuierlichen Bitleitungen geschaltet ist, die als Drain für die erste Gruppe von Floating-Gate-Transistoren fungiert;

wobei wenigstens ein zweiter (QN2) der Selekt-Transistoren zwischen der virtuellen Source und einer zweiten (M, ...) der kontinuierlichen Bitleitungen geschaltet ist, die als Drain für die zweite Gruppe von Floating-Gate-Transistoren fungiert, und

wobei der erste und der zweite Selekt-Transistor so angeordnet sind, daß der zweite Selekt-Transistor als Steuertransistor für jeden der Floating-Gate-Transistoren in der ersten Gruppe fungiert, und der erste Selekt-Transistor als Steuertransistor für jeden der Floating-Gate-Transistoren in der zweiten Gruppe fungiert.

11. Matrix nach Anspruch 10, bei der die erste (Q1,1-Q64,1; ...) und die zweite (Q1,2- 64,2; ..) Gruppe von Floating-Gate-Transistoren jeweils N Floating-Gate-Transistoren in einer Spalte umfassen.

12. Matrix nach Anspruch 11, bei der die 2N Floating-Gate-Transistoren (Q1,1,1-Q64,1 und Q1,2-Q64,2; ...) in zwei Spalten auf beiden Seiten der virtuellen Source ((S-1)a, ...) angeordnet sind.

13. Matrix nach Anspruch 10, 11 oder 12, bei der die erste kontinuierliche Bitleitung ((M-1), ...) die Drain-Regionen der N Floating-Gate-Transistoren (01,1-Q64,1; ..) in der ersten Gruppe und die zweite kontinuierliche Bitleitung (M, ...) die Drain-Regionen der übrigen N Floating-Gate-Transistoren (Q1,2-Q64,2; ...) in der zweiten Gruppe umfassen.

14. Matrix nach Anspruch 10, 11 oder 12, bei der jede der ersten und der zweiten Bitleitungen ((M-1), M; ...) eine parallele Kombination einer diffundierten Region und einer leitenden Metallleitung umfaßt, die oberhalb, aber durch Isolierung getrennt von der diffundierten Region ausgebildet ist, ausgenommen an Kontaktstellen ((j-1), j, ... (k- 1), k, ...), wobei zwei benachbarte Kontaktstellen durch eine ausgewählte Anzahl von Reihen von Floating-Gate-Transistoren in der Matrix getrennt sind.

15. Matrix nach Anspruch 14, wobei die ausgewählte Anzahl von Reihen 8, 16, 32, 64 oder 128 ist.

16. Matrix nach einem der Ansprüche 10 bis 15, bei der:

ein dritter (QN'+1)1, ...) der Selekt-Transistoren zwischen der virtuellen Source ((S-1)a, ...) und der ersten Bitleitung ((M-1), ...) geschaltet ist; und

ein vierter (QN'2, ...) der Selekt-Transistoren zwischen der virtuellen Source und der zweiten Bitleitung (M, ...) geschaltet ist.

17. Matrix nach einem der vorherigen Ansprüche, bei der:

die Matrix von Floating-Gate-Transistoren (Q1,1; ...) in Reihen und Spalten angeordnet ist, wobei die Floating-Gate-Transistoren in jeder Spalte (Q1,1-Q65,1; ...) in M Gruppen von jeweils N Floating-Gate-Transistoren unterteilt sind, wobei M und N jeweils ausgewählte ganze Zahlen sind;

die kontinuierlichen Bitleitungen eine erste Metallbitleitung ((M-1), ...) und eine zweite Metallbitleitung (M, ...) umfaßt;

die segmentierten Bitleitungen eine Virtuelle-Masse-Source-Bitleitung ((S-1), ...) umfaßt, unterteilt in M Segmente ((S-1)a, ...), die zwischen den Floating-Gate- Transistoren in der Nten und der (n+1)ten Spalte ausgebildet sind, wobei n eine ungerade ganze Zahl 1, 3, ... N ist, ausgedrückt durch 1 ≤ n ≤ (N+1), und (N+1) die Höchstzahl von Spalten in der Matrix ist, und wobei jedes der Segmente eine virtuelle Source umfaßt;

wenigstens ein erster Selekt-Transistor ((Q(N+1)1, ...) ein Segment der Virtuelle- Masse-Source-Bitleitung mit der ersten Metallbitleitung verbindet, wobei die erste Metallbitleitung als Source für die N Floating-Gate-Transistoren in der (n+1)ten Spalte fungiert, die mit dem einen Segment verbunden ist; und

wenigstens ein zweiter Selekt-Transistor (QN2, ...) das eine Segment der Virtuelle-Masse-Source-Bitleitung mit der zweiten Metallbitleitung verbindet, wobei die zweite Metallbitleitung als Source für die N Floating-Gate-Transistoren in der nten Spalte fungiert, die mit dem einen Segment verbunden ist.

18. Matrix nach Anspruch 17, bei der die erste Metallbitleitung ((M-1), ...) kontinuierlich ist und als Source für alle N Floating-Gate-Transistoren in jeder der anderen M-1 Gruppen von Floating-Gate-Transistoren in der (N+1)ten Spalte fungiert, und die zweite Metallbitleitung (M, ...) kontinuierlich ist und als die Source für alle N Floating-Gate-Transistoren in jeder der anderen M-1 Gruppen von Floating-Gate- Transistoren in der nten Spalte fungiert.

19. Matrix nach Anspruch 17 oder 18, bei der die erste Metallbitleitung ((M-1), ...) und die zweite Metallbitleitung (M, ...) jeweils über die volle Länge einer Spalte (Q1,1- Q65,1; ...) verlaufen.

20. Matrix nach Anspruch 17, 18 oder 19, ferner umfassend eine erste diffundierte Bitleitung und eine zweite diffundierte Bitleitung, die jeweils mit der ersten Metallbitleitung ((M-1), ...) und der zweiten Metallbitleitung (M, ...) gekoppelt sind, wobei jede der ersten und der zweiten diffundierten Bitleitungen über die volle Länge einer Spalte (Q1,1-Q1,64; ...) verläuft.