DE69330302T2

DE69330302T2 - Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung

Info

Publication number: DE69330302T2
Application number: DE69330302T
Authority: DE
Inventors: Hirotada Kuriyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-04
Filing date: 1993-08-03
Publication date: 2002-01-10
Anticipated expiration: 2013-08-04
Also published as: EP1154488B1; EP1154488A1; US5596212A; EP0593865A2; EP0593865B1; EP0593865A3; DE69332966D1; DE69330302D1; DE69332966T2

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruches 1 und ein Herstellungsverfahren derselben, und insbesondere auf einen Aufbau einer Speicherzelle eines SRAN (Statischer Direktzugriffsspeicher) und ein Herstellungsverfahren derselben.
SRANs sind ein Typ von bekannten Halbleiterspeichervorrichtungen. Fig. 25 ist ein Äquivalentschaltbild, das eine Speicherzelle eines herkömmlichen SRAM zeigt. Diese Speicherzelle ist aus sechs Transistoren einschließlich von P-MOS-Transistoren als Last gebildet. Genauer, ein Paar von Treibertransistoren Q&sub1; und Q&sub2; (N-MOS-Transistoren) und ein Paar von Lasttransistoren Q&sub5; und Q&sub6; (P-MOS-Transistoren) sind miteinander zum Bilden einer Flip- Flop-Schaltung verbunden. Ein Paar der Lasttransistoren Q&sub5; und Q&sub6; weisen Sourcebereiche 110 und 111 auf, die mit einer Vcc- Stromversorgung verbunden sind. Die Treibertransistoren Q&sub1; und Q&sub2; weisen Sourcebereiche auf, die mit GNDs (Masse) 112 bzw. 113 verbunden sind. Ein Paar von Zugriffstransistoren Q&sub3; und Q&sub4; (N- MOS-Transistoren) sind mit Speicherknoten 114 bzw. 115 verbunden. Eine Bitleitung 107 ist mit einem der Source-/Drainbereiche des Zugriffstransistors Q&sub3; verbunden. Eine Bitleitung 108 ist mit einem der Source-/Drainbereiche des Zugriffstransistors Q&sub4; verbunden. Gateelektroden der Zugriffstransistoren Q&sub3; und Q&sub4; sind mit einer Wortleitung 109 verbunden.
Fig. 26-28 sind Draufsichten einer Speicherzelle des SRAM und zeigen Strukturen einer unteren, einer mittleren und einer oberen Schicht auf und über einer Oberfläche eines Substrates. Fig. 29 ist ein Querschnitt, der entlang einer Linie A-A in Fig. 26-28 genommen ist. Es wird Bezug genommen auf Fig. 25- 29, die herkömmliche Speicherzelle enthält ein Siliziumsubstrat 148 mit einer Hauptoberfläche, auf der ein Paar der Treibertransistoren Q&sub1; und Q&sub2; als auch ein Paar der Zugriffstransistoren Q&sub3; und Q&sub4; gebildet sind. Der Treibertransistor Q&sub1; weist einen Drainbereich 121, einen Sourcebereich 122 und eine Gateelektrode 125 auf. Der Treibertransistor Q&sub2; weist einen Drainbereich 117, einen Sourcebereich 118 und eine Gateelektrode 126 auf.
Der Zugriffstransistor Q&sub3; weist ein Paar von Source- /Drainbereichen 119 und 120 als auch eine Gateelektrode 109 auf. Der Zugriffstransistor Q&sub4; weist ein Paar von Source- /Drainbereichen 116 und 117 als auch eine Gateelektrode 109 auf.
Diese Transistoren sind aus N-MOS-Transistoren gebildet mit Source-/Drainbereichen, die in der Hauptoberfläche des P- Siliziumsubstrates 148 gebildet sind. Die Gateelektrode 136 des Treibertransistors Q&sub2; ist mit dem Source-/Drainbereich 120 des Zugriffstransistors Q&sub3; durch einen Kontaktpunkt 128 verbunden. Die Gateelektrode 126 des Treibertransistors Q&sub2; ist mit dem Drainbereich 121 des Treibertransistors Q&sub1; durch einen Kontaktabschnitt 129 verbunden. Die Gateelektrode 125 des Treibertransistors Q&sub1; ist mit dem Source-/Drainbereich 117 des Zugriffstransistors Q&sub4; und dem Drainbereich 117 des Treibertransistors Q&sub2; durch einen Kontaktabschnitt 127 verbunden.
Eine Gateelektrode 130 des Lasttransistors Q&sub5; ist durch einen Kontaktabschnitt 139 mit einem Source-/Drainbereich 137 des Lasttransistors Q&sub6; verbunden. Eine Gateelektrode 131 des Lasttransistors Q&sub6; ist durch einen Kontaktabschnitt 138 mit dem Source-/Drainbereich 134 des Lasttransistors Q&sub5; verbunden.
Die Bitleitung 107 ist durch einen Kontaktabschnitt 146 mit dem Source-/Drainbereich 119 des Zugriffstransistors Q&sub3; verbunden. Die Bitleitung 108 ist durch einen Kontaktabschnitt 147 mit dem Source-/Drainbereich 116 des Zugriffstransistors Q&sub4; verbunden.
Wie oben beschrieben ist, enthält die Speicherzelle des SRAM im Stand der Technik die vier MOS-Transistoren, die auf dem Siliziumsubstrat vorgesehen sind, und den Dünnfilmtransistor vom P- Typ, der in der oberen Schicht vorgesehen ist und als eine Last benutzt wird. Fig. 30 ist ein Querschnitt, der ein typisches Beispiel eines Dünnfilmtransistors zeigt, der als die Lästtränsistoren Q&sub5; und Q&sub6; benutzt werden kann. Es wird Bezug genommen auf Fig. 30, der Dünnfilmtransistor enthält eine Halbleiterschicht, z. B. aus Polysilizium, in der ein Kanalbereich 142 und ein Paar von Source-/Drainbereichen 141 und 143 gebildet sind. Eine Gateelektrode 140 ist an einer Position gegenüber dem Kanalbereich 142 mit einer Isolierschicht dazwischen vorgesehen.
Fig. 31 zeigt eine Stromeigenschaft des vorangehenden Filmtransistors. In dieser Figur stellt "Vd" eine Drainspannung, "Vg" eine Gatespannung und "Id" einen Drainstrom dar.
Fig. 32 ist ein Äquivalentschaltbild, das eine Lesetätigkeit der Speicherzelle des SRAN zeigt. Es wird Bezug genommen auf Fig. 32, die in Fig. 25 gezeigten Lasttransistoren Q&sub5; und Q&sub6; sind nicht in diesem Äquivalentschaltbild gezeigt, da der dadurch fließende Strom ausreichend klein ist. Die Bitleitungen 107 und 108 sind mit Bitleitungslasten 160 und 161 verbunden, die aus P-MOS-Transistoren gebildet sind.
Es sei angenommen, daß ein Speicherknoten A auf dem L-Pegel ist und ein Speicherknoten B auf dem H-Pegel ist. Bei der Lesetätigkeit fließt der Strom i von der Bitleitungslast 160 durch den Speicherknoten A auf dem L-Pegel zu dem GND 112. Weiterhin fließt in Hinblick darauf, daß der Speicherknoten B auf dem H- Pegel ist, der Strom nicht von der Bitleitungslast 161 zu dem GND 113.
Wie in Fig. 26 gezeigt ist, sind der Sourcebereich 122 des Treibertransistors Q&sub1; und der Sourcebereich 118 des Treibertransistors Q&sub2; in verschiedenen Bereichen gebildet. Parasitäre Widerstände r sind zwischen dem Sourcebereich 118 und GND 113 und zwischen dem Sourcebereich 122 und GND 112 gebildet. In dem in Fig. 32 gezeigten Zustand nimmt das Potential eines Knotens C um r x i zu. Weiterhin fließt der Strom nicht durch einen Knoten D, so daß das Potential des Knotens D nicht zunimmt. Daher werden die Potentiale der Knoten C und D in einer Speicherzelle unausgeglichen, wodurch die richtige Lesetätigkeit nicht ausgeführt werden kann. Mit andern Worten, wenn das Potential des Knotens C zunimmt, nimmt das Potential des Speicherknotens A auch zu, was in einem Nachteil resultiert, daß das Potential des Speicherknotens A sich von dem L-Pegel zu dem H-Pegel ändert, und das Potential des Speicherknotens B ändert sich von dem H- Pegel zu dem L-Pegel. In diesem Fall werden fehlerhafte Daten in der Datenlesetätigkeit gelesen.
Es wird auch der folgende Nachteil verursacht. Fig. 33 ist ein Querschnitt eines Aufbaus, bei dem die ersten direkten Kontaktabschnitte 127, 128 und 129, die in Fig. 26 und 29 gezeigt sind, geteilte direkte Kontaktstrukturen aufweisen. Die in Fig. 33 gezeigten geteilten Kontaktstrukturen sind häufig im Stand der Technik benutzt worden. Genauer, die Gateelektrode 126 des Treibertransistors Q&sub2; ist auf einem Elementisolationsoxidfilm 124 mit einem Gateoxidfilm 162 dazwischen gebildet. Ein Zwischenschichtisolierfilm 164 ist auf dem Siliziumsubstrat 148 und der Gateelektrode 126 gebildet. Ein Kontaktloch 164a ist in dem Zwischenschichtisolierfilm 164 zwischen der Gateelektrode 126 und dem Drainbereich 121 des Treibertransistors Q&sub1; angeordnet gebildet. Die Gateelektrode 126 und der Drainbereich 121 sind elektrisch miteinander in dem Kontaktloch durch eine zweite Polysiliziumschicht 165 verbunden. Obwohl der geteilte direkte Kontaktabschnitt 163 auf dies Weise gebildet ist, tritt der folgende Nachteil auf, wenn die Position des Endabschnittes der Gateelektrode 126 abweicht. Fig. 34 ist ein Querschnitt, der den Nachteil zeigt, der durch die Abweichung des Endabschnittes der Gateelektrode 126 des Treibertransistors Q&sub2; verursacht wird. Wie in Fig. 34 gezeigt ist, wenn der Endabschnitt der Gateelektrode 126 oberhalb des Elementisolationsoxidfilmes 124 angeordnet ist, wird der Endabschnitt des Elementisolationsoxidfilmes 124 aufgrund eines Ätzprozesses zum Bilden des Kontaktloches 164a abgeschnitten. Dieses resultiert in einem Nachteil, daß ein Leckstrom 10 an einer Position erzeugt wird, an der der Elementisolationsoxidfilm 124 abgeschnitten ist.
Weiter wird der folgende Nachteil verursacht. Fig. 35 ist ein vergrößerter Teilquerschnitt des in Fig. 29 gezeigten Lasttransistors Q&sub6;. Es wird Bezug genommen auf Fig. 35, das Potential der Bitleitung 107 ändert sich im tatsächlichen Betrieb. Daher wird die Bitleitung 107 als eine Gateelektrode des Lasttransistors Q&sub6;, was in einer Fehlfunktion des Lasttransistors Q&sub6; resultiert. Dieses Phänomen ist als Übersprech-Phänomen bezeichnet worden.
Die US 4,744,056 offenbart eine Halbleiterspeichervorrichtung mit einer Speicherzelle, die mit einem Paar eines ersten und eines zweiten Treibertransistors eines ersten Leitfähigkeitstypes, einem Paar eines ersten und eines zweiten Lasttransistors und einem Paar eines ersten und eines zweiten Zugriffstransistors versehen ist, wobei die Speicherzelle aufweist eine Gateelektrode des ersten Treibertransistors, die sich im wesentlichen in einer vorbestimmten Richtung erstreckt, eine Gateelektrode des zweiten Treibertransistors, die sich im wesentlichen in der gleichen Richtung wie die Gateelektrode des ersten Treibertransistors mit einem veränderlichen Raum dazwischen erstreckt,
eine Wortleitung, die Gateelektroden des ersten und des zweiten Zugriffstransistors bildet, und
Sourcebereiche des ersten und des zweiten Treibertransistors, die zum elektrischen Miteinanderverbundensein gebildet sind und als ein gemeinsamer Sourcebereich zwischen den Gateelektroden des ersten und des zweiten Treibertransistors vorgesehen sind, worin sich die Wortleitung im wesentlichen in der senkrechten Richtung zu der Richtung der Ausdehnung der Gateelektroden des ersten und des zweiten Treibertransistors mit einem veränderlichen Raum dazwischen erstreckt.
VSLI Tech. SYMP. 28-30. Mai 1991, S. 25-26 offenbart eine SRAM- Zelle mit TFT-Lasttransistoren.
Es ist eine Aufgabe der Erfindung, eine verbesserte Halbleiterspeichervorrichtung vorzusehen, bei der die Ungleichheit zwischen GND-Potentialen eines Paares von Treibertransistoren unterdrückt ist und die leicht herzustellen ist, und ein Verfahren zum Herstellen solch einer Vorrichtung vorzusehen.
Die GB 2,049,276 A offenbart eine Halbleiterspeichervorrichtung nach Anspruch 1.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 4.
Weitere Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Eine Schicht niedrigen Widerstandes ist auf den Sourcebereichen des ersten und des zweiten Treibertransistors gebildet. Der erste und der zweite Lasttransistor können einen ersten und einen zweiten Dünnfilmtransistor enthalten, die auf einen Zwischenschichtisolierfilm gebildet sind, der über dem Halbleitersubstrat angeordnet ist, der erste und der zweite Zugriffstransistor können mit der ersten und der zweiten Bitleitung verbunden sein, die sich oberhalb des ersten und des zweiten Dünnfilmtransistors davon erstrecken, und die Sourcebereiche des ersten und des zweiten Treibertransistors können elektrisch mit einer Masseverbindungsschicht verbunden sein, die einen oberen Abschnitt aufweist, der sich zwischen dem ersten und dem zweiten Dünnfilmtransistor und der ersten und der zweiten Bitleitung erstreckt.
Wenn die oben beschriebene Speicherzelle in einem rechteckigen Bereich gebildet ist, der von ersten Seiten und zweiten Seiten kürzer als die ersten Seiten gebildet ist, kann eine Bitleitung und eine Masseverbindungsleitung in einem vorgeschriebenen Abstand voneinander gebildet werden, die sich in der Richtung entlang der zweiten Seite über dem rechteckigen Bereich erstreckt.
Da im Betrieb die Sourcebereiche des ersten und des zweiten Treibertransistors, die elektrisch miteinander verbunden sind, zwischen den Gateelektroden des ersten und des zweiten Treibertransistors gebildet sind, weist der erste Treibertransistor ein GND-Potential gleich einem GND-Potential des zweiten Treibertransistors auf, was die Ungleichheit zwischen den GND- Potentialen des ersten und des zweiten Treibertransistors überwindet. Bei dem Aufbau, in dem die Schicht niedrigen Widerstandes auf den Sourcebereichen des ersten und des zweiten Treibertransistors gebildet ist, nehmen die parasitären Widerstände der Sourcebereiche ab, so daß die Zunahme des GND-Potentiales, die durch einen Strom verursacht werden kann, der durch die parasitären Widerstände fließt, wirksam verhindert werden kann. Bei dem Aufbau, bei dem die Sourcebereiche des ersten und des zweiten Treibertransistor elektrisch mit der Masseverbindungsschicht mit dem oberen Abschnitt verbunden sind, der sich zwischen der ersten und der zweiten Bitleitung und dem ersten und dem zweiten Dünnfilmtransistor erstreckt, die den ersten und den zweiten Lasttransistor bilden, verhindert die Masseverbindungsschicht wirksam eine Fehlfunktion des ersten und des zweiten Dünnfilmtransistors, was eine Fluktuation der Potentiale der ersten und der zweiten Bitleitung verursachen könnte.
Wenn eine Bitleitung und eine Metallverbindungsschicht, die eine Masseverbindungsschicht sein soll, in einem vorgeschriebenen Abstand getrennt voneinander gebildet sind und sich in die Richtung entlang der zweiten Seite (kürzere Seite) eines rechteckigen Bereiches über dem rechteckigen Bereich, indem die Speicherzelle gebildet ist, gebildet sind, kann die Metallverbindungsschicht, die die Masseverbindungsschicht mit kleinem Widerstand sein soll, direkt mit einem gemeinsamen Sourcebereich eines ersten Treibertransistors und eines zweiten Treibertransistors verbunden werden, und daher wird der Widerstand der gesamten Masseverbindungsschicht im Vergleich mit dem herkömmlichen Fall verringert, in dem die Metallverbindungsschicht, die die Masseverbindungsschicht sein soll, mit dem Sourcebereich des ersten oder des zweiten Treibertransistors durch eine Polysiliziumschicht mit einem größeren Widerstand als die Metallverbindungsschicht verbunden ist. Daher kann die Potentialzunahme der Masseverbindungsschicht wirksam verhindert werden.
Eine Halbleiterspeichervorrichtung in Ausführungsform der Erfindung enthält eine Stromversorgungsspannungsverbindungsschicht, die sich zum Erstrecken in einer Richtung im wesentlichen senkrecht zu der Richtung, in der sich die Wortleitungen erstrecken, gebildet ist.
Da die Stromversorgungsspannungsverbindungsschicht sich zum Erstrecken in der Richtung im wesentlichen senkrecht zu der Richtung gebildet ist, in der sich die Wortleitungen erstrecken, ist es nicht notwendig, eine große Zahl von Speicherzellen zur Zeit aufzuladen, es ist nur notwendig, eine kleine Zahl von Speicherzellen aufzuladen. Somit ist eine Unterverbindungsschicht, die zum Laden einer großen Zahl von Speicherzellen zur Zeit gemäß der herkömmlichen Technik notwendig ist, nicht notwendig. Folglich ist ein Verbindungsbereich für die Unterverbindungsschicht und die Stromversorgungsspannungsverbindungsschicht usw. nicht notwendig.
Das Herstellungsverfahren enthält die Schritte des Bildens von Gateelektroden eines ersten und eines zweiten Treibertransistors auf einer Hauptoberfläche eines Halbleitersubstrates mit einem vorbestimmten Raum dazwischen; des Bildens eines Sourcebereiches, der dem ersten und dem zweiten Treibertransistor gemeinsam ist, zwischen den Gateelektroden des ersten und des zweiten Treibertransistors, des Bilden eines Isolierfilmes, der eine Öffnung aufweist, die oberhalb des Sourcebereiches angeordnet ist, und der das Halbleitersubstrat und die Gateelektroden des ersten und des zweiten Treibertransistors bedeckt, und des Bildens einer Metallsilizidschicht auf einer Oberfläche des Sourcebereiches, die innerhalb der Öffnung angeordnet ist.
Im Betrieb wird der Sourcebereich, der dem ersten und dem zweiten Treibertransistor gemeinsam ist, zwischen den Gateelektroden des ersten und des zweiten Treibertransistors gebildet, und danach wird der Isolierfilm, der das Halbleitersubstrat und die Gateelektroden des ersten und des zweiten Treibertransistors bedeckt und der die oberhalb des Sourcebereiches angeordnete Öffnung aufweist, gebildet. Die Metallsilizidschicht wird auf der Oberfläche des Sourcebereiches, die innerhalb der Öffnung in dem Isolierfilm angeordnet ist, gebildet. Daher verringert die Metallsilizidschicht den Widerstand des Sourcebereiches.
Die vorangehenden und anderen Merkmale und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung von Ausführungsformen der vorliegenden Erfindung in Zusammenhang mit den begleitenden Zeichnungen, von denen:
Fig. 1 eine Draufsicht ist, die einen Aufbau auf einem ersten Niveau einer Speicherzelle eines SRAM gemäß einer Ausführungsform zeigt, die wichtig für das Verständnis der Erfindung ist;
Fig. 2-4 Draufsichten sind, die Strukturen eines zweiten bis eines vierten Niveaus einer Speicherzelle eines SRAM gemäß der Ausführungsform zeigen, die wichtig für das Verständnis der Erfindung ist;
Fig. 5 ein Querschnitt einer Speicherzelle der Ausführungsform ist, die entlang der Linie B-B in Fig. 1-4 genommen ist;
Fig. 6 ein Querschnitt einer Speicherzelle der Ausführungsform ist, der entlang der Linie C-C in Fig. 1-4 genommen ist;
Fig. 7 ein Äquivalentschaltbild ist, das einen Betrieb einer Speicherzelle der in Fig. 1 bis 6 gezeigten Ausführungsform zeigt;
Fig. 8 eine Draufsicht ist, die eine Speicherzelle eines SRAM einer ersten Ausführungsform der Erfindung zeigt;
Fig. 9 ein Querschnitt einer Speicherzelle einer ersten Ausführungsform ist, die entlang der Linie D-D in Fig. 8 genommen ist;
Fig. 10 eine Draufsicht ist, die eine Speicherzelle eines SRAM einer zweiten Ausführungsform der Erfindung zeigt;
Fig. 11 ein Querschnitt einer Speicherzelle einer zweiten Ausführungsform ist, der entlang der Linie E-E in Fig. 10 genommen ist;
Fig. 12 ein Querschnitt einer Speicherzelle einer zweiten Ausführungsform ist, der entlang der Linie F-F in Fig. 10 genommen ist;
Fig. 13 bis 15 Querschnitte sind, die einen ersten bis einen dritten Schritt eines Herstellungsvorganges einer Speicherzelle eines SRTAM gemäß einer dritten Ausführungsform der Erfindung zeigen;
Fig. 16 ein Querschnitt ist, der eine Speicherzelle eines SRAM einer vierten Ausführungsform der Erfindung zeigt und Fig. 5 entspricht;
Fig. 17 ein Querschnitt ist, der eine Speicherzelle eines SRAM einer vierten Ausführungsform der Erfindung zeigt und Fig. 6 entspricht;
Fig. 18 eine Draufsicht ist, die den Aufbau einer ersten Stufe von Speicherzellen in einem SRAM gemäß einer weiteren Ausführungsform zeigt, die wichtig für das Verständnis der Erfindung ist;
Fig. 19 eine Draufsicht ist, die einen Aufbau einer zweiten Stufe von Speicherzellen in dem SRAN gemäß der weiteren Ausführungsform zeigt;
Fig. 20 eine Draufsicht ist, die den Aufbau einer dritten Stufe von Speicherzellen in dem SRAM gemäß der weiteren Ausführungsform zeigt;
Fig. 21 eine Querschnittsansicht ist, die den Aufbau der Speicherzellen gemäß der weiteren Ausführungsform zeigt, die entlang der Linie G-G in Fig. 18 bis 22 genommen ist;
Fig. 22 eine Querschnittsansicht ist, die den Aufbau der Speicherzellen gemäß der weiteren Ausführungsform zeigt, die entlang der Linie H-H in Fig. 18 bis 20 genommen ist;
Fig. 23 eine Draufsicht ist, die schematisch ein herkömmliches Feld für 16 Speicherzellen zeigt;
Fig. 24 eine Draufsicht ist, die schematisch ein Feld für die 16 Speicherzellen gemäß der in Fig. 18 bis 22 gezeigten sechsten Ausführungsform zeigt;
Fig. 25 ein Äquivalentschaltbild einer Speicherzelle eines SRAM im Stand der Technik ist;
Fig. 26 bis 28 Draufsichten sind, die Strukturen eines ersten bis eines dritten Niveaus einer Speicherzelle eines SRAM in dem Stand der Technik zeigen;
Fig. 29 ein Querschnitt einer herkömmlichen Speicherzelle ist, der entlang der Linie A-A in Fig. 26 genommen ist;
Fig. 30 ein Querschnitt eines TFT (Dünnfilmtransistor) ist, der einen Lasttransistor im Stand der Technik bildet;
Fig. 31 ein charakteristisches Diagramm eines TFT ist, der einen Lasttransistor in dem in Fig. 30 gezeigten Stand der Technik bildet;
Fig. 32 ein Äquivalentschaltbild ist, das eine Lesetätigkeit einer Speicherzelle eines SRAM im Stand der Technik zeigt;
Fig. 33 ein Querschnitt einer Speicherzelle eines herkömmlichen SRAM ist, die eine geteilte Direktkontaktstruktur benutzt, zum Verbinden einer Gateelektrode eines Treibertransistors und eines dotierten Bereiches;
Fig. 34 ein Querschnitt ist, der einen Nachteil einer in Fig. 33 geteilten Direktkontaktstruktur zeigt; und
Fig. 35 ein vergrößerter Teilquerschnitt eines in Fig. 29 gezeigten Lasttransistors Q&sub6; ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Fig. 1 bis 4 sind Draufsichten, die eine Speicherzelle eines SRAM einer Ausführungsform zeigen, die wichtig für das Verständnis der Erfindung ist. Insbesondere sind Fig. 1 bis 4 Draufsichten, die eine untere Schicht einer Oberfläche eines Substrates und höhere Schichten an drei verschiedenen Niveaus zeigen.
Fig. 5 ist ein Querschnitt, der entlang der Linie B-B in Fig. 1 bis 4 genommen ist. Fig. 6 ist ein Querschnitt, der entlang der Linie C-C in Fig. 1 bis 4 genommen ist.
In Fig. 1 sind Dotierungsbereiche (Source-/Drainbereiche) 4 bis 9 eines N-Types, Elementisolieroxidfilme 1 bis 3, erste Polysiliziumschichten 10 bis 13, erste Direktkontaktabschnitte 14 bis 18 und zweite Polysiliziumschichten 19 bis 23 gezeigt.
Ein Treibertransistor Q&sub1; ist aus der Gateelektrode (erste Polysiliziumschicht) 11, die sich in einer vorbestimmten Richtung erstreckt, als auch aus dem Sourcebereich 9 und dem Drainbereich 5, die vom N-Typ sind und in einer Richtung senkrecht zu der Gateelektrode 11 mit einem vorbestimmten Abstand zwischeneinander gebildet sind, gebildet. Ein Treibertransistor Q&sub2; ist aus der Gateelektrode 12, die sich im wesentlichen in der gleichen Richtung wie die Gateelektrode 11 des Treibertransistors Q&sub1; mit einem vorbestimmten Abstand dazwischen erstreckt, als auch aus dem Sourcebereich 9 und dem Drainbereich 8, die vom N-Typ sind und im wesentlichen senkrecht zu der Gateelektrode 12 mit einem vorbestimmten Raum zwischeneinander gebildet sind, gebildet. Somit weisen der Treibertransistor Q&sub1; und Q&sub2; den gemeinsamen Sourcebereich 9 auf. Ein Zugriffstransistor Q&sub3; ist aus einem Paar der Source-/Drainbereiche 4 und 5 des N-Types und der Gateelektrode (Wortleitung) 10 gebildet. Ein Zugriffstransistor Q&sub4; ist aus einem Paar von N-Source-/Drainbereichen 6 und 7 und der Gateelektrode (Wortleitung) 10 gebildet. Somit weisen der Zugriffstransistor Q&sub3; und Q&sub4; die gemeinsame Gateelektrode (Wortleitung) 10 auf. Die Wortleitung erstreckt sich im wesentlichen in die gleiche Richtung wie die Gateelektrode des Treibertransistors Q&sub1; mit einem vorbestimmten Raum dazwischen. Die ersten Direktkontaktabschnitte 14 bis 18 verbinden die Dotierungsbereiche 4 bis 8 des N-Types mit den zweiten Polysiliziumschichten 19 bis 23 entsprechend. Die erste Polysiliziumschicht 13 bildet eine Gateelektrode eines Zugriffstransistors einer benachbarten anderen Speicherzelle.
In Fig. 2 sind erste Polysiliziumschichten 10 bis 13, zweite Polysiliziumschichten 19 bis 23, zweite Direktkontaktabschnitte 24 bis 27 und dritte Polysiliziumschichten 28 bis 29 gezeigt. Die zweiten Direktkontaktabschnitte 24 bis 27 verbinden die dritten Polysiliziumschichten 28 bis 29 mit den zweiten Polysiliziumschichten 20, 22 und 23 oder den ersten Polysiliziumschichten 11. Die dritten Polysiliziumschichten 28 und 29 bilden Gateelektroden der Lasttransistoren Q&sub6; bzw. Q&sub5;, die später beschrieben werden.
In Fig. 3 sind die dritten Polysiliziumschichten 28 und 29, die vierten Polysiliziumschichten 32 bis 36 und die direkten Kontaktabschnitte 30 und 31 gezeigt. Die dritten Direktkontaktabschnitte 30 und 31 verbinden die vierten Polysiliziumschichten 32 bis 34 mit den dritten Polysiliziumschichten 28 und 29. Der Lasttransistor Q&sub5; ist aus den P-Source-/Drainbereichen (vierte Polysiliziumschichten) 32 und 36, dem Kanalbereich (vierte Polysiliziumschicht) 35 und der Gateelektrode (dritte Polysiliziumschicht) 29 gebildet. Der Lasttransistor Q&sub6; ist aus den P- Source-/Drainbereichen (vierte Polysiliziumschichten) 32 und 34, dem Kanalbereich (vierte Polysiliziumschicht) 33 und der Gateelektrode (dritte Polysiliziumschicht) 28 gebildet.
In Fig. 4 sind die ersten Polysiliziumschichten 10 bis 13, die zweiten Polysiliziumschichten 19 bis 23, Kontaktabschnitte 37 bis 38 und Bitleitungen 39 bis 40, die aus Metallverbindungen, z. B. aus Aluminium oder Wolfram hergestellt, gezeigt. Die Kontaktabschnitte 37 und 38 verbinden die Bitleitungen 39 und 40 mit den zweiten Polysiliziumschichten 19 bis 33.
Es wird Bezug genommen auf Fig. 5 und 6, Schnittstrukturen der Speicherzelle der ersten Ausführungsformen werden unten beschrieben. Es wird Bezug genommen auf Fig. 5, die Gateelektroden 10, 11, 12 und 13, die sich senkrecht zu dem Blatt der Figur erstrecken, sind auf der Hauptoberfläche des P- Halbleitersubstrates (P-Wanne) 39 mit vorbestimmten Abständen zwischeneinander gebildet. Der Elementisolieroxidfilm 3 ist auf dem vorbestimmten Bereich auf der Hauptoberfläche des P- Halbleitersubstrates 41 gebildet. Der Sourcebereich 9 ist zwischen dem Elementisolieroxidfilm 3 und der Gateelektrode 11 des Treibertransistors Q&sub1; gebildet. Der Dotierungsbereich 5 vom N- Typ, der als Drainbereich des Treibertransistors Q&sub1; und als Source-/Drainbereich des Zugriffstransistors Q&sub3; dient, ist zwischen der Gateelektrode 11 des Treibertransistors Q&sub1; und der Gateelektrode 10 des Zugriffstransistors Q&sub3; gebildet. Der Source- /Drainbereich 4 des Zugriffstransistors Q&sub3; ist zwischen der Gateelektrode 10 des Zugriffstransistors Q&sub3; und der Gateelektrode 13 des Zugriffstransistors der benachbarten Speicherzelle gebildet. Die Anschlußflächenschichten (zweite Polysiliziumschichten) 20 und 19 sind auf den Dotierungsbereich S und dem Source- /Drainbereich (Dotierungsbereich 4) entsprechend gebildet. Die Anschlußflächenschicht 20 ist elektrisch durch den ersten Direktkontaktabschnitt 15 mit dem Dotierungsbereich 5 verbunden. Die Anschlußflächenschicht 19 ist elektrisch durch den ersten Direktkontaktabschnitt 14 mit dem Dotierungsbereich 4 verbunden. Die Anschlußflächenschicht 20 und die Gateelektrode 12 des Treibertransistors Q&sub2; sind elektrisch durch die zweiten Direktkontaktabschnitte 24 und 25 durch die dritte Polysiliziumschicht 28 verbunden. Die dritte Polysiliziumschicht 28 dient als die Gateelektrode des Lasttransistors Q&sub6;. Die vierte Polysiliziumschicht 36 ist auf der dritten Polysiliziumschicht 28 mit dem dritten Direktkontaktabschnitt 30 dazwischen gebildet. Die vierten Polysiliziumschichten 32 und 33 sind auf der dritten Polysiliziumschicht 28 mit einem Zwischenschichtisolierfilm 42 dazwischen gebildet. Die vierte Polysiliziumschicht 36 bildet die Source-/Drainbereiche des Lasttransistors Q&sub5;, die vierte Polysiliziumschicht 32 bildet die Source-/Drainbereiche der Lasttransistoren Q&sub5;, Q&sub6;, und die vierte Polysiliziumschicht 33 bildet den Kanalbereich des Lasttransistors Q&sub6;. Die Anschlußflächenschicht 19 ist elektrisch durch den Kontaktabschnitt 37 mit der Bitleitung 39 verbunden, die sich über dem Lasttransistor Q&sub6; erstreckt.
Es wird Bezug genommen auf Fig. 6, die den Schnitt zeigt, der entlang der Linie C-C in Fig. 1 bis 4 genommen ist, die Gateelektroden 10, 11, 12 und 13 sind auf der Hauptoberfläche des P-Halbleitersubstrates mit vorbestimmten Räumen zwischeneinander gebildet. Der Elementisolieroxidfilm 2 ist unter der Gateelektrode 11 gebildet. Der Drainbereich 8 des Treibertransistors Q&sub2; ist benachbart zu der Gateelektrode 12 des Treibertransistors Q&sub2; gebildet. Der Sourcebereich 9 des Treibertransistors Q&sub2; ist zwischen der Gateelektrode 12 und dem Elementtrennoxidfilm 2 gebildet. Der Source-/Drainbereich 7 des Zugriffstransistors Q&sub4; ist zwischen dem Elementisolieroxidfilm 2 und der Gateelektrode 10 des Zugriffstransistors Q&sub4; gebildet. Der Source-/Drainbereich 6 des Zugriffstransistors Q&sub4; ist zwischen der Gateelektrode 10 des Zugriffstransistors Q&sub4; und der Gateelektrode 13 des Zugriffstransistors der benachbarten Speicherzelle gebildet. Die Anschlußflächenschichten (zweite Polysiliziumschichten) 21, 22 und 23 sind auf den Source-/Drainbereichen 6 und 7 des Zugriffstransistors Q&sub4; und dem Drainbereich 8 des Treibertransistors Q&sub2; mit den ersten Direktkontaktabschnitten 16, 17 und 18 dazwischen entsprechend gebildet. Die Anschlußflächenschicht 22 ist elektrisch mit der Gateelektrode 11 des Treibertransistors Q&sub1; durch die dritte Polysiliziumschicht 29 verbunden. Somit ist bei dieser Ausführungsform die elektrische Verbindung zwischen der Gateelektrode 11 des Treibertransistors Q&sub1; und dem Source- /Drainbereich 7 des Zugriffstransistors Q&sub4; erzielt, indem zwei Polysiliziumschichten, d. h. die Anschlußflächenschicht (zweite Polysiliziumschicht) 22 und die dritte Polysiliziumschicht 29 benutzt werden. Die dritte Polysiliziumschicht 29 ist elektrisch ebenfalls mit der Anschlußflächenschicht 23 durch den zweiten Direktkontaktabschnitt 27 verbunden. Die vierte Polysiliziumschicht 34 ist auf der dritten Polysiliziumschicht 39 mit dem dritten Direktkontaktabschnitt 31 dazwischen gebildet. Die vierten Polysiliziumschichten 32 und 35 sind auf der dritten Polysiliziumschicht 29 mit einem Zwischenschichtisolierfilm 43 dazwischen gebildet. Die vierte Polysiliziumschicht 34 bildet die Source-/Drainbereiche des Lasttransistors Q&sub6;, und die vierte Polysiliziumschicht 35 bildet den Kanalbereich des Lasttransistors Q&sub5;. Die dritte Polysiliziumschicht 29 bildet die Gateelektrode des Lasttransistors Q&sub5;. Die Anschlußflächenschicht 21 ist elektrisch mit der Bitleitung 40 verbunden, die sich über dem Lasttransistor 5 erstreckt, durch den Kontaktabschnitt 38.
Fig. 7 ist ein Äquivalentschaltbild, das eine Lesetätigkeit der Speicherzelle der in Fig. 1 bis 6 gezeigten Ausführungsform zeigt. Die Lasttransistoren Q&sub5; und Q&sub6; sind in diesem Äquivalentschaltbild nicht gezeigt, da die dadurch fließenden Ströme klein sind. In dieser Figur sind auch Bitleitungslasten 160 und 161 gezeigt, die mit den Bitleitungen 49 bzw. 40 verbunden sind. Es wird angenommen, daß ein Speicherknoten A auf einem L-Pegel ist und ein Speicherknoten B auf einem H-Pegel ist. In diesem Fall fließt ein Strom von der Bitleitungslast 160 durch den Zugriffstransistor Q&sub3;, den Speicherknoten A, den Treibertransistor Q&sub1; und den Knoten E zu dem GND 112. Bei dieser Ausführungsform weisen der Treibertransistor Q&sub1; und Q&sub2; den gemeinsamen Sourcebereich 9 auf, wie in Fig. 1, 5 und 6 gezeigt ist. Selbst wenn daher der Strom von dem Knoten E zu dem GND 112 fließt und das Potential des Knotens E um i x r0 zunimmt, nehmen die Potentiale der Speicherknoten A und B in dem gleichen Ausmaß zu, so daß die Treibertransistoren Q&sub1; und Q&sub2; die gleichen GND-Potentiale aufweisen. Daher wird die Ungleichheit zwischen den GND-Potentialen der Treibertransistoren Q&sub1; und Q&sub2; überwunden. Folglich kann die Umkehrung von Daten, die durch die Ungleichheit zwischen den GND-Potentialen im Stand der Technik verursacht werden kann, wirksam verhindert werden.
Bei der Speicherzelle dieser Ausführungsform wird, wie in Fig. 6 gezeigt ist, die elektrische Verbindung zwischen der Gateelektrode 11 des Treibertransistors Q&sub1; und dem Source-/Drainbereich 7 des Zugriffstransistors Q&sub4; durch die zwei Polysiliziumschichten erzielt, d. h. die zweite und die dritte Polysiliziumschicht 29 und 22, wodurch der Nachteil, der bei dem geteilten Direktkontaktaufbau überwunden wird, der in Fig. 34 gezeigt ist. Somit wird bei dem Kontaktaufbau dieser Ausführungsform, die in Fig. 6 gezeigt ist, der direkte Kontakt nicht zwischen dem Endabschnitt der Gateelektrode 11 und der zweiten Polysiliziumschicht 22 benötigt, so daß der erste Direktkontaktabschnitt 17 unabhängig von der Position des Endabschnittes der Gateelektrode 11 gebildet werden kann. Selbst wenn daher der abweichende Endabschnitt der Gateelektrode 11 über dem Elementtrennoxidfilm 2 angeordnet ist, ist es nicht notwendig den ersten Direktkontaktabschnitt 17 in dem Bereich auf dem Elementisolieroxidfilm 2 zu bilden, was im Stand der Technik notwendig war. Folglich wird der Elementisolieroxidfilm 2 nicht durch das Ätzen zum Bilden des ersten Direktkontaktabschnittes 17 abgeschnitten, und somit wird ein Leckstrom, der bei dem in Fig. 34 gezeigten herkömmlichen geteilten Direktkontaktaufbau auftreten kann, nicht erzeugt.
Fig. 8 ist eine Draufsicht, die eine Speicherzelle eines SRAM einer ersten Ausführungsform der Erfindung zeigt. Die Draufsicht von Fig. 8 entspricht der Draufsicht von Fig. 1, die die Ausführungsform zeigt, die für das Verständnis der Erfindung wichtig ist. Fig. 9 ist ein Querschnitt, der entlang der Linie D-D in Fig. 8 genommen ist. Es wird Bezug genommen auf Fig. 8 und 9, die Speicherzelle dieser zweiten Ausführungsform unterscheidet sich von der Speicherzelle der ersten in Fig. 1 gezeigten Ausführungsform dadurch, daß eine zweite Polyzidverbindung 45 in dem gemeinsamen Sourcebereich 9 der Treibertransistoren Q&sub1; und Q&sub2; mit einem ersten Direktkontaktabschnitt 44 dazwischen gebildet ist. Die Bildung der zweiten Polyzidverbindung 45 auf dem Sourcebereich 9 erzielt den Effekt, daß der Widerstand des Sourcebereiches 9 verringert werden kann zusätzlich zu dem Effekt, der durch die Ausführungsform vorgesehen wird, die wichtig für das Verständnis der Erfindung ist. Dadurch kann der parasitäre Widerstand r0, der in Fig. 7 gezeigt ist, verringert werden, und somit kann der Anstieg des Potentiales des Knotens E, der durch den Stromfluß durch den parasitären Widerstand r0 verursacht wird, unterdrückt werden.
Fig. 10 ist eine Draufsicht, die eine Speicherzelle eines SRAM einer zweiten Ausführungsform der Erfindung zeigt. Die Draufsicht von Fig. 10 entspricht der Draufsicht von Fig. 3. Fig. 11 ist ein Querschnitt der Speicherzelle, der entlang der Linie E-E in Fig. 10 genommen ist. Fig. 12 ist ein Querschnitt, der entlang der Linie F-F in Fig. 10 genommen ist. Es wird Bezug genommen auf Fig. 10 bis 12, die Speicherzelle der zweiten Ausführungsform unterscheidet sich von der Speicherzelle der in Fig. 1 bis 16 gezeigten Ausführungsform darin, daß eine Verbindungsschicht mit einem oberen Abschnitt, der sich zwischen den Lasttransistoren Q&sub5; und Q&sub6; und den Bitleitungen 39 und 40 erstreckt, elektrisch durch den Kontaktabschnitt 46 mit dem Sourcebereich 9 verbunden ist. Diese Verbindungsschicht 47 ist aus einer Metallverbindungsschicht oder einer Polyzidverbindungsschicht gebildet.
Bei dem Herstellungsverfahren der Verbindungsschicht 47 der zweiten Ausführungsform wird nach Bilden einer Öffnung in der vierten Polysiliziumschicht 32 ein Siliziumoxidfilm auf der gesamten Oberfläche gebildet und einem anisotropen Ätzen unterworfen. Dadurch wird der Kontaktabschnitt 46 gebildet. Danach wird die Verbindungsschicht 47, die elektrisch den Sourcebereich 9 an dem Kontaktabschnitt 46 verbindet und sich über der vierten Polysiliziumschicht 32 erstreckt, gebildet.
Wie oben beschrieben wurde wird bei der zweiten Ausführungsform die Verbindungsschicht 47 zwischen den Bitleitungen 39 und 40 und den vierten Polysiliziumschichten 32 und 33, die die Lasttransistoren Q&sub5; und Q&sub6; bilden, gebildet, wodurch ein sogenanntes "Übersprech-"Phänomen, d. h. eine Fehlfunktion des Lasttransistors Q&sub6;, die durch Potentialfluktuationen auf der Bitleitung 39 verursacht werden können, wirksam verhindert. Da die Verbindungsschicht 47 nach der Bildung der vierten Polysiliziumschichten 32, 33, 35 und 36 gebildet wird, kann die Verbindungsschicht 47 aus der Metallverbindungsschicht gebildet werden. Da die Temperatur auf 800ºC oder mehr während der Bildung der Polysiliziumschicht steigt, ist es schwierig, die Metallverbindungsschicht mit einem niedrigen Schmelzpunkt vor der Bildung der Polysiliziumschicht zu bilden. Bei der dritten Ausführungsform jedoch kann, da die Verbindungsschicht 47 nach der Bildung der vierten Polysiliziumschichten 32, 33, 35 und 36 gebildet wird, die Verbindungsschicht 47 aus der Metallverbindungsschicht gebildet werden. Folglich kann die Metallverbindungsschicht mit einem sehr niedrigen Widerstand mit dem Sourcebereich 9 verbunden werden, und somit kann der Widerstand des Sourcebereiches 9 wirksam verringert werden.
Fig. 13 bis 15 sind Querschnittsansichten, die einen Herstellungsvorgang einer Speicherzelle einer dritten Ausführungsform der Erfindung zeigen. Die Speicherzelle der vierten Ausführungsform ist mit einer auf der Hauptoberfläche des Sourcebereiches 9 gebildeten Titansilizidschicht 52 versehen, wie in Fig. 15 gezeigt ist. Da der Dotierungsstoff in den Sourcebereich 9 gleichzeitig mit der Bildung der Titansilizidschicht 52 implantiert wird, kann der Widerstand des Sourcebereiches 9 wirksam verringert werden. Es wird Bezug genommen auf Fig. 13 bis 15, der Herstellungsvorgang der Speicherzelle der dritten Ausführungsform wird unten beschrieben.
Zuerst werden, wie in Fig. 13 gezeigt ist, die Gateelektroden 11 und 12 der Treibertransistoren Q&sub1; und Q&sub2; auf der Hauptoberfläche des P-Halbleitersubsträtes (P-Wanne) 41 mit einem vorbestimmten Raum zwischeneinander gebildet. In dem die Gateelektroden 11 und 12 als Maske benutzt werden, wird Dotierstoff zum Bilden von n -Source-/Drainbereichen 49a, 49b, 49c und 49c Ionen-implantiert. Seitenwände 48a, 48b, 48c und 48d werden auf den gegenüberliegenden Seitenwänden der Gateelektroden 11 bzw. 12 gebildet. In dem die Gateelektroden 11 und 12 und die Seitenwände 48a, 48b, 48c und 48d als Maske benutzt werden, wird Dotierungsstoff zum Bilden des Drainbereiches 5 des Treibertransistors Q&sub1;, des gemeinsamen Sourcebereiches 9 der Treibertransistoren Q&sub1; und Q&sub2; und des Drainbereiches 8 des Treibertransistors Q&sub2; ionenimplantiert. Ein Siliziumoxidfilm 50 wird auf der gesamten Oberfläche gebildet.
Dann wird, wie in Fig. 14 gezeigt ist, ein Resist 51 auf einem vorbestimmten Bereich des Siliziumoxidfilmes 50 gebildet. In dem das Resist 51 als Maske benutzt wird, wird anisotropes Ätzen auf dem Siliziumoxidfilm 50 und den Seitenwänden 48b und 48c bewirkt. Dadurch wird ein Kontaktloch 60 gebildet, wie in Fig. 15 gezeigt ist. Die Oberfläche des Sourcebereiches 9, die in dem Kontaktloch 60 offenliegt, wird mit Titan versalzt zum Bilden einer Titansilizidschicht 52. Bei dieser Verarbeitung wird ein schräges Ionenimplantationsverfahren zum Ionenimplantieren des Dotierstoffes in den Sourcebereich 9 benutzt. Aufgrund der Titansilizidschicht 52 und der Ionenimplantation kann der Widerstand des Sourcebereiches 9 wirksam verringert werden.. Die Titansilizierung des Sourcebereiches 9 erhöht allgemein einen Übergangsleckstrom. Selbst wenn jedoch der Übergangsleckstrom erzeugt wird, verursacht er kein praktisches Problem, da der Sourcebereich 9 der Treibertransistoren Q&sub1; und Q&sub2; auf dem GND- Potential gehalten wird.
Fig. 16 und 17 sind Querschnitte einer Speicherzelle eines SRAM einer vierten Ausführungsform der Erfindung. Fig. 16 und 17 entsprechen Fig. 5 bzw. 6. Es wird Bezug genommen auf Fig. 16 und 17, die Speicherzelle der vierten Ausführungsform unterscheidet sich von der Speicherzelle der in Fig. 5 und 6 gezeigten Ausführungsform dadurch, daß Gateelektroden (fünfte Polysiliziumschicht) 54 und 53, die den Lasttransistor Q&sub5; und Q&sub6; bilden, über den Kanalbereichen 35 und 33 vorgesehen sind. Dieser Aufbau kann wirksam die Fehlfunktion der Lasttransistoren Q&sub6; und Q&sub5; verhindern, die durch die Fluktuation des Potentiales auf den Bitleitungen 39 und 40 verursacht werden kann.
Fig. 18 bis 20 sind Draufsichten, von denen jede den Aufbau von Speicherzellen in einem SRAN gemäß einer weiteren Ausführungsform zeigen, die wichtig zum Verständnis der Erfindung ist. Genauer, Fig. 18 bis 20 sind Draufsichten, die drei Stufen zeigen, die von dem Aufbau aufeinanderfolgend von der Bodenschicht der Substratoberfläche entsprechend unterteilt sind. Fig. 21 ist eine Querschnittsansicht, die den Aufbau zeigt, die entlang der Linie G-G in Fig. 18 bis 20 genommen ist, und Fig. 22 ist eine Querschnittsansicht, die entlang der Linie H-H in Fig. 18 bis 20 genommen ist.
Fig. 18 zeigt N-Dotierungsbereiche (Source-/Drainbereiche) 64- 68, Elementisolieroxidfilme 61-33, erste Polysiliziumschichten 69-71, erste Direktkontaktabschnitte 72-74 und zweite Polysiliziumschichten 65, 66.
Genauer, ein Treibertransistor Q&sub1; ist aus einem Drainbereich 65, einer Gateelektrode 70 und einem Sourcebereich 66 gebildet. Ein Treibertransistor Q&sub2; ist aus einem Drainbereich 68, einer Gateelektrode 71, dem Sourcebereich 66, der mit dem Treibertransistor Q&sub1; geteilt wird, gebildet.
Ein Zugriffstransistor Q&sub3; ist aus einem Drainbereich (Sourcebereich) 64, einer Gateelektrode 69 und einem Sourcebereich (Drainbereich) 65 gebildet. Ein Zugriffstransistor Q&sub4; ist aus einem Drainbereich (Sourcebereich) 67, einer Gateelektrode 69 und einem Sourcebereich (Drainbereich) 68 gebildet.
Ein erster Direktkontaktabschnitt 72 dient zum Verbinden einer zweiten Polysiliziumschicht 75 und des N-Dotierungsbereich 65, während der erste Direktkontaktabschnitt 65 eine erste Polysiliziumschicht 76 und den N-Dotierungsbereich 68 verbindet. Ein erster Direktkontaktabschnitt 73 verbindet eine zweite Polysiliziumschicht 76 und eine erste Polysiliziumschicht 70.
Fig. 19 zeigt die zweiten Polysiliziumschichten 75, 76, dritte Polysiliziumschichten 79 bis 80, eine vierte Polysiliziumschicht 83, zweite Direktkontaktabschnitte 77, 78 und dritte Direktkontaktabschnitte 81, 82.
Genauer, der zweite Direktkontaktabschnitt 77 verbindet die zweite Polysiliziumschicht 76 und die dritte Polysiliziumschicht 79, während der zweite Direktkontaktabschnitt 78 die erste Polysiliziumschicht 71 (siehe Fig. 18) und die dritte Polysiliziumschicht 80 verbindet. Der dritte Direktkontaktabschnitt 81 verbindet die zweite Polysiliziumschicht 75 und die vierte Polysiliziumschicht 83. Der dritte Direktkontaktabschnitt 82 verbindet die dritte Polysiliziumschicht 80 und die vierte Polysiliziumschicht 83.
Ein Lasttransistor Q&sub5; ist aus p-Source-/Drainbereichen (zweite Polysiliziumschicht 75a, 75c, einem Kanalbereich (zweite Polysiliziumschicht) 75b und einer Gateelektrode (dritte Polysiliziumschicht) 79 gebildet. Ein Lasttransistor Q&sub6; ist aus p-Source- /Drainbereichen (zweite Polysiliziumschicht) 76a, 76c, einem Kanalbereich (zweite Polysiliziumschicht) 76b und einer Gateelektrode (dritte Polysiliziumschicht) 80 gebildet. Gemäß der sechsten Ausführungsform sind gegenüber der ersten bis fünften Ausführungsform die Gateelektroden 79 und 80 der Lasttransistoren Q&sub5; und Q&sub6; über den Kanalbereichen 75b bzw. 76b gebildet.
Fig. 22 zeigt N-Dotierungsbereiche 64 bis 68, Elementisolieroxidfilme 61-63, erste Polysiliziumschichten 69 bis 71, Kontaktabschnitte 84 bis 86, Bitleitungen 87, 88, die aus Metallverbindungen wie Aluminium oder Wolfram gebildet sind, und eine GND- Leitung 89, die aus einer Metallverbindung wie Aluminium oder Wolfram gebildet ist. Die Kontaktabschnitte 84 verbinden den N- Dotierbereich 64 und die Bitleitung 87, während der Kontaktabschnitt 85 den N-Dotierbereich 67 und die Bitleitung 88 verbindet. Der Kontaktabschnitt 86 verbindet einen gemeinsamen Sourcebereich (N-Dotierbereich) 66 der Treibertransistoren Q&sub1; und Q&sub2; und die GND-Leitung 89.
Gemäß der weiteren Ausführungsform teilen, wie bei dem Fall der Ausführungsform, die für das Verständnis der Erfindung wichtig ist, der Treibertransistor Q&sub1; und der Treibertransistor Q&sub2; den Sourcebereich (N-Dotierbereich) 66. Somit ist das GND-Potential des Treibertransistors Q&sub1; gleich dem des Treibertransistors Q&sub2;. Folglich kann die Ungleichheit in GND zwischen dem Treibertransistor Q&sub1; und Treibertransistor Q&sub2; eliminiert werden. Daher kann das Umkehren der Daten, das auf der Ungleichheit in den GND- Potentialen in der herkömmlichen Vorrichtung verursacht wird, wirksam verhindert werden.
Ebenfalls gemäß einer weiteren Ausführungsform sind im Gegensatz zu den anderen Ausführungsformen, wie in Fig. 20 dargestellt ist, die Bitleitungen 87 und 88 in der Richtung entlang der kürzeren Seite der Speicherzellen 200 angeordnet. Somit bestimmt die Länge der Richtung der längeren Seite der Speicherzellen 200 den Abstand zwischen den Metallverbindungen, die über den Speicherzellen 200 gebildet sind. Als Resultat kann im Vergleich mit dem Fall, in dem die Bitleitungen 87 und 88 entlang der längeren Seite angeordnet sind, der Abstand zwischen den Metallverbindungen, die über den Speicherzellen 200 gebildet sind, größer werden. Somit können bei der weiteren Ausführungsform nicht die Bitleitungen 87 und 88 sondern auch die GND-Leitung 89, die aus Metallverbindung gebildet ist, auf Speicherzellen 200 angeordnet werden. Daher kann bei dieser Ausführungsform die GND-Leitung 89 aus Metallverbindung mit einem kleinen Widerstand wie Aluminium oder Wolfram direkt mit dem gemeinsamen Sourcebereich 66 der Treibertransistoren Q&sub1; und Q&sub2; Verbunden werden. Somit kann bei dieser weiteren Ausführungsform der Widerstand um den Betrag der Polysiliziumschicht verringert werden im Vergleich mit dem herkömmlichen Aufbau, bei dem die GND-Leitung und der Sourcebereich der Treibertransistoren Q&sub1; und Q&sub2; durch eine Polysiliziumschicht mit einem größeren Widerstand als eine Metallverbindung verringert werden. Folglich kann die Zunahme in dem Potential der GND- Leitung 89 wirksam im Vergleich mit der herkömmlichen Vorrichtung verringert werden. Da die weitere Ausführungsform keine Polysiliziumschicht braucht, die zwischen die GND-Leitung und den ersten oder den zweiten Treibertransistor eingefügt wird, ist es nicht notwendig, zusätzlich einen Bereich zum Verbinden zwischen der Polysiliziumschicht und der GND-Leitung vorzusehen. Daher kann die Integrationsdichte der Elemente weiter vergrößert werden.
Fig. 23 ist eine Draufsicht, die schematisch ein herkömmliches Feld von 16 Speicherzellen 400 zeigt, und Fig. 24 ist eine Draufsicht, die schematisch ein Feld von 16 Speicherzellen 200 gemäß der in Fig. 18 bis 22 gezeigten weiteren Ausführungsform zeigt.
Es wird Bezug genommen auf Fig. 23, herkömmlich sind Vcc- (Stromversorgungsspannung)Verbindungen 375 und 376, die aus Polysiliziumschichten gebildet sind, so angeordnet, daß sie sich im wesentlichen parallel zu einer Wortleitung 369 erstrecken. Bei solch einem Aufbau wird herkömmlich die Wortleitung 369 gewählt, und dann werden die 16 Speicherzellen 400 durch die Vcc- Verbindungen 375 und 376 aus Polysilizium geladen, damit das Potential der 16 Speicherzellen 400, die mit der Wortleitung 369 verbunden sind, auf den Pegel von Vcc-Potential geladen. Wenn jedoch eine so große Zahl von Speicherzellen zu einer Zeit geladen wird, war es schwierig, die Vcc-Stromversorgungsspannung stabil zu liefern. Daher war es herkömmlich notwendig, zusätzlich eine Metallverbindungsschicht 381 für Vcc vorzusehen. Die Metallverbindungsschicht 381 für Vcc und die Vcc-Verbindung 375 aus Polysilizium sind an einem Kontaktabschnitt 382a verbunden, und eine Metallverbindungsschicht 381 für Vcc und die Vcc Verbindung 376 aus Polysilizium sind an einem Kontaktabschnitt 382b verbunden. Diese Kontaktabschnitte 382a und 382b müssen in einem Bereich getrennt von dem Bereich vorgesehen werden, in dem die Speicherzellen 400 gebildet sind.
Im Gegensatz ist gemäß der weiteren Ausführungsform, wie in Fig. 24 dargestellt ist, die Vcc-Verbindung 75a aus Polysilizium im wesentlichen senkrecht zu der Wortleitung 69 gebildet. Daher wird die Wortleitung 69 gewählt, und dann sollten nur zwei Speicherzellen 200 durch eine Vcc-Verbindung 75a aufgeladen werden. Als Resultat ist es gemäß der weiteren Ausführungsform nicht notwendig, zusätzlich eine Metallverbindungsschicht 381 zum Verstärken von Vcc (siehe Fig. 23) vorzusehen, wie es in der herkömmlichen Vorrichtung praktiziert wurde. Folglich ist es nicht notwendig, zusätzlich einen Bereich für herkömmliche Kontaktabschnitte 382a und 382b vorzusehen, wie es in Fig. 23 dargestellt ist. Somit kann die Integrationsdichte der Elemente weiter vergrößert werden. Es sei angemerkt, daß die P- Halbleitersubstrate bei den obigen Ausführungsformen benutzt werden, aber die Erfindung ist nicht darauf begrenzt, und eine P-Wanne auf einem P-Halbleitersubstrat oder eine P-Wanne auf einem N-Halbleitersubstrat kann benutzt werden.
Gemäß der Halbleiterspeichervorrichtung der Erfindung, wie sie hier oben beschrieben wurde, sind der Sourcebereich des ersten Treibertransistors und der Sourcebereich des zweiten Treibertransistors, die elektrisch miteinander verbunden sind, zwischen der Gateelektrode des ersten Treibertransistors und der Gateelektrode des zweiten Treibertransistors gebildet, so daß das GND-Potential des ersten Treibertransistors und das GND- Potential des zweiten Treibertransistors einander gleichgemacht werden können, und somit kann eine Ungleichheit zwischen den GND-Potentialen, die im Stand der Technik erzeugt werden kann, verhindert werden. Dadurch werden Nachteile wie die Umkehrung von Daten, die zum Beispiel durch die Ungleichheit zwischen den GND-Potentialen verursacht werden kann, wirksam verhindert werden. Bei den oben beschriebenen Ausführungsformen kann das Vorsehen der Schicht niedrigen Widerstandes auf den Sourcebereichen des ersten und des zweiten Transistors wirksam den Widerstand der Sourcebereiche verringern. In den Ausführungsformen sind auch der erste und der zweite Lasttransistor durch den ersten und den zweiten Dünnfilmtransistor gebildet, die auf dem Zwischenschichtisolierfilm über dem Halbleitersubstrat gebildet sind, die erste und die zweite Bitleitung, die sich über dem ersten und dem zweiten Dünnfilmtransistor erstrecken, sind elektrisch mit dem ersten bzw. dem zweiten Zugriffstransistor verbunden, und die Masseverbindungsschicht mit dem oberen Abschnitt, der sich zwischen dem ersten und dem zweiten Dünnfilmtransistor und der ersten und der zweiten Bitleitung erstreckt, ist elektrisch mit dem gemeinsamen Sourcebereich des ersten und des zweiten Treibertransistors verbunden. Dadurch kann die Masseverbindungsschicht wirksam die Fehlfunktion des ersten und des zweiten Dünnfilmtransistors verhindern, die durch die Fluktuation der Potentiale auf der ersten und der zweiten Bitleitung verursacht werden kann.
Da eine Bitleitung und eine Metallverbindungsschicht, die die Masseverbindungsschicht werden soll, in einem vorbestimmten Abstand voneinander gebildet sind und sich in eine Richtung entlang der zweiten Seite (kürzere Seite) einer Speicherzelle über dem Bereich erstrecken, in dem die Speicherzellen gebildet sind, kann die Metallverbindungsschicht mit dem kleinen Widerstand, die die Masseverbindungsschicht werden soll, direkt mit dem gemeinsamen Sourcebereich des ersten und des zweiten Treibertransistors verbunden sein. Somit kann im Vergleich mit dem herkömmlichen Fall, in dem die Masseverbindungsschicht und die Sourcebereiche des ersten und des zweiten Transistors durch eine Polysiliziumschicht mit einem größeren Widerstand als eine Metallverbindungsschicht verbunden sind, der Widerstand der gesamten Masseverbindungsschicht um den Betrag der Polysiliziumschicht verringert werden. Als Resultat kann die Zunahme in dem GND- Potential durch die herkömmliche Polysiliziumschicht mit dem Widerstand verhindert werden, und das GND-Potential kann leicht stabilisiert werden.
Gemäß der Halbleiterspeichervorrichtung eines Aspektes der Erfindung erstreckt sich die erste leitende Schicht, die elektrisch mit dem Dotierungsbereich verbunden ist, der auf der Hauptoberfläche des Halbleitersubstrates gebildet ist, auf der Gateelektrode des Treibertransistors, der auf dem Elementtrenn- und Isolierfilm gebildet ist, mit dem Isolierfilm dazwischen, und die zweite leitende Schicht, die elektrisch die erste leitende Schicht mit der Gateelektrode verbindet, ist auf der ersten leitenden Schicht und der Gateelektrode gebildet. Dadurch können der Kontaktbereich zwischen der ersten leitenden Schicht und der Dotierungsbereich unabhängig von der Position des Endes der Gateelektrode gebildet werden. Selbst wenn daher die Position des Endes der Gateelektrode abweicht und auf dem Elementtrenn- und Isolierfilm angeordnet ist, wird der Elementtrenn- und Isolierfilm nicht durch die Ätzbearbeitung abgeschnitten, wenn das Kontaktloch für die erste leitende Schicht und den Dotierungsbereich gebildet wird. Folglich kann die Erzeugung des Übergangsleckstromes, der in dem geteilten Direktkontaktaufbau im Stand der Technik erzeugt wird, wirksam verhindert werden.
Da bei einer Halbleiterspeichervorrichtung gemäß einem anderen Aspekt der Erfindung eine Stromversorgungsspannungsverbindungsschicht zum Erstrecken in eine Richtung im wesentlichen senkrecht zu der Richtung, in der sich eine Wortleitung, die die Gateelektroden des ersten und des zweiten Zugriffstransistors bildet, erstreckt, gebildet ist und daher nur eine verringerte Zahl von Speicherzellen aufgeladen werden soll im Vergleich mit dem herkömmlichen Fall des Aufladens von Speicherzellen ist eine Metallverbindungsschicht für die Stromversorgungsspannung, die zum Aufladen einer großen Zahl von Speicherzellen in der herkömmlichen Vorrichtung notwendig war, nicht notwendig. Folglich ist ein Verbindungsbereich zum Verbinden der Metallverbindungsschicht für die Stromversorgungsspannung und die Stromversorgungsspannungsverbindungsschicht nicht notwendig, und daher kann die Integrationsdichte der Elemente weiter vergrößert werden. Gemäß dem Herstellungsverfahren der Halbleiterspeichervorrichtung wird der Isolierfilm, der das Halbleitersubstrat und die Gateelektroden des ersten und des zweiten Treibertransistors bedeckt und die Öffnung auf dem gemeinsamen Sourcebereich des ersten und des zweiten Treibertransistors aufweist, gebildet. Die Metallsilizidschicht wird auf der Oberfläche des Sourcebereiches innerhalb der Öffnung gebildet. Daher kann die Verringerung des Widerstandes des Sourcebereiches wirksam verhindert werden.

Claims

1. Halbleiterspeichervorrichtung mit einer Speicherzelle, die ein Paar erster und zweiter Treibertransistoren (Q&sub1;, Q&sub1;) eines ersten Leitfähigkeitstyps und ein Paar erster und zweiter Lasttransistoren (Q&sub5;, Q&sub6;) eines zweiten Leitfähigkeitstyps aufweist, die eine Flip-Flop-Schaltung bilden, sowie ein Paar erster und zweiter Zugriffstransistoren (Q&sub3;, Q&sub4;), wobei die Speicherzelle folgendes aufweist:

- eine Gateelektrode (11) des ersten Treibertransistors (Q&sub1;);

- eine Gateelektrode (12) des zweiten Treibertreansistors (Q&sub2;);

- eine Wortleitung (10), welche eine Gateelektrode für jeden der Zugriffstransistoren (Q&sub3;, Q&sub4;) bildet; und

- einen gemeinsamen Sourcebereich (9) der ersten und zweiten Treibertransistoren, die zwischen den Gateelektroden der Treibertransistoren (Q&sub1;, Q&sub2;) positioniert ist;

- wobei sich die Gateelektroden der Treibertransistoren und die Wortleitung im wesentlichen in derselben Richtung bezüglich der Richtung der Gatebreite der Gateelektroden der Treibertransistoren erstrecken,

- dadurch gekennzeichnet, daß die gemeinsame Source-Zone eine Schicht aus Metallsilicid (52) auf ihrer Oberfläche aufweist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei welchen ein Drainbereich (5) des ersten Treibertransistors und eine Source-/Drainzone (5) des ersten Zugriffstransistors im selben Bereich gebildet sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei welchem sich die gemeinsame Source-Zone (9) der ersten und zweiten Treibertransistoren (Q&sub1;, Q&sub2;) im wesentlichen in gleicher Richtung wie die Gatebreite der Gateelektroden (11, 12) der Treibertransistoren erstreckt.

4. Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit einer Speicherzelle , die ein Paar erster und zweiter Treibertransistoren (Q&sub1;, Q&sub2;) eines ersten Leitfähigkeitstypes und ein Paar erster und zweiter Lasttransistoren (Q&sub5;, Q&sub6;) eines zweiten Leitfähigkeitstypes, die eine Flip-Flop-Schaltung bilden, sowie ein Paar erster und zweiter Zugriffstransistoren (Q&sub3;, Qa) aufweist, mit den Schritten:

Bilden von Gateelektroden (11, 12) des ersten und des zweiten Treibertransistors (Q&sub1;, Q&sub2;) auf einer Hauptoberfläche eines Halbleitersubstrates mit einem vorbestimmten Raum dazwischen;

Bilden eines Sourcebereiches (9), der dem ersten und dem zweiten Treibertransistor (Q&sub1;, Q&sub2;) gemeinsam ist, zwischen den Gateelektroden (11, 12) des ersten und des zweiten Treibertransistors;

Bilden eines Isolierfilms (50) mit einer über dem Sourcebereich (9) angeordneten Öffnung, der das Halbleitersubstrat und die Gateelektroden (11, 12) des ersten und des zweiten Treibertransistors bedeckt; und

Bilden einer Schicht aus Metallsilizid (52) auf der Oberfläche des Sourcebereiches, die im Inneren der Öffnung angeordnet ist.

5. Herstellungsverfahren nach Anspruch 4, weiter mit einem Schritt des Einführens von Dotierstoff eines ersten Leitungstypes in den Sourcebereich, wobei der Isolierfilm als Maske benutzt wird.