DE69132387T2

DE69132387T2 - Verfahren zum Herstellen einer Feldeffektanordnung mit Kanal aus polykristallinem Silizium

Info

Publication number: DE69132387T2
Application number: DE69132387T
Authority: DE
Inventors: Tsiu C. Chan; Elmer H. Guritz; Yu-Pin Han
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-05-31
Filing date: 1991-05-23
Publication date: 2001-02-01
Anticipated expiration: 2011-05-24
Also published as: JP3167366B2; DE69133300T2; EP0877425A3; KR910020890A; DE69132387D1; JPH06342892A; EP0877425A2; EP0952614B1; US5135888A; DE69133300D1; EP0460833A1; EP0460833B1; KR100232505B1; EP0952614A1

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungsbauelemente, und im besonderen auf ein Feldeffektbauelement mit einem polykristallinen Siliziumkanal.
Statische CMOS Schreib-Lese-Speicher bzw. Direktzugriffsspeicher (SRAM) werden in der Elektronikindustrie zunehmend aufgrund deren Kombination von Geschwindigkeit, geringem Energieverbrauch und keinem Auffrischungsbedarf verwendet. Eine CMOS SRAM Zelle ist um einen kreuzgekoppelten Zwischen- bzw. Latchspeicher herum aufgebaut, und auf sie wird üblicherweise über zwei Steuerungsgates für eine Standard-SRAM-Zelle zugegriffen. Vier Steuerungsgates werden für einen Zugriff auf die Zelle für Zwei-Port Speicherbauelemente verwendet.
Die SRAM Grundzelle kann unter Verwendung von kreuzgekoppelten CMOS-Invertern aufgebaut werden, welche zwei Transistoren, jeweils einen n-Kanal und einen p-Kanal Transistor, aufweisen. Um Layoutplatz zu sparen, werden die p- Kanal Transistoren oft durch Widerstandslasten ersetzt. Typische Lasten bzw. Lastelemente umfassen einen polykristallinen Siliziumwiderstand und zwei in Serie gegeneinander geschaltete polykristalline Siliziumdioden. Ein Beispiel dafür ist in der anhängigen US-Patentanmeldung Seriennummer 298,530, angemeldet am 18. Januar 1989 und erteilt als US 5,196,233 am 23. März 1993, beschrieben. Dieses Patent offenbart ein Verfahren zum Herstellen eines Widerstandslastelements für ein Halbleiterbauelement unter Verwendung von Halbleiterstandardprozessen. Das Widerstandslastelement wird in einer Schicht aus Polysilizium vom zweiten Niveau ausgebildet, indem dort in Serie gegeneinander geschaltete PN Dioden gebildet werden.
Widerstandslasten von beiden Typen werden so ausgebildet, daß sie einen sehr hohen Widerstand aufweisen, um den Energieverbrauch durch die Zelle zu reduzieren.
Die Verwendung eines p-Kanal Transistors als Last bzw. Lastelement für die SRAM Zelle führt zu einer Zelle mit besseren elektrischen Eigenschaften. Derartige Zellen sind schneller als diejenigen, welche Widerstandslasten verwenden, weil die p-Kanal Transistoren einen höheren Treiberstrom als hochohmsche Bauelemente liefern können. Auch bringt die Verwendung von p-Kanal Transistoren eine höhere Störungsunanfälligkeit für Soft-Fehler mit sich, wie etwa diejenigen, welche durch Auftreffen von Alpha- Teilchen und durch Rauschen verursacht werden. Der Hauptnachteil von SRAM Zellen, welche p-Kanal Lasttransistoren enthalten, besteht darin, daß der Layoutbereich für jede Zelle deutlich größer ist als diejenigen bei der Verwendung von Widerstandslasten. Dies verringert die Bauelementdichte und erhöht die Chipkosten.
Die Verwendung von p-Kanal Transistoren in hochintegrierten Schaltungen ist in der DE-A-2,503,864 offenbart. Dieses Dokument offenbart die Bildung eines "umgekehrten" p-Typ Feldeffektbauelements, bei welchem die Source-, Drain- und Kanalregionen in einer Schicht aus Polysilizium ausgebildet sind, welche über einer Schicht eines Gatesoxids liegt, das auf einem aktiven Bereich in einem Substrat abgeschieden ist, wobei der aktive Bereich als ein Steuerungsgate für den Transistor fungiert.
Ein weiteres Dokument EP-A-0104616 zum Stand der Technik offenbart eine integrierte SRAM Zelle, bei welcher: die Source-, Drain- und Kanalregionen der n-Kanal Ansteuerungstransistoren im Substrat ausgebildet sind, wobei ein erster Streifen aus Polysilizium deren Steuerungsgates ausbildet; die Source-, Drain- und Kanalregionen der "umgekehrten" p-Kanal Lasttransistoren in einem zweiten Streifen aus polykristallinem Silizium ausgebildet sind, wobei aktive Regionen in dem Substrat deren Steuerungsgates bilden; und die Source-, Drain- und Kanalregionen der n-Kanal Schalttransistoren in dem Substrat ausgebildet sind, wobei der zweite polykristalline Siliziumstreifen deren Steuerungsgates bildet.
Eine Entgegenhaltung EP-A-0392540, welche als Stand der Technik nach Artikel 54 (3) EPÜ gilt, offenbart eine integrierte SRAM Zelle, bei welcher die Source-, Drain- und Kanalregionen der n-Kanal Schalttransistoren im Substrat ausgebildet sind, wobei deren Steuerungsgates in einer ersten Polysiliziumschicht ausgebildet sind; die Source-, Drain- und Kanalregionen der "umgekehrten" p-Kanal Lasttransistoren in einer zweiten Polysiliziumschicht ausgebildet sind, wobei deren Steuerungsgates in dem Substrat ausgebildet sind; und die Source-, Drain- und Kanalregionen der n-Kanal Ansteuerungstransistoren in dem Substrat ausgebildet sind, wobei deren Steuerungsgates in einer ersten polykristallinen Siliziumschicht ausgebildet sind.
In dem oben diskutierten Stand der Technik sind die Gateoxide der n- und p-Kanal Transistoren in einer gemeinsamen Oxidschicht ausgebildet, welche in einem einzigen Schritt gebildet wird. Daher sind die Eigenschaften der Transistoren bis zu einem bestimmten Ausmaß miteinander verknüpft.
Es ist wünschenswert, eine SRAM Zelle zur Verfügung zu stellen, welche die Vorteile von p-Kanal Lasten bzw. Lastelementen mit den Zelllayout-Erfordernissen von Widerstandslastzellen kombiniert. Es ist weiter wünschenswert, eine Feldeffektbauelementlast zur Verfügung zu stellen, welche für die Verwendung mit einer SRAM Zelle geeignet ist, welche eine verbesserte Stromansteuerung über den Widerstandslasten liefert und welche einen hohen Ausschaltwiderstand bereitstellt.
Es ist daher ein Ziel der vorliegenden Erfindung, eine integrierte Schaltung mit einem sogenannten "umgekehrten" Transistor bereitzustellen, der individuell charakterisiert werden kann.
Nach einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen von Feldeffektbauelementen in einer integrierten Schaltung zur Verfügung gestellt, mit den Schritten:
Ausbilden einer aktiven Region in einem Halbleitersubstrat;
Ausbilden eines ersten Feldeffektbauelements in dem Halbleitersubstrat, wobei das erste Feldeffektbauelement Source/Drain-Regionen an gegenüberliegenden Seiten einer Gateelekrode, welche aus einer ersten Schicht von Polysilizium ausgebildet wird, und einen Kanal unterhalb der Gatelektrode im Substrat aufweist, wobei der Kanal von der Gateelektrode durch eine erste Oxidschicht getrennt ist;
Ausbilden einer zweiten Oxidschicht auf dem Substrat;
Ausbilden einer Öffnung durch die zweite Oxidschicht, um eine darunterliegende leitende Region freizulegen;
Ausbilden einer zweiten Schicht von polykristallinem Silizium auf der zweiten Oxidschicht und der freigelegten darunterliegenden leitenden Region;
Ausbilden von Source/Drain-Regionen in der zweiten Schicht von polykristallinem Silizium für ein zweites Feldeffektbauelement;
Ausbilden einer Region, um ein Kanalelement in der zweiten Schicht von polykristallinem Silizium zwischen den Source/Drain-Regionen über der aktiven Region zu bilden; und
Ätzen von Abschnitten der zweiten Schicht von polykristallinem Silizium, um das Kanalelement als ein längliches Element festzulegen, welches die Source/Drain- Regionen des zweiten Feldeffektbauelements verbindet, wo bei das zweite Feldeffektbauelement ein Gate aufweist, welches durch die aktive Region gebildet wird;
wobei:
der Schritt des Ausbildens des ersten Feldeffektbauelements das Ausführen eines Verfahrensschrittes zum Ausbilden der ersten Oxidschicht auf dem Substrat vor dem Festlegen der Gateelektrode des ersten Feldeffektbauelements umfaßt, wobei sich dieser Verfahrensschritt von dem Verfahrensschritt unterscheidet, welcher zum Ausbilden der zweiten Oxidschicht des zweiten Feldeffektbauelements verwendet wird; und
wobei der Schritt des Ausbildens der zweiten Schicht von polykristallinem Silizium in einem von demjenigen Verfahrensschritt, bei welchem die erste Schicht von Silizium gebildet wird, getrennten Verfahrensschritt durchgeführt wird.
Demnach hat nach der vorliegenden Erfindung eine CMOS SRAM Zelle eine polykristalline Siliziumsignalleitung zwischen einem gemeinsamen Knoten, welcher der Datenspeicherknoten ist, und der Energieversorgung. Ein Feldeffektbauelement wird innerhalb dieser polykristallinen Siliziumsignalleitung hergestellt. Der Kanal des Feldeffektbauelements ist von einem aktiven Bereich im Substrat durch ein dünnes Gatedielektrikum getrennt; und die aktive Region im Substrat fungiert als das Steuerungsgate für das Feldeffektbauelement. Ein derartiges Bauelement kann verwendet werden, um p-Kanal polykristalline Siliziumtransistoren für den Einsatz in CMOS SRAM Zellen bereitzustellen.
Die Erfindung, welche in den anliegenden Ansprüchen definiert ist, sowie eine bevorzugte Benutzungsform und weitere Ziele und Vorteile der Erfindung werden am besten unter Bezugnahme auf die nachfolgend detaillierte Beschreibung eines Ausführungsbeispiels in Zusammenschau mit der beigefügten Zeichnung verstanden, wobei:
Fig. 1-4 die Herstellung eines Polysilizium- Feldeffektbauelements nach der vorliegenden Erfindung veranschaulichen;
Fig. 5 eine Draufsicht ist, welche das Layout einer CMOS SRAM Zelle zeigt, welche ein Polysilizium- Feldeffektbauelement nach der vorliegenden Erfindung verwendet;
Fig. 6 ein schematisches Diagram der SRAM Zelle von Fig. 5 ist.
Die Verfahrensschritte und Strukturen, die nachfolgend beschrieben werden, bilden nicht einen vollständigen Prozeßablauf zur Herstellung integrierter Schaltungen. Die vorliegende Erfindung kann in Verbindung mit Herstellungstechniken für integrierte Schaltungen, die im Stand der Technik verwendet werden, ausgeführt werden; und nur so viele der üblichen Verfahrensschritte sind hier enthalten, wie für das Verständnis der vorliegenden Erfindung notwendig sind. Die Figuren, welche Querschnitte von Abschnitten einer integrierten Schaltung während der Herstellung darstellen, sind nicht im Maßstab gezeichnet, sondern so gezeichnet, um die wichtigen Merkmale der Erfindung darzustellen.
In Fig. 1 ist ein Querschnitt eines Abschnittes einer CMOS SRAM Zelle dargestellt, wie sie in einem p-Typ Substrat 10 ausgebildet ist. Feldoxidregionen 12, 14 trennen aktive Regionen des Bauelements. Eine aktive Region 16 ist zwischen den Feldoxidregionen 12, 14 ausgebildet und bildet eine gemeinsame Source/Drain-Region für zwei Feldeffekttransistoren (nicht gezeigt).
Obwohl eine aktive Region 18 als in zwei Teile aufgeteilt dargestellt ist, ist diese tatsächlich eine einzige aktive Region, wie es in Verbindung mit Fig. 5 gezeigt wird. Eine polykristalline Siliziumgateleitung 20 ist auf einer dünnen Gateoxidschicht 22 ausgebildet, wie es im Stand der Technik bekannt ist. Seitenwandabstandhalter 24 werden unter Verwendung einer anisotropischen Ätzung ausgebildet, wie es im Stand der Technik bekannt ist, was die Bildung von gering dotierten Drain (LDD) Regionen 26 zu Folge hat.
Obwohl es in der Querschnittsansicht der Fig. 1 den Anschein hat, daß die polykristalline Siliziumleitung 20 als das Gate eines Feldeffektbauelements fungiert, wird sie später tatsächlich der Ort einer gemeinsamen Kontaktregion, wie es nachfolgend beschrieben wird. Die Dotierungsprofile in der Region der polykristallinen Siliziumleitung 20 sind die gleichen wie diejenigen eines aktuellen Transistors; dies ist jedoch lediglich ein Artefakt eines nach dem Stand der Technik bekannten Herstellungsprozesses. Die aktiven Regionen 18 werden anders kontaktiert, als in der Ebene des Querschnittes der Fig. 1; und ein direkter elektrischer Kontakt wird zwischen der polykristallinen Siliziumsignalleitung 20 und der darunterliegenden aktiven Region 18 hergestellt, wie es nachfolgend näher beschrieben wird.
Bis zu diesem Punkt werden Standard-Herstellungstechniken für einen CMOS SRAM verwendet. Es werden nun Abweichungen von dem Standard-Prozeßablauf durchgeführt, um ein polykristallines Siliziumfeldeffektbauelement nach der vorliegenden Erfindung herzustellen.
Eine dünne Oxidschicht 28 wird auf der Oberfläche des Bauelements abgeschieden, bevorzugt unter Verwendung einer plasmaunterstützten Gasphasenabscheidung (PECVD (Plasma Enhanced Chemical Vapor Deposition)). Dies ermöglicht die Bildung einer Oxidschicht mit guter Qualität bei relativ geringen Temperaturen, zwischen 400ºC und 700ºC. Die Schicht 28 wird bevorzugt mit einer Dicke von ungefähr 500 Angstrom abgeschieden, gefolgt von einem Verdichtungsschritt, der durch Erhitzen des Bauelements auf eine Temperatur von vorzugsweise über 850ºC durchgeführt wird. Dieser Verdichtungsschritt wird zusätzlich zur Verbesserung der Qualität der Oxidschicht 28 auch bevorzugt eingesetzt, um die N&spplus; und P&spplus; Implantationsstoffe in den aktiven Regionen des Bauelements auszuheilen und zu aktivieren. Die Oxidschicht 28 wird als Dielektrikum für ein Feldeffektbauelement verwendet, so daß die Qualität der Oxidschicht 28 von Bedeutung ist.
In Fig. 2 wird eine gemeinsame Kontaktregion 30 in der Oxidschicht 28 mit Hilfe eines Maskierungs- und Ätzschrittes ausgebildet, gefolgt von der Abscheidung einer undotierten polykristallinen Siliziumschicht 32 bis zu einer Tiefe bzw. Dicke von ungefähr 2.000 Anstrom. Sodann wird eine Maske verwendet, um die gemeinsame Kontaktregion festzulegen; und eine N&spplus; Implantation wird durchgeführt, um eine Region 34 auszubilden. Diese N&spplus; Region innerhalb der polykristallinen Siliziumschicht 32 bildet einen guten elektrischen Kontakt mit sowohl der aktiven Region 18 als auch der polykristallinen Siliziumsignalleitung 20. Der N&spplus; Implantationsbereich ist größer als die eigentliche gemeinsame Kontaktregion 30 und erstreckt sich bevorzugt teilweise auf bzw. über die Feldoxidregion 12.
Gemäß Fig. 3 wird eine P&spplus; Implantationsmaske sodann hergestellt, gefolgt von einem P&spplus; Schritt zur Ausbildung von Regionen 36 und 38. Die Region 38 bildet die eine Source/- Drain-Region des polykristallinen Siliziumtransistors, und die Vcc Zwischenverbindungsleitungen.
Die P&spplus; Region 36 bildet die andere Source/Drain-Region des polykristallinen Siliziumtransistors; und sie bildet auch eine Diode an ihrer Grenzfläche 40 zur N&spplus; Region 34. Vorzugsweise hat das Layout der Fotomasken zu Folge, daß sich die implantierten N&spplus; und P&spplus; Regionen 34, 36 leicht überlappen, um eine Diodenbildung an der resultierenden Grenzfläche 40 sicherzustellen.
Sodann wird eine N&supmin; Kanalregion 42 durch eine unstrukturierte bzw. unmaskierte N&supmin; Implantation auf der Oberfläche des Bauelements ausgebildet. Diese Implantation muß nicht maskiert werden, weil deren Dotierungsniveau relativ gering ist im Vergleich zu demjenigen der N&spplus; und P&spplus; Regionen 34, 38, 40. Die Region 42 bildet den Leitungskanal des polykristallinen P-Kanal Siliziumtransistors, für welchen die P&spplus; Regionen 36, 38 die Source- bzw. Drainelektroden sind.
Nachdem alle Implantationen in der zweiten polykristallinen Siliziumschicht 32 durchgeführt wurden, wird ein Maskierungs- und Ätzschritt ausgeführt, um den polykristallinen Siliziumtransistor, die gemeinsamen Kontaktregionen und die Vcc Zwischenverbindungsleitungen festzulegen. Bevorzugt werden alle Implantationen in der zweiten Schicht aus polykristallinen Silizium durchgeführt, bevor diese Schicht strukturiert wird, so daß die polykristalline Siliziumschicht verwendet werden kann, um darunterliegende Bereiche des Bauelements zu schützen. Die Reihenfolge, in welcher die N&spplus;, P&spplus; und N- Implantationen durchgeführt werden, ist nicht von Bedeutung. Obwohl diese Implantationen vorstehend so beschrieben sind, daß sie in der Reihenfolge N&spplus;, P&spplus;, N&supmin; durchgeführt werden, hätten diese genauso in der Reihenfolge N&supmin;, N&spplus; und P&spplus; oder in jeder anderen gewünschten Reihenfolge durchgeführt werden können. Wie es oben beschrieben wurde, ist es nicht notwendig, eine Maske für die N&supmin; Implantation zu verwenden.
Sobald die zweite Schicht aus polykristallinem Silizium strukturiert wurde, wird gemäß Fig. 4 sodann eine dicke Oxidschicht 44 auf der Oberfläche des Chip ausgebildet. Vorzugsweise wird die Oxidschicht 44 aus einer abgeschiedenen undotierten Oxidschicht bis zu einer Dicke von ungefähr 2.000 Angstrom, und einer PSG oder BPSG Schicht bis zu einer Dicke von ungefähr 6.000 Angstrom gebildet. Die Isolationsschicht 44 kann sodann einem Aufschmelzen unterworfen werden, um dessen Kontur vor der Metallabscheidung einzuebnen.
Nachdem die Bildung der Isolationsschicht 44 beendet ist, wird eine Metallschicht abgeschieden und strukturiert, um Signalleitungen 46 auszubilden. Die übrigen Verfahrensschritte für das Bauelement sind konventioneller Natur.
Fig. 5 zeigt ein bevorzugtes Layout für eine CMOS SRAM Zelle, welche den p-Kanal Polysiliziumtransistor verwendet, der wie vorstehend beschrieben hergestellt wurde, für die Verwendung als Lastbauelement. Weitere Details eines derartigen SRAM Zellenlayouts sind in der anhängigen in Bezug genommen Druckschrift ausgeführt, wie es einleitend beschrieben wurde. Zusätzlich zu den polykristallinen Siliziumleitungen 20 vom ersten Niveau, werden auch die Wortleitungen 48 aus der polykristallinen Siliziumschicht vom ersten Niveau gebildet. Die Kontaktregionen 50 werden durch die darüberliegende Isolationsschicht 44 hindurch geöffnet bzw. freigelegt, um mit den verschiedenen Datensignalmetallleitungen einen Kontakt zu bilden. Eine Bauelementerdungsmetallleitung bildet über eine Kontaktregion 52 einen Kontakt mit der SRAM Zelle.
Das in Fig. 5 gezeigte Zellenlayout ist dasjenige einer 8-T Dual-Port SRAM Zelle. Jede der polykristallinen Siliziumleitungen 48 bildet das Gate bzw. die Gateelektrode für zwei n-Kanal Transistoren. Jede der Signalleitungen 20 bildet das Gate für einen n-Kanal Signaltransistor, und die aktiven Regionen 18 fungieren als Gates für die zwei p-Kanal Polysiliziumbauelemente, welche Kanäle in den Regionen 42 haben. Die p-Kanal Bauelemente werden als Lastelemente zwischen den gemeinsamen Kontakten 30 und den Vcc Signalleitungen verwendet.
Ein schematisches Diagramm, welches dem Zellenlayout nach Fig. 5 entspricht, ist in Fig. 6 gezeigt. Die n-Kanal Transistoren 60, 62 sind mit p-Kanal Polysiliziumtransi storen 64, 66 kombiniert, um den kreuzgekoppelten Latchspeicher der Zelle zu bilden.
N-Kanal Transistoren 68 und 70 sind mit den Wahr- (True) und Komplement-Datenschreibleitungen (DW) bzw. (DWB) verbunden. N-Kanal Transistoren 72 und 74 sind mit den Wahr- (True) und Komplement-Datenschreibleitungen (DR) bzw. (DRB) verbunden.
Die Dioden 76, 78 sind diejenigen, welche durch die P-N Grenzschichten 40 gebildet werden und mit den gemeinsamen Knoten 80 bzw. 82 verbunden sind. Die gemeinsamen Knoten 80 und 82 entsprechen der aktiven Region 16, die in den Fig. 1 bis 4 dargestellt ist, und fungieren als die Gateregionen für die p-Kanal Transistoren 66, 64.
Die Transistoren 68, 70 werden durch die Wortschreibsignalleitung WW angesteuert, und die Lesetransistoren 72, 74 werden durch die Wortlesesignalleitung WR gesteuert. Die Leitungen WW und WR entsprechen den polykristallinen Wortleitungen 48, die in Fig. 5 gezeigt sind. Die Leitungen DW, DR, DWB, DRB und die Erdverbindung sind die Metallsignalleitungen, welche die Kontaktregionen 50 und 52 aus der Fig. 4 kontaktieren. Die Betriebsweise der 8-T SRAM Zelle gemäß Fig. 6 ist konventioneller Natur und wird vom Fachmann ohne weiteres verstanden.
Es versteht sich für den Fachmann, daß die Techniken, die zuvor beschrieben wurden, in vielen verschiedenen Situationen eingesetzt werden können. Beispielsweise können die p-Kanal Polysiliziumlasten sowohl in Einzelport-6-T- Zellen als auch in den beschriebenen Dualport-8-T-Zellen verwendet werden. Auch können andere Zellenlayouts als dasjenige verwendet werden, welches in Fig. 5 gezeigt ist; und bei einigen Layouts kann die Bildung der Dioden 76, 78 ungewünscht oder nicht notwendig sein.
Falls gewünscht, kann die Gateoxidschicht 28 aufgewachsen an Stelle von abgeschieden werden, obwohl ein solcher relativ hochtemperaturiger Schritt in einigen Prozeßabläufen unerwünscht sein kann. Zusätzlich kann es bei anderen Schaltungsdesigns als den SRAM Zellen möglich sein, n- Kanal Polysiliziumtransistoren zu verwenden; und diese können unter Verwendung der gewünschten Techniken einfach durch Ausbilden von N&spplus; Source/Drain-Regionen und einem P&supmin; Kanal hergestellt werden.
Die oben beschriebene CMOS SRAM Zelle hat gegenüber bekannten Zellen mehrere bedeutsame Vorteile. Der hochwertige polykristalline Siliziumwiderstand und in Serie gegeneinander geschaltete Diodenlastbauelemente begrenzen den durch sie hindurchtretenden Stromfluß etwa auf wenige Picoamper, was die gesamte Geschwindigkeit des Bauelements begrenzt. Die Verwendung von p-Kanal Polysiliziumbauelementen ermöglicht, daß eine Last von wenigen hundert Nanoamper die SRAM Zelle schaltet. Die Qualität der polykristallinen Siliziumtransistoren ist nicht hoch im Vergleich zu denjenigen, welche in einem monochristalinen Siliziumsubstrat ausgebildet sind. Jedoch ist deren Leistungsfähigkeit in einer SRAM Zelle deutlich besser als diejenige der früheren hochohmigen Lastbauelement.
Weil die p-Kanal Bauelemente beim Abschalten einen hohen Widerstand bereitstellen und einen relativ geringen Widerstand beim Einschalten, was der Energieversorgung einen niedrigen Impedanzpfad bietet, ist die SRAM Zelle stabiler gegenüber Rauschen und Soft-Fehlern, wie etwa Einschlägen von Alphateilchen. Die Zelle ist schneller aufgrund des höheren Schaltungsstromes; und sie arbeitet gut bei geringen Versorgungsspannungen.
Das spezielle Layout, das in Verbindung mit Fig. 5 beschrieben wurde, hat den Vorteil, daß ein relativ langes, enges p-Kanal Bauelement ausgebildet wird. Dies bringt einen hohen Abschaltwiderstand mit sich, was wegen den oben beschriebenen Gründen wünschenswert ist, während auch ein deutlich geringerer Einschaltwiderstand im Vergleich zu Widerstandslastbauelementen bereitgestellt wird.
Während die Erfindung insbesondere mit Bezugnahme auf ein bevorzugtes Ausführungsbeispiel dargestellt und beschrieben wurde, versteht sich für den Fachmann, daß verschiedene Veränderungen in der Form und im Detail durchgeführt werden können, ohne den Schutzbereich der Erfindung, wie er durch die beigefügten Ansprüche bestimmt ist, zu verlassen.

Claims

1. Verfahren zum Herstellen von Feldeffektbauelemten in einer integrierten Schaltung, mit den Schritten:

Ausbilden einer aktiven Region (16) in einem Halbleitersubstrat;

Ausbilden eines ersten Feldeffektbauelements (60) in dem Halbleitersubstrat (10), wobei das erste Feldeffektbauelement Source/Drain-Regionen an gegenüberliegenden Seiten einer Gateelekrode (20), welche aus einer ersten Schicht von Polysilizium (20) ausgebildet wird, und einen Kanal unterhalb der Gatelektrode im Substrat (10) aufweist, wobei der Kanal von der Gateelektrode durch eine erste Oxidschicht (22) getrennt ist;

Ausbilden einer zweiten Oxidschicht (28) auf dem Substrat (10);

Ausbilden einer Öffnung durch die zweite Oxidschicht (28), um eine darunterliegende leitende Region (18, 20) freizulegen;

Ausbilden einer zweiten Schicht von polykristallinem Silizium (32) auf der zweiten Oxidschicht (28) und der freigelegten darunterliegenden leitenden Region (18, 20);

Ausbilden von Source/Drain-Regionen (36, 38) in der zweiten Schicht von polykristallinem Silizium (32) für ein zweites Feldeffektbauelement (64);

Ausbilden einer Region (42), um ein Kanalelement in der zweiten Schicht von polykristallinem Silizium (32) zwischen den Source/Drain-Regionen (36, 38) über der aktiven Region (16) zu bilden; und

Ätzen von Abschnitten der zweiten Schicht von polykristallinem Silizium (32), um das Kanalelement (42) als ein längliches Element festzulegen, welches die Source/Drain-Regionen (36, 38) des zweiten Feldeffektbauelements (64) verbindet, wobei das zweite Feldeffektbauele ment ein Gate aufweist, welches durch die aktive Region (16) gebildet wird;

wobei:

der Schritt des Ausbildens des ersten Feldeffektbauelements (60) das Ausführen eines Verfahrensschrittes zum Ausbilden der ersten Oxidschicht (22) auf dem Substrat vor dem Festlegen der Gateelektrode (20) des ersten Feldeffektbauelements (60) umfaßt, wobei sich dieser Verfahrensschritt von dem Verfahrensschritt unterscheidet, welcher zum Ausbilden der zweiten Oxidschicht (28) des zweiten Feldeffektbauelements (64) verwendet wird; und

der Schritt des Ausbildens der zweiten Schicht von polykristallinem Silizium (32) in einem von demjenigen Verfahrensschritt, bei welchem die erste Schicht von Silizium (20) gebildet wird, getrennten Verfahrensschritt durchgeführt wird.

2. Verfahren nach Anspruch 1, bei welchem der Schritt zum Ausbilden der zweiten Oxidschicht den Schritt des Abscheidens einer Oxidschicht umfaßt.

3. Verfahren nach Anspruch 2, bei welchem beim Abscheidungsschritt eine plasmaunterstützte Gasphasenabscheidung verwendet wird.

4. Verfahren nach Anspruch 2 oder 3, bei welchem die zweite Oxidschicht bei Temperaturen zwischen 400ºC und 700ºC abgeschieden wird.

5. Verfahren nach einem der Ansprüche 2 bis 4, bei welchem die zweite Oxidschicht eine Dicke von 500 Å aufweist.

6. Verfahren nach einem der Ansprüche 2 bis 5, bei welchem die zweite Oxidschicht einem Verdichtungsschritt einschließlich einer Erwärmung ausgesetzt wird.

7. Verfahren nach Anspruch 1, bei welchem der Schritt zum Ausbilden der zweiten Oxidschicht den Schritt des Wachsens einer Oxidschicht umfaßt.

8. Verfahren nach einem der vorstehenden Ansprüche, bei welchem das erste Feldeffektbauelement (60) ein n-Kanal Feldeffektbauelement mit n-Typ Source/Drain-Regionen ist.

9. Verfahren nach einem der vorstehenden Ansprüche, bei welchem das Feldeffektbauelement (64) ein p-Kanal Feldeffektbauelement mit p-Typ Source/Drain-Regionen ist.

10. Verfahren nach Anspruch 9, welches ferner vor dem Ätzschritt den Schritt aufweist: Ausbilden einer n-Typ leitenden Region in der zweiten polykristallinen Siliziumschicht angrenzend an eine der p-Typ Source/Drain- Regionen des zweiten Feldeffektbauelements und Abdecken der in der zweiten Oxidschicht (28) gebildeten Öffnung, wobei ein P-N Übergang zwischen der n-Typ leitenden Region und der p-Typ Source/Drain-Region gebildet wird.

11. Verfahren nach einem der vorstehenden Ansprüche, welches ferner den Schritt aufweist: Ausbilden eines weiteren n-Kanal Feldeffektbauelements (68), wobei die freiliegende darunterliegende leitende Region (18) eine Source/Drain-Region des zweiten n-Kanal Transistors ist.

12. Verfahren nach Anspruch 9, soweit auf Anspruch 8 zurückbezogen, bei welchem die erste Polysiliziumschicht (20) einen elektrischen Kontakt mit dem aktiven Bereich (18, 16) in dem Substrat bildet und die darunterliegende leitende Region eine erste Source/Drain-Region des ersten Feldeffektbauelements aufweist, wobei das erste und zweite Feldeffektbauelement in Reihe und deren Gateelektroden miteinander verbunden sind, um eine Inverterstruktur zu bilden.

13. Verfahren nach Anspruch 1, bei welchem die Schritte des Ausbildens der Source/Drain- und Kanal-Regionen in der zweiten Schicht von polykristallinem Silizium die Schritte umfassen:

geringe Implantation eines n-Typ Dotierungsstoffes in einer Region, welche eine p-Kanal Region wird; und

hohe Implantation eines p-Typ Dotierungsstoffes in Regionen, welche an die p-Kanal Region angrenzen, um Source/Drain-Regionen für den p-Kanal Transistor festzulegen.

14. Verfahren nach Anspruch 13, welches ferner den Schritt einer hohen Implantation eines n-Typ Dotierungsstoffes auf der Öffnung in der zweiten Oxidschicht umfaßt, wobei ein p-n Übergang zwischen der Region, welche die hohe p-Typ Implantation enthält, und der Region, welche die hohe n-Typ Implantation enthält, ausgebildet wird.

15. Verfahren nach Anspruch 14, bei welchem der geringe Implantationsschritt nach den hohen Implantationsschritten durchgeführt wird.

16. Verfahren nach Anspruch 14, bei welchem der leichte Implantationsschritt zwischen den hohen Implantationsschritten durchgeführt wird.

17. Verfahren nach Anspruch 14, bei welchem der hohe n- Typ Implantationsschritt vor dem hohen p-Typ Implantationsschritt durchgeführt wird.

18. Verfahren nach Anspruch 9, soweit auf Anspruch 8 zurückbezogen, welches ferner die Schritte umfaßt:

vor dem Ausbilden der zweiten Oxidschicht (28) Ausbilden eines zweiten n-Kanal Feldeffektbauelements (62) mit Source/Drain-Regionen an gegenüberliegenden Seiten einer Gateelektrode, welche aus der ersten Polysiliziumschicht (20) gebildet wird, wobei eine erste Sour ce/Drain-Region des zweiten n-Kanal Feldeffektbauelements (62) mit einer ersten Source/Drain-Region des ersten Feldeffektbauelements (60) gemeinsam ist;

Ausbilden von Öffnungen in der zweiten Oxidschicht (28), um Abschnitte der Gateelektroden und der zweiten Source/Drain-Regionen der n-Kanal Feldeffektbauelemente (60, 62) freizulegen;

Ausbilden der zweiten polykristallinen Schicht (32) über den Öffnungen;

Ausbilden eines zweiten p-Kanal Feldeffektbauelements (66) in der zweiten polykristallinen Schicht (32), wobei die zweiten Source/Drain-Regionen der n-Kanal Feldeffektbauelemente (60, 62) als Gateelektroden (16) für die p-Kanal Feldeffektbauelemente (66, 64) fungieren, die ersten Source/Drain-Regionen (38) der p-Kanal Feldeffektbauelemente jeweils mit einer Stromleitung und die zweiten Source/Drain-Regionen (36) der p-Kanal Feldeffektbauelemente jeweils sowohl mit einem Gate (20) von einem der n-Kanal Feldeffektbauelementen (62, 60) als auch der zweiten Source/Drain-Region (18) des anderen n-Kanal Feldeffektbauelementtransistors verbunden sind, um einen kreuzgekoppelten Latchspeicher zu bilden.

19. Verfahren nach Anspruch 18, bei welchem der Verfahrensschritt zum Ausbilden der ersten Oxidschicht (22) auf dem Substrat vor der Festlegung der Gateelektrode (20) des ersten Feldeffektbauelements auch das Gateoxid des zweiten n-Kanal Feldeffektbauelements ausbildet und der Verfahrensschritt zum Ausbilden der zweiten Oxidschicht (28) des zweiten Feldeffektbauelements auch die Gateoxidschicht des zweiten p-Kanal Feldeffektbauelements bildet.

20. Verfahren nach einem der Ansprüche 18 oder 19, welches ferner den Schritt des Ausbildens von getrennten n- Typ leitenden Regionen (34) in jeder der zweiten Source/Drain-Regionen (36) der p-Kanal Feldeffektbauelemente umfaßt, wobei jede der n-Typ Regionen (34) mit den zwei ten Source/Drain-Regionen (18) von einem der n-Kanal Feldeffektbauelemente verbunden ist.