DE3123876C2

DE3123876C2 - Nicht-flüchtige Halbleiter-Speichervorrichtung

Info

Publication number: DE3123876C2
Application number: DE3123876A
Authority: DE
Inventors: Masamichi Musashino Tokio/Tokyo Asano; Hiroshi Yokohama Iwahashi; Masazi Yokohama Mito; Kuniyoshi Tokio/Tokyo Yoshikawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-06-17
Filing date: 1981-06-16
Publication date: 1993-02-11
Anticipated expiration: 2001-06-17
Also published as: US4495693A; JPS577162A; GB2081012B; DE3123876A1; JPS6318865B2; GB2081012A

Abstract

Die Erfindung betrifft eine leistungslose bzw. nicht-flüchtige Halbleiter-Speichervorrichtung (110) mit einem einen peripheren Schaltkreis bildenden MOS-Transistor (136) und einem MOS-Transistor (120) mit freischwebendem Gate. Hierbei ist die Länge einer Überlappung zwischen einem freischwebenden Gate (122) und einer Drainzone (130) des MOS-Transistors (120) mit freischwebendem Gate kleiner als diejenige einer Überlappung zwischen der Gate-Elektrode (138) und der Drainzone (142) des den peripheren Schaltkreis bildenden MOS-Transistors (136).

Description

Die Erfindung betrifft eine nicht-flüchtige Halbleiter-Speichervorrichtung mit einem Halbleitersubstrat eines ersten Leifähigkeitstyps, Source- und Drainbereichen eines zweiten Leitfähigkeitstyps im Halbleitersubstrat, einer Kanalzone zwischen den Source- und Drainbereichen, einer ersten Gate-Elektrode, die auf der Kanalzone mit einer dazwischen liegenden ersten Isolationsschicht gebildet ist, einer zweiten Gate-Elektrode, die auf der

ersten Gate-Elektrode mit einer dazwischen liegenden zweiten Isolierschicht gebildet ist und m Kanalnchtung gesehen langer ist als die erste Gate-Elektrode. _ΛΟ_ . . , · ,

Eine derartige Speichervorrichtung ist aus der DE-OS 25 47 828 bekannt Em MOS-Transistor mit freischwebendem Gate ist auch in den US-PS 38 68 187 und 39 84 822 beschrieben. Die Fig. 1 und 3 veranschaulichen in Aufsicht und im Schnitt längs der Linie H-II bzw. längs der Linie IH-III in F i g. 1 eine nicht-flüchtige Halbleiter-

Speicherzelle i) mit einem gewöhnlichen freischwebenden Gate (Gate-Elektrode). Eine Speicherzelle dieser Art ist an sich bekannt Die F i g. 1 us«i 2 zeigen den Zustand, in welchem gleichzeitig Kapazitäten in der Speicherzelle 20 geformt werden. Die -Speicherzelle 20 besitzt eine Kapazität C1 zwischen einem freischwebenden Gate 22 und einem Steuer-Gate 24, eine Kapazität Cl zwischen dem freischwebenden Gate 22 und einer Kanalzone 26. eine Kapazität CZ zwischen dem freischwebenden Gate 22 und einem p-Typ-Halbleitersubstrat 28, mit Ausnah-

me der Kanalzone 26, eine Kapazität CA zwischen dem freischwebenden Gate 22 und einer N⁺-Typ-Drainzone 30 sowie eine Kapazität CS zwischen dem freischwebenden Gate 22 und einer N⁺-Sourcezone 32 Das freischwebende Gate 22 und das Steuer-Gate 24 bestehen aus polykristallinem Silizium. Das freischwebende Gate 22, das Steuer-Gate 24 und das Halbleitersubstrat 28 sind durch eine Isolierschicht 34 a<is SiO. gegeneinander

Steuer-Gates 24 der Speicherzellen 20 sind an die betreffenden Zeilenleitungen eines Halbleiterspeichers

angeschlossen, während ihre Drainzonen 20 mit Sp?ltenleitungen des Halbleiterspeichers verbunden sind, so

daß eine Speichermatrix gebildet wird. Beim Einschreiben von Daten in die Speicherzelle 20 wird eine hohe

Spannung von z. B. 25 V an ausgewählte Zeilen- und Spaltenleitungen des Halbleiterspeichers angelegt. Da die Drainzonen der anderen Speicherzellen 20 an ausgewählten Spaltenleitungen liegen und die Steuer-

Gates 24 der anderen Speicherzellen 20 mit nicht-gewählten Zeilenleitungen verbunden sind (ein Spannung entsprechend Null liegt am Steuer-Gate 24), werden in die anderen Speicherzellen 20 keine Daten eingeschrieben. Wenn die Drain-Spannung der anderen Speicherzellen 20 (d. h. der Speicherzellen, deren Steuer-Gate 24 an Null Volt liegt und deren Drainzone 30 mit der hohen Spannung beaufschlagt ist) mit V_D bezeichnet wird, läßt sich unter Berücksichtigung der vorher genannten Kapazitäten Cl bis C5 das Potential V>des freischwebenden

so Gates 22 der Speicherzelle 20 wie folgt ausdrücken:

v= V (\}

^F~ C1+C2 + C3 + C4 + C5 ^D'

Der Einfachheit halber wird die Kapaziät C4 zwischen Drainzone 30 und dem freischwebenden Gate 22 durch eine Strecke (Seiten- bzw. Querdiffusionsstrecke) Xj bestimmt, über welche sich die Drainzone 30 unter dem freischwebenden Gate 22 zum Substratbereich erstreckt (vgl. F i g. 2). Gemäß üblicher Praxis wird die Breite FW des freischwebenden Gates als das Dreifache der Kanalbreite vorausgesetzt. Die Länge des freischwebenden

Gates ist mit FL bezeichnet.

M im folgenden sei angenommen, daß im Fall von FL=5 μπι und Xj" 1,2 μπι die Dicke der Gateoxidschicht 1000 A (0,1 μπι), der Abstand zwischen dem freischwebenden Gate 22 und dem Steuer-Gate 24 1500 A (0.15 μιη) und die Strecke zwischen dem freischwebenden Gate 22 und dem Halbleitersubstrat 28. mit Ausnahme der Kanalzone 26,7000 A (0,7 μηι) betragen. Die Kapazität Cdes Kondensators eines Bereichs 5. der durch Einfüllen eines Materials mit einer Dielektrizitätskonstante ε zwischen zwei in einem Abstand d voneinander angeordnete

Leiter gebildet worden ist, bestimmt sich nach folgender Gleichung:

Somit gilt:

C4

Cl +Cl + C3 + C4+C5

CW Xj

«0,073.

FL-FW+(FL-2%)CW g-CiT , Cy-Jfr CW
0,15 0,1 0,7 0,1 0,1

Hieraus folgt:

Vf= 0,073 Vo _ (²)

Wenn an das Steuer-Gate und die Drainzone einer Speicherzelle eine hohe Spannung angelegt wird, um Elektronen in das freischwebende Gate zu injizieren, beträgt das Potential im freischwebenden Gate der nicht-gewählten Speicherzellen (d. h. derjenigen mit einer Steuer-Gate-Spannung von Null), welche die Spaltenleitung mit einer Speicherzelle teilen, gemäß Gleichung (2) 1,46 V, wenn die Drainspannung Vb jeder nicht-gewählten Speicherzelle 20 V beträgt Dies bedeutet, daß die nicht-gewählten Speicherzellen Hch im selben Zustand wie dann befinden, wenn eine Spannung von 1,46 V dem freischwebenden Gate aufgeprägt wird Im τα Einschreibbetrieb zeigt somit die Spannung _tJn freischwebenden Gate der nicht-gewählten Speicherzelle 1,46 V an, wenn der Drainzone bzw. -elektrode der Speicherzelle lediglich 20 V aufgeprägt werden. Die Schwellenwertspannung Vth der Speieherzelle, als Spannung des freischwebenden Gates gemessen, sollte demzufolge auf 1.46 V oder darüber eingestellt werden. Wenn jedoch die Schwellenwertspannung erhöht wird, wird beim Auslesen von Daten aus der Speicherzelle der durch diese fließende Strom verringert Infolgedessen ist eine lange Zeitspanne für das Aufladen und Entladen der Spaltenleitung erforderlich, so daß die Daten mit niedriger Geschwindigkeit aus der Speicherzelle ausgelesen werden. Bisher wurde aus diesem Grund die Schwellenwertspannung so weit herabgesetzt daß im Einschreibbetrieb ein vernachlässigbarer Leck- bzw. Streustrom durch die nichtgewählte Speicherzelle fließen konnte. Bei einer üblichen Speicherzelle wird die genannte Schwellenspannung Vth auf etwa 1 V eingestellt, um die gespeicherten Daten schnell aus den Speicherzellen auslesen zu können. Genauer gesagt: Wenn die Spannung des freischwebenden Gates größer ist als 1 V, wird der Speicherzellentransistor durchgeschaltet Wenn in diesem Fall im Einschreibbetrieb eine Spannung von 20 V an die gewählte Spaltenleitung angelegt wird, fließt ein — allerdings kleinerer — elektrischer Strom durch die mit der gewählten Spaltenleitung verbundene, nicht-gewählte Speicherzelle. Wenn eine größere Speicherkapazität vorhanden ist, d. h. wenn mehr Speicherzellen auf demselben Halbleiterchip ausgebildet sind, sind mehr Speicherzellen mit derselben Spaltenleitung verbunden, so daß die Summe der über die nicht-gewählten Speicherzellen fließenden elektrischen Ströme eine nicht mehr vernachlässigbare Größe erreicht Hieraus kann sich das Problem ergeben, daß aufgrund dieses Streustroms das Potential an der Spaltenleitung im Einschreibbetrieb niedriger wird und daher eine längere Einschreibzeit erforderlich ist Da außerdem während des Einschreibvorgangs ein elektrischer Strom über die nicht-gewählte Speicherzelle fließt, kann ein fehlerhaftes Einschreiben in die nicht-gewählte Speicherzelle erfolgen.

Zur Vermeidung der Verringerung des Potentials an der Spaltenleitung wurde ein Verfahren vorgeschlagen, bei dem einem in der Dateneinschreiboperation zu verwendenden Lasttransistor eine größere Stromführungsfähigkeit verliehen wird. Es sei angenommen, daß ein Einschreibvorgang in bezug auf den nidu-gewähhen Transistor vorgenommen wird, der :nit derselben Spaltenleitung verbunden ist (d. h. es werden Elektronen in das freischwebende Gate injiziert), und sich daher die Schwellenwertspannung Vth erhöht In diesem Fall fließt ein übermäßiger bzw. Überschußstrom vom Lasttransistor zum gewählten Transistor, wobei die Gefahr für einen Durchbruch der Speicherzelle besteht.

Gemäß Gleichung (?) muß die Kapazität C4 zwischen dem freischwebenden Gate und der Drainzone verkleinen werden, um ein Potential am freischwebenden Gate unter den Bedingungen eines vorbestimmten Drainpoi?ntials Vo klein zu machen. Zur Verringerung der Kapazität C4 ohne Veränderung der Größe, z. B. der Kanaliänge, der Speicherzelle braucht lediglich die Querdiffusionsstrecke Xj der Drainzone verkleinert zu werden.

Die Drainzone der bisherigen Speicherzelle 20 ist gemäß F i g. 4 als Maske mit Selbstausrichtung auf das, freischwebende Gate 22 ausgerichtet In diesem Fall wird gleichzeitig mit der Ausbildung des genannten 5s freischwebenden Gates 22 die Gate-Elektrode 38 eines MOS-Transistors 36 eines peripheren Schaltkreises ausgebildet. Die Drainzone 40 und die Sourcezone 42 des MOS-Transistors 36 sind als Maske mit Selbstausrichtung auf die Gate-Elektrode 38 ausgerichtet Infolgedessen besitzen Drain- und Sourcezone der Speicherzelle 20 und des MOS-Transistors 36 des peripheren Schaltkreises jeweils dieselbe Querdiffusionsstrecke Xj. Wenn hierbei die Diffusionsstrecke Xj zur Verkleinerung der Kapazität CA verkleinert wird, wird die Sperrschicht- ω bzw. Übergangstiefe der Speicherzelle 20 und des MOS-Transistors 36 des peripheren Schaltkreises ,'deiner, so daß sich die Durchbruchspannung des pn-Übergangs verringert Zur Verkleinerung der Diffusionsstrecke Xj, während die Durchbruchspannung auf einem hohen Wert gehalten wird, braucht lediglich die Fremdatom-Dotierkonzentration der N⁺-Zone gemäß F i g. 4 verringert zu werden. Dabei erhört*, sich jedoch der Widerstandswert der N+ -Zone bei Vergrößerung des Strom- bzw. Leistungsverlusts, was zu einer Verringerung der Betriebsgeschwindigkeit dor Schaltung führt.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer nicht-flüchtigen Halbleiter-Speichervorrichtung, bei welcher der Streustrom der nicht-gewählten Speicherzellen an derselben Spaltenleitung, auf

welcher beim Datenschreibvorgang eine Speicherzelle angewählt wird, herabgesetzt werden kann.

Die genannte Aufgabe wird bei einer nicht-flüchtigen Halbleiter-Speichervorrichtung der angegebenen Art erfindungsgemäß dadurch gelöst, daß die unter Verwendung der zweiten Gate-Elektrode als Maske selbstausrichtend zur zweiten Gate-Elektrode in das Halbleitersubstrat eingebrachten und seitlich unter die Gate-Elektrodenanordnung diffundierten Source- und Drainbereiche jeweils eine einheitliche Fremdstoffkonzentration aufweisen und sich der Drainbereich zur Reduzierung der Kapazität der ersten Gate-Elektrode (122) und dem Drainbereich (130) möglichst gering mit der ersten Gate-Elektrode (122) überlappt. Bei einer nicht-flüchtigen Halbleiter-Speichervorrichtung mit diesem Aufbau ist die Überlappung zwischen einem freischwebenden Gate und einer Drainzone des Transistors kleiner. Infolgedessen ist ein Potential am freischwebenden Gate, das bei

to Anlegung einer hohen Spannung an die Drainzone induziert wird, kleiner als bei der bisherigen Vorrichtung.

Da der Streustrom der nicht-gewählten Speicherzelle verringert ist, tritt keine Herabsetzung des Potentials an der Spaltenleitung beim Einschreiben von Daten auf, wobei auch die Einschreibzeit verkürzt wird. In diesem Fall braucht keine fehlerhafte Einschreiboperation bezüglich der nicht-gewählten Speicherzelle berücksichtigt zu werden.

is Die vorstehend beschriebene nicht-flüchtige Halbleiter-Speichervorrichtung wird in der Weise hergestellt, daß (zunächst) auf einem Halbleitersubstrat unter Zwischenfügung einer ersten Isolierschicht eine erste elektrisch leitfähige Schicht bzw. Leiterschicht ausgebildet wird, daß auf der ersten Leiterschicht unter Zwischenfügung einer zweiten Isolierschicht «ine zweite Leiterschicht ausgebildet wird, daß durch selektives Ätzen der zweiten Leiterschicht eine zweite Gate-Elektrode geformt wird, daß durch selektives Ätzen der ersten Leiterschicht eine erste Gate-Elektrode geformt wird und daß durch Einführung von Fremdatomen in das Halbleitersubstrat unter Benutzung der zweiten Gate-Elektrode als Maske eine Source- und eine Drainzone ausgebildet werden.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Aufsicht auf eine bekannte nicht-flüchtige Halbleiter-Speichervorrichtung zur Veranschaulichung eines Kapazitätsbildungszustands eines nicht-flüchtigen Speichers,
F i g. 2 einen Schnitt längs der Linie H-II in F i g. 1,
F i g. 3 einen Schnitt längs der Linie IU-III in F i g. I₁
F i g. 4 eine Schnittansicht einer bisherigen nicht-flüchtigen Halbleiter-Speichervorrichtung,

F i g. 5 eine Schnittansicht einer nicht-flüchtigen Halbleiter-Speichervorrichtung gemäß einer Ausführungsform der Erfindung,

F i g. 6a bis 6f Schnittansichten eines Halbleitersubstrats zur Erläuterung eines Verfahrens zur Herstellung einer nicht-flüchtigen Speichervorrichtung mit den Merkmalen der Erfindung, und
Fig.7a bis 7h Schnittansichten eines Halbleitersubstrats zur Erläuterung eines anderen Verfahrens zur

Herstellung einer nicht-flüchtigen Speichervorrichtung mit den Merkmalen der Erfindung.

Nachdem die F i g. 1 bis 4 eingangs bereits erläutert worden sind, ist im folgenden zunächst eine Ausführungsform der Erfindung anhand von F i g. 5 beschrieben.

Die in Fig.5 dargestellte nicht-flüchtige Halbleiter-Speichervorrichtung 110 umfaßt eine Speicherzelle 120 aus einem MOS-Transistor mit freischwebendem Gate 122 und Steuer-Gate 124 sowie einen MOS-Transistor 136, der einen peripheren Schaltkreis darstellt und eine Gate-Elektrode 138 aufweist. Unter Verwendung des Steuer-Gates 124 als Maske sind eine N⁺-Typ-Sourcezone 132 und eine Drainzone 130 der Speicherzelle 120 auf einem Halbleitersubstrat 128 ausgebildet Die Sourcezone 142 und die Drainzone 140 des MOS-Transistors des peripheren Schaltkreises (im folgenden als »pheripherer MOS-Transistor« bezeichnet) sind gleichzeitig durch Selbstausrichtung unter Verwendung der Gate-Elektrode als Maske ausgebildet worden. Die Länge X₁ (M) der

Überlappung zwischen dem Steuer-Gate 124 und der Drainzone 130 der Speicherzelle 120 entspricht somit der Länge Xj (P) der Überlappung zwischen der Gate-Elektrode 138 und der Source/Drain-Zone des peripheren MOS-Transistors 136. Das freischwebende Gate 122 der Speicherzelle 120 kann unter Heranziehung der Steuer-Gates 124 als Maske mittels Selbstausrichtung geformt sein, so daß die Länge des freischwebenden Gates 122 kürzer ist als diejenige des Steuer-Gates 124. Die Größe Xf der Überlappung zwischen dem freischwebenden G-ste 122 und der Drainzone 130 kann daher kleiner sein als die Länge A) (M). Die Längen X₁ (r *) und Xj (P) entsprechen den betreffenden Längen bei der bisherigen Speichervorrichtung 20 (vgl. F i g. 4). Die Länge AV der Überlappung zwischen dem freischwebenden Gate 122 und der Drainzone 130 ist kleiner als die Länge X₁ bei der bisherigen Speichervorrichtung 20, wobei die Kapazität CA zwischen Drainzone 130 und freischwebendem Gate 122 der Speicherzelle 120 kleiner ist als bei der bisherigen Speichervorrichtung. Wenn infolgedessen bei einer Einschreiboperation eine hohe Spannung an die Drainzone 130 der nicht-gewählten Speicherzone 120 angelegt wird, wird ein am freischwebenden Gate 122 induziertes Potential V> kleiner. Aus diesem Grund wird der Streustrom verringert, während die Verkleinerung eines Potentials an der angewählten Spaltenleitung, auf welcher Daten eingeschrieben werden, geringer ist und die für den Einschreibvorgang erforderliche Zeit verkürzt wird. Infolgedessen besteht keine Möglichkeit für ein fehlerhaftes Einschreiben in die nicht-gewählte Speicherzelle.

Andererseits tritt ein geringer Anstieg des Potentials V_F des freischwebenden Gates auf, und es ist dabei möglich, eine (Schwellenwert-)Spannung Vm kleiner auszulegen als bei der bisherigen leistungslosen Speicherzelle. Da in diesem Fall der über die Speicherzelle fließende Strom in der Auslesebetriebsart vergrößert werden kann, läßt sich das Aufladen und Entladen an der Spaltenleitung schneller durchführen, so daß auf diese Weise eine mit hoher Geschwindigkeit arbeitende Speichervorrichtung geschaffen werden kann.

Von der Spaltenleitung aus gesehen führt eine Herabsetzung der Kapazität C 4 zu einer Verringerung der Kapazität der Spaltenleitung. Dieses Merkmal ermöglicht ebenfalls die Schaffung einer Hochgeschwindigkeits-Speichervorrichtung.

Die Länge des Steuer-Gates kann größer gewählt werden als diejenige des freischwebenden Gates, indem letzteres unter Verwendung des Steuer-Gates als Maske ausgebildet wird. Das Potential VVam freischwebenden Gate kann durch den Kanten- bzw. Randeffekt der Gate-Elektrode effektiv erhöht werden. Das Potential Vfläßt sich wie folgt ausdrücken:

"' C1+C2 + C3 + C4+C5 ^V° ^aV<"

Die Größe α gemäß dieser Gleichung kann vergrößert werden, weil die Länge des Steuer-Gates größer ist als diejenige des freischwebenden Gates und es möglich ist, dasselbe Potential V_F mit einem kleineren (Potential-) Wert Vo-ZU erzielen.

Die auf die beschriebene Weise ausgebildeten N⁺-Typ-Source/Drain-Zonen besitzen dieselbe Tiefe der Sperrschicht bzw. des Übergangs wie beim bisherigen MOS-Transistor mit freischwebendem Gate, so daß der Widerstand der Source/Drain-Zonen kleiner gehalten werden kann; hierbei besteht keine Möglichkeit oder Gefahr für das Auftreten eines Leistungsverlusts oder einer Verringerung der Arbeitsgeschwindigkeit. Weiterhin kann die Durchbruchspannung des pn-Übergangs auf dieselbe Größe wie beim bisherigen MOS-Transistor mit freischwebendem Gate eingestellt werden, weil die N⁺-Typ-Source/Drain-Zonen dieselbe Übergangstiefe wie beider bisherigen Konstruktion besitzen.

Im folgenden ist ein Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter-Speichervorrichtung mit den Merkmalen der Erfindung anhand der Fig.6a bis 6f beschrieben. Hierbei ist darauf hinzuweisen, daß der in diesen Figuren an der rechten Seite dargestellte Teil einen MOS-Transistor 136a des peripheren Schaltkreises darstellt, während der linke Teil in diesen Fig. eine Speicherzelle 12Oa bildet Gemäß F i g. 6a wird das p-Typ-Halbleitersubstrat 128a nach einem Photoätzverfahren selektiv oxidiert, um eine Feldoxidschicht 144a zu bilden. Der freigelegte Teil des Halbleitersubstrats 128a wird gemäß F i g. 6b zur Bildung einer ersten Oxidschicht 146a thermisch oxidiert. Sodann wird auf der Oxidschicht eine Photoresistschicht ausgebildet, worauf die über den 2s Kanalbildungsbereichen oder -zonen einer Speicherzelle 120a und eines MOS-Transistors 136a (des peripheren Schaltkreises) liegenden Resistschicht-Abschnitte selektiv abgetragen werden und anschließend eine Ionenimplantation von p-Typ-Atomen, wie Bor, durchgeführt wird, um eine zweckmäßige Schwellenwertspannung zu erreichen. Hierauf wird die Resistschicht entfernt Auf der Oberfläche des resultierenden Gebildes wird dann ger>äß Fig.6c nach einem CVD- bzw. chemischen Aufdampfverfahren eine erste Polysilizium-Schicht 148a ausgebildet, worauf diese Schicht 148a und die erste Oxidschicht 146a durch Photoätzen selektiv abgetragen werden, um ein freischwebendes Gate 122a, eine Gate-Elektrode 138a des peripheren MOS-Transistors 136a sowie erste und zweite Gate-Oxidschichten 150a und 151a auszubilden. Gemäß F i g. 6d wird sodann nach einem thermischen Oxidationsverfahren eine zweite Oxidschicht 152a geformt, welche die Oberfläche des Halbleitersubstrats 128a. das freischwebende Gate 122a und die Gate-Elektrode 138a bedeckt, worauf durch chemisches Aufdampfen auf der Oberfläche des resultierenden Gebildes eine zweite Polysiliziumschicht 154a ausgebildet wird. Die zweite Polysiliziumschicht 154a und die zweite Oxidschicht 152a werden gemäß Fi g. 6e durch Photoätzen selektiv entfernt, um auf dem freischwebenden Gate 122a ein Steuer-Gate 124a auszubilden. Gleichzeitig werden die zweite Polysiliziumschicht 154a und die zweite Oxidschicht 152a an der Steile, an welcher der periphere MOS-Transistor 136a vorgesehen wird, abgetragen. Unter Verwendung des Steuer-Gates 124a und der Gate-Elektrode 138a als Maske werden N⁺-Fremdatome mittels Ionenimplantation oder Festphasendiffusion in die freigelegte Oberfläche des Halbleitersubstrats eingeführt so daß eine N⁺-Zone 156a entsteht. Danach wird die resultierende Halbleitervorrichtung einer Hochtemperatur-Wärmebehandlung unterworfen, um gemäß F i g. 6f eine Sourcezone 132a und eine Drainzone 130a der Speicherzelle 120 sowie eine Sourcezone 142a und eine Drainzone 140a des peripheren Schaltkreises auszubilden. Bei dieser Wärmebehandlung werden die Oberflächen des Halbleitersubstrats 128a, des freischwebenden Gates 122a, des Steuer-Gates 124a und der Gate-Elektrode 138a zur Ausbildung einer dritten Oxidschicht 158a thermisch oxidiert

Die auf diese Weise hergestellte Speicherzelle 120a besitzt eine kleine Überlappung zwischen der Drainzone 130a und dem freischwebenden Gate 122a, so daß die Kapazität C 4 zwischen Drainzone 130a und freischwebendem Gate kleiner wird.

Im folgenden ist anhand der F i g. 7a bis 7h ein anderes Verfahren zur Herstellung der Halbleiter-Speichervorrichtung beschrieben. In diesen Figuren ist wiederum an der rechten Seite ein MOS-Transistor 1366 eines peripheren Schaltkreises (»peripherer MOS-Transistor«) dargestellt, während an der linken Seite eine Speicherzelle 1206 veranschaulicht ist Gemäß Fig.7a wird zunächst ein p-Typ-Halbleitersubstrat 1286 nach einem Photoätzverfahren selektiv oxidiert um eine Feldoxidschicht 1446 auszubilden. Der freigelegte Teil des Halblei- ss tersubstrats 1286 wird zur Ausbildung einer ersten Oxidschicht 1466 thermisch oxidiert Auf der Oberfläche des so entstandenen Gebildes wird eine Photoresistschicht vorgesehen. Der über der Kanalbildungszone der Speicherzelle 1206 befindliche Resistschichtabschnitt wird selektiv abgetragen, worauf zur Einstellung einer zweckmäßigen Schwellenwertspannung p-Typ-Atome, wie Bor (B), durch Ionenimplantation in die Kanalbildungszone eingebracht werden. Hierauf wird die Photoresistschicht abgetragen. Gemäß F i g. 7b wird dann nach einem CVD- bzw. chemischen Aufdampfverfahren eine Phosphor (P) enthaltende erste Polysiliziumschicht 1486 auf der ersten Oxidschicht 1466 ausgebildet Die erste Polysiliziunischicht 1486 des peripheren MOS-Transistors 1366. die andere unnötige erste Polysiliziumschicht und die erste Oxidschicht 1466 werden gemäß F i g. 7c selektiv entfernt Gemäß F i g. 7c wird hierauf auf der gesamten Oberfläche des Halbleitersubstrats eine zweite Oxidschicht 1526 ausgebildet Auf der Oberfläche des resultierenden Gebildes wird eine Resistschicht vorgesehen, wobei der über der KanalbOdungszone des peripheren MOS-Transistors 1366 befindliche Resistschichtabschnitt selektiv abgetragen und zur Einstellung einer vorbestimmten Schwellenwertspannung eine Ionenimplantation mit p-Typ-Fremdatomen, wie Bor (B) vorgenommen wird. Die restliche bzw. verbleibende Resistschicht

wird abgetragen, und auf der Oberfläche des entstandenen Gebildes wird durch chemisches Aufdampfen eine zweite Polysiliziumschicht 154b ausgebildet, während auf der so entstandenen Oberfläche eine vierte Oxidschicht 160b vorgesehen wird. Die vierte Oxidschicht 160b, die zweite Polysiliziumschicht 154b und die zweite Oxidschicht 152b des MOS-Transistors der Speicherzelle und des peripheren Schaltkreises werden gemäß F i g. 7e zur Ausbildung eines Steuer-Gates 124b und einer Gate-Elektrode 138b selektiv (weg-)geätzt. Die erste Polysiliziumschicht 148b der Speicherzelle wird unter Verwendung des vierten Oxidschichtmusters 161b (auf dem Steuer-Gate 124b,)als Maske mit Selbstausrichtung gemäß Fig.7f geätzt, um ein freischwebendes Gate 122b auszubilden. Die erste Oxidschicht 146b wird selektiv entfernt, und gleichzeitig werden die vierten Oxidschichtmuster 161b und 162b entfernt Da die erste Polysiliziumschicht 148b Phosphor enthält, ist ihre Ätzgeschwindigkeit größer als diejenige des Steuer-Gates 124b. Wenn daher die erste Polysiliziumschicht 148b während einer vorbestimmten Zeitspanne stärker geätzt wird, kann die Länge des freischewebenden Gates 122b kleiner ausgebildet werden als diejenige des Steuer-Gates 124b. Unter Heranziehung des Steuer-Gates 124b und der Gate-Elektrode 138b als Maske erfolgt dann eine Ionenimplantation von n-Typ-Fremdatomen in die freigelegte Oberfläche des Halbleitersubstrats 128b, um N⁺-Zonen 156b auszubilden (vgl. F i g. 7g). Die NTyp-Frem-

is datome werden durch Hochtemperatur-Wärmebehandlung eindiffundiert bzw. verteilt, um eine Sourcezone 132b und eine Drainzone 130b der Speicherzelle 120b sowie eine Sourcezone 142b und eine Drainzone 140b des peripheren MOS-Transistors 136b zu formen (vgl. Fig. 7h). Bei der Hochtemperatur-Wärmebehandlung werden die Oberflächen des Halblciicrsabstrais J28b, des freischwebenden Gates !22£, des Steuer-Gates i24b «nH der Gate-Elektrode 138b unter Ausbildung einer dritten Oxidschicht 158b thermisch oxidiert.

Die auf diese Weise hergestellte Speicherzelle 120b besitzt eine kleine Überlappung zwischen Drainzone 130b und freischwebendem Gate 122b, so daß die Kapazität CA zwischen Drainzone 130b und freischwebendem Gate kleiner eingestellt sein kann.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1 Nicht-flüchtige Halbleiter-Speichervorrichtung mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps. Source- und Drainbereichen eines zweiten Leitfähigkeitstyps im Halbleitersubstrat, einer Kanalzo-

ne zwischen den Source- und Drainbereichen, einer ersten Gate-Elektrode, die auf der Kanaizone mit einer dazwischen Hegenden ersten Isolationsschicht gebildet ist, einer zweiten Gate-Elektrode, die auf der ersten Gate-Elektrode mit einer dazwischen üegenden zweiten Isolierschicht gebildet ist und in Kanalrichtung gesehen langer ist als die erste Gate-Elektrode, dadurchgekennzeichn^t, daß die unter Verwendung der zweiten Gate-Elektrode (124) als Maske selbstausrichtend zur zweiten Gate-Elektrode (124) in das

ίο Halbleitersubstrat (128) eingebrachten und seitlich unter die Gate-EIektrodenanordnung diffundierten Source- und Drainbereiche (132,130) jeweils eine einheitliche Fremdstoffkonzentration (N⁺) aufweisen und sich der Drainbereich (130) zur Reduzierung der Kapazität zwischen der ersten Gate-Elektrode (122) und dem Drainbereich(130)möglichstgeringmitdererstenGate.-Elektrode(122)überlappL Z Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Source- und Drainbereiche

(132,130) durch Ionenimplantationen gebildet sind.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Source- und Drainbereiche (132,130) durch Diffusion in einer festen Phase gebildet sind.