DE68924849T2

DE68924849T2 - Nichtflüchtiger halbleiterspeicher und verfahren zur herstellung.

Info

Publication number: DE68924849T2
Application number: DE68924849T
Authority: DE
Inventors: Masamichi Asano; Tetsuro - - - Kikuna Endoh; Satoshi Sano-So F Inoue; Hiroshi - Iwahashi; Ryouhei Isogo-Dai- -R Kirisawa; Fujio - - Masuoka; Ryozo Isogo-Maruyamad Nakayama; Riichiro Toshiba-Furuk Shirota
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-10-21
Filing date: 1989-09-14
Publication date: 1996-06-13
Anticipated expiration: 2009-09-15
Also published as: DE68929225D1; EP0639860B1; KR940008228B1; DE68929225T2; US5824583A; EP0419663A1; DE68924849D1; US5597748A; EP0419663A4; US5323039A; KR900702578A; EP0419663B1; EP0639860A1; WO1990004855A1

Description

Die varliegende Erfindung betrifft einen nicht-flüchtigen Haibleiterspeicher gemäß dem Oberbegriff des Anspruchs 1, der aus der JP-A-58 190 069 bekannt ist, und auch ein Herstellungsverfahren dafür.
Ein ROM, dessen Speicherinhalte von Speicherzellen elektrisch gelöscht und verändert werden können, ist als ein EEPROM (elektrisch löschbares programmierbares ROM) bekannt. Im Vergleich mit einem EPROM kann ein EEPROM einfacher verwendet werden, da Daten mit elektrischen Signalen gelöscht werden, während er auf einer Schaltungsplatine angebracht ist, so daß eine Nachfrage zur Verwendung mit verschiedenen Steuerschaltungen, Speicherkarten oder dergleichen schnell zunimmt. Insbesondere gab es kürzlich eine Nachfrage insbesondere nach einem großen EEPROM, der verwendet wird, wenn Daten in einer Floppydisc verändert werden.
Die Figuren 1A bis 1C zeigen die Struktur des Speicherfelds eines herkömmlichen EEPROM vom NAND-Typ, der sich für eine Großintegration eignet. Figur 1A ist eine Draufsicht des Musters, Figur 1B ist ein Querschnitt entlang einer Linie A-A' in Figur 1A, und Figur 1C ist ein Querschnitt entlang der Linie B-B' in Figur 1A. Unter Bezugnahme auf Figur 1A stellt ein Abschnitt, der mit einer gestrichelten Linie eingerahmt ist und mit 10 bezeichnet ist, einen NAND- Grundblock. Wie sich aus Figur 1B ersehen läßt, ist dieser NAND-Grundblock 10 von anderen NAND-Grundblöcken, die sich wie in Figur 1B gezeigt, in der rechten/linken Richtung befinden, durch Feldoxydfilme 12, 12, ... getrennt. Der vertikale Querschnitt des NAND-Grundblocks 10 ist wie in Figur 1C dargestellt. Insbesondere bezeichnet unter Bezugnahme auf Figur 1C im besonderen ein Bezugszeichen 11 ein Siliziumhalbleitersubstrat vom P-Typ, 13 einen gemeinsamen Sourcebereich, der aus einer n&spplus;-Diffusionsschicht gebildet ist und von jeweiligen Grundblöcken 10 geteilt wird, 14 eine Drainbereich des NAND-Grundblocks 10, wobei dieser Bereich ebenfalls aus einer n&spplus;-Diffusionsschicht gebildet ist, 15, 15, ... Source/Drain-Bereiche von Speicherzellen innerhalb des NAND-Grundblocks 10, wobei diese Bereiche aus n&spplus;-Diffusionsschichten hergestellt sind, 16, 16, ... erdfreie Gates, die aus einer ersten Polysiliziumschicht hergestellt sind, 17, 17, ... Steuergates, die aus einer zweiten Polysiliziumschicht hergestellt sind, 18 ein erstes Wählgate, welches durch elektrisches Verbinden der ersten und zweiten Polysiliziumschichten untereinander aufgebaut ist, 19 ein zweites Wählgate, welches durch elektrisches Verbinden der ersten und zweiten Polysiliziumschichten gebildet ist, 20 eine Datenleitung, 21 einen Kontakt, der den Drainbereich 14 und die Datenleitung 20 verbindet, 22 ein Gateoxidfilm, der zwischen dem erdfreien Gate 16 und dem Substrat 11 gebildet ist und eine Dicke von beispielsweise ungefähr 100 Å (10 nm) aufweist, 23 einen Gateisolationsfilm, der zwischen dem erdfreien Gate 16 und dem Steuergate 17 gebildet ist, für die der Film eine Dicke von ungefähr 300 Å (30 nm) und eine Dreischichtstruktur aus beispielsweise ONO (Oxid-Nitrid-Oxid) aufweist, 24 einen Isolationsoxidfilm und 25 und 26 Gateoxidfilme, die jeweils zwischen dem Substrat 11 und den ersten und zweiten Wählgates 18 und 19 gebildet sind und eine Dicke von beispielsweise ungefähr 400 Å (40 nm) aufweisen. Dieser Gateoxidfilm 25 kann die ONO-Dreischichtstruktur aufweisen, die zur Zeit einer Bildung des Gateoxidfilms 23 gebildet wird. In diesem Fall sind die Wählgatetransistoren 18 und 19 nur aus der zweiten Polysiliziumschicht ohne Verwendung der ersten Polysiliziumschicht hergestellt. Wie sich insbesondere aus Figur 1C ersehen läßt, ist jeder NAND- Grundblock 10 mit zehn Transistoren (Speicherzellen und Wählgatetransistoren) 31 bis 40 gebildet, die nachstehend noch eingehend beschrieben werden. Die Transistoren 31 bis 40 werden mittels der Gates 17 bis 19 von jeweiligen Kanälen ein- und ausgeschaltet. Der Ein/Aus-Zustand der Transistoren 32 bis 39 wird jedoch in Abhängigkeit davon gesteuert, ob jedes erdfreie Gate 16 Elektronen oder Löcher aufweist.
Jedes erdfreie Gate 16 speichert "1" oder "0" in Abhängigkeit davon, ob es Elektronen oder Löcher aufweist.
Die Anzahl von für jeden NAND-Grundblock 10 vorgesehenen Steuergates 17, 17, ... ist beispielsweise 8. Jedes Steuergate ist kontinuierlich gebildet, um eine Vielzahl von unter dem Steuergate positionierten erdfreien Gates 16, 16, ... zu überdecken. Wie nämlich insbesondere aus Figur 1A und 1B ersehen werden kann, ist die Breite (die Breite in die Aufwärts/Abwärts-Richtung wie in Figur 1A gezeigt) jedes erdfreien Gates 16, 16, ... die gleiche wie diejenige jedes Steuergates 17, 17, ... und die Länge (die Länge in der Richtung nach rechts/links wie in Figur 1A gezeigt) jedes erdfreien Gates 16, 16, ... ist kürzer ausgebildet als die Breite jedes NAND-Grundblocks. Das Speicherzellenfeld ist aufgebaut, indem die NAND-Grundblöcke 10 in einer Matrix in die Aufwärts/Abwärts- und Rechts/Links-Richtungen angeordnet werden, wie in Figur 1A gezeigt.
Die Ersatzschaltung des NAND-Grundblocks 10 ist in Figur 2 gezeigt. In Figur 2 sind zwei NAND-Grundblöcke 10 und 10 gezeigt, die rechts und links angeordnet sind. Wie aus Figur 2 ersehen werden kann, ist das Ersatzschaltbild jedes NAND- Grundblocks 10 so aufgebaut, daß zwischen der Source 13 und der Datenleitung 20 (DL1, DL2) der Wählgatetransistor 31, acht Speicherzellen 32 bis 39 und ein Wählgatetransitor 40 in Reihe geschaltet sind. Den Transistoren 31 und 40 werden jeweils Wählgatesignale SG1 bzw. SG2 eingegeben und Wortleitungen WL1 bis WL8 sind mit den Steuergates 17 der Speicherzellen 32 bis 39 verbunden.
Nachstehend wird der Datenlösch-/Schreibbetrieb von acht Speicherzellen 32 bis 39, die jeweils aus einem Transistor mit erdfreiem Gate gebildet sind, beschrieben.
Wie man aus Figur 3A ersieht, werden Daten gelöscht, indem eine hohe Spannung, z.B. 15V an das Steuergate 17 angelegt wird und die Source 15 und die Drain 15 mit einem Massepotential von 0V verbunden werden. Durch Anlegen einer hohen Spannung an das Steuergate 17, werden das Steuergate 17 und das erdfreie Gate 16 elektrostatisch gekoppelt, so daß das Potential des erdfreien Gates 16 ansteigt und Elektronen von der Source 15 oder der Drain 15 in das erdfreie Gate 16 über den Gateoxidfilm 22 injiziert werden. Dies wird als ein Löschungszustand bezeichnet und der gespeicherte Datenwert in diesem Zustand ist als ein "1"-Pegel definiert. Die Schwellspannung der Speicherzelle in diesem Zustand wird ungefähr 2 bis 3V, wie in den Kennlinien aus Figur 4 gezeigt.
Wie man aus Figur 3B erkennt, werden Daten eingeschrieben, indem das Steuergate 17 auf 0 V gelegt wird, die Source 15 in einen offenen Zustand gebracht wird und eine hohe Spannung an die Drain 15 angelegt wird. In diesem Fall werden Elektronen von dem erdfreien Gate 16 in die Drain 15 emittiert und die Schwellspannung der Speicherzelle wird ungefähr -5V, wie in den Kennlinien aus Figur 4 gezeigt. Die gespeicherten Daten in diesem Zustand werden als ein "0"-Pegel definiert.
Der Betrieb des in Figur 2 und 1A gezeigten NAND-Grundblocks 10 wird unter Bezugnahme auf die Tabelle 1 beschrieben. TABELLE 1 Reihenfolge eines Einschreibens von Daten Löschen Zelle LESEN (BEISPIEL)
Daten werden gelöscht, indem die Datenleitung DL1, DL2 auf V gesetzt wird, SG1 auf 5 V, SG2 auf 15 V und Wortleitungen WL1 bis WL8 auf 15V. In diesem Zustand werden alle Drains und Sourcen der Speicherzellen 32 bis 39 0 V, so daß alle Daten in den Speicherzellen 32 bis 39 kollektiv gelöscht werden.
Daten werden sequentiell und selektiv beginnend mit der Speicherzelle 32 (Zelle 1), die sich am nächsten zu den Wählgatetransistor 31 befindet, eingeschrieben. Zunächst wird zum Schreiben eines Datenwerts in die Zelle 32 SG1 auf 0 V, eine Datenleitung DL1 auf 20 V, DL2 auf 10 V und SG2 auf 20 V gesetzt. Als nächstes wird die Wortleitung Wl1 auf 0 V und alle anderen Wortleitung WL2 bis WL8 auf 20 V gesetzt, so daß die Speicherzelle 32 gewählt wird und Daten dorthin eingeschrieben werden. Die Schwellspannung der Speicherzelle, deren Daten gelöscht worden sind, beträgt ungefähr 3V, wohingegen diejenige der Speicherzelle 33 bis 39 (Zelle 2 bis Zelle 8) mit einer in einem Schreibzustand angelegten hohen Spannung ungefähr 5 V beträgt, während der Substrateffekt berücksichtigt wird. Infolgedessen wird an die Drain der Speicherzelle 32 (Gatespannung der Speicherzelle 33) -- (Schwellspannung der gelöschten Speicherzelle) = (20 V - 5 V) = 15 V angelegt, so daß Elektronen von dem erdfreien Gate über den Gateoxidfilm (in Figur iB mit 22 bezeichnet) mit einer Dicke von 100 Å (10 nm) Elektronen in die Drain emittiert werden, mit anderen Worten Daten in die Speicherzelle 32 geschrieben werden.
Beim Schreiben von Daten in die nächste Speicherzelle 33 werden Wortleitungen WL1 und Wl2 auf 0 V gelegt und alle anderen Wortleitungen WL3 bis WL8 werden auf 20 V gelegt. In einer ähnlichen Weise wird ein Dateneinschreibvorgang sequentiell bis zu der Speicherzelle 39 durchgeführt, wobei Spannungen 50 eingestellt werden, wie in Tabelle 1 gezeigt.
Wenn keine Daten in eine gewählte Speicherzelle geschrieben werden, d.h. wenn Daten mit einem "1"-Pegel unverändert bleiben, wird an die Datenleitung DL1 anstelle 20 V 0 V oder 10 V angelegt. In diesem Fall wird eine Spannung nicht zwischen das erdfreie Gate und die Drain angelegt, oder eine angelegte Spannung ist klein, so daß Daten nicht eingeschrieben werden.
Wie voranstehend beschrieben wird ein Dateneinschreibevorgang sequentiell für 8 Speicherzellen beginnend mit der Speicherzelle 32 auf der Sourceseite durchgeführt. Der Grund hierfür besteht darin, daß, wenn Daten in eine Speicherzelle ohne Verwendung dieser Dateneinschreibreihenfolge eingeschrieben werden, eine hohe Spannung (20 V) an die Wortleitungen der bereits beschriebenen anderen Zellen angelegt ist und 0 V an die Drain angelegt ist, um dadurch einen Löschungszustand zu erzeugen und die Daten in den anderen Zellen zu löschen. Unter Verwendung der voranstehend beschriebenen Dateneinschreibreihenfolge ist es möglich, zu verhindern, daß eingeschriebene Daten gelöscht werden.
Während ein Daten-Lösch/Einschreibbetrieb für den Block 10 auf der Seite der Datenleitung DL1 ausgeführt wird, wird an die andere Datenleitung DL2 ungefähr 10V angelegt, was eine mittlere Spannung zwischen den Einschreibe- und Löschoperationen ist. Dies wird ausgeführt, um eine fehlerhafte Datenlöschung-/Einschreibung relativ zu den mit der Datenleitung DL2 verbundenen Speicherzellen zu verhindern.
Während ein NAND-Grundblock gewählt ist und Daten eingeschrieben werden, wird ferner in den anderen NAND- Grundblöcken, die mit dem Block vertikal verbunden sind (in der Aufwärts-/Abwärts-Richtung wie in Figur 1A gezeigt) SG2 auf 0 V gelegt und die Wortleitungen WL1 bis WL8 auf 0 V gelegt, um so einen fehlerhaften Datenlösch/Einschreibevorgang zu verhindern.
Der Datenlesebetrieb von dem NAND-Grundblock wird in der folgenden Weise ausgeführt. Beispielsweise sei in Figur 2 der Fall betrachtet, bei dem Daten durch Wählen der Speicherzelle 32 in dem NAND-Grundblock verbunden mit den Datenleitungen WL1 gewählt wird. In diesem Fall und wie in der Tabelle 1 gezeigt, wird DL1 auf 1 V gesetzt, SG1 und SG2 auf 5 V, die gewählte Wortleitung WL1 auf 0 V und die anderen Wortleitungen WL2 bis WL8 auf 5 V. Die nicht gewählte Datenleitung DL2 wird ein erdfreier oder schwebender Zustand und nimmt ungefähr 0 V an. Wenn die gespeicherten Daten in der gewählten Speicherzelle 32 den "1"-Pegel (Schwellspannung von + 3 V) aufweisen, dann ist die Steuergatespannung 0 V, so daß sie einen Aus-Zustand annimmt. Infolgedessen wird in dem gewählten NAND-Grundblock 10 kein Strom zwischen der Datenleitung DL1 und dem Massepotential fließen, so daß die Daten mit "1"-Pegel mit einem Erfassungsverstärker (nicht gezeigt) erfaßt werden, der mit der Datenleitung DL1 verbunden ist.
Wenn andererseits der gespeicherte Datenwert in der gewählten Speicherzelle 32 einen "0"-Pegel (Schwellspannung von -5 V) aufweist, dann nimmt die Speicherzelle 32 einen Ein-Zustand an, selbst wenn die Steuergatespannung 0 V ist. In diesem Fall sind die Steuergatespannungen der anderen Speicherzellen 33 bis 39 5 V und diese Speicherzellen 33 bis 39 nehmen unabhängig von den gespeicherten Daten einen Ein-Zustand an. Deshalb fließt in diesem Grundblock ein Strom zwischen der Datenleitung DL1 und dem Massepotential, so daß die Daten mit "0"-Pegel mit dem Erfassungsverstärker erfaßt werden.
In einem voranstehend beschriebenen herkömmlichen Speicher mit NAND-Grundblöcken könne sich Speicherzellen bei dem Abstand der Wortleitungen (Steuergates 17) befinden und nur ein einzelner Kontakt 21 wird für eine Vielzahl (z.B. acht) von Speicherzellen verwendet, was eine größere Anzahl von Speicherzellen pro Einheitsfläche erlaubt und eine Struktur bereitstellt, die sich zur Miniaturisierung eines Speichers mit großer Kapazität eignet. Ein derartiger herkömmlicher Speicher weist allerdings die folgenden Probleme auf.
Ein erstes Problem ist wie folgt. Da ein NAND-Grundblock eine NAND-Typ-Zellenstruktur mit einer Vielzahl von in Reihe geschalteten Speicherzellen aufweist, ist es zum Auslesen von Daten von einer gewählten Speicherzelle erforderlich, andere nicht-ausgewählte und gelöschte Speicherzellen einzuschalten. Es wird deshalb erforderlich, sie unter Verwendung einer Gatespannung von 5 V einzuschalten und die Schwellspannung kleiner oder gleich ungefähr 3 V (wenigstens kleiner als oder gleich 5 V) zu halten. In ähnlicher Weise ist es auch erforderlich, die Schwellspannung der gewählten und gelöschten Speicherzelle größer als oder gleich ungefähr 1 V (wenigstens größer als oder gleich 0 V) zu halten. Es ist jedoch schwierig, gleichförmig alle Speicherzellen eines Speichers mit großer Kapazität und großen Abmessungen, wie beispielsweise 1 M Bit oder 4 M Bit zu löschen, da eine Variation notwendigerweise auftreten wird. Wenn eine derartige Variation die Schwellspannung von nur einer gelöschten Speicherzelle veranlaßt, sich aus dem Bereich von 0 V bis 3 V herauszubewegen, dann wird der Speicher ein defekter Speicher. Es ist sehr schwierig einen Speicher zu entwerfen und herzustellen, der gleichmäßig und zuverlässig die Daten von allen Speicherzellen löschen kann.
Abgesehen von den obigen Problemen, ist es zu Erhöhung der Datenlesegeschwindigkeit erforderlich, einen größeren Stromfluß in einem NAND-Grundblock zu verursachen, der eine Speicherzelle umfaßt, die einen Datenwert mit "0"-Pegel speichert. Wenn die Schwellspannung einer nicht gewählten Speicherzelle, an deren Gate 5 V angelegt sind, 3 V ist, ist es auch in diesem Fall nicht möglich, einen Ein-Strom ausreichend groß zu machen. Beispielsweise fließt in einem NAND-Grundblock, der auf der Basis einer 1 um Regel entworfen ist, ein Zellenstrom nur in der Größenordnung von einigen µA während eines Datenlesevorgangs, der sich vom Standpunkt einer erhöhten Geschwindigkeit nicht eignet.
Ein zweites Problem eines derartigen herkömmlichen Speichers ist die Notwendigkeit einer Hochspannungsfestigkeit. Beispielsweise ist während eines Dateneinschreibevorgangs in die Speicherzelle 32 die Schwellspannung der Speicherzellen 33 bis 39 ungefähr 5 V, so daß eine Hochspannung von 20 V erforderlich wird, um Daten in die Speicherzelle 32 effizient einzuschreiben. Aufgrund dessen wird für Peripherieschaltungen eine ausreichende Hochspannungsfestigkeit benötigt, während dies ein anderes Problem einer Herabsetzung der Zuverlässigkeit aufgrund einer an die Speicherzellen angelegten Spannungsbelastung verursacht.
Die JP-A-62 54 962 offenbart eine Transistor, umfassend ein Halbleitersubstrat eines Leitfähigkeits-Typs, einen Sourcebereich und einen Drainbereich, die einen zu dem Halbleitersubstrat umgekehrten Leitfähigkeits-Typ aufweisen und im Halbleitersubstrat vorgesehen sind, einen Gateisolationsfilm, der auf einem Kanalbereich zwischen dem Sourcebereich und dem Drainbereich vorgesehen ist, eine Elektrode eines erdfreien oder Schwebungsgates, die sich über und zwischen den Sourcebereich und den Drainbereich erstreckt und die vorgesehen ist, um eine Teil des Gateisolationsfilms zu bedecken, eine Steuergateelektrode, die auf der Schwebungsgateelektrode und dem Kanalbereich nicht abgedeckt mit der Schwebungsgateelektrode durch einen Isolationsfilm vorgesehen ist, wobei die Schwebungsgateelektrode so vorgesehen ist, daß eine Schwellspannung des Kanalbereichs, der nicht mit der Schwebungsgateelektode abgedeckt ist und keine Speicherfunktion aufweist, höher ist als eine Schwellspannung nach Schreiben eines niedrigen Pegels des Kanalbereichs, der mit der Schwebungsgateelektrode bedeckt ist und eine Speicherfunktion aufweist, aber niedriger als eine Schwellspannung nach Einschreiben eines hohen Pegels.
Da der Kanalbereich mit einer Speicherfunktion parallel mit dem Kanalbereich der Schwellspannung von ungefähr 1 V mit einer Speicherfunktion verbunden ist, übersteigt die Schwellspannung nach einem Einschreibvorgang in den gesamten Transistor 1 V nicht, und zwar unabhängig von der Menge von Elektronen, die in die Schwebungsgateelektrode injiziert werden. Das heißt, die Schwellspannung nach einem Einschreibvorgang wird anstelle von der Menge von in die Schwebungsgateelektrode injizierten Elektronen durch die Steuerung der Schwellspannung des Kanalbereichs mit keiner Speicherfunktion unter der Steuergateelektrode bestimmt.
Jedoch kann die in der JP-A-62 549 62 offenbarte Transistorstruktur durch eine Maskenausrichtung beeinträchtigt werden, wenn sie in einer Vielzahl von Grundblöcken eines nicht-flüchtigen Halbleiters verwendet wird, die jeweils eine Vielzahl von diesen Transistoren in reihe geschaltet aufweisen.
Die JP-A-58 190069 offenbart eine nicht-flüchtige Speichereinrichtung, umfassend ein Halbleitersubstrat, Drain- und Sourcebereiche, die an benötigten Intervallen auf dem Halbleitersubstrat gebildet sind, ein Schwebungsgate auf dem Bereich, der zwischen den Drain- und Sourcebereichen eingebettet ist, wobei wenigstens eine Seite davon innerhalb der Breite jedes Bereichs durch eine Isolationsschicht gebildet ist, um sich über die Bereiche zu erstrecken, und ein Steuergate, oder das Schwebungsgate, gebildet durch eine Isolationsschicht, um sich über die Bereiche in dem zwischen den Drain- und Sourcebereichen eingebetteten Bereich zu erstrecken, wobei eine Dicke eines einer Isolation entsprechenden Abschnitts zwischen dem Steuergate und dem Substrat an einem Abschnitt, an dem nur das Steuergate vorhanden ist, größer als eine Dicke eines einer Isolationsschicht entsprechenden Abschnitts zwischen dem Schwebungsgate und dem Substrat an einem Abschnitt, an dem das Steuergate und das Schwebungsgate vorhanden sind, gemacht ist.
Obwohl die Breite des Schwebungsgates kleiner als diejenige zwischen der Source und Drain gemacht ist, muß demzufolge die Existenz des Transistors zwischen der Source und der Drain, wo kein Schwebungsgate vorhanden ist, zur Zeit eines Auslesens nicht berücksichtigt werden, wohingegen zur Zeit eines Einschreibens alle Transistoren zwischen Source und Drain eingeschaltet werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Anmeldung,
- eine nicht-flüchtigen Halbleiterspeicher bereitzustellen, der eine hohe Betriebsgeschwindigkeit aufweist, alle Speicherzellen zuverlässig, kollektiv und gleichförmig löschen kann, die Verwendung einer niedrigen Spannung während eines Dateneinschreibvorgangs erlaubt und gegenüber einer kleinen Verschiebung der Maskenausrichtung während des Herstellungsprozesses unempfindlich ist, und ein entsprechendes Herstellungsverfahren.
Diese Aufgabe wird durch einen Speicher des eingangs definierten Typs definiert, der die kennzeichnenden Merkmale des Anspruchs 1 aufweist, und durch ein Verfahren nach Anspruch 10.
Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen:
Figur 1A eine Draufsicht, die ein Muster gemäß dem zugrundeliegenden Stand der Technik zeigt;
Figur 1B eine Querschnittsansicht entlang einer Schnittline A-A' in Figur 1A;
Figur 1C ein Querschnitt entlang einer Schnittlinie B-B' in Figur 1A;
Figur 2 ein Ersatzschaltbild für Figur 1A;
Figuren 3A und 3B Ansichten, die den Löschungs-/Schreibvorgang eines Schwebungsgatetransistors zeigen;
Figur 4 die Kennlinien der Schwellspannung des Schwebungsgatetransistors in einem Löschungszustand und einem Schreibzustand;
Figur 5A eine Draufsicht eines Musters, die eine erste Ausführungsform zeigt, die zu der vorliegenden Erfindung führt;
Figur 5B ein Querschnitt entlang einer Schnittline A-A' in Figur 5A;
Figur 6 ein Ersatzschaltbild für Figur 5A;
Figur 7 die Kennlinien der Schwellspannung für Figur 5A;
Figur 8 eine Draufsicht, die eine zweite Ausführungsform zeigt, die zu der vorliegenden Erfindung führt;
Figur 9 ein Ersatzschaltbild für Figur 8;
Figur 10A eine Draufsicht eines Musters, die eine dritte Ausführungsform zeigt, die zu der vorliegenden Erfindung führt;
Figur 10B ein Querschnitt entlang einer Schnittlinie A-A' in Figur 10A;
Figur 11 ein Ersatzschaltbild für Figur 10A;
Figur 12A eine Draufsicht eines Musters, die eine vierte Ausführungsform gemäß der vorliegenden Erfindung zeigt;
Figur 12B einen Querschnitt entlang einer Schnittline A-A' in Figur 15A:;
Figur 13A eine Draufsicht eines Musters, die eine fünfte Ausführungsform gemäß der vorliegenden Erfindung zeigt;
Figur 14A eine Draufsicht eines Musters, die eine sechste Ausführungsform gemäß der vorliegenden Erfindung zeigt;
Figuren 13B und 14B Querschnitte entlang einer Schnittline A-A' jeweils der Figuren 13A und 14B;
Figuren 15 und 16 Querschnitte, die eine siebte Ausführungsform zeigen;
Figuren 17A bis 17D und Figuren 18A bis 18D Querschnitte, die Herstellungsschritte der siebten Ausführungsform zeigen;
Figur 19 eine Draufsicht eines Musters, die eine achte Ausführungsform zeigt;
Figur 20 einen Querschnitt entlang einer Schnittline a-a' in Figur 19;
Figur 21 eine Querschnitt entlang einer Schnittlinie b-b' in Figur 19;
Figuren 22A bis 22G Querschnitte, die Herstellungsschritte eines ersten Herstellungsverfahrens der achten Ausführungsform zeigen; und
Figuren 23A bis 28C Querschnitte, die Herstellungsschritte eines zweiten Herstellungsverfahrens der achten Ausführungsform zeigen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Figuren 5A und 5B zeigen das Speicherfeld eines EEPROMs vom NAND-Typ, das zu der vorliegenden Erfindung führt, wobei Figur 5A eine Draufsicht des Musters ist und 5B ein Querschnitt entlang einer Schnittlinie A-A' aus Figur 5A ist. In den Figuren 5A und 5B werden ähnliche Bestandselemente wie die in den Figuren 1A bis 5B gezeigten, unter Verwendung von identischen Bezugszeichen, die in den Figuren 1A bis 1C gezeigt sind, bezeichnet. An die in den Figuren 5A und 5B gezeigten Einrichtungen werden die in Tabelle 1 gezeigten gleichen Spannungen angelegt (obwohl ein Schreibspannungswert klein ist und ein Löschspannungswert groß ist), um Lösch-, Schreib- und Leseoperationen durchzuführen.
Der Unterschied der in den Figuren 5A und 5B gezeigten Ausführungsform zu der in Figuren 1A bis 1C gezeigten Speicherzelle besteht darin, wie sich insbesondere aus Figur 5A entnehmen läßt, daß jedes erdfreie Gate 16 in der Erstreckungsrichtung des Steuergates 17 nach links verschoben ist. Mit einer derartigen Verschiebungsanordnung bedeckt jedes erdfreie Gate 16 nicht das gesamte Gebiet jeder Speicherzelle (32 bis 39), sondern ein Teilgebiet davon. Beispielsweise wird der Kanalbereich einer Speicherzelle (39) betrachtet. An dem Teilgebiet des Kanalbereichs überlappt das erdfreie Gate 16 das Steuergate 17 zur Bildung eines Transistors (39a) mit erdfreiem Gate, wohingegen an dem übrigen Gebiet nur das Steuergate 17 vorhanden ist, um einen Transistor (39b) vom Anreicherungstyp zu bilden. Jede Speicherzelle ist deshalb aus einer parallelen Verbindung der voranstehend beschriebenen zwei Typen von Transistoren konstruiert. Die Ersatzschaltung jedes in Figur 5A gezeigten NAND-Grundblocks 10 ist deshalb dargestellt, wie in Figur 6 gezeigt.
Als nächstes wird unter Bezugnahme die in Figur 7 gezeigten Kennlinien der Betrieb von acht Speicherzellen 32 bis 39 beschrieben, die jeweils aus einer Parallelverbindung des Transistors mit erdfreiem Gate und des Transistors vom Anreicherungstyp wie in Figur 6 gezeigt aufgebaut sind. Die in Figur 7 gezeigte Kurve (g) zeigt die Kennlinie einer Speicherzelle in einem Löschungszustand. In dem Löschungszustand ist die Schwellspannung eines schwebenden Transistors, beispielsweise eines in Figur 6 gezeigten Transistors 32a, so hoch wie ungefähr 5 V, wie durch die Kurve (a) in Figur 7 gezeigt. Allerdings ist die Schwellspannung des parallel zu dem Transistor 32a geschalteten Transistors 32b vom Anreicherungstyp 1 V, wie aus der Kurve (b) ersichtlich. Infolgedessen wird die Charakteristik des Transistors 32b vom Anreicherungstyp für die Charakteristik der Speicherzelle 32 dominant, wodurch sich die Schwellspannung von 1 V ergibt. In ähnlicher Weise werden für die Charakteristiken der anderen Speicherzellen 33 bis 39 die Transistoren 33b bis 39b vom Anreicherungstyp dominant.
Die in Figur 7 gezeigte Kurve (c) zeigt die Charakteristik einer Speicherzelle in einem Schreibzustand. In diesem Fall wird die Schwellspannung ungefähr -5V. Obwohl die Schwellspannung eines Transistors vom Anreicherungstyp (z.B. 32b) in dem Schreibzustand 1V bleibt, die die gleiche wie für den Fall des Löschungszustands ist, wird die Schwellspannung eines Transistors mit erdfreiem Gate (z.B. 32a) ungefähr -5 V. Infolgedessen wird die Charakteristik eines Transistors mit erdfreiem Gate für die Charakteristik der Speicherzelle dominant, wodurch sich die Schwellspannung von ungefähr -5 V ergibt.
In einer Speicherzelle, die aus einer Parallelverbindung von derartigen zwei Transistoren gebildet ist, wird die Schwellspannung in dem Löschzustand durch den Transistor vom Anreicherungstyp bestimmt. Es ist leicht, Transistoren vom Anreicherungstyp mit einer Schwellspannung von 1 V zu entwerfen und herzustellen. Zusätzlich kann die Schwellspannung von Transistoren mit erdfreiem Gate irgendeinen Wert größer als oder gleich 1 V annehmen (wenigstens größer als oder gleich 0 V), so daß, wenn Daten ausreichend gelöscht werden, während eine Schwellspannungsveränderung berücksichtigt wird, ein großer Zellenstrom fließen kann, um dadurch eine stabile Charakteristik zu erreichen.
Die Lösch-, Schreib- und Leseoperationen des NAND-Grundblocks sind die gleichen wie die in der Tabelle 1 beschriebenen. Für eine herkömmlichen Speicher ist es erforderlich, die Schwellspannung in dem Löschzustand innerhalb des Bereichs von 1 V bis 3 V einzustellen. Deshalb kann eine so hohe Spannung nicht an die Wortleitung angelegt werden. Aufgrunddessen wird eine relativ geringe Spannung 15 V angelegt, um Daten langsam zu löschen und vorsichtig in eine gewünschte Schnelispannung zu bewegen. Im Gegensatz dazu wird in dem Speicher dieser Ausführungsform die Schwellspannung in dem Löschzustand durch den Transistor vom Anreicherungstyp bestimmt, so daß es nicht erforderlich ist, zu berücksichtigen, zu welchem Ausmaß sich die Schwellspannung des Transistors mit erdfreiem Gate in dem Löschzustand bewegt. Deshalb kann an die Wortleitung zum ausreichenden Löschen von Daten eine Spannung angelegt werden, die höher als eine herkömmliche ist, z.B. in der Größenordnung von 17 V.
Ferner steigt beim Schreiben von Daten in einem herkömmlichen Speicher die Schwellspannung einer gelöschten Speicherzelle auf ungefähr 5 V an, so daß es erforderlich ist, an das Steuergate einer nicht-gewählten Speicherzelle eine hohe Spannung von 20 V anzulegen, um 15 V an die Drain einer gewählten Speicherzelle anzulegen. Im Gegensatz dazu ist im Fall dieser Ausführungsform die Schwellspannung in dem Löschzustand so klein wie 1 V oder ungefähr 2 V, wenn der Substrateffekt berücksichtigt wird, so daß eine Spannung über 17 V kleiner als die herkömmlicherweise angelegte an das Steuergate einer nicht-gewählten Speicherzelle angelegt werden kann, um eine Spannung 15 V zu erhalten, die herkömmlicherweise an der Drain einer gewählten Speicherzelle erhalten wird.
Figur 8 ist eine Draufsicht des Musters, welches die zweite Ausführungsform des Speicherfelds zeigt, das zu der vorliegenden Erfindung führt. Die Größe, in der Lateralrichtung in Figur 1C, jeder Speicherzelle gemäß dem verwandten Stand der Technik wird durch den Abstand zwischen erdfreien Gates bestimmt. In dem fall der Ausführungsform eines in Figur 5A gezeigten Speichers wird die Größe durch den Abstand zwischen Drainbereichen 14, die mit dem Kontakt 21 gebildet sind, bestimmt. Die Größe in der Lateralrichtung der Ausführungsform des in Figur 5A gezeigten Speichers wird kleiner als diejenige des in Figur 1C gemäß dem verwandten Stand der Technik gezeigten Speichers. Allerdings wird die Größe des in Figur 5A gezeigten Speichers durch den Kontakt 21 bestimmt, so daß es unmöglich ist, die Größe ausreichend klein zu machen.
In Anbetracht dieser Tatsache zielt die in Figur 8 gezeigte Ausführungsfom darauf ab, die Größe in der Lateralrichtung kleiner zu machen. Insbesondere sind anstelle des in Figur 5A gezeigten Wähigates 19 zwei Wähigates 26 und 27 vorgesehen, wie in Figur 8 gezeigt. Die rechten und linken beiden NAND- Grundbiöcke sind gemeinsam mit einer einzelnen Datenleitung (nicht gezeigt) über einen einzelnen Kontrakt 21 verbunden. In den zwei NAND-Grundblöcken werden der Bereich 28a des Wähigates 26 und der Bereich 28b des Wähigates 27 beispielsweise durch Transistoren vom Verarmungstyp oder n&spplus;- Typ vergrabene Bereiche gebildet und die Bereiche 28a und 28b werden immer in einem Ein-Zustand gebracht. Die Bereiche 29a und 29b sind als Transistoren vom Anreicherungstyp gebildet.
Mit der obigen Anordnung können die rechten und linken beiden NAND-Grundblöcke gemeinsam den einzelnen Kontakt 21 verwenden. Infolgedessen wird der Abstand, in der Lateralrichtung in Figur 8, zwischen Grundblöcken durch den Abstand zwischen n&spplus;-Diffusionsschichten (Source-oder Drainbereich 15) einer Speicherzelle bestimmt. Der Abstand kann kleiner als derjenige des in Figur 5A gezeigten Speichers gemacht werden.
Figur 9 ist eine Ersatzschaltung der zwei NAND-Grundblöcke in dem in Figur 8 gezeigten Speicherfeld. In Figur 9 bezeichnen Bezugszeichen 61 und 62 Transistoren vom Anreicherungstyp, die aus den Bereichen 29a und 29b der Wählgates 27 und 26 konstruiert sind. Die Transistoren 61 und 62 werden jeweils durch Wählgatesignale SG4 und SG3 gesteuert. In Figur 9 bezeichnen Bezugszeichen 52 bis 59 Speicherzellen, 52F bis 59F Transistoren mit erdfreiem Gate und 52E bis 59E Transistoren vom Anreicherungstyp.
Die Figuren 10A und 10B zeigen die Struktur des Speicherfelds gemäß der dritten Ausführungsform, die zu dieser Erfindung führt. Figur 10A ist eine Draufsicht des Musters und Figur 10B ist ein Querschnitt entlang einer Linie A-A' in Figur 10A. Der Unterschied der in Figur 10A gezeigten Ausführungsform zu der in Figur 8 gezeigten Ausführungsform besteht darin, daß ein Löschgate 72 vorgesehen ist, wie insbesondere aus Figur 10B ersichtlich ist. Über einem aus einer ersten Polysiliziumschicht hergestellten erdfreiem Gate 16 ist nämlich wie aus den Figuren 10A und 10B ersichtlich, das aus einer zweiten Polysiliziumschicht hergestellte Löschgate 72 mit einem Löschgateoxidfilm 71 gebildet, der dazwischen eingebettet ist. Ferner ist auf dem Gate 72 ein aus einer dritten Polysiliziumschicht hergestelltes Steuergate 17 mit einem dazwischen eingebetteten Gateisolationsfilm 73 gebildet.
Die Ersatzschaltung von zwei NAND-Grundblöcken des wie voranstehend beschrieben konstruierten Speicherfelds ist in Figur 11 gezeigt. Der Unterschied von Figur 11 zur Figur 9 besteht darin, daß das Löschgate 72 zwischen dem erdfreien Gate 16 und dem Steuergate 17 positioniert ist. Diese Löschgates 72 sind mit Löschgateleitungen EGL1 und EGL2 verbunden, über die Löschgateleitungssignale EG1 und EG2 angelegt werden.
In dem wie voranstehend beschrieben konstruierten Speicher werden Daten gelöscht, indem alle WL1 bis WL8 auf 0 V und EG1 (oder EG2) auf 20 V gelegt werden. Elektronen als Fowler- Nordheim-Tunnelstrom werden deshalb von dem erdfreien Gate 16 der mit der Gateleitung (oder EGL 2) verbundenen Speicherzellen 52 bis 59 in das Löschgate 72 emittiert, um dadurch Daten zu löschen.
Ein Einschreiben von Daten wird in der folgenden Weise durchgeführt. Beispielsweise sei angenommen, daß eine gewählte Wortleitung WL1 ist. Die Wortleitung WL1 wird auf 12 V, die Datenleitung DL auf 10 V, Wählgatesignale SGL, SG3 und SG4 auf 20 V und nicht-gewählte Wortleitungen WL2 bis WL8 auf 20 V eingestellt. Deshalb werden Elektronen mittels des Heißelektroneneffekts in die Speicherzelle 52 injiziert, um dadurch Daten einzuschreiben. Beim Einschreiben von Daten in die Speicherzelle 53 wird eine Wortleitung Wl2 auf 12 V eingestellt, wohingegen andere Wortleitungen WL1, WL3 bis Wl8 auf 20 V eingestellt werden. In einer ähnlichen Weise können bis zur Speicherzelle 59 Daten sequentiell eingeschrieben werden. Der Grund, warum die Spannung der nicht-gewählten Wortleitung auf einen so hohen Wert wie 20 V eingestellt wird, besteht darin, daß jede Speicherzelle veranlaßt wird, als eine Triode zu arbeiten, um dadurch die Erzeugung von heißen Elektronen zu unterdrücken und somit ein Einschreiben von fehlerhaften Daten zu vermeiden.
In der in Figur 10A gezeigten Ausführungsform wird eine Elektronenemission von dem erdfreien Gate 16 nicht zu dem Substrat, sondern zu dem Löschungsgate 72 ausgeführt. Infolgedessen ist es möglich, den zwischen dem erdfreien Gate 16 und dem Substrat 11 gebildeten Gateoxidfilm 22 dick zu machen, z.B. in der Größenordnung von 300 Å. Die Zuverlässigkeit des Gateoxidfilms 22 wird dadurch auf das Ausmaß verbessert, das eine ähnliche Zuverlässigkeit wie bei einem EPROM vom Löschungstyp mit ultraviolettem Licht erhalten werden kann.
Die Figuren 12A und 12B zeigen die vierte Ausführungsform dieser Erfindung. Figur 12A ist eine Draufsicht des Musters und Figur 12B ist ein Querschnitt entlang einer Schnittlinie A-A' in Figur 12A. Der Unterschied des Speichers dieser Ausführungsform zu dem in den Figuren 5A und 5B gezeigten besteht darin, daß jedes erdfreie Gate 16 allgemein an der Mitte des Kanalbereichs jeder Speicherzelle in der Breitenrichtung positioniert ist. In dem Speicher dieser Ausführungsform wird die Kanaibreite des Transistors mit erdfreiem Gate jeder Speicherzelle durch eine in Figur 12 B angezeigte Länge F bestimmt und die Kanaibreite des Transistors vom Anreicherungstyp wird durch eine Länge (E1 + E2) bestimmt. Selbst wenn die erdfreien Gates 16 in die Rechts/-Linksrichtung versetzt werden, wie in Figur 12B gezeigt, aufgrund eines Auftretens einer Maskenverschiebung in der Rechts/-Linksrichtung zum Zeitpunkt einer Bildung der erdfreien Gates 16, werden die Länge F und die Länge (E1 + E2) konstant gehalten.
Es ist nicht erforderlich, die Dicke des Gateoxidfilms 22 zwischen dem Halbleitersubstrat 11 und dem erdfreien Gate 16 gleichmäßig zu machen. Wie in Figur 13B (5. Ausführungsform) und Figur 14B (6. Ausführungsform) gezeigt, kann die obere Position des Kanals dicker (t2) gemacht werden und nur die Tunnelabschnitte 42 und 43 zum Durchlassen eines Tunnelstroms können teilweise dünner gemacht werden (t1, wobei t1 < t2 ist).
Wie insbesondere aus Figur 13B, die ein Querschnitt entlang einer Schnittlinie A-A' aus Figur 13A ist und aus Figur 14B, die ein Querschnitt entlang einer Schnittlinie A-A' aus Figur 14A ist, ersichtlich ist, werden die Tunnelabschnitte 42 und 43 an den oberen linken Ecken der erdfreiem Gates 16, die wie in den Figuren gezeigt nach rechts versetzt sind, gebildet.
Insbesondere wird der in den Figuren 13A und 13B gezeigte Tunnelabschnitt 42 in der folgenden Weise gebildet. Zunächst wird nämlich der Oxidfilm 22 auf dem Substrat 11 unter Verwendung einer Öffnung 44 als eine Maske entfernt. Als nächstes werden unter Verwendung der Öffnung als eine Maske Ionen, beispielsweise N&spplus;, injiziert, so daß ein Diffusionsbereich 15a auf dem Substrat 11 unter der Öffnung 44 gebildet wird. Dieser Bereich isa wird integral mit dem nachher zu bildenden Source/Drain-Bereich 15 verbunden. Dann wird auf dem Substrat 11 ein Oxidfilm 22a dünn gebildet (t1) Dieser Oxidfilm 22a wird mit dem ursprünglich gebildeten Oxidfilm gemeinsam zusammengefaßt. Danach werden auf den Oxidfilmen 22 und 22a das erdfreie Gate 16, der Oxidfilm 23 und ein Steuergate 17 gebildet.
Der in den Figuren 14A und 14B gezeigte Tunnelabschnitt 43 wird im wesentlichen der gleichen Weise wie in den Figuren 13A und 13b gebildet. In diesem Fall wird beim Bilden des Tunnelabschnitts 43 eine Ioneninjektion durch eine Öffnung 45 durchgeführt und der Oxidfilm 22a wird durch eine Öffnung 46 gebildet.
Die Figuren 15 und 16 sind Querschnitte der siebten Ausführungsform. Figur 15 entspricht Figur 5B. Figur 16 entspricht einem Querschnitt entlang einer Schnittlinie B-B' aus Figur 5A. Die sechste Ausführungsform zeigt den Fall, bei dem ein Siliziumnitrid 47 zwischen dem erdfreien Gate 16 und dem Steuergate 17 der in den Figuren 5A und 5B gezeigten ersten Ausführungsform gebildet wird.
Das Verfahren zum Herstellen eines Speichers mit den in den Figuren 15 und 16 gezeigten Querschnitten wird nachstehend unter Bezugnahme auf die Figuren 17A bis 17D und Figuren 18A bis 18D beschrieben. Die Figuren 17A bis 17D entsprechen Figur 15 und die Figuren 18A bis 18D entsprechen Figur 16.
Wie man zunächst aus den Figuren 17A und 18A entnimmt, wird nach der Bildung eines Elementtrennungs-Isolationsfilms 2 auf einem Si-Substrat 1 vom p-Typ ein erster Gate-Isolationsfilm 3&sub1; gebildet, der aus einem thermischen Oxidfilm mit einer Dicke von 300 bis 400 Å (30 bis 40 nm) hergestellt ist (Figur 18A). Der Abschnitt des ersten Gateisolationsfilms 3&sub1;, der dem Kanalbereich einer Speicherzelle entspricht, wird mit einer Fluor-Wasserstoff-Lösung oder mittels eines reaktiven Ionenätzvorgangs entfernt und danach wird an diesem Abschnitt ein zweiter Gateisolationsfilm 3 gebildet, der aus einem thermischen Oxydfilm mit einer Dicke von 50 bis 200 Å (20 nm) hergestellt ist. Als nächstes wird ein erster polykristalliner Siliziumfilm 4 mit einer Dicke von 500 bis 4000 Å (50 bis 400 nm) zur Bildung des erdfreien Gates über der gesamten Oberfläche aufgebracht. Auf diesem ersten polykristallinen Siliziumfilm 4 wird ein aus einem thermischen Oxidfilm hergestellter dritter Gateisolationsfilm 33 mit einer Dicke von 80 bis 200 Å (8 bis 20 nm) gebildet und danach wird mittels eines CVD-Verfahrens ein Siliziumnitridfilm 5 mit einer Dicke von 80 bis 200 Å (8 bis 20 nm) aufgebracht.
Als nächstes werden der Nitridfilm 5, der dritte Gateisolationsfilm 33 und der erste polykristalline Siliziumfilm selektiv mittels eines reaktiven Ionenätzverfahrens geätzt, um dadurch einen Schlitz zu bilden, der erdfreie Gates zwischen angrenzenden NAND-Zellen trennt, wie aus den Figuren 17B und 18B ersichtlich. Dieser Schlitz wird so strukturiert, daß er teilweise den Elementbereich überlappt und teilweise ein Gebiet über den Kanalbereich freilegt. In diesem Zustand ist der erste polykristalline Siliziumfilm 4 noch nicht zwischen Speicherzellen M&sub1; bis M&sub4; getrennt.
Danach wird über dem Kanalbereich ein vierter Gateisolationsfilm 34 mit einer Dicke von 300 bis 400 Å (30 bis 40 nm) mittels einer thermischen Oxidation gebildet (Figuren 17C und 18C). Zu dieser Zeit wird die Oberfläche des Nitridfilms 5 über dem ersten polykristallinen Siliziumfilm 4 oxidiert, um dadurch einen Zwischenschichtisolationsfilm mit hoher Spannungsfestigkeit aus einer Dreischichtstruktur gebildet aus einem Oxidfilm, einem Nitridfilm und einem Oxidfilm zu bilden. Da die Oxidationsgeschwindigkeit auf dem Nitridfilm 5 klein ist, wird die Dicke des Isolationsfilms auf dem ersten polykristallinen Siliziumfilm 4 nicht unnötig dick. Dies ist wichtig, da das Kapazitätsverhältnis zwischen Gates auf optimale Werte eingestellt wird und die Schreibcharakteristiken nicht beeinträchtigt werden.
Als nächstes wird ein zweiter polykristalliner Siliziumfilm 6 aus 1000 bis 4000 Å (100 bis 400 nm) zur Bildung von Steuergates aufgebracht (Figuren 17C und 18C1). Als nächstes werden Zellensteuergates 6&sub1; bis 6&sub4; und Zellenwählgates 6&sub5; und 66 mittels eines reaktiven Ionenätzverfahrens (Musterbildung) gebildet, während ein Muster eines Photolacks R als Maske verwendet wird. Zu dieser Zeit wird unter Verwendung der gleichen Maske eine Musterbildung auf die Tiefe des ersten polykristallinen Siliziumfilms 4 ausgeführt, um dadurch erdfreie Gates 4&sub1; bis 4&sub4; getrennt zu bilden.
Danach werden unter Verwendung dieser Gateelektroden als Maske Ionen injiziert, um eine n-Typschicht 7 zu bilden, die eine Source (Drain-Diffusionsschicht ist (Figur 18 C2).
Als nächstes wird die gesamte Oberfläche mit einem CVD- Isolationsfilm 8 bedeckt, um dann Kontaktlöcher in den Drainbereichen zu öffnen. Ionen werden wieder durch die Kontaktiöcher injiziert, um eine Schicht 9 vom n&spplus;-Typ zu bilden (Figuren 17D und 18D). Schließlich werden Verdrahtungen, beispielsweise Bitleitungen mittels einer Aτ Aufdampfung und Strukturierung gebildet, um dadurch einen vollständigen Speicher zu erhalten.
Figur 19 zeigt die achte Ausführungsform dieser Erfindung. Figur 19 zeigt im Gegensatz zur Figur 12A nur den Zellenabschnitt der rechten und linken beiden NAND- Grundbiöcke 10. Der Querschnitt entlang einer Linie a-a' aus Figur 19 ist in Figur 20 gezeigt und der Querschnitt entlang einer Linie b-b' ist in Figur 21 gezeigt. Wie aus Figur 21 ersichtlich ist die in dem Querschnitt entlang der Linie b-b' gezeigte Struktur die gleiche wie in Figur 12. Die in dem Querschnitt entlang einer Linie a-a' gezeigte Struktur unterscheidet sich jedoch von Figur 12A, wie aus Figur 20 ersichtlich ist. Die NAND-Grundblöcke 10 und 10 sind nämlich nicht durch den Feldoxidfilm, sondern durch einen MOS- Transistor vom Anreicherungstyp (Trennungstransistor) 64 getrennt, der sich in die Aufwärts/Abwärts-Richtung erstreckt, wie in Figur 19 gezeigt. Das heißt, ein Feldoxidfilm ist nicht erforderlich, Dieser Trennungstransistor 64 ist aufgebaut, indem eine Gate- Elektrode 66 auf dem Halbleitersubstrat (p-Typ) 11 mit einem dazwischen eingebetteten Gateoxidfilm 65 gebildet wird. Die Gateelektrode 66 ist auf das gleiche Potential wie das Substrat 11 in einem gewöhnlichen Verwendungszustand zum Trennen der Blöcke 10 und 10 eingestellt. Das erdfreie Gate 16 ist ähnlich wie bei dem in Figur 12A gezeigten Fall an einer Position gebildet, die nur den Mittenabschnitt des Kanals (E3+F3+E3) mit einem dazwischen eingebetteten dünnen Gateoxidfilm bedeckt. Der Abschnitt mit der Breite F3 der gesamten Kanalbreite (E3+F3+E3) ist mit dem erdfreien Gate 16 bedeckt, um somit einen Transistor mit erdfreiem Gate mit einer Kanaibreite F3 zu bilden. Das erdfreie Gate 16 und die Gate-Elektrode werden mit gleichzeitig unter Verwendung der gleichen Maske gebildet. Deshalb ist der relative Abstand zwischen dem erdfreien Gate 16 und der Gate-Elektrode 66 konstant. Mit anderen Worten tritt keine Maskenversetzung zwischen den Gates 16 und 66 auf. Es ist demzufolge nicht erforderlich, in der Rechts/Links-Richtung wie in den Figuren 22 und 23 gezeigt irgendeinen Spielraum vorzusehen. Zusätzlich ist es nicht erforderlich wie voranstehend beschrieben einen Feldoxidfilm zu bilden, um dadurch die Gesamtgröße des Speichers klein zu halten.
Als nächstens wird unter Bezugnahme auf die Figuren 22A bis 22G das Verfahren zur Herstellung des in den Figuren 19 bis 23 gezeigten Speichers beschrieben.
Unter Bezugnahme auf Figur 22A wird auf einem Halbleitersubstrat 81 durch thermische Oxidation ein Gateisolationsfilm 82 für den Trennungstransistor aufgewachsen. Als nächstes wird ein Fotolack 83 auf dem Film 82 aufgebracht, um einen dünnen Oxidfilm 67 unter dem erdfreien Gate zu bilden.
Als nächstes wird der Isolationsfilm 82a über dem Bereich, an dem der Transistor mit erdfreiem Gate gebildet werden soll, unter Verwendung des Fotolacks 83 als eine Maske entfernt. Dies ist in Figur 22B gezeigt.
Als nächstes wird ein Oxidfilm 83 mit ungefähr 100 Å, der als der Oxidfilm des erdfreien Gates dient, gebildet (Figur 22C)
Als nächstes wird Polysilizium 84 aufgebracht, um das Trennungstransistorgate und das erdfreie Gate zu bilden. Ein Fotolack 85 wird auf dem Polysilizium 84 angebracht, wobei der Photolack in der Form des Trennungstransistorgates und des erdfreien Gates strukturiert wird.
Das Polysilizium 84 und der Isolationsfilm 82 werden unter Verwendung des Fotolacks 85 als eine Maske geätzt. Nach einem Ätzen wird der Fotolack entfernt (Figur 22E).
Danach wird ein Oxidfilm 86 durch eine Oxidation gebildet (Figur 22F).
Als nächstes wird auf dem Film 86 ein als das Steuergate dienendes Polysilizium aufgebracht (Figur 22G). Das Polysilizium 87 wird einem PEP-Prozeß (einem Fotoätzprozeß) ausgesetzt, um unter Verwendung eines Fotolacks ein vorgegebenes Muster zu bilden (Figur 22G). Danach werden N+- Bereiche, die als die Sourcen/Drains der Speicherzelle dienen, durch eine Ionenimplantation oder dergleichen unter Verwendung des Steuergates und des Trennungstransistors als Maske gebildet.
Mit dem obigen Verfahren kann der Abstand zwischen dem erdfreien Gate und dem Trennungstransistorgate 66, gezeigt in Figur 19, ohne irgendeinen Fehler bestimmt werden. Mit anderen Worten kann in der Rechts/Links-Richtung eine Seibstausrichtung erzielt werden, wie in Figur 19 gezeigt.
Das Verfahren zur Herstellung des in den Figuren 13 bis 23 gezeigten Speichers ohne eine Versetzung nicht nur in der Rechts/Links-Richtung, sondern auch in der Aufwärts/Abwärts- Richtung, wie jeweils in Figur 19 gezeigt, wird nachstehend unter Bezugnahme auf die Figuren 23A bis 28C beschrieben.
Die Figuren 23A und 23B gemäß diesem Verfahren entsprechen Figur 22 des voranstehend beschriebenen Verfahrens. Der Querschnitt entlang einer Schnittlinie a-a' in Figur 23A ist in Figur 23B gezeigt. Dieses Verfahren ist das gleiche wie das voranstehend beschriebene Verfahren unter Bezugnahme auf die Figuren 23A und 23B.
Als nächstes und wie aus Figur 24A und 24B ersichtlich, die dem Querschnitt entlang einer Schnittlinie a-a' aus Figur 24A zeigen, wird ein Polysilizium 84 auf die in Figur 23A und 23B gezeigten Film 82 und 83 aufgebracht. ein Fotolack 85 wird auf das Polysilizium 84 angebracht. Der Fotolack 85 wird in eine streifenförmige Gestalt strukturiert, um Fotolacke 85 und 85b zu bilden. Wie aus Figuren 24A und 20 ersichtlich, ist der Fotolack 85a angeordnet, so daß er die Breite F3 des erdfreien Gates 16 aufweist und der Fotolack 85b ist angeordnet, so daß er die Breite I1 des Trennungstransistorgates 26 aufweist.
Als nächstes und wie aus den Figuren 25A und 25B ersichtlich, die den Querschnitt entlang einer Linie a-a' aus Figur 25A zeigt, werden das Polysilizium 84 und die Filme 82 und 83 unter Verwendung der Fotolacke 85a und 85b als eine Maske geätzt. Danach wird das Polysilizium 84 und das Substrat 11 oxidiert, um eine Oxidfilm 86 zu bilden. Auf diesem Film 86 wird ein Polysilizium 87 gebildet, um das Steuergate zu bilden.
Als nächstes und wie aus Figur 26A und ihrem Querschnitt entlang a-a' (Figur 26B) und ihrem Querschnitt entlang einer Schnittline b-b' (Figur 26C) ersichtlich, wird das Polysilizium 87 oxidiert, um einen Oxidfilm 91 zu bilden. Ein Fotolack 92 wird auf den Film 91 angewendet. Insbesondere wie in Figur 26A gezeigt, ist der Fotolack 92 angeordnet, so daß er eine Breite W an dem Bereich aufweist, an dem das Steuergate 16 (siehe Figur 19) gebildet werden soll.
Als nächstes wird der Oxidfilm 91, das Polysilizium 87 und der Oxidfilm 86 unter Verwendung des Fotolacks 92 als eine Maske geätzt.
Der Zustand nach diesem Ätzen ist im Querschnitt (Figur 27B) entlang einer Schnittline a-a' aus Figur 27A und in dem Querschnitt (Figur 27C) entlang einer Schnittlinie d-d' aus Figur 27A gezeigt. Figur 27B entspricht Figur 26B und Figur 27C entspricht Figur 26C. Wie aus den Figuren 27B und 26B ersichtlich, wird der Abschnitt unter dem Fotolack 92 nicht geätzt. Allerdings wird wie aus den Figuren 27C und 26C ersichtlich, der nicht mit dem Fotolack 92 bedeckte Abschnitt geätzt, um dadurch das Substrat 81 und das Polisilizum 84 freizulegen.
Als nächstes und wie aus den Figuren 28A und ihrem Querschnitt entlang einer Schnittline a-a' (Figur 28B) und ihrem Querschnitt entlang einer Schnittlinie b-b' (Figur 28C) ersichtlich, wird der Fotolack 92 entfernt. Als nächstes wird ein anderer Fotolack 93 auf die Oberfläche angewendet und strukturiert, um den Fotolack 93 nur über Abschnitt zurückzulassen, an dem der Trennungstransistor gebildet werden soll. Als nächstes wird unter Verwendung des Fotolacks 93 und des Oxidfilms 91 als eine Maske ein Ätzvorgang durchgeführt. Infolgedessen wird das an der Mitte in Figur 27A gezeigte Polysilizium 84 an dem Abschnitt, der sich von dem Oxidfilm 91 nach außen erstreckt, entfernt und als das erdfreie Gate 16 an dem Abschnitt unter dem Oxidfilm 91 zurückgelassen.
Als nächstes wird der Fotolack 93 entfernt und N&spplus;-Bereiche (siehe Figur 21), die als die Speicherzellen-Source/Drain- Bereiche 15 dienen, werden durch Ionenimplantation oder dergleichen unter Verwendung des Steuergates 87 (17) und des Trennungstransistorgates 84(66) als eine Maske gebildet. Die nachfolgende Prozesse sind ähnlich wie bei den herkömmlichen Prozessen.
Wie voranstehend beschrieben, ist es gemäß dem in den Figuren 23A bis 28C dargestellten Herstellungsverfahren möglich, das erdfreie Gate 16 und den Transistor vom Anreicherungstyp einer Speicherzelle mittels einer Selbstausrichtung zu bilden, um dadurch zu verhindern, daß durch eine Maskenverschiebung die Veränderung von Charakteristiken verursacht wird. Da der Trennungstransistor 64 verwendet wird, ist es zusätzlich nicht erforderlich, einen Feldoxidfilm zu verwenden. Infolgedessen kann eine Speicherzelle bei dem Abstand eines Polysiliziums gebildet werden, um dadurch im Vergleich mit dem Verfahren, welches einen Feldbereich zur Trennung verwendet, die Zellengröße zu verkleinern.
In den voranstehende Ausführungsformen wurde der Betrieb mit der Definition beschrieben, daß Elektronen in das erdfreie Gate für den Löschungsbetrieb injiziert werden und Elektronen daraus für den Schreibbetrieb abgezogen werden. Allerdings kann der Betrieb mit der entgegengesetzten Definition beschrieben werden, nämlich daß für den Schreibbetrieb Elektronen in das erdfreie Gate injiziert werden und für den Löschungsbetrieb Elektronen daraus abgezogen werden. Obwohl alle Speicherzellen in den voranstehenden Ausführungsformen kollektiv gelöscht werden, können sie ferner für jede Wortleitung gelöscht werden, indem während des Löschungsbetriebs eine Spannung selektiv an eine Wortleitung angelegt wird. Die Erfindung ist nicht auf die voranstehenden Ausführungsformen beschränkt, sondern vielerlei Modifikationen können möglich sein, die dem Grundgedanken der Erfindung nicht entgegenstehen. Obwohl die Speichergröße etwas größer wird, wird ein unabhängiger Transistor vom E-Typ parallel mit einem herkömmlichen Transistor mit erdfreiem Gate vorgesehen, nämlich mit der Anordnung, daß das Steuergate gemeinsam verwendet wird und der Kanalabschnitt getrennt gebildet wird. Obwohl ein nicht-flüchtiger Speicher vom erdfreien Typ beschrieben worden ist, ist der Grundgedanke der vorliegenden Erfindung ferner nicht darauf beschränkt, sondern eine Speicherzelle eines sogenannten MNOS-Typs (Metall-Nitrit-Oxid-Halbleiter), bei dem elektrische Ladungen an dem Einfangsniveau (trap level) geladen werden, ist auch von der Erfindung umfaßt.

Claims

1. Nicht-flüchtiger Halbleiterspeicher mit:

- einer Vielzahl von Grundblöcken (10) jeweils mit einer Vielzahl nicht-flüchtiger Speicherzellen (32 - 39), die in Reihe geschaltet sind;

- wobei die Speicherzellen (32 bis 39) ein Paar von Source(13) und Drain- (14) Bereichen haben, gebildet auf dem Oberflächenbereich eines Halbleitersubstrats (11) und einbettend einen Kanalbereich dazwischen, ein erdfreies Gate (16), gebildet oberhalb des Kanalbereichs und in der Lage, elektrische Ladungen anzusammeln, und ein Steuergate (17), gebildet oberhalb des erdfreien Gates (16) und des Kanalbereichs;

- wobei das erdfreie Gate (16) einen Abschnitt des Kanalbereichs bedeckt, so daß ein Transistor mit erdfreiem Gate (39a) gebildet ist mit dem erdfreien Gate (16) und dem Steuergate (17) oberhalb des Kanalbereichs positioniert, und ein Anreicherungstyp-Transistor (39b) gebildet ist mit nur dem Steuergate (17) oberhalb des Kanalbereichs positioniert, wobei der Anreicherungstyp-Transistor neben dem Transistor mit erdfreiem Gate in der Richtung der Erstreckung des Steuergates (17) angesiedelt ist, und der Transistor (39a) mit dem erdfreien Gate und der Anreicherungstyp-Transistor (39b) elektrisch parallel miteinander verbunden sind; und

- die Breite des erdfreien Gates (16) enger ist als die des Kanalbereichs; und das erdfreie Gate (16) den Kanalbereich teilweise überdeckt innerhalb seiner Grenzen in der Richtung der Erstreckung des Steuergates (17), wobei der Transistor mit erdfreiem Gate von den Grenzen um vorbestimmte Längen (E1, E2) separiert ist, wobei die Summe der Längen (E1 + E2) die Kanalbreite des Anreicherungstyp- Transistors bildet, so daß Verrückungen des erdfreien Gates, die kleiner als die vorbestimmten Längen (E1, E2) sind, nicht die Kanalbreite des Anreicherungs-Transistors ändern; und

- wobei die Schwellspannung des Transistors mit erdfreiem Gate (39a) die Charakteristik der Speicherzelle in entweder dem Auslösch- oder dem Einschreib-Zustand bestimmt, wohingegen die Schwellspannung des Anreicherungstyp- Transistors (39b) die Charakteristik der Speicherzelle in dem anderen der Zuständen bestimmt;

dadurch gekennzeichnet, daß

- die Schwellspannung des Transistors mit erdfreiem Gate in dem Auslösch- und Einschreibzustand nicht niedriger ist als die Schwellspannung des Anreicherungstyp-Transistors.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das erdfreie Gate teilweise einen der Source- und Drainbereiche überlappt und daß ein Spalt (t1) zwischen der unteren Oberfläche des erdfreien Gates (16) und oberen Oberfläche des einen von Source- (13) und Drain- (14) Bereichen kleiner ist als ein Spalt (t2) zwischen der unteren Oberfläche des erdfreien Gates und der oberen Oberfläche des Kanalbereichs.

3. Speicher nach Anspruch 1, gekennzeichnet durch ein Auslösch-Gate (72), gebildet zwischen dem erdfreien Gate (16) und dem Steuergate (17),

wobei ein Strom zwischen dem erdfreien Gate (17) und dem Auslösch-Gate (72) zum Auslöschen einer der Speicherzellen (32 bis 39) fließt.

4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von Grundblöcken (10) parallel verbunden sind in Einheiten einer gewünschten Anzahl von Grundblöcken (10).

5. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß ein Siliziumnitridfilm (47) gebildet ist zwischen dem erdfreien Gate (16) und dem Steuergate (17).

6. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Grundblöcke (10), die nebeneinander in der Richtung der Erstreckung des erdfreien Gates angeordnet sind, durch einen Feldoxydfilm (12) separiert sind.

7. Speicher nach Anspruch 1, dadurch gekennzeichnet daß Grundblöcke (10), die nebeneinander angeordnet sind, separiert sind durch einen Anreicherungstyp-MOS-Transistor (64) mit dem Substrat (11) und einer Gateelektrode (66) gegenüberliegend dem Substrat (11), wobei ein Isolator (65) dazwischengesetzt ist.

8. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß der Anreicherungstyp-MOS-Transistor (64) sein Gate (66) ausgebildet hat zwischen den nebeneinander angeordneten Grundblöcken in der Richtung senkrecht zur Richtung der Erstreckung des Steuergates des Grundblocks (10), wobei das Gate (66) des Anreicherungstyp-MOS-Transistors dem Substrat (11) gegenüberliegt, wobei der Gateoxydfilm (65) dazwischengesetzt ist.

9. Verfahren zum Betreiben eines Speichers nach Anspruch 1 mit den Schritten:

- Legen des Paars von Source- (13) und Drain- (14) Bereichen und/oder des Substrats (11) höher im Potential als das des Steuergates (17) von jeder der Speicherzellen (32 bis 39), so daß Elektronen in dem erdfreien Gate (16) entladen werden in die Source- (13) und Drain- (14) Bereiche und/oder das Substrat; und

- Legen des Steuergates höher im Potential als das Paar von Source- (13) und Drain- (14) Bereichen und/oder das Substrat (11), so daß Elektronen von den Source- (13) und Drain- (14) Bereichen und/oder dem Substrat (11) in das erdfreie Gate (16) injiziert werden.

10. Verfahren zum Herstellen eines nicht-flüchtigen Halbleiterspeichers nach einem der vorhergeheneden Ansprüche 1 bis 8, umfassend:

- einen ersten Schritt des alternierenden Bildens streifenförmiger linearer dünner Isolationsfilme (83) und streifenförmiger linearer dicker Isolationsfilme (82) auf einem Halbleitersubstrat (81), und Abscheiden eines ersten Polysiliziums (84) auf den dünnen und dicken Isolationsfilmen (83 und 82);

- einen zweiten Schritt des Strukturierens des ersten Polysiliziums zum Bilden einer Vielzahl von Linien erdfreier Gates jeweils mit einer Vielzahl von erdfreien Gates (84) angeordnet unter einem vorbestimmten Abstand und zum Bilden streifenförmiger und linearer Separationstransistorgates (84);

- einen dritten Schritt des Abscheidens eines zweiten Polysiliziums (87) auf den erdfreien Gates (84) und den Separationstransistorgates (84) mit einem dazwischen angeordneten Isolationsfilm (86);

- einen vierten Schritt des Ätzens des zweiten Polysiliziums (87) zum Bilden streifenförmiger und linearer Steuergates (87) senkrecht zu den Separationstransistorgates (84) und bedeckend die erdfreien Gates (84);

- einen fünften Schritt des Bildens von Source- (13) und Drain- (14) Bereichen der Transistoren mit erdfreiem Gate unter Benutzung der Separationstransistorgates (84) und der Steuergates (87) als eine erste Maske.

11. Verfahren zum Herstellen eines nicht-flüchtigen Halbleiterspeichers nach Anspruch 10, dadurch gekennzeichnet, daß zwischen dem vierten Schritt und dem fünften Schritt es einen zusätzlichen Schritt des Ätzens des linearen ersten Polysiliziums (84) unter Benutzung einer streifenförmigen zweiten Maske entlang des Steuergates (87) und einer streifenförmigen dritten Maske angeordnet entlang der Separationstransistorgates (84) gibt, um dadurch eine Vielzahl von erdfreien Gates (84) unter vorbestimmten Abstand zwischen den Separationstransistorgates (84) entlang der Längsrichtung der Separationstransistorgates bilden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß beim vierten Schritt ein Oxydfilm (86) gebildet wird auf dem zweiten Polysilizium (87) , sowie ein Isolationsfilm auf dem Oxydfilm, wobei das zweite Polysilizium und das erste Polysilizium geätzt werden unter Benutzung der ersten Maske, und beim zusätzlichen Schritt die zweite Maske der Oxydfilm ist, der auf den Steuergates beim vierten Schritt zurückbleibt.

13. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der fünfte Schritt ein Prozess ist, einer Verunreinigungsioneninjektion und einer Wärmebehandlung.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der fünfte Schritt ein Prozess ist einer Verunreinigungsioneninjektion und einer Wärmebehandlung.