DE2716691A1 - Feldeffekttransistor und verfahren zu dessen herstellung - Google Patents

Description

Böblingen, 15. März 1977 heb-pi

Anmelderint

International Business Machines Corporation, Armonk, N. Y. 10504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen d. Anmelderin: YO 974 067

Vertreter t

Patentanwalt Dipl.-Ing. H. E. Böhmer 7030 Böblingen

Bezeichnung:

Feldeffekttransistor und Verfahren zu dessen Herstellung

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Die Erfindung betrifft Feldeffekttransistoren mit aus polykristallinem Silizium bestehnden Gate-Elektroden und ein Verfahren zum Herstellen derartiger Transistoren in integrierten Schaltungen, die eine große Anzahl derartiger FETs enthalten. Insbesondere betrifft die Erfindung einen neuartigen Feldeffekttransistor mit einer aus polykristallinem Silizium (Polysilizium) bestehenden Gate-Elektrode, die von selbst in bezug auf leitende und nichtleitende Zonen ausgerichtet ist, sowie auf ein Verfahren zum Herstellen von integrierten Schaltungen, die eine große Anzahl derartiger FETs enthalten. Durch die Erfindung werden Feldeffekttransistoren geschaffen, die einen selbstausrichtenden elektrischen Anschluß zwischen der Polysilizium-Gate-Elektrode des Feldeffekttransistors und einer sehr gut leitenden metallischen Verbindungsleitung aufweisen. Die vorliegende Erfindung erfordert nur vier lithographische Maskenverfahrensschritte, um damit die gewünschte integrierte Schaltung herzustellen, die eine Anzahl von FETs und zugeordnete Adressier-, Decodier-, Abfühl- und/oder Taktimpulsschaltungen am Umfang der FET-Anordnung enthalten.

In hochintegrierten Schaltungen stellt der FET ein wichtiges elektrisches Schaltelement dar. Solche Schaltungen können auf einem einzigen Halbleiterplättchen zehn oder sogar hunderte oder tausende von FETs enthalten. Derartige Chips haben gewöhnlich eine Kantenlänge von 6,4 mm oder weniger. Die tatsächlichen körperlichen Abmessungen (d.h. die seitlichen Abmessungen) eines FET-Schalters und das Maß, wie leicht eine große Anzahl von FETs elektrisch miteinander > verbunden werden können, sind wichtige Faktoren bei der Bestimmung, wie dicht die einzelnen Bauelemente auf einer vorgegebenen Chipfläche untergebracht werden können. Der Grad der Integration wird also mindestens zum Teil durch die Pakkungsdichte der einzelnen Bauelemente bestimmt. Man ist daher ständig bestrebt, neue Masken und Ätzverfahren zu ent-

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wickeln, die für ein vorgegebenes lithographisches Verfahren die kleinstmögliche Struktur ergeben, ohne daß dabei die Schwierigkeiten beim Herstellungsverfahren zu groß werden.

Die Wahl des leitenden Materials der Gate-Elektrode des FET beeinflußt die Eigenschaften des FETs und das Herstellungsverfahren für den FET. Die am meisten gebräuchlichen Materialien für die Gate-Elektrode sind Aluminium (ein Metall mit niedrigem Schmelzpunkt) und polykristallines Silizium (ein nichtmetallisches Material mit hohem Schmelzpunkt). Gate-Materialien, die derzeit weniger allgemein benutzt werden, sind Hochtemperaturmetalle wie z.B. Wolfram und Molybdän, die jedoch nachdem sie hohen Verarbeitungstemperaturen ausgesetzt waren, zu Instabilitäten neigen. Die vorliegende Erfindung bezieht sich ganz allgemein auf FETs, deren Gate-Elektrode aus polykristalliniem Silizium bestehen, das im folgenden abgekürzt mit Polysilizium bezeichnet werden soll.

Bei der Herstellung von FETs ist es erwünscht, für das Gate des FET Polysilizium zu verwenden. Bekanntlich ist Polysilizium als Gate-Material besonders gut geeignet, da es hohen Verfahrenstemperaturen ohne Verschlechterung seiner Eigenschaften wiederstehen kann. Ferner bietet Polysilizium eine höhere Zuverlässigkeit als Gate-Oxid im Vergleich mit anderen Gate-Materialien. Außerdem kann Polysilizium als Verbindung smaterial dienen. Ferner kann leitendes oder halbleitendes Polysilizium dadurch in nichtleitendes (isolierendes) Siliziumdioxid umgewandelt werden, daß es bei hoher Temperatur Sauerstoff oder Wasserdampf ausgesetzt wird. Ferner kann Polysilizium durch chemischen Niederschlag aus der Dampfphase bei hoher Temperatur mit einem isolierenden überzug aus Siliziumdioxid oder Siliziumnitrid überzogen werden. Zusätzlich dazu ist es relativ einfach, mit den Kanten eines Polysilizium-Gates selbstausrichtende Source- und Drain-Zonen herzustellen. Bei dem Verfahren mit Selbstausrichtung des

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Gates wird das Polysilizium-Gate vor der Bildung der Source- und Drain-Zonen eingegrenzt. Die Kanten des Gate-Materials und die Kanten der Feldisolationszonen dienen dabei als Maske zur Definition der Grenzen der eindiffundierten oder durch Ionenimplantation hergestellten Source- und Drain-Zonen. Ein Verfahren zum Herstellen von ionenimplantierten selbstausgerichteten Source- und Drain-Zonen ist beispielsweise in dem Aufsatz von R. H. Dennard und andere in IEEE J. Solidstate Circuits, Band SC-9, Seiten 256 bis 268 (Oktober 1974) mit dem Titel "Design of Ion-Implanted MOSFET's with Very Small Physical Dimensions" beschrieben.

Bei bekannten mit Polysilizium-Gates versehenen FETs werden die Kanten des Kanalbereiches durch eine dicke Isolationszone definiert, die allgemein als Feldisolationszone bezeichnet wird, und das Polysilizium-Gate erstreckt sich bis auf die Feldisolationszonen und überlappt diese. Die Feldisolation besteht normalerweise aus Siliziumdioxid und kann ent- ; weder auf dem Halbleitersubstrat, teilweise in dem Halbleiter-! substrat oder vollkommen innerhalb des Halbleitersubstrats !

in bezug auf ^ource- und Drain-Zonen angeordnet sein. Das ' bekannte Verfahren zum Herstellen eingelassener Oxidisolatationszonen erfordert eine oxidationshemmende Maskenschicht, die eine Oxidation in den aktiven Bereichen des J FET verhindert. Diese Maske kann außerdem bei der Bildung j einer dotierten Zone, die zur Unterbindung von parasitären Kanälen dient, als Sperrmaske eingesetzt werden. Wenn man zusätzlich Störelemente des gleichen Leitungstyps wie das Substrat einführt, kann die Bildung parasitärer leitender Kanäle unter oder längs der Seite der eingelassenen Oxid isolationezone verhindert werden. Ein Beispiel eines Verfahrens zum Herstellen eingelassener Oxidisolationszonen mit Ionenimplantation eingeführten Sperren gegen parasitäre Kanäle ist beispielsweise in der US-Patentschrifft 3 899 offenbart, die der Deutschen Patentanmeldung P 25 27 969.0 entspricht. 7 0 9 8 4 6V 0 7 4 9

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Bei bekannten FET-Strukturen verden die Seiten des Kanals durch die Feldisolationsoxidzone bestimmt, und die Polysilizium-Gate-Elektrode überlappt in diese Feldisolationszone hinein. Diese Überlappung ist deswegen notwendig, da das zur Herstellung der Feldisolation erforderliche lithographische Muster und das zur Herstellung der Polysilizium-Gate-Elektroden verwendete lithographische Muster nicht automatisch miteinander ausgerichtet werden können. Daher muß eine gewisse, die fehlerhafte Ausrichtung berücksichtigende Toleranz (eine Überlappung der Muster) vorgesehen sein, um sicherzustellen, daß Source und Drain nicht miteinander elektrisch kurzgeschlossen werden. Diese notwendige Überlappung der Gate-Elektrode benötigt unerwünschter Weise zusätzliche Fläche auf dem HaIbleiterplättchen. Außerdem tritt an den Kanten des Polysi Iiziums eine topologische Stufe auf, die bei nachfolgendem Herstellen von isolierenden Schichten und metallischen Verbindung «leitung en Schwierigkeiten beim Herstellen der überzüge verursachen kann. Ein Beispiel einer solchen überlappenden Polysllizium-Gate-Elektrode und der sich dabei ergebenden Abstufung im Querschnitt ist in Fig. 1 eines Aufsatzes von Dennard, Rideout, Yu und Gaensslen mit dem Titel "Uses of Ion Implantation in Advanced MOS Field-Effect Transistors" beschrieben, der in ECS Fall Meeting Extended Abstracts, Band 75-2, Seiten 326 bis 329 im Oktober 1975 erschienen ist.

Man kann die der Erfindung zugrunde liegende Aufgabe daher so definieren, daß ein Feldeffekttransistor geschaffen werden soll, dessen aus Polysilizium bestehende Gate-Elektrode die Feldoxidisolation nicht überlappt. Dies führt unmittelbar dazu, daß dadurch die Gesamtfläche, die von einem Feldeffekttransistor eingenommen wird, verkleinert wird, ohne daß dabei die Anzahl der für die Herstellung eines solchens Feldeffekttransistors erforderlichen lithographischen Masken erhöht wird. Vorzugsweise soll dabei erreicht werden, daß

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in dem FET die Polysilizium-Gate-Elektrode an den Enden mit Souce- und Drain-Zonen und an den Seiten mit den nichtleitenden Feldisolationszonen ausgerichtet ist. Diese doppelte Selbstausrichtung ergibt dann eine Polysilizium-Gate-Elektrode , deren seitliche Abmessungen und deren Ort unmittelbar mit den seitlichen Abmessungen und dem Ort des Kanalbereichs des FETs zusammenfällt, so daß das Material der Polysilizium-Gate-Elektrode die Feldisolationsbereiche weder überlappt, noch kleiner ist als diese.

Integrierte Schaltungen mit Feldeffekttransistoren werden unter Verwendung einer Folge von Verfahrensschritten mit lithographischen Masken durch Belichten und Ätzen hergestellt. Um die einzelnen Feldisolationszonen, die Gate-Elektroden auf dem FET, die Kontaktbohrungen für die Gate-Elektroden, Source- und Drain-Zonen und die metallischen Leitungsmuster darzustellen, sind im allgemeinen grundsätzlich vier lithographische Muster zur Begrenzung erforderlich. Bei der Herstellung integrierter Schaltungen sind die dabei verwendeten Verfahrensschritte zur Erstellung lithographischer Masken besonders kritisch. Lithographische Masken-Verfahrensschritte erfordern eine hohe Präzision in der Ausrichtung von Maske zu Maske und außerordentliche Sorgfalt bei der Durchführung. Ist die Fehlausrichtung von Maske zu Maske zu groß, dann werden in der integrierten Schaltung elektrische Kurzschlüsse oder Unterbrechungen auftreten, so daß die Schaltung nicht richtig arbeiten kann. Es muß daher eine gewisse Fehlausrichtungstoleranz festgelegt werden, die die Schwierigkeit bei der Ausrichtung zwischen den Masken berücksichtigt. Alle lithographischen Belichtungssysteme weisen eine endliche Fehlausrichtung auf, die auf ihre eigenen physikalischen Beschränkungen zurückzuführen sind, die normalerweise in einem elektromechanischen System auftreten. Außerdem besteht bei jedem zusätzlichen lithographischen

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Maskenverfahrensschritt in einem Herstellungsverfahren die Gefahr der Beschädigung aufgrund von Maskenfehlern, und außerdem erhöht sich die Schwierigkeit bei der Ausrichtung von Maske zu Maske, wodurch natürlich die Gesamtausbeute abnimmt, und demgemäß die Herstellungskosten steigen. Bei der Herstellung integrierter FET-Schaltungen kommt es vor allen Dingen darauf an, eine Maskenfolge und eine geometrische Anordnung der einzelnen Elemente so zu wählen, daß sich insgesamt Strukturen ergeben, die weniger empfindlich sind für eine Fehlausrichtung von Maske zu Maske, und trotzdem Feldeffekttransistorstrukturen ergeben, die insgesamt klein sind, ohne dabei die Anzahl der erforderlichen lithographischen Masken-Verfahrensschritte zu erhöhen.

Verfahrenstechnisch gesehen ist es daher ebenfalls Aufgabe der Erfindung, ein neues Verfahren zu Herstellung von integrierten Feldeffekttransistorschaltungen anzugeben, welches eine etwas größere Toleranz gegenüber einer Fehlausrichtung von Maske zu Maske aufweist, und außerdem Feldeffekttransistoren relativ kleiner Flächenausdehnung liefert. Insbesondere soll dabei die Anzahl der tatsächlich erforderlichen Masken-Verfahrensschritte zur Abgrenzung der verschiedenen Muster klein gehalten werden. Der neue Feldeffekttransistor soll dabei eingelassene Feldisolationsoxidzonen in bezug auf die obere Oberfläche der Source- und Drain-Zonen des FET besitzen. Die Grenzen der Feldoxidzonen und die Grenzen der Gate-Elektrode des FET dienen dabei zur Bestimmung der Grenzen von Source- und Drain-Zonen.

In der Technik der Herstellung von Feldeffekttransistoren mit aus polykristallinem Silizium bestehenden Gate-Elektroden müssen die Polysiliziumbereiche elektrisch an sehr gut leitenden, metallischen Verbindungsleitungen angeschlossen werden. Dies hat man im allgemeinen dadurch erreicht, daß man über der Gate-Elektrode eine Isolationsschicht aufgewachsen

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und/oder niedergeschlagen hat und dann durch die Isolationsschicht eine Kontaktbohrung geätzt hat. Ein solches Verfahren zum Herstellen eines elektrischen Anschlusses zwischen einer Polysilizium-Gate-Elektrode und einer metallischen Verbindungsleitung verursacht Schwierigkeiten, da das für die Polysilizium-Gate-Elektrode verwendete lithographische Muster und das für die durchgehende Bohrung verwendete lithographische Muster nicht vollständig genau miteinander ausgerichtet werden können. Außerdem ist es nicht möglich, das für die Herstellung der Kontaktbohrungen benutzte lithographische Muster mit dem für die Herstellung der metallischen Verbindungleitungen benutzten lithographischen Muster vollständig auszurichten. Eine Fabrikationsabfolge, die diese besondere Schwierigkeit der Ausrichtung von Kontakten zwischen der Polysilizium-Gate-Elektrode und den metallischen Verbindungsleitungen beseitigt, ist in IBM Technical Disclosure Bulletin, Band 14, Nr. 10, Seite 3176, vom März 1972 und in IBM Technical Disclosure Bulletin, Band 17, Nr. 9, Seite 2802 vom Februar 1975 offenbart. In beiden Veröffentlichungen sind Polysilizium-Gate-Elektroden beschrieben, die die Feldisolationszonen überlappen. Das eine dort vorgeschlagene Herstellungsverfahren schlägt für einen mit Polysilizium-Gate-Elektrode ausgestatteten FET ein Herstellungsverfahren vor, bei dem eine metallische Leitung in bezug auf Polysilizium-Gate-Elektrode selbstausrichtend hergestellt wird, wobei über der Polysilizium-Gate-Elektrode durch eine Gate-Maskenschicht als oxidationshemmende Schicht eine Oxidation verhindert wird. Wenn die oxidationshemmende Schicht entfernt wird, dann liegt die gesamte Gate-Elektrode für eine Kontaktierung frei. Eine metallische HOrtleitung, beispielsweise aus Aluminium, die die Polysilizium-Gate-Elektrode überquert, liefert die elektrische Verbindung mit dieser Gate-Elektrode. Da die gesamte Oberfläche der Gate-Elektrode freigelegt wird, ist es nicht unbedingt erforderlich, daß die Polysilizium-Gate-Elektrode und die metallische Wortlei-

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tung genau miteinander ausgerichtet sind, um eine elektrische Verbindung herzustellen. Eine wesentlich genauere Ausrichtung ist jedoch erforderlich, wenn eine metallische Verbindungsleitung eine Kontaktverbindung mit einer Polysilizium-Gate-Elektrode über eine Kontaktbohrung herstellen muß, die durch eine über der Gate-Elektrode liegende Isolierschicht hindurchgeätzt wurde.

Durch das erfindungsgemäße Verfahren kann man also in gleicher Weise einen Feldeffekttransistor herstellen, der eine etwas größere Toleranz gegen Fehlausrichtung zwischen der PoIysilizium-Gate-Elektrode und der elektrisch sehr gut leitenden Verbindungsleitung zuläßt. Die elektrische Verbindung zwischen der Gate-Elektrode und der Verbindungsleitung wird über der Gate-Elektrode hergestellt, die unmittelbar über dem Kanalbereich des FET liegt. Wird der Kontaktbereich für die metallische Leitung unmittelbar über der Gate-Elektrode und über dem Kanal angebracht, dann erhält man einen Feldeffekttransistor von wesentlich kleinerer Gesamtfläche, als mit bisher bekannten FET-Herstellungsverfahren möglich war. Die Anzahl der lithographischen Masken-Verfahrensschritte ist jedoch nicht größer als bei anderen Herstellungsverfahren von integrierten FET-Schaltungen.

Durch das neue Verfahren erhält man außerdem eine außergewöhnlich ebene Oberflächengestaltung, auf der die metallischen Verbindungsleitungsmuster genau abgegrenzt werden können. Da sich das Polysilizium-Gate-Elektrodenmaterial an die Feldisolation anschließt, kann die Oberfläche der Feldisolationszone auf der gleichen Ebene liegen wie die Oberfläche der Polysilizium-Gate-Elektrode, wodurch die Struktur nahezu vollständig planar wird im Vergleich mit bekannten FET-Strukturen, bei denen das Material der Polysi11zium-Gate-Elektrode die Feldisolationszone überlappt. ί

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Diese neuartigen Feldeffekttransistoren eignen sich natürlich für eine sehr dichte Packung bei der Herstellung von integrierten Schaltungen, wenn die einzelnen Feldeffekttransistoren auf dem gleichen Halbleitersubstrat hergestellt werden.

Damit läßt sich dann eine aus Feldeffekttransistoren bestehende integrierte Schaltung aufbauen, die folgende Eigenschaften aufweist:

1. Eine dicke Feldisolation zwischen den Feldeffekttransistoren der Anordnung,

2. die Feldisolation ist in bezug auf die Oberfläche der Source- und Drain-Zonen des FET vertieft angeordnet,

3. die dotierte Polysilizium-Gate-Elektrode ist in bezug auf die Feldisolationszone selbstausrichtend hergestellt,

4. die dotierten Source- und Drain-Zonen sind in bezug auf die Polysilizium-Gate-Elektrode selbstausrichtend hergestellt,

5. es werden sehr gut leitende Verbindungsleitungen benutzt,

6. der elektrische Anschluß zwischen dotierten Polysilizium-Gate-Elektrode und sehr gut elektrisch leitenden Verbindungsleitungen wird selbstausrichtend hergestellt,

7. es werden Kontaktbohrungen zum Anschluß von Source- und Drain-Zonen an Verbindungsleitungen hergestellt und

8. elektrische Anschlüsse an das halbleitende Substrat.

Das dafür geeignete, erfinderische Herstellungsverfahren benötigt nur grundsätzlich vier lithographische Masken-Verfahrensschritte zur Herstellung von Anordnungen von Feldeffekttransistoren in integrierten Schaltungen mit sämtlichen oben angegebenen Eigenschaften.

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ORIGINAL INSPECTED

Zusammenfassung der Erfindung

Die vorliegende Erfindung befaßt sich also mit einem Feldeffekttransistor (FET), dessen Gate-Elektrode mit ihren Seiten in bezug auf die Grenzen der Feldisolation selbstausrichtend hergestellt ist und bei welchem die Gate-Elektrode den Feldisolationsbereich weder überlappt noch unterlappt sowie auf ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem halbleitenden Substrat, in dem mindestens ein Transistor gebildet wird. Jeder FET hat eine Source-Zone, eine Drain-Zone und eine Kanalzone und die leitenden Source- und Drain-Zonen sind mit den Enden der Gate-Elektrode ausgerichtet. Elektrische Anschlüsse können an Source-, Drain-, Gate- und Substratzonen hergestellt werden, um die notwendigen Signale anzulegen oder abzunehmen.

In einer integrierten Schaltung arbeitet ein FET im allgemeinen als Schalter zum Sperren oder Durchschalten von Signalen oder aber als Verstärker zum Verstärken schwacher Signale.

Eine große Anzahl derartiger Feldeffekttransistoren können auch zu einer integrierten Schaltung zusammengefaßt werden.

Die Feldeffekttransistoren gemäß der Erfindung können in einer integrierten Schaltungsanordnung beispielsweise zur Bildung einer Speicherschaltung mit wahlfreiem Zugriff und zur Bildung von Adressier-, Decodier-, Abfühl- und Taktschaltungen benutzt werden, die am Rande einer Anordnung von FETs vorgesehen werden können. Diese am Rande des Halbleiterplättchens liegenden FET-Schaltkreise werden normalerweise auf demselben Halbleiterplättchen und mit dem gleichen Herstellungsverfahren hergestellt, wie es auch für die Anordnung von Feldeffekttransistoren benutzt wird.

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Man erkennt daraus, daß dieser neuartige Feldeffekttransistor auch so aufgebaut werden kann, daß er eine aus einem FET bestehende Speicherzelle bilden kann, der aus einem FET-Schalter der beschriebenen Art und einem als Ladungsspeicher dienenden Kondensator besteht.

Selbstverständlich kann auch eine große Anzahl solcher Speicherzellen zu einer Speicheranordnung zusammengefaßt werden.

Vorzugsweise wird man bei dem Herstellungsverfahren für die FETs so vorgehen, daß die Seiten der Gate-Elektrode in bezug auf den Feldisolationsbereich und die Enden der Gate-Elektrode in bezug auf Source- und Drain-Zonen selbstausrichtend hergestellt sind.

Das im folgenden zu beschreibende Herstellverfahren ergibt einen FET, der von einer relativ dicken Oxidisolationszone umgeben ist, die normalerweise als Feldisolation bezeichnet wird. Die Feldisolationszone bildet dabei die elektrische Isolation zwischen benachbarten Feldeffekttransistoren, die auf | dem gleichen f''betrat vorhanden sind. Die Feldisolationszone wird normalerweise durch thermische Oxidation des Halbleiter- j

Substrats nach der Abgrenzung des ersten Maskenmusters gebil- j

det. Die Feldisolationszone ist dabei in bezug auf die Ober- ■

fläche von Source- und Drain-Zonen teilweise oder vollkommen i im Halbleitersubstrat versenkt angeordnet.

Die Gate-Elektrode des FET besteht aus Polysilizium und ist im allgemeinen mit dem gleichen Leitungstyp dotiert wie Source- und Drain-Zone. Gemäß der vorliegenden Erfindung werden die aktiven Zonen des FET und die Gate-Elektroden dadurch hergestellt, daß man unter Verwendung der gleichen Oxidationssperrschichtmaske in der gleichen Polysiliziumschicht zweimal lithographische Muster genau abgrenzt. Das erste lithographisch abzugrenzende Muster begrenzt die aktiven

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Zonen des FET zum Unterschied von den Feldisolationszonen, während beim nächsten lithographischen Muster die Gate-Elektroden an den Stellen gebildet werden, an denen die beiden Muster sich schneiden, d.h. wo immer diese Muster eine gemeinsame Fläche umgrenzen, wodurch eine Selbstausrichtung der Grenzen der Feldisolationszonen und der Gate-Elektrode in bezug aufeinander stattfindet. Die dotierten Source- und Drain-Zonen werden durch Eindiffundieren oder Ionenimplantation von Störelementen in das Halbleitersubstrat gebildet, wobei die Feldisolationszonen und die Polysiliziura-Gate-Elektrode als Masken verwendet werden, die verhindern, daß Störelemente unterhalb der Feldisolationszonen und unterhalb der Gate-Elektrode eindringen. Auf diese Weise sind die Grenzen von Source- und Drain-Zone automatisch in bezug auf die Enden der Polysilizium-Gate-Elektrode des FET ausgerichtet.

Zur Bildung einer Anordnung von wahlfrei adressierbaren FETs werden elektrische Verbindungsleitungen an den Gate-Elektroden der FETs in der Anordnung angeschlossen. Diese Leitungen müssen, vollständig davon isoliert, die Source- und Drain-Zonen der FETs der Anordnung überqueren. Dies wird dadurch erreicht, daß man über den Source- und Drain-Zonen und über allen anderen Bereichen der Struktur mit Ausnahme der Gate-Elektroden eine Siliziumdioxidschicht thermisch aufwachsen läßt, wobei die Gate-Elektroden durch eine oxidationsheraraende Schicht geschützt sind. Wenn man dann anschließend die oxidationshemmende Schicht von den Gate-Elektroden entfernt, dann erhält man eine automatisch ausgerichtete Gate-Kontaktfläche für den Anschluß von elektrisch leitenden Verbindungsleitungen. Andere Anschlußleitungen der Anordnung können dadurch gebildet werden, daß man Source-(oder Drain-)Zonen des FET· ausdehnt und viele solcher Source-(oder Drain-)Zonen miteinander verbindet. Source-(oder Drain-)Zonen können außerdem dadurch miteinander verbunden werden, daß man Ver-

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bindungsleitungen verwendet und durchgehende Bohrungen durch die Isolierschicht herstellt und damit einen Zugang für die Source-(oder Drain-)Zonen schafft.

Ein Verfahren, mit dem sich die vorliegende Erfindung befaßt» besteht in der Herstellung einer integrierten Schaltung» die eine Anordnung von FETs mit versenkt oder vertieft angeordneten Feldisolationszonen zwischen den FETs versehen ist, wobei die einzelnen Feldeffekttransistoren der Anordnung eine Kanalzone, eine Gate-Isolationsschicht, eine dotierte Polysilizium-Gate-Elektrode, die in bezug auf die Feldisolationszone quer zur Kanalzone automatisch ausgerichtet ist und die Gate-Elektrode die Feldisolationszonen weder überlappt noch unterläppt, während andererseits Source- und Drain-Zonen automatisch mit den Enden der Gate-Elektrode in Längsrichtung ausgerichtet sind mit einer Isolierschicht über Source- und Drain-Zone, jedoch nicht über der Gate-Elektrode, und mit metallischen sehr gut leitenden Verbindungsleitungen und einem automatisch ausgerichteten elektrischen Anschluß zwischen der Gate-Elektrode und der Verbindungsleitung. Dieses Verfahren besteht dabei aus folgenden Verfahrensschritten!

A) Verwendung eines Halbleitersubstrats eines ersten Leitungstyps mit einer Dotierung mit aktiven Störelementen eines ersten Leitungstyps,

B) Aufbringen einer Isolierschicht auf diesem Substrat, welche anschließend zur Darstellung der Gate-Isolation abgegrenzt wird,

C) Niederschlagen und Dotieren einer Schicht aus polykristallinem Silizium über der Gate-Isolierschicht,

D) Niederschlagen einer oxidationshemmenden Schicht über der polykristallinen Siliziumschicht,

E) Abgrenzen durch Masken und Ätzen erster vorbestimmter polykristalliner Siliziumbereiche zur Darstellung der

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Gesamtfläche der einzelnen FETs,

F) Aufwachsen von versenkt angeordneten Feldisolationszonen in den ausgeätzen Bereichen in das Substrat hinein« zur Bildung von isolierenden Feldisolationszonen zwischen den FETs der Anordnung,

G) erneute Abgrenzung durch Maskieren und Ätzen eines vorbestimmten Musters in den verbleibenden Polysiliziumbereichen zur Darstellung der polykristallinen Silizium-Gate-Elektroden der FETs,

U) thermische Diffusion oder Ionenimplantation von aktiven Störelementen eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps in vorbestimmten Bereichen auf dem Halbleitersubstrat zur Darstellung von Source- und Drain-Zonen der FETs,

I) thermisches Aufwachsen einer Silziumdioxidisolierschicht über den Bereichen der Struktur, jedoch nicht über den Polysilizium-Gate-Elektroden, die immer noch durch eine oxidationshemmende Schicht geschützt sind,

J) Entfernen der noch vorhandenen oxidationshemmenden Schicht über den FET-Gate-Elektroden durch Verwendung eines Äztmittels,

K) Abgrenzung von Kontaktbohrungen zur Darstellung von durchgehenden Bohrungen zur Erzielung von elektrischen Anschlüssen zwischen Verbindungsleitungen und Source- und Drain-Zonen der FETs und

L) Niederschlagen und Abgrenzen eines metallischen, sehr gut elektrisch leitenden Verbindungsleitungsmusters zur Darstellung der elektrischen Anschlüsse nach den Polysilizium-Gate-Elektroden der FETs sowie an die Source- und Drain-Zonen der FETs.

Eine elektrische Verbindung kann an das Halbleitersubstrat dadurch hergestellt werden, daß man Kontaktbohrungen zur Darstellung von durchgehenden Bohrungen entweder

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vor oder nach oder gleichzeitig mit der Herstellung von Kontaktbohrungen zur Darstellung von durchgehenden Bohrungen für die elektrischen Anschlüsse nach Source- und Drain-Zonen herstellt. Ein elektrischer Anschluß kann außerdem dadurch hergestellt werden, daß man auf der Rückseite oder Unterseite des Halbleitersubstrats ein metallisches sehr gut leitendes Material anbringt.

Die vorstehend beschriebenen Verfahrensschritte bei der Herstellung machen es möglich, die gewünschte Anordnung von FET· und die peripheren FET-Schaltkreise mit nur vier grundsätzlichen lithographischen Maskenverfahrensschritten herzustellen. Die vier grundsätzlichen lithographischen Maskenverfahrensschritte (Abgrenzung durch Muster) sind die folgen· dent

1. Eingrenzung der Gesamtfläche eines jeden FETs und der Feldisolationazonen,

2. Eingrenzung des Musters der FET-Gate-Elektroden,

3. Eingrenzung eines Kontaktbohrungsmusters zur Darstellung von durchgehenden Bohrungen nach Source- und Drain-Zonen und

4. Eingrenzen eines sehr gut leitenden Verbindungsleitungsmusters.

Es sei darauf hingewiesen, daß Polysilizium-Gate-Elektroden I überall da gebildet werden, wo das oben unter 2 genannte IMuster über dem unter 1 genannten Muster liegt, d.h., wo die·· beiden Muster «ine gemeinsame Fläche haben. Es sei ferner darauf verwiesen, daß das Maskenmuster 3 ebenso be-I nutzt werden kann, um durchgehende Bohrungen nach den Sub-Istratbereichen herzustellen, falls dies erwünscht ist.

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Die vorliegende Erfindung läßt sich natürlich dann auch bei der Herstellung integrierter Schaltungen anwenden, die aus einer gemäß dem oben beschriebenen Verfahren hergestellten Anordnung von FETs und am Umfang der Anordnung von FETs angeordneten zugehörigen Schaltkreisen aufgebaut ist.

In gleicher Weise ist die vorliegende Erfindung auch auf ein Herstellungsverfahren für integrierte Schaltungen gerichtet, die eine Anordnung von FET-Speicherzellen mit je einem FET aufweist, wobei die einzelnen Zellen durch vertieft angeordnete Feldoxidisolationszonen gegeneinader isoliert sind und die Speicherzellen der Speicheranordnung einen Kanalbereich, eine Gate-Isolation, eine dotierte Polysilizium-Gate-Elektrode, eine aus Polysilizium bestehende obere Elektrode eines Speicherkondensators, ein Kondensator-Dielektrikum, eine dotierte untere Elektrode des Kondensators, die unter der oberen Polysiliziumkondensatorelektrode liegt mit Selbstausrichtung zwischen Feldoxidisolationszonen und den Seiten der Gate-Elektrode in Breitenrichtung, wobei die Gate-Elektrode die Feldoxidisolationszonen weder überlappt noch unterläppt, während Source- und Drain-Zonen mit den Enden der Gate-Elektrode in Längsrichtung automatisch ausgerichtet sind, mit einer Isolation über Source- und Drain-Zonen jedoch nicht über der Gate-Elektrode und mit metallischen sehr gut leitenden Verbindungsleitungen und einem automatisch ausgerichteten, elektrischen Anschluß zwischen Gate-Elektrode und den Verbindungsleitungen. Dieses Verfahren besteht dabei aus folgenden Verfahrensschritten:

A) Verwenden eines Halbleitersubstrats eines ersten Leitungsf typs mit aktiven Störelementen eines ersten Leitungstype,

B) Aufbringen einer Isolierschicht auf dem Substrat, wobei diese Isolierschicht anschließend genau zur Bildung der Gate-Isolationsschicht abgegrenzt wird,

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C) Niederschlagen unter Dotieren einer ersten aus polykristallinem Silizium bestehenden Schicht über der Isolationsschicht ,

D) Niederschlagen einer oxidationshemmenden Schicht über der ersten Polysiliziumschicht,

E) Eingrenzen der FET-Bereiche durch Maskieren und Atzen erster vorbestimmter Polysiliziumbereiche,

F) Aufwachsen von vertieft angeordneten Feldisolationszonen in dem Substrat an den ausgeätzen Bereichen zur Bildung von isolierten Feldoxidbereichen zwischen den Speicherzellen der Anordnung,

G) Eingrenzung durch Maskieren und Ätzen eines zweiten vorbestimmten Musters in den verbleibenden Bereichen der ersten polykristallinen Siliziumschicht zur Darstellung von polykristallinen Silizium-Gate-Elektroden der Speicherzellen,

H) thermische Diffusion oder Ionenimplantation von aktiven Störelementen eines zweiten, entgegengesetzten Leitungetyps in ausgewählte Bereiche des Halbleitersubstrats zur Darstellung der Source-Zonen, Drain-Zonen und der unteren Elektroden der Speicherkondensatoren des FET, I) Bilden einer Isolierschicht für den Speicherkondensator, J) anschließendes Niederschlagen und Dotieren einer zweiten und nachfolgenden Schicht aus Polysilizium oberhalb der Isolierschicht des Kondensators,

K) Eingrenzung der zweiten und nachfolgenden Polysilizium-

i schicht zur Darstellung eines vorbestimmten Musters

von aus Polysilizium bestehenden oberen Elektrodenbe- j

reiche über den entsprechenden dotierten unteren Elek- |

trodenbereichen der Speieherkondensatoren, '

L) thermisches Aufwachsen einer aus Siliziumdioxid beste- |

henden Isolationsschicht über den Bereichen der Struktur j jedoch nicht über den aus polykristallinem Silizium bestehenden FET-Gate-Elektroden, die immer noch durch ,

i eine oxidationshemmende Schicht geschützt sind,

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M) Entfernen der noch vorhandenen oxidationshemmenden

Schicht oberhalb der FET-Gate-Elektroden durch Verwendung eines Ätzmittels,

N) Eingrenzung von Kontaktbohrungen zur Darstellung von durchgehenden elektrisch leitenden Verbindungen für einen Anschluß nach der aus polykristallinem Silizium bestehenden oberen Kondensatorelektrode sowie an die Source- und Drain-Zonen in den Schaltkreisen am Umfang der Anordnung von Speicherzellen,

0) Niederschlagen und Eingrenzen eines Musters von sehr gut leitenden Verbindungsleitungen für einen elektrischen Anschluß an die aus polykristallinem Silizium bestehenden FET-Gate-Elektroden in der Speicheranordnung von Speicherzellen, nach den aus polykristallinem Silizium bestehenden oberen Elektroden der Kondensatoren und an die Source-, Gate- und Drain-Elektroden der FETe in den am Umfang der Anordnung von Speicherzellen liegenden Schaltkreisen und

P) Herstellen elektrischer Anschlüsse an das Halbleitersubstrat.

Die im einzelnen aufgeführten Herstellungsverfahrensschritte ermöglichen es, die gewünschte Anordnung von je ein aktives Bauelement enthaltenden FET-Speicherzellen und am Umfang dieser Anordnungen liegenden FET-Schaltkreisen mit nur fünf lithographischen Masken-Verfahrensschritten herzustellen.

Diese fünf Verfahrensschritte (Eingrenzung von Mustern) bei

j der Herstellung sind die folgenden:

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' 1. Eingrenzung der Bereiche der einzelnen FETs und des

Feldisolationsmusters,

2. Abgrenzung des Musters der FET-Gate-Elektroden, 3. Abgrenzung des Musters der oberen Elektroden der Speieherkondensatoren,

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4. Abgrenzen eines Musters von Kontaktbohrungen zur Darstellung von Durchführungen nach den aus Polysilizium bestehenden oberen Elektroden der Speicherkondensatoren und nach Source- und Drain-Zonen und

5. Eingrenzung eines sehr gut elektrisch leitenden Verbindungsleitungsmusters. ;

Es sei darauf verwiesen, daß immer da aus Polysilizium bestehende Gate-Elektroden gebildet werden, wo das oben beschriebene Muster 2 das Muster 1 überlappt, d.h., wo diese beiden Muster einen gemeinsamen Bereich haben. Es sei ferner darauf verwiesen, daß das Maskenmuster 4 außerdem zur genauen Bestimmung von Kontaktbohrungen für die Darstellung von Durchführungen nach Substratbereichen benutzt werden kann, falls dies erwünscht ist.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung sind den Patentansprüchen im einzelnen zu entnehmen.

In den Zeichnungen zeigt: Fig. 1A schematisch eine Draufsicht auf einen FET

mit einer überlappten Polysilizium-Gate-Elektrode mit einem gegen Fehlausrichtung relativ toleranten Gate-Elektrodenkontakt ge- ; maß dem Stande der Technik,

Fign. 1B und 1C Schnittansichten des FET mit überlappender Gate-Elektrode längs der in Fig. 1 gezeigten Schnittlinien 1B-1B, 1C-1C,

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f A«

Fig. 2A eine schematische Draufsicht auf einen FET

gemäß der vorliegenden Erfindung, bei welchem die Polysilizium-Gate-Elektrode die Feldisolation nicht überlappt,

Fign. 2B und 2C Schnittansichten längs der in Fig. 2A gezeigten Schnittlinien 2B-2B, 2C-2C des FET mit nicht überlappender Gate-Elektrode,

Fig. 3Ά einen Ausschnitt aus einer Anordnung aus

einer integrierten FET-Schaltung unter Verwendung von FETs mit überlappenden Gate-Elektroden und gegen Fehlausrichtung toleranten Gate-Kontakten,

Fig. 3B einen Ausschnitt aus einer Anordnung einer

integrierten FET-Schaltung gemäß der Erfindung unter Verwendung von FETs mit nicht überlappenden Gate-Elektroden und gegen Fehlausrichtung toleranten Gate-Kontakten,

Fign. 4A bis 41 schematisch Schnittansichten des FET in verschiedenen Stufen der Herstellung durch den mit nicht überlappender Gate-Elektrode ausgestatteten FET gemäß der Erfindung längs den in Fig. 5 eingezeichneten Schnittlinien,

Fign. 5A bis 5D Draufsichten auf die vier grundsätzlichen

lithographischen Masken für die Herstellung von mit nicht überlappender Gate-Elektrode ausgerüsteten FETs gemäß der Erfindung,

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SB

Fig. 6A eine Draufsicht einer aus einem FET bestehenden Speicherzelle gemäß der vorliegenden Erfindung, bei welcher die Polysilizium-Gate-Elektrode des FET die Feldisolationsbereiche nicht Überlappt,

Fig. 6B eine Querschnittsansicht längs der Schnittline 6B-6B in Fig. 6A durch die einen FET enthaltende Speicherzelle,

Fig. 7 eine mit dem Raster-Elektronenmikroskop hergestellte Aufnahme eines gemäß der Erfindung hergestellten FET,

Fig. 8 ein Diagramm von Kennlinien, bei denen die

Schwellwertspannung über der zwischen Source und Substrat liegenden Vorspannung aufgetragen ist,

Fig. 9 eine halblogarithmisch dargestellte Kennlinie des Source-Stromes über der Gate-Spannung bei einem FET gemäß der Erfindung und

Fig. 1O eine mittels Raster-Elektronenmikroskop

hergestellte Aufnahme von nur einen FET enthaltenden Speicherzellen gemäß der Erfindung.

Fig. 1A zeigt in Draufsicht einen FET, der gemäß IBM Technical Disclosure Bulletin, Band 14, Nr. 10, Seite 3176, vom März 1972 hergestellt wurde. Dieser FET weist eine metallische Verbindungsleitung 21 auf, die eine selbstausrichtende elektrische Verbindung 22 mit einer Polysilizium-Gate-

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Elektrode 24 herstellt. Bel diesem bekannten Herstellungsverfahren wird die Oxidation über der Polysilizium-Gate-Elektrode durch eine oxidationshemmende Maskenschicht verhindert. Wird die oxidationshemmende Schicht durch ein Ätzmittel entfernt, dann wird die gesamte Gate-Elektrodenfläche für eine Kontaktierung freigelegt. Eine metallische Verbindungsleitung 21, wie z.B. aus Aluminium, überquert die Gate-Elektrode und ergibt eine elektrische Verbindung 22 mit der Gate-Elektrode 24. Da der gesamte Polysiliziumbereich freigelegt wird, ist es hier vorteilhafterweise nicht erforderlich, daß die Maskenmuster zur Herstellung der metallischen Verbindungsleitung und der Polysilizium-Gate-Elektrode genau miteinander ausgerichtet sind, um einen elektrischen Anschluß durchführen zu können. Eine wesentlich genauere Ausrichtung ist jedoch dann erforderlich, wenn der Anschluß der metallischen Verbindungsleitung an die Polysilizium-Gate-Elektrode über eine durch eine Oxidschicht oberhalb der Gate-Elektrode hindurch geätzte Bohrung hergestellt werden soll.

Wie in Fig. 1A gezeigt, sind die Feldisolation und die Polysilizium-Gate-Elektrode 24 nicht automatisch miteinander ausgerichtet, so daß das Material der Gate-Elektrode die Feldisolationszone 12 überlappen muß, um zu verhindern, daß Source 15 und Drain 16 miteinander kurzgeschlossen werden. Aus der Schnittansicht erkennt man, daß der FET gemäß Fig. 1A längs des Kanals von Source- nach Drain-Zone (vergleiche Fig. 1B) in hohem Maße planar ist, jedoch nicht quer zum Kanal (vergleiche Fig. 1C) wegen der überlappenden Gate-Elektrodenstruktur. Diese nicht planare Oberfläche kann bei der Herstellung zu Schwierigkeiten führen. Die metallische Verbindungsleitung 21 muß in jedem Fall dick genug sein, um die wellige Polysilizium-Gate-Elektrodenschicht zu überziehen und um dünne Stellen oder Brüche in der metallischen Leitung 21 zu vermeiden (vergleiche Fig. 1C). Die zur übertragung

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des Musters für die metallischen Verbindungsleitungen von einer Hauptmaske nach dem Sbustrat verwendete Fotolackschicht wird die gleichen Höhenschwankungen mitmachen, so daß Dickenschwankungen in der Fotolackschicht auftreten können, die normalerweise auf ein mit hoher Geschwindigkeit rotierendes Substrat durch Schleudern aufgebracht wird. Dies kann zu einer schlechten Auflösung bei der Definition von Kanten von Metallisierungsleitungen führen, was den Nachteil hat, daß man metallische Leitungen größerer Breite verwenden muß, was wiederum die Packungsdichte verringert. Eine unebene Oberfläche kann außerdem bei der Definition von Kanten eine schlechtere Auflösung ergeben, die sich aus einer unterschiedlichen Tiefe des belichteten Feldes ergibt. Wenn nan versucht, FETs mit immer kleineren Abmessungen herzustellen, dann ergeben sich dann, wenn die Oberflächen nicht völlig eben sind, außergewöhnliche Schwierigkeiten bei lithographischen Begrenzungsverfahren.

Fig. 2A zeigt eine Draufsicht auf einen gemäß der Erfindung aufgebauten FET mit einem selbstausrichtenden elektrischen Anschluß 22 zv.'sehen einer PolyaiIiζium-Gate-Elektrode 23 und einer metallischen Verbindungsleitung 21, wobei die Polysilizium-Gate-Elektrode in bezug auf die Feldisolatione- ; zone 12 in ihrer Breitenausdehnung automatisch ausgerichtet ist und die Feldieolationszone nicht überlappt. Im Gegensatz ;zu den in Fig. 1A gezeigten FET sind die Seiten der in Fig. ,2A dargestellten Polysilizium-Gate-Elektrode 23 automatisch

'mit den Grenzen der Feldisolationszone ausgerichtet, so daß die Gate-Elektrode nicht das Gebiet der Feldisolationszonen überlappt. Aus einer Betrachtung des Querschnitts der neuen FET-Struktur von Fig. 2A sieht man, wie die Fign. 2B und 2C zeigen, daß die Oberfläche dieser neuen FET-Struktur in hohem Maße eben ist. Eine derart glatte Oberfläche vermeidet die bei lithographischen Ver-

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3a

fahren auftretenden Abgrenzungsschwierigkeiten und ergibt außerdem einen FET mit einer kleineren Gate-Elektrodenfläche und einer kleineren Gesamtfläche als der des in Fig. 1A gezeigten Bauelementes.

Die kleinere FET-Struktur gemäß der vorliegenden Erfindung ergibt integrierte Schaltungen mit einer wesentlich höheren Packungsdichte, wie sich dies aus den Fign. 3A, 3B und 3C erkennen läßt, die Bruchstücke einer integrierten FET-Schaltungsanordnung zeigen. Fig. 3A zeigt dabei ein Bruchstück einer integrierten FET-Anordnung mit überlappenden Gate-Elektroden und Fig. 3B einen Ausschnitt aus einer FET-Anordnung gemäß der Erfindung, bei der die Gate-Elektrode die Feldisolation nicht überlappt. Beide Strukturen weisen automatisch ausgerichtete, elektrisch leitende Verbindungen zwischen der Gate-Elektrode und den metallischen Verbindungsleitungen auf. Die in Fign. 3A und 3B dargestellten Ausschnitte sind Beispiele für Bruchstücke einer programmierbaren logischen Anordnung oder einer Festwertspeicheranordnung. Beide Ausschnitte ergeben die gleiche elektrische Funktion, doch ist die Breitenabmessung W der in Fig. 3B dargestellten Ausführungsform kleiner, wenn bei der Herstellung die glei- j chen kleinsten Abmessungen bei den lithographischen Verfahrensschritten eingehalten wurden wie in Fig. 3A. Die Längen abmessung L ist bei beiden Ausführungsformen die gleiche, so daß die Gesamtfläche in Fig. 3B wegen der nicht überlappenden Gate-Elektrode kleiner ist. !

Beschreibung von bevorzugten Ausführungsformen

Der Einfachheit halber ist die Beschreibung der verschiedenen Herstellungsverfahrensschritte gemäß der Erfindung vorzugsweise darauf ausgerichtet, daß ein p-leitendes Siliziumsubstrat als Halbleitersubstrat verwendet wird, während n-lei-

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tende Störelemente für eine Dotierung eindiffundiert oder durch Ionenimplantation eingeführt werden. Dadurch ergibt sich eine n-Kanal-FET-Technik. Selbstverständlich kann auch ein n-leitendes Substrat mit p-leitenden eindiffundierten oder implantierten Dotierungsstoffen für p-Kanal-FET-Technik eingesetzt werden.

Wenn im Laufe der Beschreibung auf Störelemente des n-Leitungstyps hingewiesen wird, dann sind diese Verfahrensschritte in gleicher Weise auf Störelernente des p-Leitungstyps anwendbar und umgekehrt. Außerdem ist die vorliegende Erfindung außer auf Silizium auch auf andere an sich bekannte Substrate anwendbar. Die hier verwendeten Ausdrücke "metallische Verbindungsleitungen¹¹ oder elektrisch sehr gut leitende Verbindungsleitungen beziehen sich auf metallische Leitungen» wie z. B. auf Aluminium oder auch auf nicht metallische Materialien (z.B. hochdotiertes Polysilizium oder intermetallische Silizide), die trotzdem so gute elektrische Leitfähigkeit aufweisen können» daß sie für integrierte Schaltungen brauchbar sind. Ferner sollen die Ausdrücke Leitungen oder Streifen, die abwechslungsweise verwendet werden, lange schmale lithographisch eingegrenzte Bereiche bezeichnen. Außerdem werden die Ausdrücke Polysilizium und polykristallines Silizium, wie im Stand der Technik, abwechselnd benutzt. Wenn ferner auf Störelemente eines ersten Leitungstyps und Störelemente eines zweiten Leitungstyps Bezug genommen wird, so soll der erste Leitungstyp auf n- oder p-leitende Störelemente und der zweite Leitungstyp auf die entgegengesetzt leitfähigen Störelemente Bezug nehmen. D.h., wenn der erste Typ ρ ist, dann ist der zweite Typ n, und wenn der erste Typ η ist, dann ist der zweite Typ p. I

In Fig. 4A ist ein Ausschnitt aus einer erfindungsgemäß auf- j gebauten Anfangsstruktur 1 gezeigt. Ein p-leitendes halb-

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leitendes Slliziumsubstrat 2 mit der gewünschten kristallographischen Ausrichtung (z.B. 100 ) wird durch Zersägen und Polleren eines p-leitenden Slllzlumrohkörpers hergestellt, der bei Anwesenheit eines p-leitenden Dotierungsstoffes wie z.B. Bor nach üblichen Kristallziehverfahren hergestellt ist. Andere p-leitende Dotierungsstoffe für Silizium sind beispielsweise Aluminium, Gallium oder Indium.

Eine dünne Gate-Isolationsschicht 3 wird auf dem Siliziumsubstrat 2 aufgewachsen oder niedergeschlagen. Diese Gate-Isolationsschicht, die etwa 200 bis 1000 8 stark ist, besteht vorzugsweise aus Siliziumdioxid und wird vorzugsweise durch thermische Oxidation der Siliziumoberfläche bei 1000° C in Anwesenheit von trockenem Sauerstoff hergestellt. Die p-leitende Dotierung nahe der Siliziumoberfläche wird dadurch erhöht, daß man einen p-leitenden Dotierungsstoff oder ein solches Störelement durch Ionenimplantation mit geringer Energie oder durch Diffusion einführt. Diese zustätzliche Oberflächendotierungsschicht 4, die die Kanaldotierung darstellt, ist ungefähr 1000 bis 5000 8 dick und dient der Erhöhung der Gate-Schwellwert spannung des FET. Diese zusätzlich p-leitende Dotierung zum Einstellen des Schwellwertes ist an sich bekannt und ist beispielsweise in IBM Journal of Research and Develop., Band 19, Seiten 50 bis 59, vom Januar 1975 in einem Aufsatz von Rldeout und anderen mit dem Titel "Device Design Considerations for Ion Implanted η-Channel MOSFETs" beschrieben. Die Kanaldotierung wird vorzugsweise durch eine Ionenimplantation von Bor vorgenommen. Die Implantation kann dabei vor oder vorzugsweise nach Bildung der Gate-Isolationsschicht durchgeführt werden. Die für die Ionenimplantation von Borionen verwendete Energie ist etwa 50 KeV und die Dosierung beträgt angenähert 2 χ 10¹² cm""².

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Anschließend wird eine Schicht 5 aus Polysilizium niedergeschlagen. Die Polysiliziumschicht ist ungefährt 1500 bis 5OOO A* dick und kann beispielsweise durch chemischen Niederschlag aus der Dampfphase aufgebracht werden. Die Polysili- i ziumschicht wird mit einem n-leitenden Dotierungsstoff, wie ^: z.B. Arsen, Phosphor und Antimon, durch eines der bekannten Verfahren dotiert. Vorzugsweise wird Polysilizium mit Phosphor dotiert und vorzugsweise wird dabei eine POCl--Schicht niedergeschlagen, die anschließend auf angenähert 870° C erhitzt wird, so daß der Phosphor in die Polysilizium- ■ schicht eindringt und diese η-leitend macht. Danach wird die restliche POCl-j-Schicht durch Ätzen des Halbleiterplättchens in gepufferter Fluorwasserstoffsäure entfernt. Eine dünne, aus Siliziumdioxid bestehende Oberflächenschutzschicht

6 mit einer Dicke von 50 bis 200 S kann dann auf der Poly- i Siliziumschicht aufgewachsen oder niedergeschlagen werden ! und verhindert damit, daß eine anschließend darauf niedergeschlagene oxidationshemmende Schicht 7 mit dem Polysilizium J reagiert und es damit später schwierig macht, die oxidations- j ι j

¹ hemmende Schicht zu entfernen. !

Anschließend wird eine festhaftende oxidationshemmende Schicht;

7 aus einem nicht oxydierenden Material wie z.B. Siliziumnitrid, Aluminiumnitrid, Bornitrid, Aluminiumoxid oder Siliziumkarbid niedergeschlagen. Vorzugsweise verwendet man für die Schicht 7 Siliziumnitrid mit einer Stärke von angenähert j 500 bis 1000 8. Die Schicht 7 kann beispielsweise in üblicher !weise durch chemischen Niederschlag aus der Dampfphase aufgebracht werden. Anschließend wird eine zusätzliche Schicht aus Siliziumdioxid 8 niedergeschlagen. Die Siliziumdioxidschicht 8 ist ungeführt 500 bis 1000 8 dick und kann ebenfalls durch chemischen Niederschlag aus der Dampfphase hergestellt werden.

Die Schicht 8 dient als Ätzmaske für die Begrenzung der

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Schicht 7, und die Schicht 7 dient als Ätzmaske für die Begrenzung vorbestimmter geometrischer Muster in der Siliziumdioxidschicht 6 und als eine oxidationshemmende Schicht während des nachfolgenden AufWachsens von Siliziumdioxid über anderen Teilen der Struktur. Später dient die Schicht 6 als Maske zur Definition von Mustern in der Polysiliziumschicht 5. Die oxidationshemmene Schicht 7 sollte nicht oxidieren oder im äußersten Fall in bezug auf die Oxidationsgeschwindigkeit von Silizium oder Polysilizium sehr langsam oxidieren. Die oxidationshemmende Schicht wird dabei unter den Bedingungen , denen diese Schicht durch das Verfahren gemäß der Erfindung ausgesetzt wird, als nicht oxidierend angesehen. Die oxidationshemmende Schicht 7 ist vorzugweise ein Nitrid, wie z.B. Siliziumnitrid, und verhindert eine Oxidation der darunter liegenden Polysiliziumschicht 5.

Anschließend wird eine das Feldisolationsmuster bestimmende Schicht, wie z.B. eine Fotolackschicht 9, wie sie allgemein bei fotolithographischen Masken und Ätzverfahren angewandt wird, über der Oberfläche der obersten Siliziumdioxidschicht 8 aufgebracht. Zu diesem Zweck können alle bekannten fotoempfindlichen polymerisierbaren Fotolackmaterialien eingesetzt werden. Das Fotolackmaterial wird dabei entweder durch Schleudern in der Zentrifuge oder durch Aufsprühen aufgebracht. Die sich dann ergebende Struktur zeigt Fig. 4A.

Die Fotolackschicht 9 wird dann getrocknet und selektiv durch eine fotolithographische Maske (siehe Fig. 5A) durch ultraviolette Strahlung belichtet. Diese Maske besteht aus einem transparenten Material und weist in einem vorbestimmten Muster angeordnete undurchsichtige Abschnitte auf. Das so maskierte Halbleiterplättchen wird einer ultravioletten Strahlung ausgesetzt, wodurch diejenigen Teile des Fotolack·, die unter den transparenten Bereichen der Fotolack-

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maske liegen, polymerisiert werden. Nach Entfernen der Maske wird das Halbleiterplättchen in einer Entwicklerlösung gespült/ wodurch diejenigen Teile des Fotolacks abgewaschen werden, die unter den lichtundurchlässigen Bereichen der Maske lagen und damit dem ultravioletten Licht nicht ausgesetzt waren. Das ganze wird dann für eine weitere Polymerisation und Aushärtung des verbleibenden Fotolackmaterials, das dem gewünschten vorbestimmten Muster entspricht, gebrannt, d.h. des Musters, das diejenigen Bereiche umfaßt, in denen anschließend die FETs gebildet werden.

Anschließend werden diejenigen Abschnitte der Siliziumdioxid· schicht 8, die nicht durch das Fotolackmaterial 9 geschützt werden, entfernt. Dazu wird das Halbleiterplättchen in eine Lösung aus gepufferter Fluorwasserstoffsäure eingetaucht. Diese Ätzlösung löst das Siliziumdioxid auf, greift den Fotolack, die oxidationshemmende Schicht 7, wie z.B. Siliziumnitrid oder andere Materialien der Struktur, wie die Fig. 4B zeigt, nicht an.

Das oberhalb der geätzen Siliziumdioxidschicht 8 liegende Fotolackmaterial wird dann durch Auflösung in einem Lösungsmittel entfernt. Die verbleibenden Bereiche der Siliziumdioxidschicht 8 entsprechen damit einem vorbestimmten Muster und dienen jetzt als Maske zum Ätzen vorbestimmter Muster in der oxidationshemmenden Schicht 7. Die oxidationshemmende Schicht 7 dient dabei als Maske zum Ätzen von Mustern in der dünnen Siliziumdioxidschicht 6 und diese Schicht 6 dient wiederum als Maske für das Ätzen von Mustern in der PoIysiliziumschicht 5. Die sich dabei ergebende Struktur zeigt Fig. 4C.

Die Muster in der Schicht 7, wenn diese aus Siliziumnitrid besteht, können durch Ätzen in einer Phosphorsäurelösung bei

i. In der dünnen

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180° C hergestellt werden. In der dünnen Oxidschicht 6 werden

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Muster durch Ätzung in einer Lösung gepufferter Fluorwasserstoffsäure hergestellt. Die Muster in der Polysiliziumschicht 5 werden durch Ätzen mit einem bekannten Ätzmittel wie z.B. Äthylendiaminpyrokatechol bei 100° C durchgeführt. Damit ist der erste grundsätzliche lithographische Maskenverfahrensschritt beendet, durch den die einzelnen Bereiche des FET im Unterschied zu den Feldisolationsbereichen unter Verwendung eines Maskenmusters gemäß Fig. 5A hergestellt werden. Ein Querschnitt der Struktur bei diesem Stand des Verfahrens zeigt Fig. 4C.

Ein wesentlicher Gesichtspunkt der vorliegenden Erfindung besteht darin, daß der Kanalbereich, die Gate-Isolationsschicht und der Gate-Leiter in der Anfangsstufe des Fertigungsverfahrens hergestellt werden, so daß der gegen das weitere Verfahren empfindliche Kanalbereich und die Gate-Isolationsschicht gegen möglicherweise schädliche Einflüsse, wie z.B. Verunreinigung durch chemische Stofef, die bei der Ätzung von Maskenschichten verwendet werden, Oberflächenbeschädigungen durch Spannungszustände, die durch zur Definition von Mustern aufgebrachte Schichten hervorgerufen werden, und Einfluß von Strahlung zur Abgrenzung von lithographischen Mustern, geschützt werden. Ein weiterer wichtiger Gesichtspunkt der Erfindung ist darin zu sehen, daß die Oxidationshemmende Schicht 7 während nachfolgender Verfahrensschritte ebenfalls als Maskenschicht für die genaue Definition des Gate-Elektro-

ί denmusters der Polysiliziumschicht 5, die Dotierung von Source*· und Drain-Zonen und das Aufwachsen der Isolierschicht dient.

. Diese Mehrfachwirkung der oxidationshemmenden Schicht ergibt eine beträchtliche Vereinfachung des Verfahrens und erleichtert auch die Verkleinerung der für jedes Element benötigten

Fläche. Da außerdem diese oxidationshemmende Schicht 7 sowohl

als Maske für die Abgrenzung der Feldisolationszonen als auch als Maske für die Eingrenzung der Polysilizium-Gate-Elektroden

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wirkt, sind damit die Polysilizium-Gate-Elektrode und die Grenzen der versenkten Feldisolationszonen aus Siliziumdioxid automatisch gegeneinander abgegrenzt. Dadurch ist es nicht mehr notwendig, daß die Polysilizium-Gate-Elektrode die Feldisolationszone überlappt. Ferner sind genau wie im Stand der Technik die Source- und Drain-Zonen automatisch mit den Enden des FET ausgerichtet.

Die p-leitende Dotierung in den Feldisolationszonen 10 kann durch Ionenimplantation oder durch Diffusion eines pleitenden Dotierungsstoffes (vergleiche Fig. 4D) erhöht werden. Diese zusätzliche Dotierungszone 11, die als Sperre gegen parasitäre Kanäle dient, erhöht die für eine Inversion der Siliziumoberfläche unter den später zu bildenden Silizium-¹ dioxid-Feldieolationszonen erforderliche Spannung. Die Verwendung einer zusätzlichen p-leitenden Dotierung, mit der eine Inversion verhindert wird, ist an sich bekannt und in der US-Patentschrift 3 899 363 beschrieben. Die Sperrschicht gegen parasitäre Kanäle wird vorzugsweise durch Ionenimplantation von Bor erzielt. Die bei der Implantation von Borionen benutzte Energie beträgt etwa 6b KeV und die Dosierung beträgt etwa 2 χ 10 cm" . Während der Implantation der Borioneiji dienen die übrigen Teile der Schichten 8, 7, 6 und 5 als sperrende Maske, die die implantierten Borionen daran hindern, in die später zu bildenden Zonen des FET einzudringen.

I Die Struktur wird dann zur Bildung einer teilweise eingelassenen Oxidschicht 12 für die Isolation in den Feldbereichen (Fig. 4D) einer thermischen Oxidation ausgesetzt. Die Feldisolationszonen sind ungefähr 4500 8 dick und werden vorzugsweise in Wasserdampf bei 1000° C gebildet. Während dieser Oxidation wird das Silizium in dem Substrat in Siliziumdioxid umgewandelt, wodurch Siliziumdioxid sowohl unterhalb als auch oberhalb der ursprünglichen Siliziumoberfläche gebildet wird, so daß man tatsächlich von einer teilweise eingelassenen Oxid-

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schicht sprechen kann. Während des Oxidationsvorganges verhindert die Nitridschicht 7 eine Oxidation der darunter liegenden PolySiliziumschicht 5. Die Seiten der Polysiliziumschicht werden jedoch oxidiert. Diese Oxidation verringert jedoch die Breite des FET-Kanals nicht in unerwünschtem Ausmaß. Die Oxidation der Seiten der Polysiliziumschicht 5 stellt in wünschenswerter Weise sicher, daß sich die Feldisolation in engem körperlichen Kontakt mit den Grenzen der später zu bildenden Polysilzium-Gate-Elektrode befindet. Durch geeignete Auswahl der Dicke der Polysilziumschicht und der Dicke der Feldoxidschicht kann die Feldoxidschicht 12 bis auf die Höhe der oberen Oberfläche der Polysilziumschicht oder bis auf jede beliebige andere, vorbestimmte Höhe aufwachsen. Ein Querschnitt der sich dabei ergebenden Struktur zeigt Fig. 4D.

Es sei darauf verwiesen, daß das vorbestimmte in der Polysiliziumschicht 5 und in der oxidationshemmenden Schicht 7 erzeugte Muster der Fläche der anschließend erzeugten FETs entspricht. Da sich die teilweise eingelassene Feldisolationszone an das Muster der Polysiliziumschicht anschließt, ist dieses Muster automatisch in bezug auf die Feldisolationszone ausgerichtet.

Eine zur Bestimmung des Musters der Gate-Elektroden dienende Schicht 13, wie z.B. eine aus Fotolackmaterial bestehende Schicht, wird nunmehr über der Oberfläche der Struktur auf-

gebracht. Das Fotolackmaterial wird unter Verwendung eines j vorbestimmten lithographischen Maskenmusters gemäß Fig. 5B j

durch ultraviolette Strahlung belichtet und die unbelichteten Teile des Fotolacks werden abgelöst. Dies ist der zweite lithographische Maskenverfahrensschritt. Es sei darauf verwiesen, daß das Fotolackmaterial 13 die Feldisolationszonen 12 überlappt, während das Polysiliziummaterial 5, das an-

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schließend die Gate-Elektrode bildet, die Feldisolationszonen nicht überlappt. Wie in Fig. 5D gezeigt/ wird die Kanalzone 14 durch den orthogonalen Schnitt der beiden lithographischen Linienmuster definiert, die einen rechteckigen Gate-Elektrodenbereich ergeben, dessen Seitenabmessungen gleich der kleinsten belichtbaren Linienbreite sind.

Die Struktur wird dann in eine Lösung aus gepufferter Fluorwasserstoffsäure eingetaucht, die die Siliziumdioxidschicht 8 auflöst, die Fotolackschicht 13 und die oxidationshemmende Schicht 7 jedoch nicht angreift. Während dieses Lösungsschritts wird ein relativ kleiner Teil des Feldisolationsoxids entfernt. Obgleich dies unerwünscht ist, ist es doch zulässig, da das Feldisolationsoxid 12 viel dicker ist als die Oxidschicht 8. Eine Querschnittsansicht der sich dabei ergebenden Struktur zeigt Fig. 4E. Das verbleibende, oberhalb des in der Siliziumdioxidschicht geätzten Musters liegende Fotolackmaterial 13 wird dann durch Auflösung in einem Lösungsmittel entfernt. Bei diesem Verfahrensstand wurde die oxidationshemmende Schicht 7 über den nachfolgend herzustellenden Source- und Drain-Zonen freigelegt. Die freigelegten Abschnitte der Schicht 7 können dann, wenn die Schicht aus Siliziumnitrid besteht, durch Ätzen in Phosporsäurelösung bei 180° C entfernt werden. Die unter der jetzt entfernten Siliziumnitridschicht 7 liegende dünne Oxidschicht 6 kann nunmehr durch kurzzeitiges Eintauchen in eine Lösung von gepufferter Fluorwasserstoffsäure entfernt werden. Dieses Tauchätzen entfernt außerdem eine dünne Oxidschicht der Feldisolationsschicht 12, verringert jedoch die Dicke der Feldisolationsschicht nicht in unerwünschtem Maße. Anschließend werden die über den späteren Source- und Drain-Zonen liegenden Abschnitte der Polysiliziumschicht 5 durch Ätzen in einem Ätzmittel wie z.B. Äthylendiamin-Pyrokatechol bei 100° c entfernt. Dieses Ätzverfahren greift jedoch an-

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dere Teile der Struktur nicht an, da sie durch ein Nitrid oder Oxid überzogen sind. Dieser Ätzschritt bestimmt die geometrischen Abmessungen der Polysilizium-Gate-Elektrode 23.

Die η-leitenden Source- und Drain-Zonen werden nunmehr durch Ionenimplantation oder Diffusionsverfahren hergestellt. Zur Erläuterung der vorliegenden Erfindung wurde Ionenimplantation ausgewählt, η-leitende Source- und Drain-Zonen 15 bzw. 16 können bis zu einer Tiefe von 2000 A durch eine Implantation von As bei einer Energie von etwa 100 KeV und einer

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Dosierung von 4 χ 10 cm hergestellt werden. Während dieser Source- und Drain-Implantation wirken die Polysilizium-Gate-Elektrode 5, die dünne Siliziumdioxidschicht 6, die oxidationshemmende Schicht 7 und die Siliziumdioxidschicht 8 als Sperrmaske und verhindern, daß die implantierten n-leitenden Dotierungsstoffe in den FET-Kanalbereich 14 unter der Polysilizium-Gate-Elektrode 5 eindringen. Die dicken Feldisolationszonen wirken als Sperrmaske und verhindern, daß die η-leitenden Störelemente in den eine parasitäre Kanalbildung verhindernden Sperrbereich eindringen. Der sich dabei ergebende Querschnitt nach Bildung von Source- und Drain-Zonen zeigt Fig. 4F.

Man erkennt aus Fig. 4F, daß die Grenzen zwischen den n-leitenden Source- und Drain-Zonen 15 bzw. 16 und dem Kanalbereich 14 des FET durch die Kanten der Polysilizium-Gate-Elektrode 23 definiert sind. Dieses Verfahren wird allgemein als automatische Ausrichtung der Gate-Elektrode bezeichnet. Wenn die Gate-Elektrode automatisch mit Source- und Drain-Zone ausgerichtet ist/ dann werden parasitäre, zwischen Gate und Source und Drain durch Überlappung gebildete Kapazitäten in vorteilhafter Weise gegenüber anderen FET-Herstellungsverfahren ohne automatische Selbstausrichtung verringert. Bei dem erfindungsgemäßen Verfahren sind die Enden der Polysili-

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ziumelektrode automatisch mit den Source- und Drain-Zonen ausgerichtet, während die Seiten der Gate-Elektrode automatisch in bezug auf die nichtleitenden Feldisolationszonen ausgerichtet sind. !

i Als nächstes wird oberhalb der Source- bzw. Drain-Zonen 15 ; und 16 eine dielektrische Isolationsschicht 17 aufgebracht. Die Isolationsschicht 17 dient der elektrischen Isolation j der anschließend aufzubringenden metallischen Verbindungsleitung für die Gate-Elektrode von den η-leitenden Source- und Drain-Zonen. Die Bildung der Isolationsschicht 17 hat außer- , dem den Vorteil, daß sie die Dicke der Feldoxidbereiche 12* ! erhöht und damit die kapazitive Kopplung zwischen der metallischen Verbindungsleitung und dem p-leitenden Substrat verringert. Demgemäß sollte die Isolationsschicht 17 so dick j als mögliche sein, jedoch nicht so dick, daß das Silizium der Source- und Drain-Zonen oder der Feldisolationszonen während der Oxidation in einem unerwünschten Ausmaß verbraucht: werden. !

Die dielektrische Isolationsschicht über den Feldisolationszonen und über den η-leitenden Source- und Drain-Zonen wird durch Aufwachsen einer Siliziumdioxidschicht von 1500 bis 5000 A* Dicke durch thermische Oxidation bei 1000° C in Anwesenheit von Wasserdampf hergestellt. Während dieser Oxidation werden etwa 600 bis 2000 A* des Siliziumsubstrate über der η-leitenden Source- und Drain-Zone zu Siliziumdioxid umgewandelt. Die η-leitenden Source- und Drain-Zonen 15 und 16 werden dabei, wie in Fig. 4G gezeigt, tiefer in das Substrat eindringen und sich nach den Seiten um das Aufwachsende Siliziumdioxid herum ausbreiten. Da das Siliziumdioxid dazu neigt, η-leitende Dotierungsstoffe auszutreiben, wird dieser η-leitende Dotierungsstoff während dieser Oxida- ! tion nicht in merklicher Weise verbraucht. Außerdem bewirkt

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die seitliche Diffusion der η-leitenden Source- und Drain-Zonen keine merkliche Verschlechterung der elektrischen Eigenschaften des FET. Die Oberseite der Polysilizium-Gate-Elektrode wird durch die oxidationshemmende Schicht 7 gegen Oxidation geschützt, während die Enden der Gate-Elektrode an den Grenzen zur Source- und Drain-Zone der Oxidation ausgesetzt sind, wodurch die Schutzisolation sich in wünschenswerter Weise bis nach der oxidationshemmenden Schicht 7 erstreckt. Während der Oxidation nimmt die Dicke der Feldoxidschicht 12* um etwa 500 bis 1500 8 zu.

Anschließend werden die Polysilizium-Gate-Elektroden freigelegt. Zunächst wird jeder noch verbleibende Teil der SiIiziumdioxidschicht 8 durch eine kurze Tauchätzung in Fluorwasserstoffsäure entfernt. Anschließend wird die über den Gate-Elektroden liegende oxidationshemmende Schicht durch Abätzen in einer Phosphorsäurelösung bei 180° C entfernt. Die dünne Siliziumdioxidschicht 6 wird durch kurzzeitiges Eintauchen in gepufferte Fluorwasserstoffsäure entfernt.

Bei der Herstellung integrierter FET-Schaltungen werden elektrische Anschlüsse an die Source- und Drain-Zonen des FET, an das Siliziumsubstrat und an die Polysilizium-Gate-Elektroden des FET hergestellt. Bei einigen ingetrierten Schaltungsanordnungen, wie z.B. bei Festwertspeichern mit je einem aktiven Bauelement je Zelle, treten Source- und Drain-Anschlüsse nicht bei der Anordnung der FETs auf, sondern sind in den außenliegenden Adressier-, Decodier-, Abfühl- und Taktschaltungen, die als pheriphere Schaltkreise bezeichnet werden, vorgesehen. In anderen Schaltungen, wie z.B. in logischen Anordnungen, treten Source- und Drain-Anschlüsse innerhalb der Anordnung der FETs auf. Der Substratanschlußkontakt liegt im allgemeinen nicht innerhalb der Anordnung von FETs. Ein elektrischer Anschluß kann an

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der Oberseite oder der Unterseite des halbleitenden Substrats 2 vorgesehen sein. Vorzugsweise wird der elektrische Anschluß an der Oberseite des halbleitenden Substrats mittels des gleichen Leitungsmusters hergestellt, durch das auch die elektrische Verbindung nach Source- und Drain-Zonen hergestellt wird und wird gleichzeitig damit gefertigt.

Source-, Drain- und Subtratanschlüsse werden dadurch hergestellt, daß über der gesamten Anordnung eine Fotolackschicht aufgebracht wird. Diese Fotolackschicht wird unter Verwendung eines lithographischen Maskenmusters gemäß Fig. 5C durch ultraviolette Strahlung belichtet und die unbelichteten Bereiche des Fotolacks werden abgelöst. Dies ist der dritte grundsätzliche lithographische Maskenverfahrensschritt zur genauen Begrenzung eines Musters. Anschließend werden diejenigen Teile der dicken Siliziumdioxidschicht, die nicht durch das Fotolackmaterial geschützt sind, entfernt. Zur Herstellung elektrischer Anschlüsse an Source, Drain und Substrat wird das Halbleiterplättchen zur Darstellung von Kontaktbohrungen oder Durchführungen 18, 19 und 20 durch die Isolation und Feldoxidschichten in eine Lösung von gepufferter Fluorwasserstoffsäure eingetaucht.

Anschließend wird mit einem Lösungsmittel der über dem geätzen Siliziumdioxid befindliche Fotolack abgelöst. Bei diesem Verfahrensstand liegen die Polysilizium-Gate-Elektroden Source-, Drain- und Substratbereiche in den Kontaktbohrungen 18, 19 bzw. 20 für eine Kontaktierung frei. Die Ablauffolge, nämlich Entfernen der nicht oxidierenden Schicht 7 mit anschließendem Atzen der Kontaktbohrungen 18, 19 und 20, kann ohne nachteilige Beeinflussung der fertigen Struktur umgekehrt werden. Ein Querschnitt durch diese Struktur längs der in Fig. 5C gezeigten Schnittlinie 4H-4H ist in eben

dieser Figur gezeigt.

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Als nächstes wird ein sehr gut leitendes Material für die Verbindungsleitungen 21, vorzugsweise ein Metall, niedergeschlagen. Ein sehr gut leitendes, allgemein für Verbindungsleitungen benutztes Material ist Aluminium, das eine geringe Menge von Verunreinigungen enthalten kann, die einerseits die Elektromigration verringern oder chemische Reaktionen zwischen dem Aluminium und dem zu kontaktierenden Halbleitermaterial verhindern oder verringern sollen. Dieses sehr gut leitende Material, wie z.B. Aluminium, kann durch Kathodenzerstäubung oder vorzugsweise durch Aufdampfen niedergeschlagen werden.

Es sei darauf verwiesen, daß eine Sperrschicht (nicht gezeigt) zwischen Aluminium und den Silizium- oder Polysiliziumschichten vorgesehen sein kann, um eine chemische Reaktion zwischen dem Aluminium und dem halbleitenden Material zu verhindern oder zu verringern. Diese Sperrschicht kann aus einem Metall wie z.B. Titan oder Chrom oder einem intermetallischen SiIizid wie z.B. Platinsilizid oder Paladiumsilizid bestehen.

Anschließend wird die Struktur mit einer Fotolackschicht überzogen, die unter Verwendung eines lithographischen Maskenmusters gemäß Fig. 5D ultravioletter Strahlung ausgesetzt wird, worauf die nicht belichteten Bereiche des Fotolacks abgelöst werden. Dies ist der vierte grundsätzliche lithographische Maskenverfahrensschritt. Diese Struktur wird anschließen in der Weise behandelt, daß die durch das in Fig. 5D gezeigte Fotolackmuster nicht geschützten Teile des leitenden Materials entfernt werden. Wenn unter dem leitenden Material eine Sperrschicht verwendet wird, dann kann das aus leitendem Material bestehende Muster auch als Ätzmaske für die Abgrenzung der Sperrschicht verwendet werden.

Fig. 5D zeigt eine Draufsicht eines FET mit den zugehörigen metallischen Verbindungleitungen zur Darstellung eines auto-

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matisch ausgerichteten elektrischen Anschlusses 22 an der Polysilizium-Gate-Elektrode 23 sowie von Anschlußkontakten durch Bohrungen oder Durchführungen 18, 19 und 20 nach n-leitend dotierten Source- und Drain-Zonen und p-leitend dotierten Substratbereichen. Eine Querschnittsansicht durch den sich von Source nach Drain erstreckenden Kanal der fertigen FET-Struktur gemäß Fig. 5 ist in Fig. 41 und in Fig. 2B gezeigt. Eine Querschnittsansicht quer zum Kanal des FET in Fig. 5D zeigt Fig. 2C.

Bei anderen FET-Herstellungsverfahren, bei denen geätzte Kontaktbohrungen für Anschlüsse zwischen metallischen Verbindungsleitungen und Polysilizium-Gate-Elektroden benutzt werden, ist eine außerordentlich hohe Präzision bei der Ausrichtung der für die Polysilizium-Gate-Elektroden verwendeten lithographischen Maske und der zur Herstellung der Gate-Kontakte erforderlichen lithographischen Maske notwendig. Bei dem bekannten Verfahren, ist, weil nur derjenige Teil der Gate-Elektrode, der durch die Bohrung freigelegt wird, für eine Kontaktierung zur Verfügung steht, eine sehr genaue Ausrichtung zwischen der zur Darstellung der Gate-Kontaktbohrung verwendeten lithographischen Maske und der zur Darstellung der für die metallischen Verbindungsleitungen benötigten lithographischen Maske erforderlich. Die automatische Ausrichtung des Gate-Elektrodenkontaktes gemäß der vorliegenden Erfindung legt die gesamte Polysilizium-Gate-Elektroden- !fläche für die Kontaktierung frei, und das leitende Material muß lediglich über einen Teil der Polysilizium-Gate-Elektrode geführt werden, um eine elektrische Verbindung herzustellen. Diese Toleranz gegen Fehlausrichtung verringert die bei

!der Ausrichtung der lithographischen Masken für Polysilizium-

!Gate, Kontaktbohrungen und Verbindungsleitungen erforderliche

j Präzision ganz erheblich.

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Wie bereits aus dem Stande der Technik bekannt ist, können über der metallischen Schicht 21 zusätzliche Schichten (nicht gezeigt)/ wie z.B. aus Siliziumdioxid, für eine Passivierung der integrierten Schaltung vorgesehen sein. Außerdem können wie bereits bekannt, andere Maskenverfahrensschritte zur Darstellung von durchgehenden Bohrungen durch die Passivierungsschicht zur Darstellung von Kontakten nach der metallischen Verbindungsschicht oder dem halbleitenden Substrat benutzt werden. Außerdem können, falls gewünscht, auch elektrische Anschlüsse an der Rückseite des halbleitenden Substrats vorgesehen sein. Zusätzlich zu der zuvor beschriebenen fotolithographischen Belichtungstechnik unter Verwendung von ultravioletter Strahlung, können bei der vorliegenden Erfindung andere lithographische Maskenverfahren unter Verwendung von Elektronenstrahlen, Röntgenstrahlen oder anderen Strahlungsquellen für die Belichtung benutzt werden. Mit dem erfindungsgemäßen Verfahren können p-Kanal- und n-Kanalfeldeffekttransistören hergestellt werden. Beispiele integrierter Schaltungen, die unter Vewendung der neuen FET-Struktur gemäß der Erfindung hergestellt werden können, sind logische Schaltungen mit beliebigem Zugriff, programmierbare logische Schaltungen, Festwertspeicherschaltungen, Speicheranordnungen mit sequentiellem Zugriff, Speicherschaltungen mit wahlfreiem Zugriff, Schieberegisterschaltungen sowie Schieberegisterschaltungen nach Art einer Eimerkette, ladungsgekoppelte Schieberegisterschaltung und Speicheranordnungen mit wahlweisem Zugriff und je einem aktiven Element je Speicherzelle.

Speicherzellen mit je einem aktiven Element je Zelle enthalten dabei einen als Schalter wirkenden Feldeffekttransistor und einen aus Leiter, Isolator und Halbleiter bestehenden, der Informationsspeicherung dienenden Kondensator. Der FET dient dabei als Schalter, der die Einspeicherung und Entnahme der die Informationen darstellenden elektronischen

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Ladungen (Ladungsträger) In den Kondensator bzw. aus dem Kondensator schaltet. Der Speicherkondensator wird dabei In zwei Betriebszuständen, nämlich geladen bzw. ungeladen zur Darstellung einer binären 1 und einer binären 0 betrieben. Die obere Elektrode des Speicherkondensators kann dabei als die Anode der Ein-Elementzelle bezeichnet werden.

Eine bestimmte Art von Ein-Element-Speicherzelle, auf die sich die vorliegende Erfindung mit Erfolg anwenden läßt, weist einen Speicherkondensator auf, dessen untere dotierte Kondensatorelektrode unmittelbar unter einer gesonderten, genau abgegrenzten, aus PolySilizium bestehenden oberen Kondensatorelektrode liegt, wie dies in der Deutschen Patentanmeldung P 27 03 957.2 der Anmelderin beschrieben ist. Eine derartige Ein-Element-FET-Speicherzelle unter Verwendung eines gemäß der Erfindung hergestellten FET und einer zweiten, getrennt davon definierten, aus Polysilizium bestehenden oberen Speicherelektrode ist in Fig. 6 dargestellt. Für die Herstellung einer solchen Ein-Elementzelle ist ein zusätzlicher Maskenverfahrensschritt zur Abgrenzung der Ladungsspeicher-Kondensatorelektrode in einer zweiten Polysiliziumschicht erforderlich. Die zusätzlichen für die Herstellung einer solchen Ein-Elementzelle erforderlichen Verfahrensschritte bestehen darin, zunächst eine Isolationsschicht zu erzeugen, worauf anschließend über der Isolationsschicht des Kondensators eine weitere Schicht aus Polysilizium niedergeschlagen und dotiert wird. Aus dieser zweiten PoIysiliziumechicht werden Elektrodenbereiche 26 über den entsprechenden Elektroden 27 der Speicherkondensatoren gebildet. Der Elektrodenbereich der oberen Polysiliziumelektrode bedeckt dabei eine Anzahl dotierter unterer Elektroden. Diese Verfahrensschritte werden nach einer thermischen Diffusion

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oder Ionenimplantation von aktiven Störelementen des zweiten oder entgegengesetzten Leitungstyps in vorbestimmte Bereiche des Halbleitersubstrats zur Darstellung von FET-Source- und Drain-Zonen 15 bzw. 16 durchgeführt. Diese thermische Diffusion oder Ionenimplantation liefert die für die Darstellung der unteren Elektroden der Speieherkondensatoren erforderlichen Störelernente.

Die η-leitenden Source- und Drain-Zonen und die untere Kondensatorelektrode werden nach Abgrenzung der Polysilizium-Gate-Elektrode jedoch vor der genauen Abgrenzung der oberen aus Polysilizium bestehenden Kondensatorelektrode durch Ionenimplantation oder Diffusion hergestellt. Die Ionenimplantation oder thermische Diffusion muß vor dem Niederschlag der zweiten Polysiliziumschicht durchgeführt werden, um damit eine η-leitende untere Kondensatorelektrode unter der aus Polysilizium bestehenden oberen Kondensatorelektrode zu bilden.

Insbesondere wird durch thermische Oxidation der Siliziumoberfläche in Anwesenheit von trockenem Sauerstoff eine dünne Speicherkondensator-Isolierschicht aus Siliziumdiaxid mit einer Dicke zwischen etwa 200 und 1000 8 gebildet. Die zweite anschließend aufzubringende Polysiliziumschicht ist etwa 3500 bis 5000 S dick und kann durch chemischen Niederschlag aus der Dampfphase gebildet werden. Nach dem Dotieren wird über der zweiten Polysiliziumschicht eine 5OO bis 1000 A dicke Siliziumdioxidschicht aufgewachsen oder niedergeschlagen. Vorzugsweise wird die Siliziumdioxidschicht in üblicher Weise durch Niederschlag aus der Dampfphase aufgebracht. Der Rest der POCl-j-Schicht muß nicht vor der Bildung dieser Siliziumdioxidschicht entfernt werden.

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Zur Darstellung des Musters der oberen aus Polysilizium bestehenden Kondensatorelektroden wird eine Fotolackschicht aufgebracht. Diese Fotolackschicht wird unter Benutzung eines lithographischen Maskenmusters durch Ultraviolettstrahlung belichtet, und die unbelichteten Bereiche des Fotolacks werden abgelöst. Anschließend wird die Struktur in der Weise behandelt, daß die nicht durch das Fotolackmaterial geschützten Teile der Siliziumdioxidschicht 8 entfernt werden.

Das Halbleiterplättchen wird in eine Lösung aus gepufferter Fluorwasserstoffsäure eingetaucht, die die Siliziumdioxidschicht auflöst, jedoch den Fotolack, die oxidationshemmende Schicht, wie z.B. aus Siliziumnitrid, Silizium oder anderen Materialien, nicht angreift. Der über dem geätzen Siliziumdioxidrauster verbleibende Fotolack wird anschließend mit einem Lösungsmittel entfernt. Das verbleibende Siliziumdioxid entspricht einem vorbestimmten Speicherkondensator-Elektrodenmuster. Die Muster in der Polysilizium-Speicherelektrodenschicht werden durch Ätzen mit einem an sich bekannten Ätzmittel, wie etwa Äthylendiamin-Pyrokatechol bei 100° C gebildet. Diese Ätzmittel greift die Polysilizium-Gate-Elektroden, die an den Seiten durch eine Schutzschicht aus Siliziumdioxid und auf der Oberseite durch eine oxidationshemmende Schicht und eine Oxidschicht überzogen sind, nicht an, weil dieses Ätzmittel Siliziumdioxid und Siliziumnitrid nicht angreift. Die über den Polysiliζium-Kondensatorelektroden liegende Siliziumdioxidschicht wird vorzugsweise beibehalten, da dadurch die dielektrische Isolation über der Elektrode ι verbessert wird.

Zu diesem Zeitpunkt kann zumErhöhen der elektrischen Leit-

! fähigkeit der Source- und Drain-Zone (η-leitende Bitleitungen) j eine zusätzliche η-leitende Implantation oder Diffusion durchgeführt werden. Diese zusätzliche η-leitende Dotierung wird dabei die Leitfähigkeit der unteren Elektrode des Kon-

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densators wegen der Sperrwirkung der aus Polysilizium bestehenden oberen Kondensatorelektrode und der Siliziumdioxidschicht nicht erhöhen.

Mittels der vorliegenden Erfindung sind FETs erzielbar, die wesentlich kleinere Abmessungen aufweisen,als im Stand der Technik, da die Bereiche der Polysilizium-Gate-Elektroden und der Feldisolationszonen automatisch miteinander ausgerichtet sind, so daß dadurch das Polysilizium die Feldisolation nicht überlappen muß. Das führt andererseits wieder zu einer höheren Packungsdichte. Da das Polysiliziummaterial der Gate-Elektroden sich unmittelbar an die Feldisolation anschließt und weil die automatische Ausrichtung der Anschlüsse an die Gate-Elektrode gegen Fehlausrichtung relativ tolerant ist, ist die Gate-Elektrodenkontaktflache ein relativ kleiner Bruchteil der Gesamtfläche des FET und der zugehörigen Feldisolationszonen. Der Gate-Kontakt wird über der Gate-Elektrode und damit über dem Kanal hergestellt. Diese vertikale Anordnung des elektrischen Anschlusses nach der metallischen Leitung Über der Gate-Elektrode und über dem Kanal ergibt einen FET, dessen Gesamtfläche kleiner ist, als dies mit bisherigen FET-Herstellungsverfahren möglich war. Die Anzahl der grundsätzlich erforderlichen lithographischen Maskenschritte ist dabei jedoch nicht größer als bei anderen Verfahren zur Herstellung von integrierten FET-Schaltungen.

Wie bereits beschrieben, werden gemäß der vorliegenden Erfindung lithographische Maskenmuster zweimal in der gleichen PolySiliziumschicht unter Verwendung der gleichen oxidationshemmenden Maskenschicht und zwei getrennte lithographische Maskenschritte durchgeführt. Das erste lithographische i Muster begrenzt die Feldisolationszonen und das nächste Muster

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2?

grenzt die Gate-Εlektrodenbereiche da ein, wo sich die beiden Muster Überschneiden, d.h., wo diese eine gemeinsame Fläche einschließen. Diese beiden Muster bestehen aus orthogonal sich schneidenden Streifen, d.h. Linien, die dann ein kleines Quadrat aus Polysilizium ergeben, das dann die Gate-Elektrode des FET wird. Die wiederholte Eingrenzung einer einzigen oxidationshemmenden Maskenschicht ergibt eine Verringerung der Anzahl von Schichten und Verfahrensschritte, wodurch das Herstellungsverfahren gegenüber anderen FET-Herstellungsverfahren vereinfacht wird, die sowohl vertieft angeordnete Feldisolationszonen und selbstausrichtende Gate-Elektrodenkontakte benutzen.

Ein weiterer Vorteil der Erfindung besteht darin, daß die Kanalzone, die Gate-Elektrodenisolation und der Gate-Leiter bereits in einer Anfangsstufe des Fertigungsverfahrens festgelegt werden, wodurch der gegen verschiedene Verfahrensschritte empfindliche Kanalbereich und die Gate-Isolation gegen möglicherweise schädliche Einflüsse, wie z.B. eine Verunreinigung durch Chemikalien, die für die Ätzung der Maskenschichten benutzt werden, gegen Oberflächenschäden durch Zugspannungen, die durch die Maskenmuster definierende Schichten eingeführt werden, und durch Bestrahlung zur Darstellung lithographischer Muster, geschützt werden.

Ein weiterer Vorteil der Erfindung besteht darin, daß die Isolationsoxidschicht bis auf die Höhe der oberen Oberfläche des Gate-Elektrode auf allen Seiten der Gate-Elektrode nach oben aufwächst, so daß sich eine in hohem Maße ebene Topographie ergibt, auf der sich dann das metallische Verbindungsleitungsmuster leichter anbringen läßt. Da außerdem die gesamte Oberfläche der Gate-Elektrode für eine Kontaktierung freigelegt wird, erhält man tatsächlich eine sehr große ί Gate-Kontaktfläche, so daß deswegen das für die Verbindungs- j leitungen benutzte lithographische Muster in bezug auf das '

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die Gate-Elektrode definierenden lithographischen Muster nicht so sehr genau ausgerichtet werden muß.

Ein weiterer Vorteil der Erfindung ist darin zu sehen, daß der elektrische Anschluß an das halbleitende Substrat mit dem gleichen Maskenmuster hergestellt werden kann, mit dem die elektrischen Anschlüsse an Source- und Drain-Zonen des FET dargestellt werden, wenn die Dicke der Feldisolationszonen sich nicht wesentlich von der Dicke der thermischen Isolationsschicht über Source- und Drain-Zonen unterscheidet.

Fig. 7 zeigt eine mit einem Raster-Elektronenmikroskop hergestellte Aufnahme eines nach dem erfindungsgemäßen Verfahren hergestellten experimentellen FET. Die Oberfläche der in Fig. 7 gezeigten Struktur ist in hohem Maße planar und die aus Aluminium bestehende Verbindungsleitung 21 zeigt nur eine ganz geringe Welligkeit bei der Uberquerung der aus Polysilizium bestehenden Gate-Elektrode 23 und dem automatisch damit ausgerichteten elektrischen Anschluß 22. Außerdem ist die Gate-Elektrode sowohl mit den leitenden Source- und Drain-Zonen 15 bzw. 16, als auch mit den nicht leitenden Isolationsbereichen 12' ausgerichtet.

Gemäß der vorliegenden Erfindung wird die Kanalimplantation für die Einstellung des Schwellwertes vor dem Aufwachsen der Feldisolationszonen und dem Aufwachsen der über Source- und Drain-Zonen liegenden Isolationsschicht durchgeführt. Geht man so vor, dann könnte man befürchten, daß sich die Kanalimplantation so weit ausbreitet, daß die Substratempfindlichkeit (d.h. die Kennlinie der über der Source-Substratvorspannung V aufgetragenen Gate-Schwellwertspannung V_t) beträchtlich beeinträchtigt wird. Fig. 8 zeigt die Substratempfindlichkeit eines erfindungsgemäß hergestellten

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FET, bei dem die Kanalimplantation vor dem Aufwachsen der Oxidschichten durchgeführt wurde, was für dieses mögliche Problem den schwersten Fall darstellt. Für einen Vergleich zeigt Fig. 8 außerdem die Substratempfindlichkeit eines in ; üblicher Weise hergestellten FET, bei dem die Kanalimplantation nach Aufwachsen der Feldoxidschicht und nach dem Aufwachsen der Gate-Isolationschicht und mit einem Minimum an Hochtemperatürbehändlung vorgenommen wurde, wie dies beispielsweise in einem Aufsatz von Dennard und anderen in "Design of Ion-Implanted MOSFET's with Very Small Physical Dimensions" in IEEE Journal of Solid-state Circuits, Band SC-9, Nr. 5, Seiten 256 bis 268 vom Oktober 1974 beschrieben ist. Fig. 8 zeigt dabei, daß die Substratempfindlichkeit der gemäß der Erfindung hergestellten FETs durch die Hochtemperaturbehandlung nicht nachteilig beeinflußt wird. '

Fig. 9 zeigt eine experimentelle, im halblogarithmischen Mafistab aufgetragene Kennlinie, bei der für einen gemäß der ; Erfindung hergestellten FET der von Source nach Drain fließen-! de Strom I_OQ über der Gate-Spannung V aufgetragen ist. j Die die unterhalb des Schwellwertes stattfindende Stromlei- I

tung darstellende Kennlinie zeigt, daß die FETs bis auf einen

—12 sehr niedrigen Stromwert abschalten (z.B. weniger als 10 A) und daß bei der Herstellung von Ein-Element-Speicherzellen ! von Source- nach Drain-Zone fließende Leckströme bei Gate-Vorspannung Null ohne Bedeutung sind.

Fig. 10 zeigt eine mit einem Raster-Elektronenmikroskop hergestellte Aufnahme einer experimentellen aus Ein-Elementzellen bestehenden FET-Speicheranordnung mit FETs gemäß der Erfindung und einer zweiten Schicht aus Polysilizium zur Darstellung der oberen Elektroden des Speicherkondensators, wie dies zuvor beschrieben und in Fig. 6 gezeigt ist.

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Claims (23)

1. PATENTANSPRÜCHE

   Feldeffekttransistor, insbesondere für hochintegrierte Schaltungen mit einer Source-, einer Drain-Zone, einer Kanalzone und einer isolierten Gate-Elektrode sowie mit Feldisolationszonen, dadurch gekennzeichnet, daß zwei einander gegenüberliegende Seiten der Gate-Elektrode (23) automatisch mit den Grenzen der Feldisolationszone (12, 12') ausgerichtet sind, wobei die Gate-Elektrode die Feldisolationszone (12, 12') weder überlappt noch unterlappt, und daß ferner die beiden anderen einander gegenüberliegenden Enden der Gate-Elektrode automatisch mit den Grenzen von Source- bzw. Drain-Zone (15, 15) ausgerichtet sind.
2. 2. Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch folgenden Aufbau:

   A) ein Halbleitersubstrat (2) eines ersten Leitungstyps mit einer Dotierung mit aktiven Störelementen des ersten Leitungstyps,

   B) eine FET-Gate-Isolierschicht (17) über der Kanalzone (4),

   C) eine dotierte polykristalline Silzium-Gate-Elektrode (23) über der FET-Gate-Isolierschicht, wobei die Grenzen der polykristallinen Silizium-Gate-Elektrode die Grenzen der Kanalzone (4) des FETs nach Länge und Breite bestimmen,

   D) eine dotierte Source-Zone (15) des zweiten entgegengesetzten Leitungstyps, welche mit einem Ende der FET-Gate-Elektrode in Längsrichtung automatisch , ausgerichtet ist, '

   E) eine dotierte Drain-Zone (16) eines zweiten entgegent

   gesetzten Leitungstyps, welche in bezug auf das andere Ende der FET-Gate-Elektrode in Längsrichtung automatisch ausgerichtet ist,

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   ORIGINAL

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   F) vertieft angeordnete Feldisolationszonen (12, 12') für eine Isolierung des FETs von anderen FETs und von anderen Strukturen und Schaltungen auf dem gleichen Halbleitersubstrat und

   G) wobei diese Feldisolationszonen in bezug auf die Seiten eier FET-Gate-Elektrode in Breitenrichtung quer zur Gate-Elektrode automatisch ausgerichtet sind und die Gate-Elektrode die Feldisolationszonen weder überlappt noch unterlappt und

   H) durch die unter der Gate-Elektrode und unter der FET-Isolierschicht liegende mit aktiven Störelementen des ersten Leitungstyps dotierte FET-Kanalzone (4), deren Grenzen in Längs- und Querrichtung durch die Grenzen der polykristallinen Silizium-Gate-Elektrode festgelegt sind.

   I) durch eine Isolationsschicht (17) mindestens über FET-Source-Zone und FET-Drain-Zone jedoch nicht über der FET-Gate-Elektrode,

   J) metallische, sehr gut elektrisch leitende Verbindungsleitungen 21 und

   K) durch einen automatisch richtig ausgerichteten elektrischen Anschluß (22) zwischen der aus polykristallinem Silizium bestehenden Gate-Elektrode (23) und der Verbindungsleitung (21) sowie mit Kontaktbohrungen für Durchführungen zur Darstellung elektrischer Anschlüsse an die Source- und Drain-Zonen des FET mit daran angeschlossenen Verbindungsleitungen und einem elektrischen Anschluß an dem Halbleitersubstrat.
3. 3. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß das Halbleitersubstrat aus p-leitendem Silizium aktive p-leitende Störelemente enthält.

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4. 4. Feldeffekttransistor nach Anspruch 3, dadurch gekennzeichnet, daß das p-leitende Störelement aus einer aus Bor, Aluminium, Gallium und Indium bestehenden Gruppe ausgewählt ist.
5. 5. Feldeffekttransistor nach Anspruch 4, dadurch gekennzeichnet, daß die vertieft angeordnete Feldisolationszone aus Siliziumdioxid besteht.
6. 6. Feldeffekttransistor nach Anspruch 5, dadurch gekenn- ■ zeichnet, daß die Feldisolationszone etwa 4000 bis etwa 10 0OO A* dick ist.
7. 7. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß unterhalb und neben der vertieft ange- ■ ordneten Feldisolationszone eine aktive Störelemente eines ersten Leitungstyps enthaltene Zone (11) zur Ver-' hinderung parasitärer Kanäle angeordnet ist.
8. 8. Feldeffekttransistor nach Anspruch 7, dadurch gekennzeichnet, daß die Konzentration der in der Zone (11) zur Verhinderung parasitärer Kanäle angeordneten aktiven Störelernente größer ist als die Konzentration der

   ! aktiven Störelemente in dem halbleitenden Substrat.
9. 9. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Isolierschicht aus Siliziumdioxid besteht.
10. 10. Feldeffekttransistor nach Anspruch 9, dadurch gekennzeichnet, daß die Gate-Isolierschicht etwa 200 bis •twa 1000 S dick ist.

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11. 11. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die polykristalline Silizium-Gate-Elektrode etwa 15OO bis etwa 50OO 8 dick ist.
12. 12. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß das aktive Störelement des zweiten Leitungstyps ein η-leitender Dotierungsstoff, wie z.B. Arsen, Phosphor oder Antimon ist.
13. 13. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindungsleitungen aus Aluminium bestehen.
14. 14. Feldeffekttransistor nach Anspruch 13, dadurch gekennzeichnet, daß zwischen dem Aluminium der Verbindungsleitungen und dem Silizium oder dem polykristallinen Silizium zur Verhinderung einer chemischen Reaktion eine Sperrschicht angeordnet ist.
15. 15. Feldeffekttransistor nach Anspruch 14, dadurch gekennzeichnet, daß als chemische reaktionshemmende Schicht ein intermetallisches Silizid oder ein anderes Metall als Aluminium verwendet ist.
16. 16. Feldeffekttransistor nach Anspruch 15, dadurch gekennzeichnet, daß die eine chemische Reaktion hemmende Schicht aus Titan oder Chrom besteht.
17. 17. Feldeffekttransistor nach Anspruch 13, dadurch gekennzeichnet, daß die eine chemische Reaktion hemmende Schicht aus Platinsilizid oder Palladiumsilizid besteht.

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18. 18. Feldeffekttransistor nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß er jeweils zusammen mit einem ebenfalls integrierten Ladungsspeicherkondensator eine FET-Ein-Elementspeicherzelle bildet/ wobei der Ladungsspeicherkondensator aus einer unteren und einer oberen Kondensatorelektrode und einer dazwischenliegenden Isolierschicht (25, 26, 27) besteht und daß dabei die untere Kondensatorelektrode bei gleicher Dotierung unmittelbar mit der Source-Zone des FETs verbunden ist, während die obere Kondensatorelektrode aus einer mit dem ersten aktiven Störelement dotierten Schicht aus polykristallinem Silizium besteht.
19. 19. Feldeffekttransistor nach Anspruch 18, dadurch gekennzeichnet, daß die obere Elektrode des Speicherkondensators etwa 3500 bis etwa 50OO S dick ist.
20. 20. Feldeffekttransistor nach Anspruch 19, dadurch gekennzeichnet, daß die aus polykristallinem Silizium bestehnde FET-Gate-Elektrode, die obere Elektrode des Speicherkondensators, die Source- und Drain-Zonen des FETs mit dem zweiten Leitungstyp dotiert sind.
21. 21. Feldeffekttransistor nach Anspruch 20, dadurch gekennzeichnet, daß die Isolierschicht des Speicherkondensators aus Siliziumdioxid mit einer Dicke von etwa 200 bis etwa 1000 8 besteht.
22. 22. Verfahren zum Herstellen eines Feldeffekttransistors nach einem oder mehreren der Ansprüche 1 bis 21, gekennzeichnet durch folgende Verfahrensschritte:

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    A) Verwendung eines Halbleitersubstrats eines ersten Leitungstyps mit einer Dotierung mit aktiven Störelementen des ersten Leitungstyps,

    B) Aufbringen einer Isolierschicht auf diesem Substrat, welche anschließend zur Darstellung der Gate-Isolation abgegrenzt wird,

    C) Niederschlagen und Dotieren einer Schicht aus polykristallinem Silzium über der Gate-Isolierschicht,

    D) Niederschlagen einer oxidationshemmenden Schicht über der polykristallinen Siliziumschicht,

    E) Abgrenzen durch Masken und Ätzen von ersten vorbebestinunten polykristallinen Siliziumbereichen zur Darstellung der Gesamtfläche der einzelnen FETs,

    F) Aufwachsen von versenkt angeordneten Feldisolationszonen in den ausgeätzten Bereichen in das Substrat hinein, zur Bildung von isolierenden Feldisolationszonen zwischen den FETs der Anordnung,

    G) erneute Abgrenzung durch Maskieren und Ätzen eines vorbestimmten Musters in den verbleibenden PoIysiliziumbereichen zur Darstellung der polykristallinen Silizium-Gate-Elektroden der FETs,

    H) thermische Diffusion oder Ionenimplantation von aktiven Störelementen eines zweiten zum ersten Leitungstyp entgegengesetzten Leitungstyps in vorbestimmten Bereichen auf dem Halbleitersubstrat zur Darstellung von Source- und Drain-Zonen der FETs,

    I) thermisches Aufwachsen einer Siliziumdioxid-Isolierschicht über den Bereichen der Struktur, jedoch nicht über den Polysilizium-Gate-Elektroden, die immer noch durch eine oxidationshemmende Schicht geschützt sind,

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    J) Entfernen der noch vorhandenen oxidationshemmenden Schicht über den FET-Gate-Elektroden durch Verwendung eines Ätzmittels,

    K) Abgrenzung von Kontaktbohrungen zur Darstellung von durchgehenden Verbindungen zur Erzielung von elektrischen Anschlüssen zwischen Verbindungsleitungen und Source- und Drain-Zonen der FETs und

    L) Niederschlagen und Abgrenzen eines metallischen, sehr gut elektrisch leitenden Verbindungsleitungsmusters zur Darstellung der elektrischen Anschlüsse nach den Polysilizium-Gate-Elektroden der FETs sowie an die Source- und Drain-Zonen der FETs,

    M) Herstellen eines elektrisch leitenden Anschlusses an das Substrat.
23. 23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß als Substrat ein p-leitendes Siliziumsubstrat verwendet wird, das aktive, eine p-Leitung hervorrufende Störelemente enthält.

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