JPH0448640A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH0448640A JPH0448640A JP2153984A JP15398490A JPH0448640A JP H0448640 A JPH0448640 A JP H0448640A JP 2153984 A JP2153984 A JP 2153984A JP 15398490 A JP15398490 A JP 15398490A JP H0448640 A JPH0448640 A JP H0448640A
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- JP
- Japan
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- film
- polysilicon
- gate
- oxidation
- etching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
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- H10D64/01324—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、Ｇ ＯＬ Ｄ （Ｇａｔｅ−ロｒａｉｎ
０ｖａｒｌａｐｐｅｄＬＤＤ）構造をもつＭＯＳトラン
ジスタの製造方法に関するものである。
０ｖａｒｌａｐｐｅｄＬＤＤ）構造をもつＭＯＳトラン
ジスタの製造方法に関するものである。
（従来の技術）
ＭＯＳトランジスタ、詳しくは、ＭＯ５型電界効果トラ
ンジスタ（Ｍ ＯＳ Ｆ Ｅ Ｔ ； Ｍｅｔａｌ−Ｏ
ｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成要素とする
集積回路では、集積回路の集積度を向上させる目的で、
半導体基板上に形成するＭＯＳトランジスタの素子寸法
を縮小するのが一般的である。
ンジスタ（Ｍ ＯＳ Ｆ Ｅ Ｔ ； Ｍｅｔａｌ−Ｏ
ｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成要素とする
集積回路では、集積回路の集積度を向上させる目的で、
半導体基板上に形成するＭＯＳトランジスタの素子寸法
を縮小するのが一般的である。
ところで、ＭＯＳ ）ランジスタの基本的な構造は、第
３図に基本的なｎチャンネル型のＭＯＳ ）ランジスタ
の模式図を示すように、Ｓｉ基板（Ｐ型シリコン基板１
０１）上に薄い酸化膜（ゲート酸化膜１０３）を介して
金属電極（ポリシリコン電極１０４）を設けた所謂ＭＯ
Ｓキャパシタの両側に、キャリアの供給源となるソース
１０５と、キャリアを取り出すドレイン１０６を拡散層
（Ｎ”拡散層１０２）で形成したものであり、隣接する
ＭＯＳ）ランジスタとの分離は厚いフィールド酸化膜１
０７により行われている。
３図に基本的なｎチャンネル型のＭＯＳ ）ランジスタ
の模式図を示すように、Ｓｉ基板（Ｐ型シリコン基板１
０１）上に薄い酸化膜（ゲート酸化膜１０３）を介して
金属電極（ポリシリコン電極１０４）を設けた所謂ＭＯ
Ｓキャパシタの両側に、キャリアの供給源となるソース
１０５と、キャリアを取り出すドレイン１０６を拡散層
（Ｎ”拡散層１０２）で形成したものであり、隣接する
ＭＯＳ）ランジスタとの分離は厚いフィールド酸化膜１
０７により行われている。
このＭＯＳ）ランジスタの素子寸法の縮小にあたっては
、ソース１０５．ドレイン１０６などの面積の縮小に併
せて、図示のゲート長しの縮小を行うことが必須となる
。
、ソース１０５．ドレイン１０６などの面積の縮小に併
せて、図示のゲート長しの縮小を行うことが必須となる
。
かかるＭＯＳ）ランジスタの縮小を、良く知られたスケ
ーリング則に従って縮小していくと、特に上記ゲート長
しが１．５４ＩＳ程度以下になると、ホットキャリアと
呼ばれる現象により酸化膜１０３中に電流が注入され、
ＭＯＳ ）ランジスタの特性変動を招く問題がある。
ーリング則に従って縮小していくと、特に上記ゲート長
しが１．５４ＩＳ程度以下になると、ホットキャリアと
呼ばれる現象により酸化膜１０３中に電流が注入され、
ＭＯＳ ）ランジスタの特性変動を招く問題がある。
詳細説明は省くが、上記ＭＯＳトランジスタのチャンネ
ル中の電界は、例えば五極管動作状態でドレイン近傍の
空乏層領域に集中する。
ル中の電界は、例えば五極管動作状態でドレイン近傍の
空乏層領域に集中する。
そしてしかも該電界は上記ゲート長りの縮小に比例して
増大することになり、更に縮小則に従ってゲートの酸化
膜（第３図のゲート酸化ＩＩ！１０３）を薄くした場合
は、この電界増加に更に拍車かがかる。
増大することになり、更に縮小則に従ってゲートの酸化
膜（第３図のゲート酸化ＩＩ！１０３）を薄くした場合
は、この電界増加に更に拍車かがかる。
以上のような強電界は十分なホットキャリアを発生させ
るだけの強度をもち、ドレイン空乏層中を流れるキャリ
アは空乏層中の強電界で加速される。十分なエネルギー
をもったホットキャリアは、チャンネル中に閉じ込めら
れることな（その外へ飛び出し、基板電流を発生させた
り、酸化膜中へ注入されたりする。そして、この酸化膜
中へ注入されたキャリアは、その一部がトラップされた
り、表面単位を生成させたりし、その結果、しきい値電
圧のシフト、相互コンダクタンスの低下、サブスレッシ
町ルド領域でのリークの増加といった特性劣化を引きお
こす。
るだけの強度をもち、ドレイン空乏層中を流れるキャリ
アは空乏層中の強電界で加速される。十分なエネルギー
をもったホットキャリアは、チャンネル中に閉じ込めら
れることな（その外へ飛び出し、基板電流を発生させた
り、酸化膜中へ注入されたりする。そして、この酸化膜
中へ注入されたキャリアは、その一部がトラップされた
り、表面単位を生成させたりし、その結果、しきい値電
圧のシフト、相互コンダクタンスの低下、サブスレッシ
町ルド領域でのリークの増加といった特性劣化を引きお
こす。
かかるＭＯＳ）ランジスタのホットキャリアによる特性
変動を防止する目的で、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が提案されその考え方は
ピンチオフ状態で生ずるドレイン空乏層のビ一り電界強
度を緩和することである。
変動を防止する目的で、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が提案されその考え方は
ピンチオフ状態で生ずるドレイン空乏層のビ一り電界強
度を緩和することである。
このＬＤＤ構造の典型的な断面構造を第４図に示す。
第４図に於て２０１はＰ型基板、２０２はＬＯＣＯ３酸
化膜、２０７はゲートポリシリコン電極、２０日はＮ−
オフセット層、２１０はゲートの側壁酸化膜（サイドウ
オール）、２１１はソース・ドレインイオン注入時のプ
ロテクト酸化膜、２１２はソース・ドレイン層、２１３
は層間絶縁１１．２１４．２１５はソース・ドレインの
コンタクトホール、２１６ ２１７はソース・ドレイン
の電極である。
化膜、２０７はゲートポリシリコン電極、２０日はＮ−
オフセット層、２１０はゲートの側壁酸化膜（サイドウ
オール）、２１１はソース・ドレインイオン注入時のプ
ロテクト酸化膜、２１２はソース・ドレイン層、２１３
は層間絶縁１１．２１４．２１５はソース・ドレインの
コンタクトホール、２１６ ２１７はソース・ドレイン
の電極である。
このＬＤＤ構造は、上記の如きホットキャリアによる特
性劣化を防止するが、上記ゲート長が更に０．８ ｎ以
下となる縮小下では、Ｎ−オフセント層２０８中での電
界強度はさらに増加され電源電圧を下げることな〈従来
と同様のホットキャリア耐量特性を維持することは困難
となる。
性劣化を防止するが、上記ゲート長が更に０．８ ｎ以
下となる縮小下では、Ｎ−オフセント層２０８中での電
界強度はさらに増加され電源電圧を下げることな〈従来
と同様のホットキャリア耐量特性を維持することは困難
となる。
そこで、Ｎ−オフセット層（Ｎ−ドレイン層）上にゲー
トをオーバーラツプさせたＧ ＯＬ Ｄ （ｇａｔｅ
−ｄｒａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造が
上記問題を回避するものとして提案されている。（例え
ば、アイ イーデイ−エム、 ’８７．３．１． Ｐ
３８〜４１）このＧＯＬＤ構造の製造方法の具体例を第
５図（ａ）〜（ｄ）に示す。
トをオーバーラツプさせたＧ ＯＬ Ｄ （ｇａｔｅ
−ｄｒａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造が
上記問題を回避するものとして提案されている。（例え
ば、アイ イーデイ−エム、 ’８７．３．１． Ｐ
３８〜４１）このＧＯＬＤ構造の製造方法の具体例を第
５図（ａ）〜（ｄ）に示す。
Ｐ型（１００）基板３０１に１５０人のゲート酸化膜３
０２を成長させたのち第１ポリシリコン３０３をＬＰＣ
ＶＤ法で５００人成長させる。
０２を成長させたのち第１ポリシリコン３０３をＬＰＣ
ＶＤ法で５００人成長させる。
エア キュアにより自然酸化１１１３０４を５〜１０人
成長させたのち、第２ポリシリコン３０５とＣＶ Ｄ
５ｉＯｚ ３０６を成長させ、ＣＶ ＤＳｉＯｚ ３０
６を周知のホトリソエツチング技術により選択的にゲー
ト電極となる位置へ残す（第５図ａ）。
成長させたのち、第２ポリシリコン３０５とＣＶ Ｄ
５ｉＯｚ ３０６を成長させ、ＣＶ ＤＳｉＯｚ ３０
６を周知のホトリソエツチング技術により選択的にゲー
ト電極となる位置へ残す（第５図ａ）。
高選択比をもつドライエツチングにより、ＣＶ Ｄ ５
ｉＯｚ ３０６をマスクに第２ポリシリコン３０５をエ
ツチングする。このとき、自然酸化膜３０４がエツチン
グのストッパーとして働き、第１ポリシリコン３０３は
エツチングされることなく残される。その後８０ＫｅＶ
のエネルギーでリンをイオン注入しＮ−ドレイン層３０
７を得る（第５図ｂ）。
ｉＯｚ ３０６をマスクに第２ポリシリコン３０５をエ
ツチングする。このとき、自然酸化膜３０４がエツチン
グのストッパーとして働き、第１ポリシリコン３０３は
エツチングされることなく残される。その後８０ＫｅＶ
のエネルギーでリンをイオン注入しＮ−ドレイン層３０
７を得る（第５図ｂ）。
次にＣＶ ＤＳｉＯ，を全面に成長させＲＩＥでエツチ
ングを行いサイドウオールの５１０ｇ３０８を得る（第
５図ｃ）。
ングを行いサイドウオールの５１０ｇ３０８を得る（第
５図ｃ）。
Ｓ Ｅ Ｌ ＯＣＯＳ （Ｓｅｌｅｃｔｉｖｅ ０ｘｊ
ｄｅ ｃｏａｔｉｎｇ ｏｆｓｉｌｉｃｏｎ ｇａｔｅ
）を用い、８００℃のウェット酸化条件でポリシリコン
を選択的に図中３０９に示すように酸化する（第５図ｄ
）。
ｄｅ ｃｏａｔｉｎｇ ｏｆｓｉｌｉｃｏｎ ｇａｔｅ
）を用い、８００℃のウェット酸化条件でポリシリコン
を選択的に図中３０９に示すように酸化する（第５図ｄ
）。
又、この酸化をコントロールすることによりゲート（第
１ポリシリコン）のドレイン層へのオーバーラツプ長を
制御する。
１ポリシリコン）のドレイン層へのオーバーラツプ長を
制御する。
以上説明したような方法で形成したＧＯＬＤ構造は、上
記のＬＤＤ構造に比べ高信鯨性及び高ｇ―化の両方を達
成できる。
記のＬＤＤ構造に比べ高信鯨性及び高ｇ―化の両方を達
成できる。
まずドレイン電界については、詳しくは上記文献ＩＥＤ
Ｍ’８７に述べられているが、オーバーラツプゲートは
、第６図（ａ）に示すよう、ＬＤＤ構造（０，０５μに
相当）に比べ、同図ル）に示すように（例として０．２
ｚ−） ドレイン電界が緩和され、その結果ドレイン
耐圧およびホットキャリア耐性が向上する。又ゲート側
面へのホットキャリアの注入も、Ｎ−層の上部ゲート電
極によって抑えることができ電界緩和効果も併せて高耐
圧が実現できる。
Ｍ’８７に述べられているが、オーバーラツプゲートは
、第６図（ａ）に示すよう、ＬＤＤ構造（０，０５μに
相当）に比べ、同図ル）に示すように（例として０．２
ｚ−） ドレイン電界が緩和され、その結果ドレイン
耐圧およびホットキャリア耐性が向上する。又ゲート側
面へのホットキャリアの注入も、Ｎ−層の上部ゲート電
極によって抑えることができ電界緩和効果も併せて高耐
圧が実現できる。
次にＮ−層の抵抗については、オーバーラツプゲートか
ら垂直にＮ−ドレイン部に電界がかかり、表面がＮ０化
、抵抗が下がってｇｍおよびチャンネル電流がＬＤＤに
比して増加する。
ら垂直にＮ−ドレイン部に電界がかかり、表面がＮ０化
、抵抗が下がってｇｍおよびチャンネル電流がＬＤＤに
比して増加する。
（発明が解決しようとする課Ｂ）
しかしながらかかるＧＯＬＤ構造の製造にあたっては以
下に述べる問題があった。
下に述べる問題があった。
１）第２層のポリシリコン３０５のエツチングにおいて
５〜１０人のストッパー酸化膜３０４では第１層のポリ
シリコン３０３がエツチングされないように制御するこ
とば難しい。
５〜１０人のストッパー酸化膜３０４では第１層のポリ
シリコン３０３がエツチングされないように制御するこ
とば難しい。
即ちＧＯＬＤ構造ではＮ−ドレイン層（あるいはＮ９ド
レイン層）上にゲートのポリシリコンがオーバーラツプ
する必要がある。この構造を得るために前記の文献の製
作方法では第５図ａ〜ｂのごとく第１ポリシリコン３０
３の上に成長させた５〜１０人の酸化膜３０４をエツチ
ングストッパー酸化膜として用い第２ポリシリコン３０
５をエツチングしている。
レイン層）上にゲートのポリシリコンがオーバーラツプ
する必要がある。この構造を得るために前記の文献の製
作方法では第５図ａ〜ｂのごとく第１ポリシリコン３０
３の上に成長させた５〜１０人の酸化膜３０４をエツチ
ングストッパー酸化膜として用い第２ポリシリコン３０
５をエツチングしている。
上記文献では第２ポリシリコンの膜厚は開示されていな
いものの通常ゲートのポリシリコン膜厚は３０００Ａ〜
４０００人が用いられていることから、第２ポリシリコ
ンの膜厚は第１ポリシリコン膜厚５００人を滅じて２５
００人〜３５００人と推定される。一方ストッパーのＳ
ｉＯ□は５〜１０人とのことであり、従って第２ポリシ
リコンエツチング時にはポリシリコン／酸化膜の選択比
が２５００人７１０人〜３５００人１５人つまり２５０
〜７００倍もの値が必要となる。このような選択比をも
つドライエツチング装置を人手することは難しく、結果
として第１ポリシリコンの残膜厚がウェハ内（バッチ内
）でばらつき所定のゲートのオーバーランプ寸法及び膜
厚をウェハ内で均一に得られないという問題が発生する 一般にウェットエッチは等方エッチであることから、仮
に選択比の高いウェットエツチングを用いたとすると２
５００人の厚さのポリシリコンをエツチングするには、
サイエツチング量も２５００人となり、このサイドエツ
チングは第５図（ｂ）のＣＶ ＤＳｉＯ＊３０６の両サ
イドから同一量エツチングされ合計５０００人となり第
２ポリシリコン幅を希望の幅だけ残すことができなくな
る。
いものの通常ゲートのポリシリコン膜厚は３０００Ａ〜
４０００人が用いられていることから、第２ポリシリコ
ンの膜厚は第１ポリシリコン膜厚５００人を滅じて２５
００人〜３５００人と推定される。一方ストッパーのＳ
ｉＯ□は５〜１０人とのことであり、従って第２ポリシ
リコンエツチング時にはポリシリコン／酸化膜の選択比
が２５００人７１０人〜３５００人１５人つまり２５０
〜７００倍もの値が必要となる。このような選択比をも
つドライエツチング装置を人手することは難しく、結果
として第１ポリシリコンの残膜厚がウェハ内（バッチ内
）でばらつき所定のゲートのオーバーランプ寸法及び膜
厚をウェハ内で均一に得られないという問題が発生する 一般にウェットエッチは等方エッチであることから、仮
に選択比の高いウェットエツチングを用いたとすると２
５００人の厚さのポリシリコンをエツチングするには、
サイエツチング量も２５００人となり、このサイドエツ
チングは第５図（ｂ）のＣＶ ＤＳｉＯ＊３０６の両サ
イドから同一量エツチングされ合計５０００人となり第
２ポリシリコン幅を希望の幅だけ残すことができなくな
る。
このことを第７図を用いて説明する。サイドエッチ量ｍ
、が２５００人とすると、もともとのＣＶ ＤＳｉＯｘ
３０６の寸法ｍ、が、ホトリソ最小解像寸法０．５μで
解像していたとすると、残された第２ポリシリコン輻ｍ
□ば、０．５−（０，２５Ｘ２）−０μとなり、第２ポ
リシリコンを例えば９．５４残そうとするとあらかじめ
ＣＶ ＤＳｉＪ ３０６を１．０μも広くとらねばなら
ず、素子の集積度の向上を妨げるに到る。
、が２５００人とすると、もともとのＣＶ ＤＳｉＯｘ
３０６の寸法ｍ、が、ホトリソ最小解像寸法０．５μで
解像していたとすると、残された第２ポリシリコン輻ｍ
□ば、０．５−（０，２５Ｘ２）−０μとなり、第２ポ
リシリコンを例えば９．５４残そうとするとあらかじめ
ＣＶ ＤＳｉＪ ３０６を１．０μも広くとらねばなら
ず、素子の集積度の向上を妨げるに到る。
２）上記１）を容易にする目的で、上述のストッパー酸
化膜３０４を厚くすると、第１層のポリシリコン３０３
と第２層のポリシリコン３０５が絶縁されてしまうか絶
縁されないまでも抵抗値が上昇する。
化膜３０４を厚くすると、第１層のポリシリコン３０３
と第２層のポリシリコン３０５が絶縁されてしまうか絶
縁されないまでも抵抗値が上昇する。
即ち、一般に薄い酸化膜は均一に成長させるのは困難で
ある。開示文献によると、このＳｉ０ｇ３０４はエア
キユアリングにより得るとされているが、通常５〜１０
人のＳｉｎ、膜を熱処理により得ると、ウェハ内でばら
ついたり、ＳｉＯ□が成長したとしても疎な膜となる。
ある。開示文献によると、このＳｉ０ｇ３０４はエア
キユアリングにより得るとされているが、通常５〜１０
人のＳｉｎ、膜を熱処理により得ると、ウェハ内でばら
ついたり、ＳｉＯ□が成長したとしても疎な膜となる。
仮にウェハの位置により厚くついたとすると、第８図３
１３で示すように、第２ポリシリコン３０５と第１ポリ
シリコン３０３との間に抵抗成分が入りＭＯＳの正常動
作を妨げるか、極端には絶縁されてしまう、さらに疎な
膜が成長したとすると、エツチング時にエツチングスト
ッパーとしての役割を果たさず結果として均一な第１ポ
リシリコン８１３０３を得ることができない。
１３で示すように、第２ポリシリコン３０５と第１ポリ
シリコン３０３との間に抵抗成分が入りＭＯＳの正常動
作を妨げるか、極端には絶縁されてしまう、さらに疎な
膜が成長したとすると、エツチング時にエツチングスト
ッパーとしての役割を果たさず結果として均一な第１ポ
リシリコン８１３０３を得ることができない。
３）Ｎ”層へのゲートポリシリコンのオーバーラツプ量
を確保するとゲート最小寸法が、ホト解像寸法よりかな
り大となってしまう。
を確保するとゲート最小寸法が、ホト解像寸法よりかな
り大となってしまう。
即ちＧＯＬＤ構造では、第５図Ｃ山に示すゲートのオー
バーラツプ量を電界がいちばん弱くなるよう制御する必
要がある。
バーラツプ量を電界がいちばん弱くなるよう制御する必
要がある。
このオーバーラツプは、第９図に於てＣＶＤ５ｉＯｘ３
０６の端部位置３１４を基準にイオン注入されたＮ−ド
レイン層３０７の横方向の拡散端３１５と、ＲＩＥＴ寸
法制御されたｃｖＤｓ＋ｏ２３０８のサイドウオール端
３１６の距離がら５ＥＬＯＧＯ３で酸化された第１ポリ
シリコン３０９の端部３１７の位置を減じたものである
。
０６の端部位置３１４を基準にイオン注入されたＮ−ド
レイン層３０７の横方向の拡散端３１５と、ＲＩＥＴ寸
法制御されたｃｖＤｓ＋ｏ２３０８のサイドウオール端
３１６の距離がら５ＥＬＯＧＯ３で酸化された第１ポリ
シリコン３０９の端部３１７の位置を減じたものである
。
通常イオン注入されたＮ−ドレイン層の位置は、端部３
１４とほぼ同一位置であり、Ｎ−層は濃度も薄いことか
らほとんど横へ拡がらない、従って端部３１５と３１４
はほとんど同一位置とナル、 一方端部３１６ ハＣＶ
Ｄ（７）Ｓｉｏ！３０ Ｂの膜厚とエツチング時間で
比較的容易に０．１〜０．５μの範囲で制御できる。さ
らにＮ゛ドレイン層３０７はサイドウオール端部３１６
より横方向に拡がり、これは濃度が濃いことがら０．０
５〜０．１μ部分（３１９）まで進む、そして５ＥＬＯ
ＣＯ３で酸化された位置３１７はこの部分３１９よりは
ゲート電極側にある必要があり、（電界緩和のため）か
つ文献の例ではオーバーラツプが０．２＃必要である。
１４とほぼ同一位置であり、Ｎ−層は濃度も薄いことか
らほとんど横へ拡がらない、従って端部３１５と３１４
はほとんど同一位置とナル、 一方端部３１６ ハＣＶ
Ｄ（７）Ｓｉｏ！３０ Ｂの膜厚とエツチング時間で
比較的容易に０．１〜０．５μの範囲で制御できる。さ
らにＮ゛ドレイン層３０７はサイドウオール端部３１６
より横方向に拡がり、これは濃度が濃いことがら０．０
５〜０．１μ部分（３１９）まで進む、そして５ＥＬＯ
ＣＯ３で酸化された位置３１７はこの部分３１９よりは
ゲート電極側にある必要があり、（電界緩和のため）か
つ文献の例ではオーバーラツプが０．２＃必要である。
以上の結果をまとめると部分３１４がら３１６までの距
離は、 ０．２ｎ＋α＋０．１ ＝０．３４１１＋ ｃｒが必要
となる。一般にゲート上のＣＶ Ｄ Ｓ＋０ｚ３０６を
ホトリソ最小解像寸法を０．５μとすると、この結果ゲ
ートに必要な幅３２０は０．５＋（０，３＋α）Ｘ２−
１．１＋２α必要となってしまいこれは素子の集積度の
向上を妨げることになる。
離は、 ０．２ｎ＋α＋０．１ ＝０．３４１１＋ ｃｒが必要
となる。一般にゲート上のＣＶ Ｄ Ｓ＋０ｚ３０６を
ホトリソ最小解像寸法を０．５μとすると、この結果ゲ
ートに必要な幅３２０は０．５＋（０，３＋α）Ｘ２−
１．１＋２α必要となってしまいこれは素子の集積度の
向上を妨げることになる。
この発明は、上述したＧＯＬＤ構造を実現するにあたり
、 １）５〜１０人のｓｌｏｚＭを工・ンチングストンバー
膜として用いることの難しさ、 ２）上記１）の膜が厚くなったり、ばらついたりすると
きのゲート抵抗が高くなったり第１ポリシリコンを均一
に残すことの難しさ、及び３）ホトリソ解像寸法より大
なるゲート電極構造ができること、 の問題点を除去するためになされたものである。
、 １）５〜１０人のｓｌｏｚＭを工・ンチングストンバー
膜として用いることの難しさ、 ２）上記１）の膜が厚くなったり、ばらついたりすると
きのゲート抵抗が高くなったり第１ポリシリコンを均一
に残すことの難しさ、及び３）ホトリソ解像寸法より大
なるゲート電極構造ができること、 の問題点を除去するためになされたものである。
（課題を解決するための手段）
この発明はＧＯＬＤ構造をもつＭＯＳトランジスタの製
造方法に於て、半導体基板表面にゲート絶縁膜を形成し
、該ゲート絶縁膜上に多結晶シリコンを付着成長させる
工程と、上記多結晶シリコン上にＬＰＣＶＤ法により耐
酸化性膜を成長させ、公知のホトリソエツチングにより
ゲート電極上の任意の位置に耐酸化性膜を選択的に残す
工程と、前記多結晶シリコンのゲート絶縁膜に接してい
る部分を残すよう高圧下酸化する工程と、上記ノリコン
酸化膜をエツチング除去する工程と、前記耐酸化性膜を
マスクとしてイオン注入し、しかる後、ＣＶＤの絶縁膜
を全面に成長させる工程とを導入したものである。
造方法に於て、半導体基板表面にゲート絶縁膜を形成し
、該ゲート絶縁膜上に多結晶シリコンを付着成長させる
工程と、上記多結晶シリコン上にＬＰＣＶＤ法により耐
酸化性膜を成長させ、公知のホトリソエツチングにより
ゲート電極上の任意の位置に耐酸化性膜を選択的に残す
工程と、前記多結晶シリコンのゲート絶縁膜に接してい
る部分を残すよう高圧下酸化する工程と、上記ノリコン
酸化膜をエツチング除去する工程と、前記耐酸化性膜を
マスクとしてイオン注入し、しかる後、ＣＶＤの絶縁膜
を全面に成長させる工程とを導入したものである。
（作 用）
本発明は、半導体基板表面にゲート絶縁膜を形成し、該
ゲート絶縁膜上に多結晶シリコンを付着成長させ、そし
て上記多結晶シリコン上にＬＰＣＶＤ法により耐酸化性
膜を成長させ、公知のホトリソエツチングによりゲート
電極上の任意の位置に耐酸化性膜を選択的に残す工程と
、前記多結晶シリコンのゲート絶縁膜に接している部分
を残すよう高圧下酸化する工程と、上記シリコン酸化膜
をエツチング除去する工程、及び前記耐酸化性膜をマス
クとしてイオン注入し、しかる後、ＣＶＤの絶縁膜を全
面に成長させる工程とを導入したＧＯＬＤ構造をもつＭ
ＯＳトランジスタの製造方法である。
ゲート絶縁膜上に多結晶シリコンを付着成長させ、そし
て上記多結晶シリコン上にＬＰＣＶＤ法により耐酸化性
膜を成長させ、公知のホトリソエツチングによりゲート
電極上の任意の位置に耐酸化性膜を選択的に残す工程と
、前記多結晶シリコンのゲート絶縁膜に接している部分
を残すよう高圧下酸化する工程と、上記シリコン酸化膜
をエツチング除去する工程、及び前記耐酸化性膜をマス
クとしてイオン注入し、しかる後、ＣＶＤの絶縁膜を全
面に成長させる工程とを導入したＧＯＬＤ構造をもつＭ
ＯＳトランジスタの製造方法である。
従って、上述の如くウェハ内で高いばらつきをもつエツ
チング除去法とは異り、そのばらつきが２％以下の均一
なうすいポリシリコン膜をゲート電極近傍に残すことが
でき、又、ゲート電極上の耐酸化性膜がポリシリコンの
高圧酸化により角度、即ちそりを存するものとなり、そ
の結果、Ｎ−ドレイン層端をホトリソ最小解像寸法より
、よりゲート電極内側へ形成し得る。
チング除去法とは異り、そのばらつきが２％以下の均一
なうすいポリシリコン膜をゲート電極近傍に残すことが
でき、又、ゲート電極上の耐酸化性膜がポリシリコンの
高圧酸化により角度、即ちそりを存するものとなり、そ
の結果、Ｎ−ドレイン層端をホトリソ最小解像寸法より
、よりゲート電極内側へ形成し得る。
（実施例）
第１図（ａ）〜（松により本発明によるＧＯＬＤ構造の
製造方法の一実施例を説明する。先づＰ型（１００）基
板（１〜２Ω−ｃｍ）１上に、周知のＬＯＣＯ５法を用
いてフィールドＳｉＯ□膜７０００人２を形成したのち
ゲート酸化膜３を２００人、８５０’Ｃ。
製造方法の一実施例を説明する。先づＰ型（１００）基
板（１〜２Ω−ｃｍ）１上に、周知のＬＯＣＯ５法を用
いてフィールドＳｉＯ□膜７０００人２を形成したのち
ゲート酸化膜３を２００人、８５０’Ｃ。
ウェット雰囲気、３０分の処理を行い成長させる（第１
図ａ）。
図ａ）。
次に全面にＬＰＣＶＤ法でポリシリコン４を３０００人
成長させる。このポリシリコン膜厚は実際には、６“Φ
ウェハで±５％、つまり±１５０人に制御することがで
きた（第１［ｍｂ）。
成長させる。このポリシリコン膜厚は実際には、６“Φ
ウェハで±５％、つまり±１５０人に制御することがで
きた（第１［ｍｂ）。
次いでポリシリコン４を、９００°Ｃ，ドライ３０′の
雰囲気で２００人の酸化膜５を成長させ、ＬＰＣＶＤ法
で１５００人の耐酸化性膜を成長させ周知のホトリソ・
エツチング技術を用い選択的にゲート電極上の耐酸化性
膜膜６を得る（第１図Ｃ）。
雰囲気で２００人の酸化膜５を成長させ、ＬＰＣＶＤ法
で１５００人の耐酸化性膜を成長させ周知のホトリソ・
エツチング技術を用い選択的にゲート電極上の耐酸化性
膜膜６を得る（第１図Ｃ）。
更に高圧酸化法の手段により、圧カフ ｋｇ／ｃｍ１０
３０’Ｃ，１５’のウェット条件で４７００人の酸化膜
７を得る。
３０’Ｃ，１５’のウェット条件で４７００人の酸化膜
７を得る。
一般に熱処理による酸化は、エツチングに比して制御し
やす＜４７００人の酸化膜を得ようとすると、±２％以
下、つまり約±１００人の範囲でこの膜厚を制御するこ
とができる。
やす＜４７００人の酸化膜を得ようとすると、±２％以
下、つまり約±１００人の範囲でこの膜厚を制御するこ
とができる。
仮に、ポリシリコンが酸化により膜厚が１：２に変化す
るとすると、酸化されるポリシリコン膜厚は２３５０人
±５０人となり、先に述べたＬＰＣＶＤの成長ばらつき
が３０００人±１５０人としても残されるポリシリコン
膜８の厚さは、最大（３０００人＋１５０人）−（２３
５０人−５０人）＝８５０人最小（３０００人−１５０
人’） −（２３５０人＋５０人）＝４５０人と６５０
人±２００人に制御できる（第１図ｄ）。
るとすると、酸化されるポリシリコン膜厚は２３５０人
±５０人となり、先に述べたＬＰＣＶＤの成長ばらつき
が３０００人±１５０人としても残されるポリシリコン
膜８の厚さは、最大（３０００人＋１５０人）−（２３
５０人−５０人）＝８５０人最小（３０００人−１５０
人’） −（２３５０人＋５０人）＝４５０人と６５０
人±２００人に制御できる（第１図ｄ）。
次に、ＳｉＯオ膜をエツチングにより除去する。しかる
のちにＮ−ドレイン層９をイオン注入法により、Ａｓを
６０にｅＶで２、ＯＸｌ０１３ｉｏｎｓ／ ｃｊ注入す
る（第１図ｄ、ｅ）。これを第２図を用いて説明すると
、実際に高圧酸化により耐酸化性膜６の端部１２はそり
あがり、原位置１３に対して、角度θが条件にもよるが
３０°〜４５°も傾くことが知られている（高圧酸化の
方が常圧に比して角度は急峻となる。）。
のちにＮ−ドレイン層９をイオン注入法により、Ａｓを
６０にｅＶで２、ＯＸｌ０１３ｉｏｎｓ／ ｃｊ注入す
る（第１図ｄ、ｅ）。これを第２図を用いて説明すると
、実際に高圧酸化により耐酸化性膜６の端部１２はそり
あがり、原位置１３に対して、角度θが条件にもよるが
３０°〜４５°も傾くことが知られている（高圧酸化の
方が常圧に比して角度は急峻となる。）。
その結果、■−ドレイン層９の端部１１は原位置より、
バーズビークの長さ１５を０．２ ｎとすると、Ｗ＝０
．２ ０．２Ｘｃｏｓθ （θ ＝ ４ ．５’
）＝０．０６Ｉｒｍ と０゜０６Ｂゲート電極側へ進出することとなる。
バーズビークの長さ１５を０．２ ｎとすると、Ｗ＝０
．２ ０．２Ｘｃｏｓθ （θ ＝ ４ ．５’
）＝０．０６Ｉｒｍ と０゜０６Ｂゲート電極側へ進出することとなる。
次にＣＶＤの５ｉＯｚ膜を４０００人全面に成長させる
（第Ｊ図ｆ）。
（第Ｊ図ｆ）。
ソシテ更にＲｆＥ法を用イテＣｖＤＳｉＯ２Ｉｌ！ｉ！
をエツチングし、サイドウオールの５ｉＯｚ膜１７およ
びソース・トルイン頭域１８．１９を得る（第１図ｇ）
。
をエツチングし、サイドウオールの５ｉＯｚ膜１７およ
びソース・トルイン頭域１８．１９を得る（第１図ｇ）
。
以下、上述した如く、文献に開示されている方法に準し
た同様の工程、即ちＮ゛ソースドレインインプラ、５Ｅ
ＬＯＧＯＳ工程等を経てＧＯＬＤ構造をもつＭＯＳトラ
ンジスタを得るのである。
た同様の工程、即ちＮ゛ソースドレインインプラ、５Ｅ
ＬＯＧＯＳ工程等を経てＧＯＬＤ構造をもつＭＯＳトラ
ンジスタを得るのである。
（発明の効果）
以上詳細に説明したように、本発明は、半導体基板表面
にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シ
リコンを付着成長させる工程と、上記多結晶シリコン上
にＬＰＣＶＤ法により耐酸化性膜を成長させ、公知のホ
トリソエツチングによりゲート電極上の任意の位置に耐
酸化性膜を選択的に残す工程と、前記多結晶シリコンの
ゲート絶縁膜に接している部分を残すよう高圧下酸化す
る工程と、上記シリコン酸化膜をエツチング除去する工
程と、前記耐酸化性膜をマスクとしてイオン注入し、し
かる後、ＣＶＤの絶縁膜を全面に成長させる工程とを導
入したＧＯＬＤ構造をもつＭＯＳトランジスタの製造方
法である。
にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シ
リコンを付着成長させる工程と、上記多結晶シリコン上
にＬＰＣＶＤ法により耐酸化性膜を成長させ、公知のホ
トリソエツチングによりゲート電極上の任意の位置に耐
酸化性膜を選択的に残す工程と、前記多結晶シリコンの
ゲート絶縁膜に接している部分を残すよう高圧下酸化す
る工程と、上記シリコン酸化膜をエツチング除去する工
程と、前記耐酸化性膜をマスクとしてイオン注入し、し
かる後、ＣＶＤの絶縁膜を全面に成長させる工程とを導
入したＧＯＬＤ構造をもつＭＯＳトランジスタの製造方
法である。
従って、上述の如くウェハ内で高いばらつきをもつエツ
チング除去法とは異り、そのばらつきが２％以下の均一
なうすいポリシリコン膜をゲート電極近傍に残すことが
でき、又、ゲート電極上の耐酸化性膜がポリシリコンの
高圧酸化により角度、即ちそりを有するものとなり、そ
の結果、Ｎ−ドレイン層端をホトリソ最小解像寸法より
、よりゲート電極内側へ形成できる等の上記の問題点が
解決され、再現性のよいＧＯＬＤ構造を持つＭＯＳトラ
ンジスタをより微細化して実現できる効果がある。
チング除去法とは異り、そのばらつきが２％以下の均一
なうすいポリシリコン膜をゲート電極近傍に残すことが
でき、又、ゲート電極上の耐酸化性膜がポリシリコンの
高圧酸化により角度、即ちそりを有するものとなり、そ
の結果、Ｎ−ドレイン層端をホトリソ最小解像寸法より
、よりゲート電極内側へ形成できる等の上記の問題点が
解決され、再現性のよいＧＯＬＤ構造を持つＭＯＳトラ
ンジスタをより微細化して実現できる効果がある。
第１図ａ −ｇは本発明の工程説明図、第２図は第１図
ｄの一部拡大図、第３図は従来のＭＯＳ）ランジスタの
断面図、第４図は従来の代表的なＬＤＤの断面図、第５
図は従来のＧＯＬＤ製造法の一例の工程図、第６図はド
レイン電界説明図、第７図〜第９図は夫々ＧＯＬＤ構造
の一部断面図である。 １・・・基板、２・・・ＳｔＯ，膜、３・・・ゲート酸
化膜、４・・・ポリシリコン、５・・・ポリシリコン酸
化膜、６・・・耐酸化性膜、９・・・ドレイン層、１７
・・・Ｓｉｎ、サイドウオール、１８．１９・・・ソー
ス・ドレイン領域。
ｄの一部拡大図、第３図は従来のＭＯＳ）ランジスタの
断面図、第４図は従来の代表的なＬＤＤの断面図、第５
図は従来のＧＯＬＤ製造法の一例の工程図、第６図はド
レイン電界説明図、第７図〜第９図は夫々ＧＯＬＤ構造
の一部断面図である。 １・・・基板、２・・・ＳｔＯ，膜、３・・・ゲート酸
化膜、４・・・ポリシリコン、５・・・ポリシリコン酸
化膜、６・・・耐酸化性膜、９・・・ドレイン層、１７
・・・Ｓｉｎ、サイドウオール、１８．１９・・・ソー
ス・ドレイン領域。
Claims (1)
- 【特許請求の範囲】 半導体基板表面にゲート絶縁膜を形成し、該ゲート絶
縁膜上に多結晶シリコンを付着成長させる工程と、 上記多結晶シリコン上にＬＰＣＶＤ法により耐酸化性膜
を成長させ、公知のホトリソエッチングによりゲート電
極上の任意の位置に耐酸化性膜を選択的に残す工程と、 前記多結晶シリコンのゲート絶縁膜に接している部分を
残すように高圧下で酸化処理する工程と、上記シリコン
酸化膜をエッチング除去する工程と、 前記耐酸化性膜をマスクとしてイオン注入し、しかる後
、ＣＶＤの絶縁膜を全面に成長させる工程と、 常法のＲＩＥによりサイドウォールを形成する工程と、 よりなるＧＯＬＤ構造をもつＭＯＳトランジスタの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153984A JPH0448640A (ja) | 1990-06-14 | 1990-06-14 | Ｍｏｓトランジスタの製造方法 |
| US07/711,035 US5100820A (en) | 1990-06-14 | 1991-06-06 | MOSFET fabrication process with lightly-doped drain using local oxidation step to pattern gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153984A JPH0448640A (ja) | 1990-06-14 | 1990-06-14 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448640A true JPH0448640A (ja) | 1992-02-18 |
Family
ID=15574368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153984A Pending JPH0448640A (ja) | 1990-06-14 | 1990-06-14 | Ｍｏｓトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5100820A (ja) |
| JP (1) | JPH0448640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5427971A (en) * | 1994-02-01 | 1995-06-27 | Goldstar Electron Co., Ltd. | Method for fabrication of semiconductor elements |
| KR100249222B1 (ko) * | 1997-04-11 | 2000-03-15 | 구자홍 | 액정표시장치및그제조방법 |
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|---|---|---|---|---|
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| US5830787A (en) * | 1993-03-18 | 1998-11-03 | Lg Semicon Co., Ltd. | Method for fabricating a thin film transistor |
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| EP3475690A4 (en) * | 2016-10-05 | 2019-05-08 | Hewlett-Packard Development Company, L.P. | Insulated sensors |
Family Cites Families (17)
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| JPS58157137A (ja) * | 1982-03-15 | 1983-09-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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1990
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1991
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Also Published As
| Publication number | Publication date |
|---|---|
| US5100820A (en) | 1992-03-31 |
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