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TWI585903B - 半導體裝置之製造方法 - Google Patents

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TWI585903B
TWI585903B TW102144976A TW102144976A TWI585903B TW I585903 B TWI585903 B TW I585903B TW 102144976 A TW102144976 A TW 102144976A TW 102144976 A TW102144976 A TW 102144976A TW I585903 B TWI585903 B TW I585903B
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TW
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gate electrode
insulating film
film
metal
region
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TW102144976A
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Inventor
塚本惠介
三原龍善
Original Assignee
瑞薩電子股份有限公司
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Publication date
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Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，例如可較佳地利用於具有非揮發性記憶體之半導體裝置之製造方法。
作為可電性寫入．抹除之非揮發性半導體記憶裝置，廣泛使用有EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)。以目前廣泛使用之快閃記憶體為代表之該等記憶裝置係於MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)之閘極電極下，具有由氧化膜包圍之導電性之浮閘(floating gate)電極或捕獲性絕緣膜，且將於浮閘或捕獲性絕緣膜之電荷儲存狀態作為記憶資訊，將其作為電晶體之閾值讀出。該捕獲性絕緣膜係指可儲存電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由於此種電荷儲存區域注入．釋放電荷而使MISFET之閾值偏移，從而作為記憶元件動作。作為該快閃記憶體，有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化氮氧化半導體)膜之分裂閘型單元。於該記憶體中，藉由使用氮化矽膜作為電荷儲存區域，而與導電性之浮閘膜相比，具有以下等優點：因離散性地儲存電荷而使保持資料之可靠性優異，又，因保持資料之可靠性優異而可使氮化矽膜上下方之氧化膜薄膜化，從而可使寫 入．抹除動作低電壓化。
於日本專利特開2007-281092號公報(專利文獻1)及日本專利特開2008-211016號公報(專利文獻2)中，記載有關於具有非揮發性記憶體之半導體裝置之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-281092號公報
[專利文獻2]日本專利特開2008-211016號公報
即便於具有非揮發性記憶體之半導體裝置，亦期待儘可能提昇性能。或期待提昇半導體裝置之可靠性。或期待實現上述兩者。
其他課題與新穎之特徵係自本說明書之記述及隨附圖式而明確。
根據一實施形態而係一種半導體裝置之製造方法，該半導體裝置具備：非揮發性記憶體之記憶胞，其形成於半導體基板之第1區域；以及MISFET，其形成於上述半導體基板之第2區域。首先，於上述第1區域之上述半導體基板上形成上述記憶胞用之相互相鄰之第1閘極電極及第2閘極電極，且於上述第2區域之上述半導體基板上形成上述MISFET用之虛設閘極電極。於上述第1閘極電極與上述半導體基板之間介置有第1閘極絕緣膜，於第2閘極電極與上述半導體基板之間介置有於內部具有電荷儲存部之第2閘極絕緣膜。此後，於上述第1區域之上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域，於上述第2區域之上述半導體基板形成上述MISFET之源極或汲極用之第2半導體區域。此後，於上述第1半導體區域上與上述第2半導 體區域上形成第1金屬矽化物層，但此時，於上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極上未形成上述第1金屬矽化物層。此後，將上述虛設閘極電極去除並替換為上述MISFET用之閘極電極後，於上述第1閘極電極及上述第2閘極電極上形成第2金屬矽化物層。
根據一實施形態，可提昇半導體裝置之性能。或可提昇半導體裝置之可靠性。或可實現上述兩者。
1A、101A‧‧‧記憶胞區域
1B、101B‧‧‧周邊電路區域
CG、CG101‧‧‧控制閘極電極
CP1、CP2‧‧‧上覆絕緣膜
CT‧‧‧接觸孔
DG、DG101、GE‧‧‧閘極電極
EG1、PS2a、PS2b‧‧‧側面
EX1、EX2、EX3、EX101、EX102、EX103‧‧‧n-型半導體區域
GI、HK、IL1、IL2、IL3、IL4、IL5、IL5a、IL6、IL6a、IL7、 IL8、IL104、MZ、MZ101‧‧‧絕緣膜
GI101‧‧‧閘極絕緣膜
LF、LF1‧‧‧積層膜
LM1、LM2‧‧‧積層體
M1‧‧‧配線
MC‧‧‧記憶胞
MD、MS‧‧‧半導體區域
ME、MF、MM‧‧‧金屬膜
ME1‧‧‧鈦鋁膜
ME2‧‧‧鋁膜
MG、MG101‧‧‧記憶體閘極電極
MZ1、MZ3‧‧‧氧化矽膜
MZ2‧‧‧氮化矽膜
PG‧‧‧插塞
PR1、PR2、PR3‧‧‧抗蝕圖案
PS1、PS2‧‧‧矽膜
PW1、PW2、PW101、PW102‧‧‧p型井
S1~S40‧‧‧步驟
SB、SB101‧‧‧半導體基板
SD1、SD2、SD3、SD101、SD102、SD103‧‧‧n+型半導體區域
SL1、SL2、SL2c、SL2m、SL101‧‧‧金屬矽化物層
SP‧‧‧矽隔片
ST‧‧‧元件分離區域
STR、TR1、TR2、TR3‧‧‧槽
SW、SW101‧‧‧側壁隔片
SZ‧‧‧側壁絕緣膜
T1、T2‧‧‧厚度
Vb‧‧‧基極電壓
Vcg、Vd、Vmg、Vs‧‧‧電壓
圖1係表示作為一實施形態之半導體裝置之製造步驟之一部分的流程圖。
圖2係表示作為一實施形態之半導體裝置之製造步驟之一部分的流程圖。
圖3係表示作為一實施形態之半導體裝置之製造步驟之一部分的流程圖。
圖4係表示作為一實施形態之半導體裝置之製造步驟之一部分的流程圖。
圖5係一實施形態之半導體裝置之製造步驟中之主要部分剖面圖。
圖6係接著圖5之半導體裝置之製造步驟中之主要部分剖面圖。
圖7係接著圖6之半導體裝置之製造步驟中之主要部分剖面圖。
圖8係接著圖7之半導體裝置之製造步驟中之主要部分剖面圖。
圖9係接著圖8之半導體裝置之製造步驟中之主要部分剖面圖。
圖10係接著圖9之半導體裝置之製造步驟中之主要部分剖面圖。
圖11係接著圖10之半導體裝置之製造步驟中之主要部分剖面圖。
圖12係接著圖11之半導體裝置之製造步驟中之主要部分剖面圖。
圖13係接著圖12之半導體裝置之製造步驟中之主要部分剖面圖。
圖14係接著圖13之半導體裝置之製造步驟中之主要部分剖面圖。
圖15係接著圖14之半導體裝置之製造步驟中之主要部分剖面圖。
圖16係接著圖15之半導體裝置之製造步驟中之主要部分剖面圖。
圖17係接著圖16之半導體裝置之製造步驟中之主要部分剖面圖。
圖18係接著圖17之半導體裝置之製造步驟中之主要部分剖面圖。
圖19係接著圖18之半導體裝置之製造步驟中之主要部分剖面圖。
圖20係接著圖19之半導體裝置之製造步驟中之主要部分剖面圖。
圖21係接著圖20之半導體裝置之製造步驟中之主要部分剖面圖。
圖22係接著圖21之半導體裝置之製造步驟中之主要部分剖面圖。
圖23係接著圖22之半導體裝置之製造步驟中之主要部分剖面圖。
圖24係接著圖23之半導體裝置之製造步驟中之主要部分剖面圖。
圖25係接著圖24之半導體裝置之製造步驟中之主要部分剖面圖。
圖26係接著圖25之半導體裝置之製造步驟中之主要部分剖面圖。
圖27係接著圖25之半導體裝置之製造步驟中之主要部分剖面圖。
圖28係接著圖26之半導體裝置之製造步驟中之主要部分剖面圖。
圖29係接著圖28之半導體裝置之製造步驟中之主要部分剖面圖。
圖30係接著圖29之半導體裝置之製造步驟中之主要部分剖面圖。
圖31係接著圖30之半導體裝置之製造步驟中之主要部分剖面圖。
圖32係接著圖31之半導體裝置之製造步驟中之主要部分剖面圖。
圖33係接著圖32之半導體裝置之製造步驟中之主要部分剖面圖。
圖34係接著圖33之半導體裝置之製造步驟中之主要部分剖面圖。
圖35係接著圖34之半導體裝置之製造步驟中之主要部分剖面圖。
圖36係接著圖35之半導體裝置之製造步驟中之主要部分剖面圖。
圖37係接著圖36之半導體裝置之製造步驟中之主要部分剖面圖。
圖38係接著圖37之半導體裝置之製造步驟中之主要部分剖面圖。
圖39係接著圖38之半導體裝置之製造步驟中之主要部分剖面圖。
圖40係接著圖39之半導體裝置之製造步驟中之主要部分剖面圖。
圖41係接著圖40之半導體裝置之製造步驟中之主要部分剖面圖。
圖42係接著圖41之半導體裝置之製造步驟中之主要部分剖面圖。
圖43係作為一實施形態之半導體裝置之主要部分剖面圖。
圖44係記憶胞之等效電路圖。
圖45係表示「寫入」、「抹除」及「讀出」時對選擇記憶胞之各部位施加電壓之條件之一例的表。
圖46係研究例之半導體裝置之製造步驟中之主要部分剖面圖。
圖47係接著圖46之半導體裝置之製造步驟中之主要部分剖面圖。
圖48係接著圖47之半導體裝置之製造步驟中之主要部分剖面圖。
圖49係接著圖48之半導體裝置之製造步驟中之主要部分剖面圖。
於以下實施形態中，方便起見，於必要時分割成複數個部分或實施形態進行說明，但除特別明示之情形外，其等並非為相互無關者，而有一者為另一者之一部分或全部之變化例、詳細情況、補充說明等之關係。又，於以下實施形態中，於提及要素之數等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明確地限定為特定數之情形等以外，並不限定於該所提及之數，可為所提 及之數以上亦可為所提及之數以下。進而，於以下實施形態中，勿庸置疑，其構成要素(亦包含要素步驟等)除特別明示之情形及原理上明確認為為必需之情形等以外，未必為必需者。同樣地，於以下實施形態中，於提及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上明確認為並非如此之情形等以外，實質上包含與其形狀等近似或類似者等。此種情況對於上述數值及範圍亦相同。
以下，基於圖式對實施形態進行詳細說明。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件附註相同符號，並省略其重複之說明。又，於以下實施形態中，除特別需要時以外，原則上不重複相同或同樣之部分之說明。
又，於實施形態中所使用之圖式中，即便為剖面圖，亦有為容易觀察圖式而省略影線之情形。又，即便為平面圖，亦有為容易觀察圖式而標註影線之情形。
(實施形態)<關於半導體裝置之製造步驟>本實施形態及以下實施形態之半導體裝置係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)之半導體裝置。於本實施形態及以下實施形態中，關於非揮發性記憶體，係基於以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)為基礎之記憶胞進行說明。又，本實施形態及以下實施形態中之極性(寫入．抹除．讀出時之施加電壓之極性或載子之極性)係用以說明以n通道型MISFET為基礎之記憶胞之情形時之動作者，於以p通道型MISFET為基礎之情形時，藉由使施加電位或載子之導電型等之所有極性反轉，原理上可獲得相同之動作。
參照圖式對本實施形態之半導體裝置之製造方法進行說明。
圖1~圖4係表示本實施形態之半導體裝置之製造步驟之一部分之流程圖。圖5~圖42係本實施形態之半導體裝置之製造步驟中之主 要部分剖面圖。再者，於圖5~圖42之剖面圖中，表示記憶胞區域1A及周邊電路區域1B之主要部分剖面圖，且分別表示於記憶胞區域1A形成有非揮發性記憶體之記憶胞且於周邊電路區域1B形成有MISFET之情況。
再者，記憶胞區域1A係半導體基板SB之形成有非揮發性記憶體之記憶胞之預定區域，周邊電路區域1B係半導體基板SB之形成有周邊電路之預定區域。記憶胞區域1A與周邊電路區域1B存在於相同之半導體基板SB。記憶胞區域1A與周邊電路區域1B亦可不相鄰，但為易於理解，於圖5~圖42之剖面圖中，於記憶胞區域1A之旁邊圖示周邊電路區域1B。
此處，所謂周邊電路係非揮發性記憶體以外之電路，例如CPU(Central Processing Unit，中央處理單元)等處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於周邊電路區域1B之MISFET係周邊電路用之MISFET。
又，於本實施形態中，對在記憶胞區域1A形成n通道型MISFET(控制電晶體及記憶電晶體)之情形進行說明，但亦可使導電型相反，而將p通道型MISFET(控制電晶體及記憶電晶體)形成於記憶胞區域1A。同樣地，於本實施形態中，對在周邊電路區域1B形成n通道型MISFET之情形進行說明，但亦可使導電型相反，而將p通道型MISFET形成於周邊電路區域1B，又，亦可於周邊電路區域1B形成CMISFET(Complementary MISFET，互補金屬絕緣半導體場效應電晶體)等。
如圖5所示，首先，準備(預備)包含具有例如1~10Ω cm左右之比電阻之p型單晶矽等之半導體基板(半導體晶圓)SB(圖1之步驟S1)。此後，於半導體基板SB之主表面形成規定(劃定)活性區域之元件分離區域(元件間分離絕緣區域)ST(圖1之步驟S2)。
元件分離區域ST包含氧化矽等絕緣體，且可藉由例如STI(Shallow Trench Isolation，淺溝槽隔離)法或LOCOS(Local Oxidization of Silicon，矽局部氧化)法等而形成。例如，於半導體基板SB之主表面形成元件分離用之槽STR後，於該元件分離用之槽STR內，嵌入例如包含氧化矽之絕緣膜，藉此，可形成元件分離區域ST。更具體而言，於半導體基板SB之主表面形成元件分離用之槽STR後，於半導體基板SB上，以嵌埋該元件分離用之槽STR之方式，形成元件分離區域形成用之絕緣膜(例如氧化矽膜)。此後，藉由去除元件分離用之槽STR之外部之絕緣膜(元件分離區域形成用之絕緣膜)，可形成包含嵌入至元件分離用之槽STR之絕緣膜之元件分離區域ST。
其次，如圖6所示，於半導體基板SB之記憶胞區域1A形成p型井PW1且於周邊電路區域1B形成p型井PW2(圖1之步驟S3)。p型井PW1、PW2例如可藉由將硼(B)等p型雜質離子注入至半導體基板SB等而形成。p型井PW1、PW2係自半導體基板SB之主表面遍及至特定深度而形成。p型井PW1與p型井PW2為相同之導電型，故而可於相同之離子注入步驟中形成，或亦可於不同之離子注入步驟中形成。
繼而，為調整其後形成於記憶胞區域1A之控制電晶體之閾值電壓，而視需要對記憶胞區域1A之p型井PW1之表面部(表層部)進行通道摻雜離子注入。又，為調整其後形成於周邊電路區域1B之n通道型MISFET之閾值電壓，而視需要對周邊電路區域1B之p型井PW2之表面部(表層部)進行通道摻雜離子注入。
繼而，於藉由稀釋氫氟酸清洗等將半導體基板SB(p型井PW1、PW2)之表面淨化後，於半導體基板SB之主表面(p型井PW1、PW2之表面)形成閘極絕緣膜用之絕緣膜GI(圖1之步驟S4)。
絕緣膜GI例如可藉由較薄之氧化矽膜或氮氧化矽膜等而形成。 於絕緣膜GI為氧化矽膜之情形時，例如可藉由熱氧化法形成絕緣膜GI。又，於將絕緣膜GI設為氮氧化矽膜之情形時，例如可藉由如下方法等而形成：藉由使用有N2O、O2及H2之高溫短時間氧化法、或熱氧化法而形成氧化矽膜後，於電漿中進行氮化處理(電漿氮化)。絕緣膜GI之形成膜厚例如可設為2~3nm左右。於藉由熱氧化法形成絕緣膜GI之情形時，於元件分離區域ST上未形成絕緣膜GI。
作為另一形態，於步驟S4中，亦可於與記憶胞區域1A之絕緣膜GI不同之步驟中，形成周邊電路區域1B之絕緣膜GI。
繼而，如圖7所示，於半導體基板SB之主表面(整個主表面)上、即於記憶胞區域1A及周邊電路區域1B之絕緣膜GI上，形成(沈積)矽膜PS1作為控制閘極電極CG形成用之導電膜(圖1之步驟S5)。
矽膜PS1係控制電晶體之閘極電極用之導電膜、即用以形成下述之控制閘極電極CG之導電膜。又，矽膜PS1兼作為用以形成下述之閘極電極DG之導電膜。即，藉由矽膜PS1形成下述之控制閘極電極CG及下述之閘極電極DG。
矽膜PS1包含多晶矽膜(polysilicon膜)，且可使用CVD(Chemical Vapor Deposition：化學氣相沈積)法等形成。矽膜PS1之沈積膜厚例如可設為50~100nm左右。於成膜時，亦可於形成矽膜PS1作為非晶矽膜後，藉由其後之熱處理使非晶矽膜成為多晶矽膜。
又，矽膜PS1可藉由於成膜時導入雜質或於成膜後離子注入雜質等而成為低電阻之半導體膜(摻雜多晶矽膜)。記憶胞區域1A之矽膜PS1較佳為導入有磷(P)或砷(As)等n型雜質之n型矽膜。
繼而，於半導體基板SB之主表面(整個主表面)上、即於矽膜PS1上，形成(沈積)絕緣膜IL1(圖1之步驟S6)。
絕緣膜IL1係用以形成下述之上覆絕緣膜CP1、CP2之絕緣膜。絕緣膜IL1例如包含氮化矽膜等，且可使用CVD法等而形成。絕緣膜IL1 之沈積膜厚例如可設為20~50nm左右。藉由進行步驟S5、S6，而成為形成有矽膜PS1與矽膜PS1上之絕緣膜IL1之積層膜LF之狀態。此處，積層膜LF包含矽膜PS1及矽膜PS1上之絕緣膜IL1。
繼而，藉由光微影技術及蝕刻技術將積層膜LF、即絕緣膜IL1及矽膜PS1圖案化，於記憶胞區域1A形成具有控制閘極電極CG及控制閘極電極CG上之上覆絕緣膜CP1之積層體(積層結構體)LM1(圖1之步驟S7)。
步驟S7可以如下方式進行。即，首先如圖7所示，使用光微影法於絕緣膜IL1上形成光阻圖案PR1作為抗蝕圖案。該光阻圖案PR1係形成於記憶胞區域1A中之控制閘極電極CG預定形成區域、及周邊電路區域1B整體。此後，將該光阻圖案PR1用作蝕刻掩膜，對記憶胞區域1A之矽膜PS1與絕緣膜IL1之積層膜LF進行蝕刻(較佳為乾式蝕刻)使之圖案化，其後，去除該光阻圖案PR1。藉此，如圖8所示，形成包含圖案化之矽膜PS1之控制閘極電極CG與包含圖案化之絕緣膜IL1之上覆絕緣膜CP1的積層體LM1。
又，作為另一形態，亦可以如下方式形成積層體LM1。首先，於絕緣膜IL1上形成光阻圖案PR1後，將該光阻圖案PR1用作蝕刻掩膜而對絕緣膜IL1進行蝕刻(較佳為乾式蝕刻)使之圖案化，藉此，於記憶胞區域1A形成包含圖案化之絕緣膜IL1之上覆絕緣膜CP1。此後，去除該光阻圖案PR1後，將包含上覆絕緣膜CP1之絕緣膜IL1用作蝕刻掩膜(硬質掩膜)而對矽膜PS1進行蝕刻(較佳為乾式蝕刻)使之圖案化。藉此，形成包含圖案化之矽膜PS1之控制閘極電極CG與包含圖案化之絕緣膜IL1之上覆絕緣膜CP1的積層體LM1。
積層體LM1包含控制閘極電極CG及控制閘極電極CG上之上覆絕緣膜CP1，且於記憶胞區域1A之半導體基板SB(p型井PW1)上隔著絕緣膜GI而形成。控制閘極電極CG與上覆絕緣膜CP1於俯視時具有大致 相同之平面形狀，且於俯視時重疊。
又，光阻圖案PR1係於記憶胞區域1A，選擇性地形成於控制閘極電極CG預定形成區域。因此，若進行步驟S7，則於記憶胞區域1A，除成為積層體LM1之部分以外之矽膜PS1及絕緣膜IL1被去除。另一方面，光阻圖案PR1係於周邊電路區域1B，形成於周邊電路區域1B整體。因此，即便進行步驟S7，於周邊電路區域1B，矽膜PS1與矽膜PS1上之絕緣膜IL1之積層膜LF亦未被去除，因此未圖案化而保持原樣殘存。將殘存於周邊電路區域1B之積層膜LF標註符號LF1並稱作積層膜LF1。
積層膜LF1之側面(端部)EG1較佳為位於元件分離區域ST上。藉此，周邊電路區域1B之活性區域(由元件分離區域ST所規定之活性區域)係由積層膜LF1覆蓋。藉由如此，可防止周邊電路區域1B之半導體基板SB之基板區域(Si基板區域)受到多餘之蝕刻。
於記憶胞區域1A，形成有包含圖案化之矽膜PS1之控制閘極電極CG，控制閘極電極CG為控制電晶體用之閘極電極。殘存於控制閘極電極CG之下方之絕緣膜GI成為控制電晶體之閘極絕緣膜。因此，於記憶胞區域1A，包含矽膜PS1之控制閘極電極CG成為於半導體基板SB(p型井PW1)上隔著作為閘極絕緣膜之絕緣膜GI而形成之狀態。
於記憶胞區域1A，除由積層體LM1覆蓋之部分以外之絕緣膜GI、即除成為閘極絕緣膜之部分以外之絕緣膜GI可藉由於步驟S7之圖案化步驟中進行之乾式蝕刻、或於該乾式蝕刻後進行濕式蝕刻而去除。
如此，藉由步驟S4、S5、S6、S7，於半導體基板SB上隔著作為閘極絕緣膜之絕緣膜GI而形成具有控制閘極電極CG及控制閘極電極CG上之上覆絕緣膜CP1之積層體LM1。
繼而，為調整其後形成於記憶胞區域1A之記憶電晶體之閾值電 壓，而視需要對記憶胞區域1A之p型井PW1之表面部(表層部)進行通道摻雜離子注入。
繼而，進行清洗處理，並對半導體基板SB之主表面進行淨化處理後，如圖9所示，於半導體基板SB之整個主表面即半導體基板SB之主表面(表面)上、與積層體LM1之表面(上表面及側面)上，形成記憶電晶體之閘極絕緣膜用之絕緣膜MZ(圖1之步驟S8)。
於周邊電路區域1B殘存有積層膜LF1，故而於該積層膜LF1之表面(上表面及側面)上亦會形成有絕緣膜MZ。因此，於步驟S8中，絕緣膜MZ係以覆蓋記憶胞區域1A之積層體LM1及周邊電路區域1B之積層膜LF1之方式形成於半導體基板SB上。
絕緣膜MZ係記憶電晶體之閘極絕緣膜用之絕緣膜，且為於內部具有電荷儲存部之絕緣膜。該絕緣膜MZ包含氧化矽膜(氧化膜)MZ1、形成於氧化矽膜MZ1上之氮化矽膜(氮化膜)MZ2、及形成於氮化矽膜MZ2上之氧化矽膜(氧化膜)MZ3之積層膜。氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之積層膜亦可視作ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)膜。
再者，為易於觀察圖式，於圖9中，將包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之絕緣膜MZ僅圖示為絕緣膜MZ。實際上，如圖9中以虛線之圓包圍之區域之放大圖所示，絕緣膜MZ包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3。
絕緣膜MZ中之氧化矽膜MZ1、MZ3例如可藉由氧化處理(熱氧化處理)或CVD法或其組合而形成。於此時之氧化處理中，可使用ISSG(In Situ Steam Generation，臨場蒸氣產生)氧化。絕緣膜MZ中之氮化矽膜MZ2例如可藉由CVD法而形成。
又，於本實施形態中，形成氮化矽膜MZ2作為具有陷阱能階之絕緣膜(電荷儲存層)。就可靠性之方面等而言較佳為氮化矽膜，但並不 限定於氮化矽膜，例如亦可使用氧化鋁膜(氧化鋁)、氧化鉿膜或氧化鉭膜等具有較氮化矽膜更高之介電常數之高介電常數膜作為電荷儲存層或電荷儲存部。又，亦可利用矽奈米點形成電荷儲存層或電荷儲存部。
為形成絕緣膜MZ，例如，首先藉由熱氧化法(較佳為ISSG氧化)形成氧化矽膜MZ1後，利用CVD法於氧化矽膜MZ1上沈積氮化矽膜MZ2，進而利用CVD法或熱氧化法或者該兩者而於氮化矽膜MZ2上形成氧化矽膜MZ3。藉此，可形成包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之積層膜之絕緣膜MZ。
氧化矽膜MZ1之厚度例如可設為2~10nm左右，氮化矽膜MZ2之厚度例如可設為5~15nm左右，氧化矽膜MZ3之厚度例如可設為2~10nm左右。最後之氧化膜、即絕緣膜MZ中之最上層之氧化矽膜MZ3係例如將氮化膜(絕緣膜MZ中之中間層之氮化矽膜MZ2)之上層部分氧化而形成，藉此亦可形成高耐壓膜。
絕緣膜MZ係作為其後形成之記憶體閘極電極MG之閘極絕緣膜而發揮功能，且具有電荷保持(電荷儲存)功能。因此，絕緣膜MZ具有至少3層之積層結構，以便可作為記憶電晶體之具有電荷保持功能之閘極絕緣膜發揮功能，且與作為電荷阻擋層發揮功能之外側之層(此處為氧化矽膜MZ1、MZ3)之電位障壁高度相比，作為電荷儲存部發揮功能之內側之層(此處為氮化矽膜MZ2)之電位障壁高度變低。上述內容可藉由如下方式達成，即：如本實施形態般，使絕緣膜MZ為具有氧化矽膜MZ1、氧化矽膜MZ1上之氮化矽膜MZ2、及氮化矽膜MZ2上之氧化矽膜MZ3之積層膜。
其次，如圖10所示，於半導體基板SB之主表面(整個主表面)上即絕緣膜MZ上，於記憶胞區域1A以覆蓋積層體LM1之方式且於周邊電路區域1B以覆蓋積層膜LF1之方式，形成(沈積)矽膜PS2作為記憶體閘 極電極MG形成用之導電膜(圖1之步驟S9)。
矽膜PS2係記憶電晶體之閘極電極用之導電膜、即用以形成下述之記憶體閘極電極MG之導電膜。矽膜PS2包含多晶矽膜，且可使用CVD法等而形成。矽膜PS2之沈積膜厚例如可設為30~150nm左右。於成膜時，亦可於形成矽膜PS2作為非晶矽膜後，藉由其後之熱處理使非晶矽膜成為多晶矽膜。
又，矽膜PS2係藉由於成膜時導入雜質、或於成膜後離子注入雜質等，而導入雜質並成為低電阻之半導體膜(摻雜多晶矽膜)。矽膜PS2較佳為導入有磷(P)或砷(As)等n型雜質之n型矽膜。於在矽膜PS2之成膜時導入n型雜質之情形時，藉由於矽膜PS2之成膜用之氣體中包含摻雜氣體(n型雜質添加用之氣體)，而可成膜導入有n型雜質之矽膜PS2。記憶胞區域1A之矽膜PS2較佳為導入有n型雜質，但周邊電路區域1B之矽膜PS2係於其後去除，故而可導入有n型雜質，亦可未導入有n型雜質。
繼而，如圖11所示，於半導體基板SB之主表面(整個主表面)上、即矽膜PS2上，形成絕緣膜IL2(圖1之步驟S10)。絕緣膜IL2例如包含氧化矽膜等，且可使用CVD法等而形成。絕緣膜IL2之沈積膜厚例如可設為5~10nm左右。
繼而，藉由各向異性蝕刻技術，對絕緣膜IL2進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)(圖2之步驟S11)。
於步驟S11之回蝕步驟中，藉由將絕緣膜IL2各向異性蝕刻(回蝕)相當於絕緣膜IL2之沈積膜厚之程度，而將絕緣膜IL2以側壁隔片狀殘留於矽膜PS2之側面(側壁)PS2a、PS2b上，且去除其他區域之絕緣膜IL2。藉此，如圖12所示，藉由以側壁隔片狀殘存於矽膜PS2之側面PS2a、PS2b上之絕緣膜IL2，而形成側壁絕緣膜SZ。
此處，矽膜PS2係以覆蓋積層體LM1之方式相對於積層體LM1共 形地形成。因此，矽膜PS2具有對應於積層體LM1之側壁(側面)之側面(側壁)PS2a。矽膜PS2之側面PS2a為對應於積層體LM1之側壁(側面)之側面(側壁)。即，藉由矽膜PS2隔著絕緣膜MZ覆蓋積層體LM1，而形成包含積層體LM1、覆蓋積層體LM1之部分之絕緣膜MZ、及矽膜PS2的凸部，該凸部之側面(側壁)對應於矽膜PS2之側面(側壁)PS2a。
又，矽膜PS2係以覆蓋積層膜LF1之方式形成，故而相對於積層膜LF1共形地形成。因此，矽膜PS2亦具有與積層膜LF1之側面對應之側面(側壁)PS2b。矽膜PS2之側面PS2b為對應於積層膜LF1之側面之側面。
即，於步驟S9中，於矽膜PS2之表面，形成有反映積層體LM1之凸部及反映積層膜LF1之凸部，反映積層體LM1之凸部之側壁(側面)為側面PS2a，反映積層膜LF1之凸部之側壁(側面)為側面PS2b。
側壁絕緣膜SZ係選擇性地形成於矽膜PS2之側面PS2a、PS2b上。因此，成為如下狀態：於積層體LM1之側壁(側面)上隔著絕緣膜MZ及矽膜PS2形成有側壁絕緣膜SZ，又，於積層膜LF1之側面上隔著絕緣膜MZ及矽膜PS2形成有側壁絕緣膜SZ。
於進行步驟S11之回蝕步驟之階段，未由側壁絕緣膜SZ覆蓋之區域之矽膜PS2露出。例如於積層體LM1之上方或積層膜LF1之上方，矽膜PS2之上表面露出。於側壁絕緣膜SZ與積層體LM1之間，介置有絕緣膜MZ及矽膜PS2，又，於側壁絕緣膜SZ與積層膜LF1之間，介置有絕緣膜MZ及矽膜PS2。
繼而，如圖13所示，藉由各向異性蝕刻技術，對矽膜PS2進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)(圖2之步驟S12)。
於步驟S12之矽膜PS2之回蝕步驟中，較佳為於側壁絕緣膜SZ比矽膜PS2更難以蝕刻之條件下進行蝕刻。即，於步驟S12之矽膜PS2之回蝕步驟中，較佳為於側壁絕緣膜SZ之蝕刻速度小於矽膜PS2之蝕刻 速度之條件下進行蝕刻。藉此，於步驟S12之矽膜PS2之回蝕步驟中，可一面抑制側壁絕緣膜SZ被蝕刻而使側壁絕緣膜SZ作為蝕刻保護膜發揮功能，一面選擇性地對矽膜PS2進行蝕刻。
繼而，如圖14所示，藉由蝕刻去除側壁絕緣膜SZ(圖2之步驟S13)。步驟S13之蝕刻步驟較佳為使用各向同性之蝕刻，特佳為濕式蝕刻。
於步驟S13之側壁絕緣膜SZ之蝕刻步驟中，較佳為於矽膜PS2比側壁絕緣膜SZ更難以蝕刻之條件下進行蝕刻。即，於步驟S13之側壁絕緣膜SZ之蝕刻步驟中，較佳為於矽膜PS2之蝕刻速度小於側壁絕緣膜SZ之蝕刻速度之條件下進行蝕刻。藉此，可一面抑制矽膜PS2被蝕刻，一面選擇性地對側壁絕緣膜SZ進行蝕刻。
繼而，如圖15所示，藉由各向異性蝕刻技術，對矽膜PS2進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)(圖2之步驟S14)。
藉由步驟S12之回蝕步驟及步驟S14之回蝕步驟，對矽膜PS2進行回蝕，藉此，於積層體LM1之兩方之側壁上隔著絕緣膜MZ使矽膜PS2以側壁隔片狀殘留，且將其他區域之矽膜PS2去除。藉此，如圖15所示，於記憶胞區域1A，藉由於積層體LM1之兩方之側壁中之一方之側壁上隔著絕緣膜MZ以側壁隔片狀殘存之矽膜PS2，而形成記憶體閘極電極MG，又，藉由於另一方之側壁上隔著絕緣膜MZ以側壁隔片狀殘存之矽膜PS2，而形成矽隔片SP。記憶體閘極電極MG係於絕緣膜MZ上，以隔著絕緣膜MZ而與積層體LM1相鄰之方式形成。積層體LM1包含控制閘極電極CG及控制閘極電極CG上之上覆絕緣膜CP1，故而記憶體閘極電極MG係於絕緣膜MZ上，以隔著絕緣膜MZ而與控制閘極電極CG相鄰之方式形成。
矽隔片SP亦可視作包含導電體之側壁隔片、即導電體隔片。記憶體閘極電極MG與矽隔片SP係形成於積層體LM1之相互為相反側之 側壁上，且具有隔著積層體LM1大致對稱之結構。又，於殘存於周邊電路區域1B之積層膜LF1之側壁上，亦會隔著絕緣膜MZ形成有矽隔片SP。
藉由進行步驟S12、S14之矽膜PS2之回蝕步驟，未由記憶體閘極電極MG及矽隔片SP覆蓋之區域之絕緣膜MZ露出。於記憶體閘極電極MG與半導體基板SB(p型井PW1)之間及記憶體閘極電極MG與積層體LM1之間介置有絕緣膜MZ。記憶胞區域1A中之記憶體閘極電極MG之下方之絕緣膜MZ成為記憶電晶體之閘極絕緣膜。可藉由調整於上述步驟S9中沈積之矽膜PS2之沈積膜厚，而調整記憶體閘極長度、即記憶體閘極電極MG之閘極長度。
藉由於步驟S12、S14中對矽膜PS2進行回蝕，而形成記憶體閘極電極MG及矽隔片SP，且使形成於積層體LM1之兩側壁上之記憶體閘極電極MG及矽隔片SP各自之高度低於積層體LM1之高度。即，以於步驟S14之矽膜PS2之回蝕步驟結束之階段，記憶體閘極電極MG及矽隔片SP之高度低於積層體LM1之高度之方式，進行步驟S12、S14之矽膜PS2之回蝕步驟。再者，矽隔片SP係於其後去除，故而重要的是以記憶體閘極電極MG之高度低於積層體LM1之高度之方式進行步驟S12、S14之矽膜PS2之回蝕步驟。
此處，記憶體閘極電極MG之高度低於積層體LM1之高度，意指記憶體閘極電極MG之最頂部(最上部)之高度位置低於積層體LM1之上覆絕緣膜CP1之上表面之高度位置。又，矽隔片SP之高度低於積層體LM1之高度，意指矽隔片SP之最頂部(最上部)之高度位置低於積層體LM1之上覆絕緣膜CP1之上表面之高度位置。再者，於提及高度時係指與半導體基板SB之主表面大致垂直之方向之高度。
於步驟S12之矽膜PS2之回蝕步驟中，較佳為將矽膜PS2各向異性蝕刻(回蝕)大致相當於矽膜PS2之沈積膜厚之程度。即，於步驟S12之 矽膜PS2之回蝕步驟中，較佳為以形成與積層體LM1之高度大致相同程度之高度之記憶體閘極電極MG及矽隔片SP之方式，對矽膜PS2進行回蝕。而且，較佳為於在步驟S13中去除側壁絕緣膜SZ後，於步驟S14中進而對矽膜PS2(即藉由矽膜PS2而形成之記憶體閘極電極MG及矽隔片SP)進行回蝕，藉此，使記憶體閘極電極MG及矽隔片SP之高度較低。
於結束步驟S14之回蝕步驟之階段，記憶體閘極電極MG及矽隔片SP之高度低於積層體LM1之高度，但若高於控制閘極電極CG之高度，則更佳。此處，記憶體閘極電極MG之高度高於控制閘極電極CG之高度，意指記憶體閘極電極MG之最頂部(最上部)之高度位置高於構成積層體LM1之控制閘極電極CG之上表面之高度位置。藉由使記憶體閘極電極MG之高度高於控制閘極電極CG之高度，可於下述之步驟S24之研磨步驟中，使記憶體閘極電極MG之上部準確地露出，且容易防止記憶體閘極電極MG之露出不良。
於本實施形態中，於藉由步驟S10、S11形成側壁絕緣膜SZ後，於步驟S12中對矽膜PS2進行回蝕，其後，於步驟S13中去除側壁絕緣膜SZ後，於步驟S14中進而對矽膜PS2進行回蝕，形成記憶體閘極電極MG及矽隔片SP。
作為另一形態，亦可省略步驟S10(絕緣膜IL2形成步驟)、步驟S11(絕緣膜IL2回蝕步驟)及步驟S13(側壁絕緣膜SZ去除步驟)。於省略步驟S10、S11、S13之情形時，步驟S12之矽膜PS2之回蝕步驟與步驟S14之矽膜PS2之回蝕步驟可作為一次回蝕步驟進行。此情形時，於在步驟S9中形成矽膜PS2後，藉由各向異性蝕刻技術對矽膜PS2進行回蝕，藉此，於積層體LM1之兩方之側壁上隔著絕緣膜MZ使矽膜PS2以側壁隔片狀殘留而形成記憶體閘極電極MG及矽隔片SP，並去除其他區域之矽膜PS2。於結束該矽膜PS2之回蝕步驟之階段，使記憶體 閘極電極MG及矽隔片SP之高度變得低於積層體LM1之高度。再者，於此情形時，於積層膜LF1之側壁上，亦會隔著絕緣膜MZ形成有矽隔片SP。
然而，更佳為不省略步驟S10、S11，而如本實施形態中所說明般，於形成有側壁絕緣膜SZ之狀態下，進行步驟S12之矽膜PS2之回蝕步驟。側壁絕緣膜SZ可作為對矽膜PS2之蝕刻(側蝕)之保護膜發揮功能。因此，藉由於矽膜PS2之側面PS2a、PS2b被側壁絕緣膜SZ覆蓋狀態下進行步驟S12之矽膜PS2之回蝕步驟，可防止矽膜PS2之側面PS2a、PS2b被側蝕。因此，可使所形成之記憶體閘極電極MG及矽隔片SP之剖面形狀(與記憶體閘極電極MG之延伸方向大致垂直之剖面形狀、即圖15所示之剖面之形狀)為接近長方形之形狀。藉此，可於下述之步驟S19中於記憶體閘極電極MG上更準確地形成下述之側壁隔片SW。因此，藉由形成於記憶體閘極電極MG上之側壁隔片SW，可更準確地防止於下述之步驟S22中在記憶體閘極電極MG上形成下述之金屬矽化物層SL1。
繼而，使用光微影技術，於半導體基板SB上形成如覆蓋記憶體閘極電極MG且使矽隔片SP露出之光阻圖案(未圖示)後，藉由將該光阻圖案作為蝕刻掩膜之乾式蝕刻，而去除矽隔片SP(圖2之步驟S15)。其後，去除該光阻圖案。藉由步驟S15之蝕刻步驟，而如圖16所示將矽隔片SP去除，但記憶體閘極電極MG因被光阻圖案覆蓋，故而未被蝕刻而殘存。
繼而，如圖17所示，藉由蝕刻(例如濕式蝕刻)去除絕緣膜MZ中之未由記憶體閘極電極MG覆蓋而露出之部分(圖2之步驟S16)。此時，於記憶胞區域1A，位於記憶體閘極電極MG之下方以及記憶體閘極電極MG與積層體LM1間之絕緣膜MZ未被去除而殘存，其他區域之絕緣膜MZ被去除。自圖17亦可知：於記憶胞區域1A，絕緣膜MZ遍及 記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG與積層體LM1之間之區域之兩區域而連續地延伸。
繼而，藉由使用光微影技術及蝕刻技術將周邊電路區域1B之積層膜LF1圖案化，而如圖18所示，於周邊電路區域1B形成具有閘極電極DG及閘極電極DG上之上覆絕緣膜CP2之積層體(積層結構體)LM2(圖2之步驟S17)。
步驟S17之圖案化步驟例如可以如下方式進行。即，首先，於半導體基板SB之主表面上，使用光微影法形成光阻圖案(未圖示)。該光阻圖案係形成於記憶胞區域1A整體、及周邊電路區域1B中之閘極電極DG預定形成區域。因此，記憶體閘極電極MG及積層體LM1係由該光阻圖案覆蓋。此後，將該光阻圖案用作蝕刻掩膜，對周邊電路區域1B中之矽膜PS1與絕緣膜IL1之積層膜LF1進行蝕刻(較佳為乾式蝕刻)使之圖案化，其後，去除該抗蝕圖案。藉此，如圖18所示，於周邊電路區域1B形成包含圖案化之矽膜PS1之閘極電極DG及包含圖案化之絕緣膜IL1之上覆絕緣膜CP2的積層體LM2。
積層體LM2包含閘極電極DG及閘極電極DG上之上覆絕緣膜CP2，且於周邊電路區域1B之半導體基板SB(p型井PW2)上隔著絕緣膜GI而形成。閘極電極DG與上覆絕緣膜CP2於俯視時具有大致相同之平面形狀，且於俯視時重疊。再者，閘極電極DG係虛設之閘極電極(虛擬之閘極電極)，且於其後去除。因此，閘極電極DG可稱作虛設閘極電極。又，閘極電極DG係於其後去除並替換為下述之閘極電極GE，故而亦可視作取代閘極電極(Replacement Gate Electrode)或替換用閘極電極。
於步驟S17之圖案化步驟中所使用之上述抗蝕圖案係於周邊電路區域1B選擇性地形成於閘極電極DG預定形成區域。因此，若進行步驟S17，則於周邊電路區域1B，除成為積層體LM2之部分以外之矽膜 PS1及絕緣膜IL1被去除。另一方面，於步驟S17之圖案化步驟中所使用之上述抗蝕圖案係於記憶胞區域1A，形成於記憶胞區域1A整體。因此，即便進行步驟S17之圖案化步驟，於記憶胞區域1A，積層體LM1及記憶體閘極電極MG亦未被去除而保持原樣殘存。
於周邊電路區域1B，除由積層體LM2覆蓋之部分以外之絕緣膜GI，可藉由於步驟S17之圖案化步驟中進行之乾式蝕刻、或於該乾式蝕刻後進行濕式蝕刻而去除。
以此種方式，於周邊電路區域1B，於半導體基板SB(p型井PW2)上，隔著絕緣膜GI形成具有閘極電極DG及閘極電極DG上之上覆絕緣膜CP2之積層體LM2。
以此種方式，如圖18所示，可獲得如下狀態：於記憶胞區域1A，於半導體基板SB上隔著絕緣膜GI而形成有控制閘極電極CG，於半導體基板SB上隔著絕緣膜MZ而形成有記憶體閘極電極MG，於周邊電路區域1B，於半導體基板SB上隔著絕緣膜GI而形成有閘極電極DG。而且，於控制閘極電極CG上形成有上覆絕緣膜CP1，於閘極電極DG上形成有上覆絕緣膜CP2。
又，於本實施形態中，使介於閘極電極DG與半導體基板SB(p型井PW2)之間之絕緣膜GI，為與介於控制閘極電極CG與半導體基板SB(p型井PW1)之間之絕緣膜GI同層之絕緣膜(即於相同步驟中形成之絕緣膜)。
作為另一形態，亦可使介於閘極電極DG與半導體基板SB(p型井PW2)之間之絕緣膜GI，為與介於控制閘極電極CG與半導體基板SB(p型井PW1)之間之絕緣膜GI不同之絕緣膜(即於不同步驟中形成之絕緣膜)。此情形時，於在上述步驟S5中形成上述矽膜PS1之前，於上述步驟S4中，可藉由不同之步驟形成記憶胞區域1A之絕緣膜GI、及周邊電路區域1B之絕緣膜GI。
繼而，如圖19所示，使用離子注入法等形成n-型半導體區域(雜質擴散層)EX1、EX2、EX3(圖2之步驟S18)。
於步驟S18中，可藉由將積層體LM1、記憶體閘極電極MG及積層體LM2用作掩膜(離子注入阻止掩膜)，利用離子注入法將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB(p型井PW1、PW2)，而形成n-型半導體區域EX1、EX2、EX3。此時，n-型半導體區域EX1係於記憶胞區域1A，藉由記憶體閘極電極MG作為掩膜(離子注入阻止掩膜)發揮功能，而自對準地形成於記憶體閘極電極MG之側壁(與隔著絕緣膜MZ而鄰接於控制閘極電極CG之側為相反側之側壁)。又，n-型半導體區域EX2係於記憶胞區域1A，藉由積層體LM1作為掩膜(離子注入阻止掩膜)發揮功能，而自對準地形成於控制閘極電極CG之側壁(與隔著絕緣膜MZ而鄰接於記憶體閘極電極MG之側為相反側之側壁)。又，n-型半導體區域EX3係於周邊電路區域1B，藉由積層體LM2作為掩膜(離子注入阻止掩膜)發揮功能，而自對準地形成於閘極電極DG之兩側壁。n-型半導體區域EX1及n-型半導體區域EX2可作為形成於記憶胞區域1A之記憶胞之源極．汲極區域(源極或汲極區域)之一部分發揮功能，且n-型半導體區域EX3可作為形成於周邊電路區域1B之MISFET之源極．汲極區域(源極或汲極區域)之一部分發揮功能。n-型半導體區域EX1、n-型半導體區域EX2及n-型半導體區域EX3可於相同之離子注入步驟中形成，但亦可於不同之離子注入步驟中形成。
又，亦可於在步驟S17中形成積層體LM2之後，且於在步驟S18中形成n-型半導體區域EX1、EX2、EX3之前，於半導體基板SB上以覆蓋積層體LM2、記憶體閘極電極MG及積層體LM1之方式形成包含氮化矽膜等之絕緣膜(未圖示)後，進行步驟S18之離子注入。此情形時，該絕緣膜可作為偏置隔片而發揮功能，且可與積層體LM1、記憶體閘極電極MG及積層體LM2一併作為離子注入時之掩膜(離子注入阻 止掩膜)發揮功能。
繼而，於積層體LM1及記憶體閘極電極MG之側壁(與隔著絕緣膜MZ而相互相鄰之側為相反側之側壁)上、積層體LM2之側壁上、及記憶體閘極電極MG上，形成包含絕緣膜之側壁隔片(側壁、側壁絕緣膜)SW作為側壁絕緣膜(圖2之步驟S19)。側壁隔片SW可視作側壁絕緣膜。
步驟S19之側壁隔片SW形成步驟例如可以如下方式進行。即，首先，如圖20所示，於半導體基板SB之整個主表面上形成(沈積)絕緣膜IL3。絕緣膜IL3例如包含氧化矽膜或氮化矽膜或其等之積層膜等，且可使用CVD法等而形成。絕緣膜IL3係於半導體基板SB上以覆蓋記憶體閘極電極MG、積層體LM1及積層體LM2之方式形成。其後，如圖21所示，藉由各向異性蝕刻技術將該絕緣膜IL3進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)。藉此，於積層體LM1及記憶體閘極電極MG之側壁(與隔著絕緣膜MZ而相互相鄰之側為相反側之側壁)上、積層體LM2之側壁上、及記憶體閘極電極MG上，選擇性地殘存該絕緣膜IL3，而形成側壁隔片SW。側壁隔片SW係形成於積層體LM2之兩側壁上、積層體LM1之側壁中之與隔著絕緣膜MZ而鄰接於記憶體閘極電極MG之側為相反側之側壁上、記憶體閘極電極MG之側壁中之與隔著絕緣膜MZ而鄰接於積層體LM1之側為相反側之側壁上、以及記憶體閘極電極MG上。
於本實施形態中，側壁隔片SW不僅形成於積層體LM1、記憶體閘極電極MG及積層體LM2之各側壁上，亦形成於記憶體閘極電極MG之上表面上。為了亦於記憶體閘極電極MG上形成側壁隔片SW，於本實施形態中，將記憶體閘極電極MG之高度設為低於積層體LM1之高度。
即，若與本實施形態不同地，於記憶體閘極電極MG之高度與積 層體LM1之高度相同之情形時，當將絕緣膜IL3進行回蝕時，絕緣膜IL3雖殘存於記憶體閘極電極MG之側壁上而形成側壁隔片SW，但於記憶體閘極電極MG之上表面上未殘存絕緣膜IL3。因此，於記憶體閘極電極MG之上部未形成側壁隔片SW。
與此相對，於本實施形態中，記憶體閘極電極MG之高度低於積層體LM1之高度，故而於鄰接於記憶體閘極電極MG之側之積層體LM1之側壁，存在較記憶體閘極電極MG更高之位置之部分。因此，於對絕緣膜IL3進行回蝕時，與鄰接於記憶體閘極電極MG之側之積層體LM1之側壁中之較記憶體閘極電極MG更高之位置之部分鄰接地，殘存有絕緣膜IL3而形成側壁隔片SW，該側壁隔片SW成為位於記憶體閘極電極MG之上方者。即，位於記憶體閘極電極MG上之側壁隔片SW鄰接於處於較記憶體閘極電極MG更高之位置之積層體LM1之側壁。位於記憶體閘極電極MG上之側壁隔片SW亦可與鄰接於記憶體閘極電極MG之側壁(與鄰接於控制閘極電極CG之側之側壁為相反側之側壁)之側壁隔片SW一體地連接。若於步驟S19中形成側壁隔片SW，則記憶體閘極電極MG之上表面與側面(與鄰接於控制閘極電極CG之側為相反側之側面)成為由側壁隔片SW覆蓋而不露出之狀態。
控制閘極電極CG之上表面由上覆絕緣膜CP1覆蓋。控制閘極電極CG之一方之側壁(與鄰接於記憶體閘極電極MG之側之側壁為相反側之側壁)由側壁隔片SW覆蓋，控制閘極電極CG之另一方之側壁(鄰接於記憶體閘極電極MG之側之側壁)成為由絕緣膜MZ及記憶體閘極電極MG與記憶體閘極電極MG上之側壁隔片SW覆蓋之狀態。又，記憶體閘極電極MG之上表面由側壁隔片SW覆蓋。記憶體閘極電極MG之一方之側壁(與鄰接於控制閘極電極CG之側之側壁為相反側之側壁)係由側壁隔片SW覆蓋，且記憶體閘極電極MG之另一方之側壁(鄰接於控制閘極電極CG之側之側壁)成為由絕緣膜MZ及積層體LM1覆蓋之 狀態。又，閘極電極DG之上表面係由上覆絕緣膜CP2覆蓋。閘極電極DG之兩方之側壁成為由側壁隔片SW覆蓋之狀態。因此，若於步驟S19中形成側壁隔片SW，則控制閘極電極CG、記憶體閘極電極MG及閘極電極DG成為藉由被上覆絕緣膜CP1、CP2及側壁隔片SW覆蓋而不露出之狀態。藉此，於在下述之步驟S22中形成金屬矽化物層SL1時，可使得於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之表面未形成下述之金屬矽化物層SL1。
繼而，如圖22所示，使用離子注入法等形成n+型半導體區域(雜質擴散層)SD1、SD2、SD3(圖2之步驟S20)。
於步驟S20中，可藉由將積層體LM1、記憶體閘極電極MG、積層體LM2及側壁隔片SW用作掩膜(離子注入阻止掩膜)，利用離子注入法將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB(p型井PW1、PW2)，而形成n+型半導體區域SD1、SD2、SD3。此時，n+型半導體區域SD1係於記憶胞區域1A，藉由記憶體閘極電極MG、記憶體閘極電極MG上之側壁隔片SW及記憶體閘極電極MG之側壁上之側壁隔片SW作為掩膜(離子注入阻止掩膜)發揮功能，而自對準地形成於記憶體閘極電極MG之側壁上之側壁隔片SW。又，n+型半導體區域SD2係於記憶胞區域1A，藉由積層體LM1與其側壁上之側壁隔片SW作為掩膜(離子注入阻止掩膜)發揮功能，而自對準地形成於積層體LM1之側壁上之側壁隔片SW。又，n+型半導體區域SD3係於周邊電路區域1B，藉由積層體LM2與其側壁上之側壁隔片SW作為掩膜(離子注入阻止掩膜)發揮功能，而自對準地形成於積層體LM2之兩側壁上之側壁隔片SW。藉此，形成LDD(Lightly doped Drain，輕微摻雜之汲極)結構。n+型半導體區域SD1、n+型半導體區域SD2及n+型半導體區域SD3可於相同之離子注入步驟中形成，但亦可於不同之離子注入步驟中形成。又，亦可藉由相同之離子注入形成n+型半導體區域SD1及n+型半 導體區域SD2，且藉由另一離子注入形成n+型半導體區域SD3。
以此種方式，藉由n-型半導體區域EX1及相較於其為高雜質濃度之n+型半導體區域SD1，形成作為記憶電晶體之源極區域發揮功能之n型半導體區域，且藉由n-型半導體區域EX2及相較於其為高雜質濃度之n+型半導體區域SD2，形成作為控制電晶體之汲極區域發揮功能之n型半導體區域。又，藉由n-型半導體區域EX3及相較於其為高雜質濃度之n+型半導體區域SD3，形成作為周邊電路區域1B之MISFET之源極．汲極區域發揮功能之n型半導體區域。n+型半導體區域SD1相較於n-型半導體區域EX1，雜質濃度更高且接合深度更深，n+型半導體區域SD2相較於n-型半導體區域EX2，雜質濃度更高且接合深度更深，n+型半導體區域SD3相較於n-型半導體區域EX3，雜質濃度更高且接合深度更深。
繼而，進行用以使導入至源極及汲極用之半導體區域(n-型半導體區域EX1、EX2、EX3及n+型半導體區域SD1、SD2、SD3)等之雜質活化之熱處理即活化退火(圖3之步驟S21)。
以此種方式，於記憶胞區域1A形成非揮發性記憶體之記憶胞。另一方面，由於閘極電極DG為虛設之閘極電極，故而於周邊電路區域1B之MISFET中，形成有源極．汲極區域，但尚未形成最終使用之閘極電極(下述之閘極電極GE)。
繼而，形成金屬矽化物層SL1(圖3之步驟S22)。金屬矽化物層SL1可以如下方式形成。
首先，如圖23所示，於包含n+型半導體區域SD1、SD2、SD3之上表面(表面)上之半導體基板SB之整個主表面上，以覆蓋積層體LM1、記憶體閘極電極MG、積層體LM2及側壁隔片SW之方式形成(沈積)金屬膜MM。金屬膜MM可設為單體之金屬膜(純金屬膜)或合金膜，較佳為包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜，且若為鎳鉑合 金膜(添加鉑之鎳膜)，則特佳。金屬膜MM可使用濺鍍法等而形成。
其次，藉由對半導體基板SB實施熱處理，而使n+型半導體區域SD1、SD2、SD3之各上層部分(表層部分)與金屬膜MM反應。藉此，如圖24所示，於n+型半導體區域SD1、SD2、SD3之各上部(上表面、表面、上層部)分別形成有金屬矽化物層SL1。金屬矽化物層SL1可設為例如矽化鈷層(金屬膜MM為鈷膜之情形)、矽化鎳層(金屬膜MM為鎳膜之情形)、或添加鉑之矽化鎳層(金屬膜MM為鎳鉑合金膜之情形)。再者，所謂添加鉑之矽化鎳層係指添加有鉑之矽化鎳層、即含有鉑之矽化鎳層，亦可稱為鎳鉑矽化物層。其後，藉由濕式蝕刻等將未反應之金屬膜MM去除。於圖24中表示該階段之剖面圖。又，亦可於去除未反應之金屬膜MM之後，進而進行熱處理。
藉由以此方式進行所謂自對準矽化物(Salicide：Self Aligned Silicide)製程，而於n+型半導體區域SD1、SD2、SD3之上部形成金屬矽化物層SL1，藉此，可使源極、汲極之電阻低電阻化。可藉由使用自對準矽化物製程，而於n+型半導體區域SD1、SD2、SD3上，分別自對準地形成金屬矽化物層SL1。又，可於n+型半導體區域SD1、SD2、SD3之各上表面之大致整體，形成金屬矽化物層SL1。
再者，即便形成金屬膜MM，金屬膜MM亦不與控制閘極電極CG、記憶體閘極電極MG及閘極電極DG接觸，即便進行熱處理，亦不會於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上，形成相當於金屬矽化物層SL1者。因此，於步驟S22中，於n+型半導體區域SD1、SD2、SD3上形成有金屬矽化物層SL1，但於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上，未形成金屬矽化物層SL1。
即，於控制閘極電極CG上形成有上覆絕緣膜CP1，且於控制閘極電極CG與金屬膜MM之間介置有上覆絕緣膜CP1。因此，即便形成 金屬膜MM，控制閘極電極CG亦不與金屬膜MM接觸。因此，即便進行熱處理，控制閘極電極CG亦不與金屬膜MM反應，於控制閘極電極CG上未形成金屬矽化物層SL1。
又，於閘極電極DG上形成有上覆絕緣膜CP2，且於閘極電極DG與金屬膜MM之間介置有上覆絕緣膜CP2。因此，即便形成金屬膜MM，閘極電極DG亦不與金屬膜MM接觸。因此，即便進行熱處理，閘極電極DG亦不與金屬膜MM反應，於閘極電極DG上未形成金屬矽化物層SL1。
又，於記憶體閘極電極MG上形成有側壁隔片SW，且於記憶體閘極電極MG與金屬膜MM之間介置有側壁隔片SW。因此，即便形成金屬膜MM，記憶體閘極電極MG亦不與金屬膜MM接觸。因此，即便進行熱處理，記憶體閘極電極MG亦不與金屬膜MM反應，於記憶體閘極電極MG上未形成金屬矽化物層SL1。
繼而，如圖25所示，於半導體基板SB之整個主表面上，以覆蓋積層體LM1、記憶體閘極電極MG、積層體LM2及側壁隔片SW之方式，形成(沈積)絕緣膜IL4作為層間絕緣膜(圖3之步驟S23)。
絕緣膜IL4包含氧化矽膜之單體膜、或氮化矽膜與於該氮化矽膜上較該氮化矽膜更厚地形成之氧化矽膜之積層膜等，且可使用例如CVD法等形成。
繼而，使用CMP(Chemical Mechanical Polishing，化學機械拋光)法等對絕緣膜IL4之上表面進行研磨(圖3之步驟S24)。藉由步驟S24之研磨步驟，如圖26所示，使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之各上表面露出。即，於步驟S24之研磨步驟中，在控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之上表面露出之前，對絕緣膜IL4進行研磨。
再者，於在步驟S23中成膜絕緣膜IL4之階段，亦有於絕緣膜IL4 之上表面形成有反映積層體LM1、記憶體閘極電極MG、積層體LM2及側壁隔片SW等之凹凸或階差之情形，但於步驟S24之研磨步驟後，絕緣膜IL4之上表面平坦化。
於在控制閘極電極CG上形成有上覆絕緣膜CP1、在記憶體閘極電極MG上形成有側壁隔片SW且在閘極電極DG上形成有上覆絕緣膜CP2之狀態下，於步驟S23中形成絕緣膜IL4後，進行步驟S24之研磨步驟。因此，於步驟S24之研磨步驟中，首先，如圖27所示般，於上覆絕緣膜CP1、CP2之上表面露出之前進行絕緣膜IL4之研磨後，進而進行研磨，如圖26所示，使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之上表面露出。於上覆絕緣膜CP1、CP2之上表面露出之後之研磨(即獲得圖27之結構後至成為圖26之結構為止之研磨)中，不僅對絕緣膜IL4進行研磨，亦對控制閘極電極CG上之上覆絕緣膜CP1、閘極電極DG上之上覆絕緣膜CP2、及記憶體閘極電極MG上之側壁隔片SW進行研磨。
因此，可將步驟S24之研磨步驟分為如下兩個步驟，即：絕緣膜IL4之第1研磨步驟，於上覆絕緣膜CP1、CP2之上表面露出之前進行；以及第2研磨步驟，於上覆絕緣膜CP1、CP2之上表面露出後至控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之上表面露出為止進行。此情形時，於第1研磨步驟與第2研磨步驟中亦可改變研磨條件(例如研磨用之漿料等)。第1研磨步驟係對應於獲得圖27之結構為止之研磨步驟，第2研磨步驟係對應於獲得圖27之結構後至獲得圖26之結構為止之研磨步驟。
例如於第1研磨步驟中，可採用如與上覆絕緣膜CP1、CP2相比絕緣膜IL4之研磨速度變大之研磨條件，對絕緣膜IL4進行研磨，使上覆絕緣膜CP1、CP2作為研磨終止層發揮功能。於第2研磨步驟中，例如可採用如與第1研磨步驟相比上覆絕緣膜CP1、CP2之研磨速度變大之 研磨條件，對絕緣膜IL4、上覆絕緣膜CP1、CP2及側壁隔片SW進行研磨，而使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之上表面露出。
於本實施形態中，如上所述，於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之表面未形成金屬矽化物層SL1。因此，於步驟S24之研磨步驟中使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG露出，但此時，未對金屬矽化物層SL1進行研磨便結束。
又，作為另一形態，亦可藉由對CMP等之研磨處理組合乾式蝕刻或濕式蝕刻，而進行步驟S24之研磨步驟。
繼而，如圖28所示，於半導體基板SB上形成絕緣膜IL5(圖3之步驟S25)。
絕緣膜IL5例如包含氮化矽膜等，且可使用CVD法等形成。絕緣膜IL5係形成於半導體基板SB之整個主表面，故而於絕緣膜IL4上以覆蓋控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之方式形成。
繼而，於半導體基板SB上、即絕緣膜IL5上，使用光微影法形成光阻圖案PR2作為抗蝕圖案(圖3之步驟S26)。
光阻圖案PR2係以於俯視時覆蓋記憶胞區域1A整體，且於周邊電路區域1B使閘極電極DG露出之方式形成。
繼而，將光阻圖案PR2用作蝕刻掩膜，對絕緣膜IL5進行蝕刻(圖3之步驟S27)。
藉由步驟S27之蝕刻步驟，未由光阻圖案PR2覆蓋之部分之絕緣膜IL5經蝕刻而被去除，由光阻圖案PR2覆蓋之部分之絕緣膜IL5未被蝕刻而殘存。藉此，絕緣膜IL5係被圖案化為與光阻圖案PR2相同之圖案。對步驟S27之蝕刻後之絕緣膜IL5標註符號IL5a並稱作絕緣膜IL5a。絕緣膜IL5a具有與光阻圖案PR2相同之圖案。即，絕緣膜IL5a 具有如覆蓋記憶胞區域1A整體且於周邊電路區域1B使閘極電極DG露出之圖案(平面形狀)。步驟S27之蝕刻步驟之後，光阻圖案PR2被去除，於圖29中表示該狀態。步驟S27之蝕刻可使用乾式蝕刻或濕式蝕刻。
藉由步驟S24之研磨步驟使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG露出，但若進行步驟S25、S26、S27而形成絕緣膜IL5a，則閘極電極DG之上表面成為未被絕緣膜IL5a覆蓋而露出之狀態，且控制閘極電極CG及記憶體閘極電極MG成為藉由被絕緣膜IL5a覆蓋而不露出之狀態。步驟S25、S26、S27亦可視作形成如覆蓋記憶體閘極電極MG之上表面及控制閘極電極CG之上表面且使閘極電極DG之上表面露出之絕緣膜IL5a的步驟。
繼而，如圖30所示，對閘極電極DG進行蝕刻而將其去除(圖3之步驟S28)。步驟S28之蝕刻可使用乾式蝕刻或濕式蝕刻或者兩者之組合。
藉由於步驟S28中將閘極電極DG去除，而形成槽(凹部、凹陷部)TR1。槽TR1係將閘極電極DG去除而成之區域，且對應於在去除閘極電極DG之前存在有閘極電極DG之區域。槽TR1之底部(底面)係由絕緣膜GI之上表面形成，且槽TR1之側壁(側面)係由側壁隔片SW之側面(於去除閘極電極DG之前接觸於閘極電極DG之側面)形成。
步驟S28之閘極電極DG之蝕刻步驟較佳為於與閘極電極DG相比絕緣膜IL5a、絕緣膜IL4、絕緣膜GI及側壁隔片SW更難以被蝕刻之條件下進行蝕刻。即，較佳為於絕緣膜IL5a、絕緣膜IL4、絕緣膜GI及側壁隔片SW之蝕刻速度小於閘極電極DG之蝕刻速度之條件下進行蝕刻。藉此，可選擇性地對閘極電極DG進行蝕刻。絕緣膜IL5a係覆蓋記憶胞區域1A整體，因此，覆蓋記憶體閘極電極MG及控制閘極電極CG，故而於步驟S28中記憶體閘極電極MG及控制閘極電極CG未被蝕 刻。
於本實施形態中，於步驟S27中對絕緣膜IL5進行蝕刻後，去除光阻圖案PR2，其後於步驟S28中藉由蝕刻而去除閘極電極DG。作為另一形態，亦可於在步驟S27中對絕緣膜IL5進行蝕刻後，不去除光阻圖案PR2，而於步驟S28中藉由蝕刻去除閘極電極DG，於其後去除光阻圖案PR2。又，作為又一形態，亦可省略步驟S25、S27，將光阻圖案PR2用作蝕刻掩膜，在步驟S28中藉由蝕刻而去除閘極電極DG，且於其後去除光阻圖案PR2。此情形時，閘極電極DG未被光阻圖案PR2覆蓋而露出，故而受到蝕刻而被去除，但記憶體閘極電極MG及控制閘極電極CG係因被光阻圖案PR2覆蓋而未露出，因此未被蝕刻。
繼而，如圖31所示，於半導體基板SB上、即於包含槽TR1之內部(底部及側壁上)之絕緣膜IL4上，形成絕緣膜HK(圖3之步驟S29)。此後，如圖32所示，於半導體基板SB上即於絕緣膜HK上，以嵌埋槽TR1內之方式形成金屬膜ME作為導電膜(圖3之步驟S30)。
於槽TR1中，於步驟S29中在槽TR1之底部(底面)及側壁(側面)上形成絕緣膜HK，但槽TR1未完全被絕緣膜HK嵌埋，而於步驟S30中形成金屬膜ME，藉此，槽TR1成為完全由絕緣膜HK及金屬膜ME嵌埋之狀態。
絕緣膜HK為閘極絕緣膜用之絕緣膜，金屬膜ME為閘極電極用之導電膜。具體而言，絕緣膜HK係形成於周邊電路區域1B之MISFET之閘極絕緣膜用之絕緣膜，金屬膜ME係形成於周邊電路區域1B之MISFET之閘極電極用之導電膜。
絕緣膜HK係介電常數(比介電常數)高於氮化矽之絕緣材料膜、即所謂High-k膜(高介電常數膜)。再者，於本案中，於提及High-k膜、高介電常數膜或高介電常數閘極絕緣膜時，意指介電常數(比介電常數)高於氮化矽之膜。
作為絕緣膜HK，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜，又，該等金屬氧化物膜亦可進而含有氮(N)及矽(Si)中之一者或兩者。絕緣膜HK例如可藉由ALD(Atomic layer Deposition：原子層沈積)法或CVD法而形成。於對閘極絕緣膜使用高介電常數膜(此處為絕緣膜HK)之情形時，與使用氧化矽膜之情形相比，可獲得如下優點：由於可增加閘極絕緣膜之物理膜厚，故而可減少漏電流。
作為金屬膜ME，例如可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜等金屬膜。再者，此處所提及之金屬膜係指顯示金屬傳導之導電膜，且不僅包含單體之金屬膜(純金屬膜)或合金膜，亦包含顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。因此，金屬膜ME係顯示金屬傳導之導電膜，且不限定於單體之金屬膜(純金屬膜)或合金膜，亦可為顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。又，亦可使金屬膜ME為積層膜(積層有複數層膜之積層膜)，但此情形時，該積層膜之最下層係設為金屬膜(顯示金屬傳導之導電膜)。又，亦可將該積層膜設為複數層金屬膜(顯示金屬傳導之導電膜)之積層膜。金屬膜ME可使用例如濺鍍法等而形成。
於圖32中，作為金屬膜ME之較佳之一例，表示將金屬膜ME設為鈦鋁(TiAl)膜ME1與鈦鋁膜ME1上之鋁(Al)膜ME2之積層膜之情形。此情形時，於步驟S30中，首先，於絕緣膜HK上形成鈦鋁膜ME1後，於鈦鋁膜ME1上，以嵌埋槽TR1內之方式形成鋁膜ME2。此時，較佳為使鋁膜ME2較鈦鋁膜ME1更厚。鋁膜ME2為低電阻，故而可謀求其後形成之閘極電極GE之低電阻化。又，可利用其後形成之閘極電極GE中之接觸於閘極絕緣膜之部分(此處為鈦鋁膜ME1)之材料之功函數， 而控制具備該閘極電極GE之MISFET之閾值電壓。又，就提高密接性之觀點而言，亦可使鈦(Ti)膜或氮化鈦(TiN)膜或其等之積層膜介置於鈦鋁膜ME1與鋁膜ME2之間。此情形時，於形成鈦鋁膜ME1後，於鈦鋁膜ME1上形成鈦膜或氮化鈦膜或其等之積層膜，其後，於其上形成鋁膜ME2。
其次，如圖33所示，藉由CMP法等去除槽TR1之外部之多餘之金屬膜ME及絕緣膜HK，藉此，於槽TR1內嵌入絕緣膜HK及金屬膜ME(圖4之步驟S31)。
即，於步驟S31中，去除槽TR1之外部之金屬膜ME及絕緣膜HK，於槽TR1內殘留絕緣膜HK及金屬膜ME。藉此，成為於槽TR1內殘存並嵌入有絕緣膜HK及金屬膜ME之狀態。又，於步驟S31中，較佳為藉由利用CMP法等之研磨處理對金屬膜ME及絕緣膜HK進行研磨，而去除槽TR1之外部之金屬膜ME及絕緣膜HK。
嵌入至槽TR1之金屬膜ME成為MISFET之閘極電極GE，且嵌入至槽TR1之絕緣膜HK作為該MISFET之閘極絕緣膜而發揮功能。
於本實施形態中，去除閘極電極DG並替換為閘極電極GE，將該閘極電極GE用作周邊電路區域1B之MISFET之閘極電極。因此，上述閘極電極DG係虛設之閘極電極(虛擬之閘極電極)，且可視作取代閘極電極或替換用閘極電極，閘極電極GE可視作構成MISFET之閘極電極。
又，使用金屬膜ME形成閘極電極GE，故而可使閘極電極GE成為金屬閘極電極。藉由使閘極電極GE成為金屬閘極電極，可獲得如下優點：可抑制閘極電極GE之空乏化現象，可使寄生電容消失。又，亦可獲得如下優點：亦可實現MISFET元件之小型化(閘極絕緣膜之薄膜化)。
絕緣膜HK係形成於槽TR1之底部(底面)及側壁上，閘極電極GE 之底部(底面)及側壁(側面)鄰接於絕緣膜HK。於閘極電極GE與半導體基板SB(p型井PW2)之間，介置有絕緣膜GI及絕緣膜HK，且於閘極電極GE與側壁隔片SW之間介置有絕緣膜HK。閘極電極GE之正下方之絕緣膜GI、HK作為MISFET之閘極絕緣膜發揮功能，但由於絕緣膜HK為高介電常數膜，故而作為高介電常數閘極絕緣膜而發揮功能。
又，於形成有絕緣膜IL5a之情形時，於步驟S31中亦可對絕緣膜IL5a藉由CMP法等進行研磨而去除。因此，若進行步驟S31，則金屬膜ME及絕緣膜HK亦被自記憶體閘極電極MG上或控制閘極電極CG上去除，進而絕緣膜IL5a亦被去除，故而記憶體閘極電極MG之上表面與控制閘極電極CG之上表面露出。
因此，若進行步驟S31，則於周邊電路區域1B中，成為於槽TR1內嵌入有閘極電極GE且該閘極電極GE之上表面露出之狀態，且於記憶胞區域1A中，成為記憶體閘極電極MG之上表面與控制閘極電極CG之上表面露出之狀態。
又，於本實施形態中，對在步驟S28中對閘極電極DG進行蝕刻之後，不去除槽TR1之底部之絕緣膜GI，而於步驟S29中形成絕緣膜HK之情形進行了說明。此情形時，於絕緣膜HK與周邊電路區域1B之半導體基板SB(p型井PW2)之間(界面)，介置有絕緣膜GI作為界面層。作為界面層之絕緣膜GI較佳為氧化矽膜或氮氧化矽膜。
作為另一形態，亦可於在步驟S28中對閘極電極DG進行蝕刻之後，且於在步驟S29中形成絕緣膜HK之前，去除槽TR1之底部之絕緣膜GI。此情形時，若於去除槽TR1之底部之絕緣膜GI後，於在槽TR1之底部露出之半導體基板SB(p型井PW2)之表面形成包含氧化矽膜或氮氧化矽膜之界面層後，在步驟S29中形成絕緣膜HK，則更佳。如此一來，於絕緣膜HK與周邊電路區域1B之半導體基板SB(p型井PW2)之間(界面)，介置有包含氧化矽膜或氮氧化矽膜之界面層。
於未在周邊電路區域1B之半導體基板SB之表面(矽面)上直接形成作為高介電常數膜之絕緣膜HK，而於絕緣膜HK與周邊電路區域1B之半導體基板SB(p型井PW2)之界面設置包含較薄之氧化矽膜或氮氧化矽膜之界面層之情形時，可獲得如下優點。即，於形成於周邊電路區域1B之MISFET中，使閘極絕緣膜與半導體基板(之矽面)之界面為SiO2/Si(或SiON/Si)結構，從而可減少陷阱能階等之缺陷數而可提昇驅動能力或可靠性。
繼而，如圖34所示，於半導體基板SB上形成絕緣膜IL6(圖4之步驟S32)。
絕緣膜IL6例如包含氧化矽膜等，且可使用CVD法等而形成。絕緣膜IL6係形成於半導體基板SB之整個主表面，故而於絕緣膜IL4上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及閘極電極GE之方式形成。
繼而，於半導體基板SB上、即絕緣膜IL6上，使用光微影法形成光阻圖案PR3作為抗蝕圖案(圖4之步驟S33)。
光阻圖案PR3具有如於俯視時覆蓋周邊電路區域1B整體，且於記憶胞區域1A使記憶體閘極電極MG及控制閘極電極CG露出之圖案(平面形狀)。
繼而，將光阻圖案PR3用作蝕刻掩膜，對絕緣膜IL6進行蝕刻(圖4之步驟S34)。
藉由步驟S34之蝕刻步驟，未被光阻圖案PR3覆蓋之部分之絕緣膜IL6經蝕刻而被去除，被光阻圖案PR3覆蓋之部分之絕緣膜IL6未被蝕刻而殘存。藉此，絕緣膜IL6係被圖案化為與光阻圖案PR3相同之圖案。對步驟S34之蝕刻後之絕緣膜IL6標註符號IL6a並稱作絕緣膜IL6a。絕緣膜IL6a具有與光阻圖案PR3相同之圖案。即，絕緣膜IL6a具有如覆蓋周邊電路區域1B整體，且於記憶胞區域1A使記憶體閘極 電極MG及控制閘極電極CG露出之圖案(平面形狀)。因此，若進行步驟S34之蝕刻步驟，則記憶體閘極電極MG之上表面與控制閘極電極CG之上表面成為未由絕緣膜IL6a覆蓋而露出之狀態，閘極電極GE成為藉由被絕緣膜IL6a覆蓋而不露出之狀態。步驟S34之蝕刻可使用乾式蝕刻或濕式蝕刻，但可更佳地使用濕式蝕刻。步驟S34之蝕刻步驟後，光阻圖案PR3被去除，於圖35中表示該狀態。
於結束步驟S31之階段，嵌入至槽TR1之閘極電極GE之上表面露出，但若於步驟S32中形成絕緣膜IL6，則閘極電極GE被絕緣膜IL6覆蓋，故不露出，該狀態係於結束步驟S34之蝕刻之階段中亦得以維持。另一方面，若進行步驟S31，則記憶體閘極電極MG之上表面與控制閘極電極CG之上表面露出，但若於步驟S32中形成絕緣膜IL6，則閘極電極GE被絕緣膜IL6覆蓋，故不露出，若於步驟S34之蝕刻步驟中使絕緣膜IL6圖案化，則記憶體閘極電極MG及控制閘極電極CG成為未被絕緣膜IL6a覆蓋而露出之狀態。即，若進行步驟S34之蝕刻步驟，則閘極電極GE成為被絕緣膜IL6a覆蓋故不露出之狀態，記憶體閘極電極MG之上表面與控制閘極電極CG之上表面成為未被絕緣膜IL6a覆蓋而露出之狀態。
繼而，如圖36所示，對記憶體閘極電極MG及控制閘極電極CG之各上層部進行蝕刻而將其等去除(圖4之步驟S35)。
於記憶體閘極電極MG及控制閘極電極CG未被絕緣膜IL6a覆蓋而露出之狀態下進行步驟S35之蝕刻步驟，故而可進行記憶體閘極電極MG及控制閘極電極CG之蝕刻。
然而，於步驟S35之蝕刻步驟中，記憶體閘極電極MG並非整體被去除，而是局部地去除記憶體閘極電極MG之上部(上層部)。又，於步驟S35之蝕刻步驟中，控制閘極電極CG並非整體被去除，而是局部地去除控制閘極電極CG之上部(上層部)。上述情況可藉由如下而實 現：於步驟S35之蝕刻步驟中，以成為僅將記憶體閘極電極MG及控制閘極電極CG之各高度之一部分蝕刻之程度的蝕刻量之方式，控制蝕刻時間等。藉由進行步驟S35，可使控制閘極電極CG及記憶體閘極電極MG之高度較低。
步驟S35之蝕刻步驟較佳為於與記憶體閘極電極MG及控制閘極電極CG相比，絕緣膜IL6a、絕緣膜IL4、側壁隔片SW及絕緣膜MZ更難以蝕刻之條件下進行蝕刻。即，較佳為於絕緣膜IL6a、絕緣膜IL4、側壁隔片SW及絕緣膜MZ之蝕刻速度小於記憶體閘極電極MG及控制閘極電極CG之蝕刻速度之條件下進行蝕刻。藉此，可選擇性地對記憶體閘極電極MG及控制閘極電極CG進行蝕刻。步驟S35之蝕刻步驟較佳為濕式蝕刻。絕緣膜IL6a係覆蓋周邊電路區域1B整體，因此，閘極電極GE係被絕緣膜IL6a覆蓋，故而閘極電極GE未被蝕刻。
藉由步驟S35之蝕刻步驟，藉由將控制閘極電極CG之上部去除，而形成槽(凹部、凹陷部)TR2，且藉由將記憶體閘極電極MG之上部去除，而形成槽(凹部、凹陷部)TR3。
槽TR2係將控制閘極電極CG之一部分(上部)去除而成之區域，對應於在去除控制閘極電極CG之上部之前存在有控制閘極電極CG之區域。槽TR3係將記憶體閘極電極MG之一部分(上部)去除而成之區域，對應於在去除記憶體閘極電極MG之上部之前存在有記憶體閘極電極MG之區域。
槽TR2之底部(底面)係由控制閘極電極CG之上表面形成，且槽TR2之側壁(側面)係由側壁隔片SW之側面(於去除控制閘極電極CG前接觸於控制閘極電極CG之側面)、及絕緣膜MZ形成。又，槽TR3之底部(底面)係由記憶體閘極電極MG之上表面形成，槽TR3之側壁(側面)係由側壁隔片SW之側面(於去除記憶體閘極電極MG前接觸於記憶體閘極電極MG之側面)、及絕緣膜MZ形成。
絕緣膜MZ係遍及記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域延伸。於該狀態下，進行步驟S35之蝕刻步驟，將記憶體閘極電極MG及控制閘極電極CG之各上層部去除。因此，若進行步驟S35之蝕刻步驟，則於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部成為較記憶體閘極電極MG之上表面及控制閘極電極CG之上表面更突出(伸出)之狀態。即，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部成為較記憶體閘極電極MG之上表面及控制閘極電極CG之上表面更向上方(遠離半導體基板SB之主表面之方向)突出之狀態。即，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之最頂部(最上部)之高度位置成為高於記憶體閘極電極MG之上表面且高於控制閘極電極CG之上表面之狀態。再者，於提及高度時係指與半導體基板SB之主表面大致垂直之方向之高度。
又，於本實施形態中，對如下情形進行了說明，即：於步驟S34中藉由將光阻圖案PR3作為蝕刻掩膜之蝕刻使絕緣膜IL6圖案化而成為絕緣膜IL6a後，去除光阻圖案PR3，其後於步驟S35中對記憶體閘極電極MG及控制閘極電極CG進行蝕刻而形成槽TR2、TR3。
作為另一形態，亦可於步驟S34中藉由將光阻圖案PR3作為蝕刻掩膜之蝕刻使絕緣膜IL6圖案化而成為絕緣膜IL6a後，不去除光阻圖案PR3，於步驟S35中對記憶體閘極電極MG及控制閘極電極CG進行蝕刻而形成槽TR2、TR3，其後去除光阻圖案PR3。然而，如本實施形態般，於去除光阻圖案PR3後，將絕緣膜IL6a用作蝕刻掩膜，於步驟S35中對記憶體閘極電極MG及控制閘極電極CG進行蝕刻而形成槽TR2、TR3之情形係易於對步驟S35之蝕刻採用濕式蝕刻，而易於準確地進行步驟S35，故而更佳。
又，步驟S35之蝕刻較佳為濕式蝕刻，其原因在於，使步驟S35之蝕刻儘可能不對記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ造成損壞。若於記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ產生損壞，則有於記憶體閘極電極MG與控制閘極電極CG之間產生漏電流之虞。對此，於本實施形態中，藉由於步驟S35之蝕刻中採用濕式蝕刻，可抑制或防止於記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ產生損壞。因此，可提昇非揮發性記憶體之可靠性。又，可提昇具有非揮發性記憶體之半導體裝置之性能。
繼而，於記憶體閘極電極MG上與控制閘極電極CG上形成金屬矽化物層SL2(圖4之步驟S36)。金屬矽化物層SL2可以如下方式形成。
首先，如圖37所示，於半導體基板SB上、即於包含槽TR2、TR3之內部(底部及側壁上)之絕緣膜IL4、IL6a上形成(沈積)金屬膜MF。金屬膜MF可設為單體之金屬膜(純金屬膜)或合金膜，較佳為包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜(添加鉑之鎳膜)，但若為鎳(Ni)膜，則特佳。金屬膜MF可使用濺鍍法等而形成。
金屬膜MF係形成於半導體基板SB之整個主表面上，故而於記憶體閘極電極MG及控制閘極電極CG之上表面(表面)上亦形成有金屬膜MF。因此，若形成金屬膜MF，則記憶體閘極電極MG之上表面(表面)與控制閘極電極CG之上表面(表面)成為接觸於金屬膜MF之狀態。另一方面，於周邊電路區域1B中，金屬膜MF係形成於絕緣膜IL6a上，故而即便形成金屬膜MF，閘極電極GE亦不接觸於金屬膜MF，而成為於閘極電極GE與金屬膜MF之間介置有絕緣膜IL6a之狀態。
繼而，對半導體基板SB實施熱處理，藉此使記憶體閘極電極MG及控制閘極電極CG之各上層部分(表層部分)與金屬膜MF反應。藉此，如圖38所示，於記憶體閘極電極MG及控制閘極電極CG之各上部(上表面、表面、上層部)，分別形成金屬矽化物層SL2。金屬矽化物 層SL2較佳為可設為矽化鈷層(金屬膜MF為鈷膜之情形)、矽化鎳層(金屬膜MF為鎳膜之情形)、或添加鉑之矽化鎳層(金屬膜MF為鎳鉑合金膜之情形)。其後，藉由濕式蝕刻等去除未反應之金屬膜MF。於圖38中表示該階段之剖面圖。又，亦可於去除未反應之金屬膜MF後，進而進行熱處理。又，於閘極電極GE上未形成金屬矽化物層SL2。
如此，藉由進行所謂自對準矽化物製程，而於記憶體閘極電極MG及控制閘極電極CG之上部形成金屬矽化物層SL2，藉此可降低記憶體閘極電極MG及控制閘極電極CG之電阻。藉由使用自對準矽化物製程，可於記憶體閘極電極MG及控制閘極電極CG上分別自對準地形成金屬矽化物層SL2。又，可於記憶體閘極電極MG及控制閘極電極CG之各上表面之大致整體形成金屬矽化物層SL2。
於記憶體閘極電極MG及控制閘極電極CG之上表面露出之狀態下形成金屬膜MF，故而記憶體閘極電極MG及控制閘極電極CG之上表面成為與金屬膜MF接觸之狀態，且於在該狀態下進行熱處理，故而記憶體閘極電極MG及控制閘極電極CG之各上層部分(表層部分)與金屬膜MF可產生反應而形成金屬矽化物層SL2。因此，於記憶體閘極電極MG上與控制閘極電極CG上分別形成有金屬矽化物層SL2。記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2係被分離而未連接。於記憶體閘極電極MG與控制閘極電極CG之間介置有絕緣膜MZ，且於絕緣膜MZ上未形成金屬矽化物層SL2，藉此，記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2分離。
又，由於閘極電極GE被絕緣膜IL6a覆蓋，故而即便形成金屬膜MF，閘極電極GE亦不與金屬膜MF接觸，而成為於閘極電極GE與金屬膜MF之間介置有絕緣膜IL6a之狀態。因此，即便於形成金屬膜MF後進行熱處理，閘極電極GE與金屬膜MF亦不產生反應，可防止因與 金屬膜MF之反應而導致閘極電極GE變質之情況。於閘極電極GE上未形成金屬矽化物層SL2，但閘極電極GE為金屬閘極電極，故無需為實現低電阻化而於閘極電極GE上形成金屬矽化物層SL2。
又，於本實施形態中，於在步驟S35之蝕刻步驟中去除記憶體閘極電極MG及控制閘極電極CG之各上層部之後，於步驟S36中在記憶體閘極電極MG及控制閘極電極CG上形成金屬矽化物層SL2。
作為另一形態，亦可省略步驟S35之蝕刻步驟，於步驟S36中在記憶體閘極電極MG及控制閘極電極CG上形成金屬矽化物層SL2。此情形時，亦於記憶體閘極電極MG之上表面與控制閘極電極CG之上表面露出之狀態下形成金屬膜MF，故而記憶體閘極電極MG之上表面與控制閘極電極CG之上表面接觸於金屬膜MF，且於該狀態下進行熱處理，藉此可使記憶體閘極電極MG及控制閘極電極CG之各上層部分(表層部分)與金屬膜MF反應而形成金屬矽化物層SL2。藉此，於記憶體閘極電極MG之上部與控制閘極電極CG之上部，分別形成金屬矽化物層SL2。
然而，就儘可能防止記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2接觸之觀點而言，更佳為如本實施形態般，不省略步驟S35，於進行步驟S35之蝕刻步驟後，於步驟S36中形成金屬矽化物層SL2。
藉此，可獲得於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部，較記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2更突出(伸出)之結構。即，可獲得於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部，較記憶體閘極電極MG上之金屬矽化物層SL2之上表面與控制閘極電極CG上之金屬矽化物層SL2之上表面更向上方(遠離半導體基板SB之主表面之方向)突出之結構。即，可獲得於記憶體閘極電極 MG與控制閘極電極CG之間延伸之絕緣膜MZ之最頂部(最上部)之高度位置高於記憶體閘極電極MG上之金屬矽化物層SL2之上表面且高於控制閘極電極CG上之金屬矽化物層SL2之上表面之結構。藉由如此，可更準確地防止記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2接觸或連接而導致短路之情況。再者，於提及高度時係指與半導體基板SB之主表面大致垂直之方向之高度。
繼而，如圖39所示，於半導體基板SB之整個主表面上形成絕緣膜(層間絕緣膜)IL7(圖4之步驟S37)。
絕緣膜IL7係於形成有絕緣膜IL6a之區域(例如周邊電路區域1B)形成於絕緣膜IL6a上，且於未形成絕緣膜IL6a之區域，主要形成於絕緣膜IL4上，又，以覆蓋記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2之方式形成。作為絕緣膜IL7，例如可使用以氧化矽為主體之氧化矽系之絕緣膜。
亦可於形成絕緣膜IL7後，藉由CMP法對絕緣膜IL7之上表面進行研磨等，而提昇絕緣膜IL7之上表面之平坦性。
又，於本實施形態中，不去除絕緣膜IL6a而形成絕緣膜IL7。藉此，可減少半導體裝置之製造步驟。作為另一形態，亦可於在步驟S36中形成金屬矽化物層SL2之後，去除絕緣膜IL6a，其後於步驟S37中形成絕緣膜IL7。
繼而，將使用光微影法形成於絕緣膜IL7上之光阻圖案(未圖示)作為蝕刻掩膜，對絕緣膜IL7、IL6a、IL4進行乾式蝕刻，藉此，如圖40所示，於絕緣膜IL7、IL6a、IL4形成接觸孔(開口部、貫通孔)CT(圖4之步驟S38)。
於形成有絕緣膜IL6a之區域(例如周邊電路區域1B)，以貫通絕緣膜IL7、絕緣膜IL6a及絕緣膜IL4之積層膜之方式形成接觸孔CT，於未 形成絕緣膜IL6a之區域，以貫通絕緣膜IL7與絕緣膜IL4之積層膜之方式形成接觸孔CT。又，關於形成於記憶體閘極電極MG上或控制閘極電極CG上之接觸孔CT，該接觸孔CT係以貫通絕緣膜IL7之方式形成。又，關於形成於閘極電極GE上之接觸孔CT，該接觸孔CT係以貫通絕緣膜IL7與絕緣膜IL6a之積層膜之方式形成。
繼而，如圖41所示，於接觸孔CT內，形成包含鎢(W)等之導電性之插塞PG作為連接用之導電體部(圖4之步驟S39)。
為形成插塞PG，例如於包含接觸孔CT之內部(底部及側壁上)之絕緣膜IL7上，形成障壁導體膜(例如鈦膜、氮化鈦膜、或其等之積層膜)。此後，於該障壁導體膜上以嵌埋接觸孔CT之方式形成包含鎢膜等之主導體膜後，藉由CMP法或回蝕法等去除接觸孔CT之外部之多餘之主導體膜及障壁導體膜，藉此可形成插塞PG。再者，為了簡化圖式，於圖41中，將構成插塞PG之障壁導體膜及主導體膜(鎢膜)一體化地表示。
接觸孔CT及嵌入於其中之插塞PG係形成於n+型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE之上部等。於接觸孔CT之底部，使半導體基板SB之主表面之一部分、例如n+型半導體區域SD1、SD2、SD3(之表面上之金屬矽化物層SL1)之一部分、控制閘極電極CG(之表面上之金屬矽化物層SL2)之一部分、記憶體閘極電極MG(之表面上之金屬矽化物層SL2)之一部分、或閘極電極GE之一部分等露出。再者，於圖41之剖面圖中，表示n+型半導體區域SD2、SD3(之表面上之金屬矽化物層SL1)之一部分於接觸孔CT之底部露出，並與嵌埋該接觸孔CT之插塞PG電性連接之剖面。
繼而，於嵌入有插塞PG之絕緣膜IL7上形成作為第1層配線之配線(配線層)M1(圖4之步驟S40)。對使用金屬鑲嵌技術(此處為單層金 屬鑲嵌技術)形成該配線M1之情形進行說明。
首先，如圖42所示，於嵌入有插塞PG之絕緣膜IL7上形成絕緣膜IL8。絕緣膜IL8亦可由複數層絕緣膜之積層膜形成。此後，藉由將光阻圖案(未圖示)作為蝕刻掩膜之乾式蝕刻，於絕緣膜IL8之特定之區域形成配線槽(配線用之槽)之後，於包含配線槽之底部及側壁上之絕緣膜IL8上形成障壁導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)。此後，藉由CVD法或濺鍍法等於障壁導體膜上形成銅之籽晶層，進而使用電解電鍍法等於籽晶層上形成鍍銅膜，並藉由鍍銅膜嵌埋配線槽之內部。此後，藉由CMP法將除配線槽以外之區域之主導體膜(鍍銅膜及籽晶層)及障壁導體膜去除，形成以嵌埋於配線槽之銅為主導電材料之第1層配線M1。於圖42中，為簡化圖式，配線M1係將障壁導體膜、籽晶層及鍍銅膜一體化地表示。
配線M1係經由插塞PG而與記憶電晶體之源極區域(n+型半導體區域SD1)、控制電晶體之汲極區域(n+型半導體區域SD2)、周邊電路區域1B之MISFET之源極．汲極區域(n+型半導體區域SD3)、控制閘極電極CG、記憶體閘極電極MG或閘極電極GE等電性連接。其後，藉由雙道金屬鑲嵌法等形成第2層之後之配線，但此處省略圖示及其說明。又，配線M1及較其為更上層之配線並不限定於金屬鑲嵌配線，亦可將配線用之導電體膜圖案化而形成，例如亦可設為鎢配線或鋁配線等。
以如上之方式製造本實施形態之半導體裝置。
<關於半導體裝置之結構>
其次，參照圖43及圖44對本實施形態之半導體裝置中之非揮發性記憶體之記憶胞之構成進行說明。
圖43係本實施形態之半導體裝置之主要部分剖面圖，且表示非揮發性記憶體之記憶胞區域之主要部分剖面圖。圖44係記憶胞之等效 電路圖。又，於圖43中，為簡化圖式，關於上述圖42之結構中之絕緣膜IL4、絕緣膜IL6a、絕緣膜IL7、接觸孔CT、插塞PG及配線M1係省略圖示。
如圖43所示，於半導體基板SB，形成有包含記憶電晶體及控制電晶體之非揮發性記憶體之記憶胞MC。實際上，於半導體基板SB，複數個記憶胞MC形成為陣列狀，各記憶胞區域係藉由元件分離區域(為相當於上述元件分離區域ST者，但於圖43中未圖示)而自其他區域電性分離。
如圖43及圖44所示，本實施形態之半導體裝置中之非揮發性記憶體之記憶胞MC係分裂閘型之記憶胞，且為將具有控制閘極電極CG之控制電晶體與具有記憶體閘極電極MG之記憶電晶體之2個MISFET連接而成者。
此處，將具備包含電荷儲存部(電荷儲存層)之閘極絕緣膜及記憶體閘極電極MG之MISFET稱作記憶電晶體，又，將具備閘極絕緣膜及控制閘極電極CG之MISFET稱作控制電晶體。因此，記憶體閘極電極MG係記憶電晶體之閘極電極，控制閘極電極CG係控制電晶體之閘極電極，控制閘極電極CG及記憶體閘極電極MG係構成非揮發性記憶體之記憶胞之閘極電極。
再者，控制電晶體係記憶胞選擇用電晶體，故而亦可視作選擇電晶體。因此，控制閘極電極CG亦可視作選擇閘極電極。記憶電晶體係記憶用電晶體。
以下，對記憶胞MC之構成進行具體說明。
如圖43所示，非揮發性記憶體之記憶胞MC具有：源極及汲極用之n型半導體區域MS、MD，其形成於半導體基板SB之p型井PW1中；控制閘極電極CG，其形成於半導體基板SB(p型井PW1)之上部；以及記憶體閘極電極MG，其形成於半導體基板SB(p型井PW1)之上部，且 與控制閘極電極CG相鄰。而且，非揮發性記憶體之記憶胞MC進而具有形成於控制閘極電極CG及半導體基板SB(p型井PW1)間之絕緣膜(閘極絕緣膜)GI、以及形成於記憶體閘極電極MG及半導體基板SB(p型井PW1)間之絕緣膜MZ。
控制閘極電極CG及記憶體閘極電極MG係以於其等之對向側面之間介置有絕緣膜MZ之狀態，沿半導體基板SB之主表面延伸且並列配置。控制閘極電極CG及記憶體閘極電極MG之延伸方向係與圖43之紙面垂直之方向。控制閘極電極CG及記憶體閘極電極MG係隔著絕緣膜GI或絕緣膜MZ而形成於半導體區域MD及半導體區域MS間之半導體基板SB(p型井PW1)之上部，且記憶體閘極電極MG位於半導體區域MS側，控制閘極電極CG位於半導體區域MD側。然而，控制閘極電極CG係隔著絕緣膜GI而形成於半導體基板SB上，記憶體閘極電極MG係隔著絕緣膜MZ而形成於半導體基板SB上。
控制閘極電極CG與記憶體閘極電極MG係於中間隔著絕緣膜MZ而相互相鄰。絕緣膜MZ係遍及記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域延伸。
形成於控制閘極電極CG與半導體基板SB(p型井PW1)之間之絕緣膜GI、即控制閘極電極CG之下方之絕緣膜GI係作為控制電晶體之閘極絕緣膜發揮功能。又，記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之絕緣膜MZ、即記憶體閘極電極MG之下方之絕緣膜MZ係作為記憶電晶體之閘極絕緣膜(於內部具有電荷儲存部之閘極絕緣膜)發揮功能。再者，記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之絕緣膜MZ係作為記憶電晶體之閘極絕緣膜發揮功能，但記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ係作為用以使記憶體閘極電極MG與控制閘極電極CG之間絕緣(電性分離)之絕緣膜發揮 功能。
絕緣膜MZ中之氮化矽膜MZ2係用以儲存電荷之絕緣膜，且作為電荷儲存層(電荷儲存部)發揮功能。即，氮化矽膜MZ2係形成於絕緣膜MZ中之捕獲性絕緣膜。因此，絕緣膜MZ可視作於其內部具有電荷儲存部(此處氮化矽膜MZ2)之絕緣膜。
位於氮化矽膜MZ2之上下之氧化矽膜MZ3及氧化矽膜MZ1可作為電荷阻擋層或電荷封閉層發揮功能。藉由設為於記憶體閘極電極MG與半導體基板SB之間之絕緣膜MZ中，利用氧化矽膜MZ3及氧化矽膜MZ1夾持氮化矽膜MZ2之結構，而可向氮化矽膜MZ2中儲存電荷。
半導體區域MS及半導體區域MD係源極或汲極用之半導體區域。即，半導體區域MS係作為源極區域或汲極區域之一者發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域之另一者發揮功能之半導體區域。此處，半導體區域MS係作為源極區域發揮功能之半導體區域，且半導體區域MD係作為汲極區域發揮功能之半導體區域。半導體區域MS、MD由導入有n型雜質之半導體區域構成，且分別具備LDD結構。即，源極用之半導體區域MS包括n-型半導體區域EX1(擴展區域)、及具有比n-型半導體區域EX1更高之雜質濃度之n+型半導體區域SD1(源極區域)。又，汲極用之半導體區域MD包括n-型半導體區域EX2(擴展區域)、及具有比n-型半導體區域EX2更高之雜質濃度之n+型半導體區域SD2(汲極區域)。
半導體區域MS係源極或汲極用之半導體區域，且形成於與記憶體閘極電極MG在閘極長度方向(記憶體閘極電極MG之閘極長度方向)上鄰接之位置之半導體基板SB。又，半導體區域MD係源極或汲極用之半導體區域，且形成於與控制閘極電極CG在閘極長度方向(控制閘極電極CG之閘極長度方向)上鄰接之位置之半導體基板SB。
於記憶體閘極電極MG及控制閘極電極CG之互不相鄰之側之側壁 上，形成有包含絕緣體(絕緣膜)之側壁隔片SW。
源極部之n-型半導體區域EX1係相對於記憶體閘極電極MG自對準地形成，且n+型半導體區域SD1係相對於記憶體閘極電極MG之側壁上之側壁隔片SW自對準地形成。因此，於所製造之半導體裝置中，低濃度之n-型半導體區域EX1係形成於記憶體閘極電極MG之側壁上之側壁隔片SW之下方，高濃度之n+型半導體區域SD1係形成於低濃度之n-型半導體區域EX1之外側。因此，低濃度之n-型半導體區域EX1係以鄰接於記憶電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD1係以鄰接於低濃度之n-型半導體區域EX1、且自記憶電晶體之通道區域隔開相當於n-型半導體區域EX1之程度之方式形成。
汲極部之n-型半導體區域EX2係相對於控制閘極電極CG自對準地形成，n+型半導體區域SD2係相對於控制閘極電極CG之側壁上之側壁隔片SW自對準地形成。因此，於所製造之半導體裝置中，低濃度之n-型半導體區域EX2係形成於控制閘極電極CG之側壁上之側壁隔片SW之下方，高濃度之n+型半導體區域SD2係形成於低濃度之n-型半導體區域EX2之外側。因此，低濃度之n-型半導體區域EX2係以鄰接於控制電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD2係以鄰接於低濃度之n-型半導體區域EX2、且自控制電晶體之通道區域隔開相當於n-型半導體區域EX2之程度之方式形成。
於記憶體閘極電極MG下之絕緣膜MZ之下形成有記憶電晶體之通道區域，且於控制閘極電極CG下之絕緣膜GI之下形成有控制電晶體之通道區域。
於n+型半導體區域SD1、SD2、SD3之上部，藉由自對準矽化物技術等而形成有金屬矽化物層SL1。於記憶體閘極電極MG之上部與控制閘極電極CG之上部，藉由自對準矽化物技術等而形成有金屬矽化物層SL2。
此處，對記憶體閘極電極MG上之金屬矽化物層SL2標註符號SL2m並稱作金屬矽化物層SL2m，對控制閘極電極CG上之金屬矽化物層SL2標註符號SL2c並稱作金屬矽化物層SL2c。
於本實施形態中，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部，較記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c更突出(伸出)。即，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部，較記憶體閘極電極MG上之金屬矽化物層SL2之上表面與控制閘極電極CG上之金屬矽化物層SL2之上表面更向上方(遠離半導體基板SB之主表面之方向)突出。
即，絕緣膜MZ係遍及記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域延伸。而且，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之最頂部(最上部)之高度位置，高於記憶體閘極電極MG上之金屬矽化物層SL2m之上表面且高於控制閘極電極CG上之金屬矽化物層SL2c之上表面。再者，於提及高度時係指與半導體基板SB之主表面大致垂直之方向之高度。
記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c並未連接且未相互接觸。於假設記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c接觸之情形時，記憶體閘極電極MG與控制閘極電極CG短路，而無法進行作為非揮發性記憶體之適當之動作。因此，重要的是使記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c不相互接觸。
於本實施形態中，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部，較記憶體閘極電極MG上之金屬矽化物層 SL2m與控制閘極電極CG上之金屬矽化物層SL2c更突出。藉此，可藉由絕緣膜MZ而準確地防止記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c相互接觸。
於假設在記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之最頂部(最上部)之高度位置，低於記憶體閘極電極MG上之金屬矽化物層SL2m之上表面或控制閘極電極CG上之金屬矽化物層SL2c之上表面，或為相同之高度位置之情形時，金屬矽化物層SL2m與金屬矽化物層SL2c容易接觸。其原因在於，記憶體閘極電極MG上之金屬矽化物層SL2m或控制閘極電極CG上之金屬矽化物層SL2c係以越過記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ之方式形成，故而容易產生金屬矽化物層SL2m與金屬矽化物層SL2c接觸之現象。
與此相對，於如本實施形態般，絕緣膜MZ之上部較金屬矽化物層SL2m、SL2c更突出(伸出)之情形時，當形成有金屬矽化物層SL2m、SL2c時，金屬矽化物層SL2m、SL2c中之任一者均難以移至記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ上。因此，記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c中之任一者均難以以越過記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ之方式形成，而難以產生金屬矽化物層SL2m與金屬矽化物層SL2c接觸之現象。因此，可準確地防止記憶體閘極電極MG上之金屬矽化物層SL2m與控制閘極電極CG上之金屬矽化物層SL2c相互接觸。藉此，可提昇具有非揮發性記憶體之半導體裝置之可靠性。又，可提昇具有非揮發性記憶體之半導體裝置之製造良率。
<關於非揮發性記憶體之動作>
其次，參照圖45對非揮發性記憶體之動作例進行說明。
圖45係表示本實施形態之「寫入」、「抹除」及「讀出」時對選擇記憶胞之各部位之電壓施加條件之一例之表。於圖45之表中，記載有於「寫入」、「抹除」及「讀出」時之各者，施加於如圖43及圖44所示般之記憶胞之記憶體閘極電極MG之電壓Vmg、施加於源極區域(半導體區域MS)之電壓Vs、施加於控制閘極電極CG之電壓Vcg、施加於汲極區域(半導體區域MD)之電壓Vd、及施加於p型井PW1之基極電壓Vb。再者，圖45之表中所示者為電壓施加條件之較佳之一例，並不限定於此，可視需要進行各種變更。又，於本實施形態中，將對記憶電晶體之絕緣膜MZ中之電荷儲存部即氮化矽膜MZ2之電子之注入定義為「寫入」，將電洞(hole：電洞)之注入定義為「抹除」。
再者，於圖45之表中，A欄係對應於寫入方法為SSI(Source Side Injection：源極側注入)方式且抹除方法為BTBT(Band-To-Band Tunneling，帶對帶穿隧)方式之情形，B欄係對應於寫入方法為SSI方式且抹除方法為FN(Fowler Nordheim，福樂-諾漢)方式之情形，C欄係對應於寫入方法為FN方式且抹除方法為BTBT方式之情形，D欄係對應於寫入方法為FN方式且抹除方法為FN方式之情形。
SSI方式可視作藉由對氮化矽膜MZ2注入熱電子而進行記憶胞之寫入之動作法，BTBT方式可視作藉由對氮化矽膜MZ2注入熱電洞而進行記憶胞之抹除之動作法，FN方式可視作藉由電子或電洞之穿隧而進行寫入或抹除之動作法。關於FN方式，若以另一種表達敍述，則FN方式之寫入可視作藉由利用FN穿隧效應對氮化矽膜MZ2注入電子而進行記憶胞之寫入之動作方式，且FN方式之抹除可視作藉由利用FN穿隧效應對氮化矽膜MZ2注入電洞而進行記憶胞之抹除之動作方式。以下，進行具體說明。
寫入方式存在藉由稱為所謂SSI(Source Side Injection：源極側注入)方式之源極側注入之熱電子注入而進行寫入之寫入方式(熱電子注 入寫入方式)、及藉由稱為所謂FN方式之FN(Fowler Nordheim)穿隧而進行寫入之寫入方式(穿隧寫入方式)。
於SSI方式之寫入中，例如藉由將如圖45之表之A欄或B欄之「寫入動作電壓」所示之電壓(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)施加於進行寫入之選擇記憶胞之各部位，將電子注入至選擇記憶胞之絕緣膜MZ中之氮化矽膜MZ2中而進行寫入。此時，熱電子係於2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下方之通道區域(源極、汲極間)產生，且對記憶體閘極電極MG之下方之絕緣膜MZ中之電荷儲存部即氮化矽膜MZ2注入熱電子。被注入之熱電子(電子)係由絕緣膜MZ中之氮化矽膜MZ2中之陷阱能階捕獲，其結果，記憶電晶體之閾值電壓上升。即，記憶電晶體成為寫入狀態。
於FN方式之寫入中，例如藉由將如圖45之表之C欄或D欄之「寫入動作電壓」所示之電壓(Vmg=-12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)施加於進行寫入之選擇記憶胞之各部位，且於選擇記憶胞中，使電子自記憶體閘極電極MG穿隧，並注入至絕緣膜MZ中之氮化矽膜MZ2而進行寫入。此時，電子係藉由FN穿隧(FN穿隧效應)而自記憶體閘極電極MG在氧化矽膜MZ3中穿隧，並注入至絕緣膜MZ中，由絕緣膜MZ中之氮化矽膜MZ2中之陷阱能階捕獲，其結果，記憶電晶體之閾值電壓上升。即，記憶電晶體成為寫入狀態。
再者，於FN方式之寫入中，亦可藉由使電子自半導體基板SB穿隧，並注入至絕緣膜MZ中之氮化矽膜MZ2而進行寫入，此情形時，寫入動作電壓例如可設為使圖45之表之C欄或D欄之「寫入動作電壓」之正負反轉而得者。
抹除方法存在藉由稱為所謂BTBT方式之BTBT(Band-To-Band Tunneling：帶間穿隧現象)之熱電洞注入而進行抹除之抹除方式(熱電 洞注入抹除方式)、及藉由稱為所謂FN方式之FN(Fowler Nordheim)穿隧而進行抹除之抹除方式(穿隧抹除方式)。
於BTBT方式之抹除中，藉由將因BTBT而產生之電洞(電洞)注入至電荷儲存部(絕緣膜MZ中之氮化矽膜MZ2)而進行抹除。例如將如圖45之表之A欄或C欄之「抹除動作電壓」所示之電壓(Vmg=-6V、Vs=6V、Vcg=0V、Vd=open(接通)、Vb=0V)施加於進行抹除之選擇記憶胞之各部位。藉此，因BTBT現象而產生電洞並進行電場加速，藉此，將電洞注入至選擇記憶胞之絕緣膜MZ中之氮化矽膜MZ2中，藉此，降低記憶電晶體之閾值電壓。即，記憶電晶體成為抹除狀態。
於FN方式之抹除中，例如藉由將如圖45之表之B欄或D欄之「抹除動作電壓」所示之電壓(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)施加於進行抹除之選擇記憶胞之各部位，且於選擇記憶胞中，使電洞自記憶體閘極電極MG穿隧，並注入至絕緣膜MZ中之氮化矽膜MZ2而進行抹除。此時，電洞係藉由FN穿隧(FN穿隧效應)而自記憶體閘極電極MG於氧化矽膜MZ3中穿隧，注入至絕緣膜MZ中，由絕緣膜MZ中之氮化矽膜MZ2中之陷阱能階捕獲，其結果，記憶電晶體之閾值電壓降低。即，記憶電晶體成為抹除狀態。
再者，於FN方式之抹除中，亦可藉由使電洞自半導體基板SB穿隧，並注入至絕緣膜MZ中之氮化矽膜MZ2而進行抹除，此情形時，抹除動作電壓例如可設為使圖45之表之B欄或D欄之「抹除動作電壓」之正負反轉而得者。
又，於利用FN方式進行寫入或抹除之情形(即動作方式B、C、D之情形)時，當使電荷自記憶體閘極電極MG穿隧並注入至氮化矽膜MZ2之情形時，較佳為使氧化矽膜MZ3之膜厚薄於氧化矽膜MZ1之膜厚。另一方面，於利用FN方式進行寫入或抹除之情形(即動作方式 B、C、D之情形)時，當使電荷自半導體基板SB穿隧並注入至氮化矽膜MZ2之情形時，較佳為使氧化矽膜MZ1之膜厚薄於氧化矽膜MZ3之膜厚。又，於寫入為SSI方式且抹除為BTBT方式之情形(即動作方式A之情形)時，較佳為使氧化矽膜MZ3之膜厚為氧化矽膜MZ1之膜厚以上。
於讀出時，例如將如圖45之表之A欄、B欄、C欄或D欄之「讀出動作電壓」所示之電壓施加於進行讀出之選擇記憶胞之各部位。藉由使讀出時施加於記憶體閘極電極MG之電壓Vmg為寫入狀態下之記憶電晶體之閾值電壓與抹除狀態下之閾值電壓之間之值，可辨別寫入狀態與抹除狀態。
<關於研究例>
其次，對本發明者所研究出之研究例之半導體裝置之製造步驟進行說明。圖46~圖49係研究例之半導體裝置之製造步驟中之主要部分剖面圖。
於研究例中，如圖46所示，於記憶胞區域101A，於半導體基板SB101之p型井PW101上，隔著閘極絕緣膜GI101而形成控制閘極電極CG101，於半導體基板SB101之p型井PW101上，隔著絕緣膜MZ101而形成記憶體閘極電極MG101。又，於周邊電路區域101B，於半導體基板SB101之p型井PW102上，隔著閘極絕緣膜GI101而形成閘極電極DG101。繼而，藉由離子注入形成相當於上述n-型半導體區域EX1、EX2、EX3之n-型半導體區域EX101、EX102、EX103後，於記憶體閘極電極MG101及控制閘極電極CG101之非相互相鄰之側之側壁上、閘極電極DG101之兩方之側壁上，形成包含絕緣體之側壁隔片SW101。繼而，藉由離子注入形成相當於上述n+型半導體區域SD1、SD2、SD3之n+型半導體區域SD101、SD102、SD103。繼而，使用自對準矽化物製程，於n+型半導體區域SD101、SD102、SD103之各上部、控制閘極 電極CG101之上部、記憶體閘極電極MG101之上部、閘極電極DG101之上部形成相當於上述金屬矽化物層SL1之金屬矽化物層SL101。
絕緣膜MZ101係具有電荷儲存部之絕緣膜，且包含ONO膜等。記憶體閘極電極MG101係隔著絕緣膜MZ101與控制閘極電極CG101相鄰，絕緣膜MZ101係遍及記憶體閘極電極MG101與半導體基板SB101(p型井PW101)之間之區域、及記憶體閘極電極MG101與控制閘極電極CG101之間之區域之兩區域延伸。
與本實施形態不同，於圖46之研究例之情形時，不僅於n+型半導體區域SD101、SD102、SD103之上部形成有金屬矽化物層SL101，於控制閘極電極CG101、記憶體閘極電極MG101及閘極電極DG101之各上部亦形成有金屬矽化物層SL101。該情況可藉由以如下方式進行研究例之製造步驟而實現。即，分別藉由矽而形成控制閘極電極CG101、記憶體閘極電極MG101及閘極電極DG101，並且於控制閘極電極CG101及閘極電極DG101上未形成相當於上述上覆絕緣膜CP1、CP2者，於記憶體閘極電極MG101上未形成相當於上述側壁隔片SW者。繼而，於在不僅n+型半導體區域SD101、SD102、SD103之上表面露出，控制閘極電極CG101、記憶體閘極電極MG101及閘極電極DG101之各上表面亦露出之狀態下，形成金屬矽化物層SL101形成用之金屬膜(相當於上述金屬膜MM者)後，進行熱處理，其後去除未反應之金屬膜。藉此，於n+型半導體區域SD101、SD102、SD103之各上部、控制閘極電極CG101之上部、記憶體閘極電極MG101之上部、閘極電極DG101之上部形成金屬矽化物層SL101。
然而，有之後將閘極電極DG101去除後替換為其他閘極電極之情形。例如有之後將閘極電極DG101去除後替換為金屬閘極電極之情形。此情形時，於形成源極．汲極區域後進行之活化退火之後形成金屬閘極電極，故而未對金屬閘極電極施加如活化退火之高溫之負荷便 結束，可提昇將金屬閘極電極作為閘極電極之MISFET之特性，或可抑制特性之變動。
於去除閘極電極DG101並替換為其他閘極電極時，首先，如圖47所示，於半導體基板SB101之整個主表面上，以覆蓋控制閘極電極CG101、記憶體閘極電極MG101、閘極電極DG101及側壁隔片SW101之方式，形成絕緣膜IL104作為層間絕緣膜。此後，藉由CMP法等對該絕緣膜IL104進行研磨，並如圖48所示，使閘極電極DG101上之金屬矽化物層SL101露出。此時，記憶體閘極電極MG101及控制閘極電極CG101上之金屬矽化物層SL101亦露出。然而，關於金屬矽化物層SL101，不易進行利用蝕刻之去除。因此，如圖49所示，於將閘極電極DG101上之金屬矽化物層SL101去除而使包含矽之閘極電極DG101露出之前，進而藉由CMP法等對絕緣膜IL104進行研磨。此時，記憶體閘極電極MG101及控制閘極電極CG101上之金屬矽化物層SL101亦藉由研磨而被去除，使記憶體閘極電極MG101及控制閘極電極CG101之上表面露出。其後，藉由蝕刻去除閘極電極DG101，於閘極電極DG101被去除之區域嵌入金屬閘極電極，藉此，可將閘極電極DG101替換為金屬閘極電極，且可於周邊電路區域101B形成將金屬閘極電極作為閘極電極之MISFET。
然而，於藉由CMP法等對絕緣膜IL104進行研磨時，於已對金屬矽化物層SL101進行研磨之情形時，有因對金屬矽化物層SL101進行研磨而產生擦痕或污染之問題之虞。該擦痕或污染之問題有使半導體裝置之可靠性降低之虞。又，有使半導體裝置之製造良率降低之虞。
因此，欲避免對金屬矽化物層SL101進行研磨，但於未對閘極電極DG101上之金屬矽化物層SL101進行研磨而使其殘存之情形時，金屬矽化物層SL101難以進行利用蝕刻之去除，故而難以去除閘極電極DG101。
另一方面，關於記憶體閘極電極MG101及控制閘極電極CG101，為降低電阻，而於記憶體閘極電極MG101及控制閘極電極CG101之上部形成金屬矽化物層SL101。然而，於記憶體閘極電極MG101及控制閘極電極CG101上形成金屬矽化物層SL101係與在用以使閘極電極DG101露出之研磨步驟中，對記憶體閘極電極MG101及控制閘極電極CG101上之金屬矽化物層SL101進行研磨有關，上述情況有產生擦痕或污染之問題之虞。又，於記憶體閘極電極MG101及控制閘極電極CG101上未形成金屬矽化物層會導致包括記憶體閘極電極MG101及控制閘極電極CG101等之非揮發性記憶體之特性降低，進而使半導體裝置之性能降低。
又，於所製造之半導體裝置中，於在記憶體閘極電極MG101及控制閘極電極CG101之各上部未形成金屬矽化物層SL101之情形時，可降低記憶體閘極電極MG101及控制閘極電極CG101之電阻。藉此，可提昇包括記憶體閘極電極MG101及控制閘極電極CG101等之非揮發性記憶體之特性，進而，可提昇半導體裝置之性能。然而，記憶體閘極電極MG101與控制閘極電極CG101係獨立地進行控制。因此，為提昇具有非揮發性記憶體之半導體裝置之可靠性，亦期待能儘可能防止記憶體閘極電極MG101上之金屬矽化物層SL101與控制閘極電極CG101上之金屬矽化物層SL101接觸。
<關於主要特徵及效果>
其次，對本實施形態之主要特徵及效果進行說明。
本實施形態之製造步驟係半導體裝置之製造步驟，該半導體裝置具備：非揮發性記憶體之記憶胞，其形成於半導體基板SB之記憶胞區域1A(第1區域)；以及MISFET，其形成於半導體基板SB之周邊電路區域1B(第2區域)。即，本實施形態之製造步驟係於相同之半導體基板SB形成非揮發性記憶體之記憶胞及周邊電路之MISFET。
於本實施形態之製造步驟中，於記憶胞區域1A之半導體基板SB上隔著絕緣膜GI(第1閘極絕緣膜)形成積層體LM1(第1積層體)，且隔著絕緣膜MZ(第2閘極絕緣膜)形成記憶體閘極電極MG(第2閘極電極)，於周邊電路區域1B之半導體基板SB上，隔著絕緣膜GI(第1絕緣膜)形成積層體LM2(第2積層體)。此處，積層體LM1具有控制閘極電極CG(第1閘極電極)及控制閘極電極CG上之上覆絕緣膜CP1(第1上覆絕緣膜)，積層體LM2具有閘極電極DG(虛設閘極電極)及閘極電極DG上之上覆絕緣膜CP2(第2上覆絕緣膜)。
此後，於本實施形態之製造步驟中，於步驟S19中，於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之側壁上形成作為側壁絕緣膜之側壁隔片SW(第1側壁絕緣膜)。於該步驟S19中，於記憶體閘極電極MG上亦形成有側壁隔片SW(第1側壁絕緣膜)。此後，於步驟S20中，藉由離子注入法，於記憶胞區域1A之半導體基板SB形成作為記憶胞之源極或汲極用之半導體區域之n+型半導體區域SD1、SD2(第1半導體區域)，於周邊電路區域1B之半導體基板SB形成作為MISFET之源極或汲極用之半導體區域之n+型半導體區域SD3(第2半導體區域)。此後，於步驟S22中，於n+型半導體區域SD1、SD2(第1半導體區域)上、及n+型半導體區域SD3(第2半導體區域)上，形成金屬矽化物層SL1(第1金屬矽化物層)。於該步驟S22中，於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上未形成金屬矽化物層SL1。此後，於步驟S23中，於半導體基板SB上，以覆蓋積層體LM1、記憶體閘極電極MG、積層體LM2及側壁隔片SW之方式，形成絕緣膜IL4(第2絕緣膜)。此後，於步驟S24中，對絕緣膜IL4之上表面進行研磨，使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG露出。此後，於去除閘極電極DG後，於將閘極電極DG去除而成之區域即槽TR1(第1槽)嵌入導電膜(此處金屬膜ME)，藉此形成閘極電極GE(第3 閘極電極)。此後，於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2(第2金屬矽化物層)。
本實施形態之製造步驟之主要特徵之一係於步驟S22中，於n+型半導體區域SD1、SD2、SD3上形成金屬矽化物層SL1，但於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上未形成金屬矽化物層SL1。因此，於步驟S24中，於對絕緣膜IL4之上表面進行研磨，使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG露出時，未對金屬矽化物層(SL1)進行研磨便結束。因此，可防止因對金屬矽化物層進行研磨而產生擦痕或污染之問題。藉此，可提昇半導體裝置之可靠性。又，可提昇半導體裝置之製造良率。又，半導體裝置之製造步驟之管理變得容易，且容易製造半導體裝置。
又，本實施形態之製造步驟之主要特徵中之另一特徵係於步驟S24中，對絕緣膜IL4之上表面進行研磨，使控制閘極電極CG、記憶體閘極電極MG及閘極電極DG露出後，於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2。藉由於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2，而於所製造之半導體裝置中，可獲得在記憶體閘極電極MG及控制閘極電極CG上形成有金屬矽化物層SL2之結構，故而可降低記憶體閘極電極MG及控制閘極電極CG之電阻。因此，可提昇包括記憶體閘極電極MG及控制閘極電極CG等之非揮發性記憶體之特性。因此，可提昇具備非揮發性記憶體之半導體裝置之性能。
即，於本實施形態之製造步驟中，將如下內容設為第1特徵：於在n+型半導體區域SD1、SD2、SD3上形成金屬矽化物層SL1時，於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上未形成金屬矽化物層SL1。而且，於本實施形態之製造步驟中，將如下內容設為第2特徵：於步驟S24中對絕緣膜IL4之上表面進行研磨使控制閘極電極 CG、記憶體閘極電極MG及閘極電極DG露出後，於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2。藉由採用第1特徵與第2特徵之兩者，可防止因對金屬矽化物層進行研磨而產生擦痕或污染之問題，並且可藉由金屬矽化物層SL2降低記憶體閘極電極MG及控制閘極電極CG之電阻，謀求非揮發性記憶體之特性提昇。
又，作為第2特徵，於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2亦與半導體裝置之小型化(小面積化)相關。即，於在控制閘極電極及記憶體閘極電極上最終未形成金屬矽化物層之情形時，控制閘極電極及記憶體閘極電極之電阻變大，故而於控制閘極電極及記憶體閘極電極中，必須增加設置用以連接於插塞(相當於上述插塞PG者)之接觸部的數量，上述情況與半導體裝置之面積之增大相關。與此相對，於本實施形態之製造步驟中，於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2，故而可降低控制閘極電極CG及記憶體閘極電極MG之電阻。因此，於控制閘極電極CG及記憶體閘極電極MG中，可減少設置用以連接於插塞PG之接觸部之數量，而可謀求半導體裝置之面積之縮小。
又，為了實現第1特徵，於本實施形態之製造步驟中，於控制閘極電極CG上形成上覆絕緣膜CP1，於閘極電極DG上形成上覆絕緣膜CP2。而且，於步驟S19中，於在控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之側壁上形成側壁絕緣膜即側壁隔片SW時，於記憶體閘極電極MG上亦形成側壁隔片SW。藉此，當於步驟S22中在n+型半導體區域SD1、SD2、SD3上形成金屬矽化物層SL1時，可不於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上形成金屬矽化物層SL1。即，可達成第1特徵。即，藉由於控制閘極電極CG上形成上覆絕緣膜CP1，可防止於控制閘極電極CG上形成金屬矽化物層SL1。又，藉由於閘極電極DG上形成上覆絕緣膜CP2，可防止於閘極 電極DG上形成金屬矽化物層SL1。又，藉由於記憶體閘極電極MG上形成側壁隔片SW，可防止於記憶體閘極電極MG上形成金屬矽化物層SL1。
又，於本實施形態之製造步驟中，於步驟S19中於記憶體閘極電極MG上亦容易形成側壁隔片SW，故而記憶體閘極電極MG之高度較佳為低於積層體LM1之高度。即，藉由於步驟S12、S14中對矽膜PS2進行回蝕而形成記憶體閘極電極MG，但所形成之記憶體閘極電極MG之高度較佳為低於積層體LM1之高度。即，較佳為記憶體閘極電極MG之最頂部(最上部)之高度位置低於積層體LM1之上覆絕緣膜CP1之上表面之高度位置。該高度之關係係於步驟S19中在即將形成側壁隔片SW之前亦成立。藉由如此，於步驟S19中，於在控制閘極電極CG、記憶體閘極電極MG及閘極電極DG之側壁上形成側壁絕緣膜即側壁隔片SW時，於記憶體閘極電極MG上亦容易形成側壁隔片SW。
又，於本實施形態之製造步驟中，步驟S22之金屬矽化物層SL1形成步驟具體而言具有下述步驟。即，具有如下步驟：於半導體基板SB上，以接觸於n+型半導體區域SD1、SD2、SD3之方式形成金屬膜MM(第1金屬膜)；藉由熱處理使金屬膜MM與n+型半導體區域SD1、SD2、SD3反應而形成金屬矽化物層SL1；以及其後去除未反應之金屬膜MM。藉此，可於n+型半導體區域SD1、SD2、SD3上，自對準地形成金屬矽化物層SL1。又，於形成金屬矽化物層SL1形成用之金屬膜MM時，金屬膜MM不與控制閘極電極CG、記憶體閘極電極MG及閘極電極DG接觸。藉此，於在n+型半導體區域SD1、SD2、SD3上形成金屬矽化物層SL1時，可不於控制閘極電極CG、記憶體閘極電極MG及閘極電極DG上形成金屬矽化物層SL1。
又，控制閘極電極CG、記憶體閘極電極MG及閘極電極DG較佳為分別包含矽。即，控制閘極電極CG、記憶體閘極電極MG及閘極電 極DG較佳為分別設為包含矽之矽閘極電極。藉由矽(矽膜)形成閘極電極DG，藉此，容易在之後去除閘極電極DG。又，控制閘極電極CG及記憶體閘極電極MG分別由矽(矽膜)形成，藉此，可提昇非揮發性記憶體之記憶胞之可靠性。因此，可提昇具有非揮發性記憶體之半導體裝置之性能。
又，關於記憶胞係電荷保持特性較重要。若使構成記憶胞之控制閘極電極CG及記憶體閘極電極MG為金屬閘極電極，則有金屬閘極電極之金屬擴散至電荷儲存膜(此處為絕緣膜MZ)，而使電荷保持特性降低之擔憂。藉由將控制閘極電極CG及記憶體閘極電極MG設為矽閘極電極，此種擔憂消除，可提昇非揮發性記憶體之記憶胞之可靠性。因此，較佳為，即便於對形成於周邊電路區域1B之MISFET應用金屬閘極電極之情形時，亦對構成非揮發性記憶體之記憶胞之控制閘極電極CG及記憶體閘極電極MG應用矽閘極電極。
然而，於將控制閘極電極及記憶體閘極電極設為矽閘極電極之情形時，控制閘極電極及記憶體閘極電極之電阻變高。尤其是記憶體閘極電極有使所含有之導電型雜質(此處為磷等n型雜質)之濃度降低之傾向，且因將記憶體閘極電極設為低雜質濃度而引起之記憶體閘極電極之高電阻化有導致記憶胞無法追隨於脈波電壓等施加電壓之現象之虞。使記憶體閘極電極為低雜質濃度之理由在於一面控制帶結構並提昇電荷保持特性，一面亦提昇抹除特性，若使記憶體閘極電極之雜質濃度較低，則於抹除動作時容易利用FN方式進行自記憶體閘極電極向電荷儲存膜注入電洞。例如，控制閘極電極可設為具有1×1020原子/cm3以上之磷(P)濃度之摻雜多晶矽膜，記憶體閘極電極可設為具有1×1020原子/cm3以下之磷(P)濃度之摻雜多晶矽膜。
與此相對，於本實施形態中，於步驟S36中在控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2，而於所製造之半導體 裝置中，亦具備於控制閘極電極CG及記憶體閘極電極MG上形成有金屬矽化物層SL2之結構。藉由於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2，可謀求控制閘極電極CG及記憶體閘極電極MG之低電阻化。又，即便減少記憶體閘極電極MG所含有之導電型雜質(此處為磷等n型雜質)，亦可於記憶體閘極電極MG上形成金屬矽化物層SL2，故而記憶胞可準確地追隨於脈波電壓等施加電壓。因此，可提昇非揮發性記憶體之記憶胞之可靠性。又，可提昇具有非揮發性記憶體之半導體裝置之性能。
又，若列舉較佳之一例，則控制閘極電極CG可設為具有1×1020原子/cm3以上之磷(P)濃度之摻雜多晶矽膜，記憶體閘極電極MG可設為具有1×1020原子/cm3以下之磷(P)濃度之摻雜多晶矽膜。於應用此種雜質濃度之情形時，藉由於控制閘極電極CG及記憶體閘極電極MG上形成金屬矽化物層SL2，可實現控制閘極電極CG及記憶體閘極電極MG之低電阻化，且可提昇非揮發性記憶體之記憶胞之可靠性。又，可提昇具有非揮發性記憶體之半導體裝置之性能。
又，閘極電極GE較佳為金屬閘極電極。藉此，可提昇形成於周邊電路區域1B之MISFET之性能。因此，可提昇半導體裝置之性能。
又，於本實施形態之製造步驟中，於去除閘極電極DG後，於閘極電極DG被去除之區域即槽TR1嵌入導電膜(此處為金屬膜ME)，藉此形成作為金屬閘極電極之閘極電極GE。因此，直至去除閘極電極DG為止之加熱處理之熱負荷未施加至閘極電極GE用之導電膜、尤其是未施加至用以使閘極電極GE為金屬閘極電極之金屬膜ME便結束。例如步驟S21之作為活化退火之熱處理於半導體裝置之製造步驟中亦為特別高溫之熱處理，但該步驟S21之熱處理未對閘極電極GE用之導電膜(此處為金屬膜ME)施加便結束。因此，閘極電極GE用之導電膜、尤其是用以使閘極電極GE為金屬閘極電極之金屬膜ME可抑制或 防止因熱負荷而導致變質之情況。因此，可提昇所製造之半導體裝置之可靠性。因此，可提昇半導體裝置之性能。
又，於本實施形態之製造步驟中，較佳為藉由於閘極電極DG被去除之區域即槽TR1隔著高介電常數絕緣膜(此處為絕緣膜HK)嵌入閘極電極GE用之導電膜(此處為金屬膜ME)，而形成閘極電極GE。藉此，閘極電極GE與半導體基板SB之間之高介電常數絕緣膜(此處為絕緣膜HK)可作為高介電常數閘極絕緣膜發揮功能。因此，可更提昇將閘極電極GE作為閘極電極之MISFET之性能。因此，可更提昇半導體裝置之性能。
又，於本實施形態之製造步驟中，步驟S36之金屬矽化物層SL2形成步驟具體而言具有下述步驟。即，具有如下步驟：於半導體基板SB上，以接觸於控制閘極電極CG及記憶體閘極電極MG之方式，形成金屬膜MF(第2金屬膜)；藉由熱處理使金屬膜MF與控制閘極電極CG及記憶體閘極電極MG反應而形成金屬矽化物層SL2；以及其後去除未反應之金屬膜MF。藉此，可於控制閘極電極CG及記憶體閘極電極MG上，自對準地形成金屬矽化物層SL2。
又，於本實施形態中，金屬矽化物層SL1與金屬矽化物層SL2可於不同步驟中形成。因此，金屬矽化物層SL1可於適於對n+型半導體區域SD1、SD2、SD3形成之條件下形成，另一方面，金屬矽化物層SL2可於適於對控制閘極電極CG及記憶體閘極電極MG形成之條件下形成。因此，可提昇半導體裝置之性能。又，可增大半導體裝置之製造範圍。
例如，金屬矽化物層SL1與金屬矽化物層SL2可藉由組成或材料不同之金屬矽化物而形成。即，可使金屬矽化物層SL1之組成與金屬矽化物層SL2之組成不同，或可使金屬矽化物層SL1之材料與金屬矽化物層SL2之材料不同。又，可使金屬矽化物層SL1與金屬矽化物層 SL2為互不相同之厚度。即，可使金屬矽化物層SL1之厚度與金屬矽化物層SL2之厚度不同。
金屬矽化物層SL1係形成於源極或汲極用之半導體區域(n+型半導體區域SD1、SD2、SD3)，故而可設為具有與源極或汲極用之半導體區域相應之組成(或材料)及厚度之金屬矽化物層。另一方面，金屬矽化物層SL2係形成於控制閘極電極CG及記憶體閘極電極MG上，故而可設為具有與控制閘極電極CG及記憶體閘極電極MG相應之組成(或材料)及厚度之金屬矽化物層。
例如，金屬矽化物層SL2之厚度T2可薄於(小於)金屬矽化物層SL1之厚度T1(即T2<T1)。再者，金屬矽化物層SL2之厚度T2與金屬矽化物層SL1之厚度T1係示於圖43中。藉此，可使金屬矽化物層SL1較厚，而準確地降低源極或汲極用之半導體區域(n+型半導體區域SD1、SD2、SD3)之電阻，並且可使金屬矽化物層SL2較薄，而使形成於控制閘極電極CG上之金屬矽化物層SL2與形成於記憶體閘極電極MG上之金屬矽化物層SL2不易接觸。
即，若金屬矽化物層SL2過厚，則產生控制閘極電極CG上之金屬矽化物層SL2與記憶體閘極電極MG上之金屬矽化物層SL2容易接觸之擔憂，但對於金屬矽化物層SL1而言無此種擔憂。因此，使金屬膜SL1確保厚度而充分地獲得電阻降低效果，且使金屬矽化物層SL2薄於金屬矽化物層SL1，而可謀求防止控制閘極電極CG與記憶體閘極電極MG之短路。例如，可使金屬矽化物層SL1之厚度T1為20nm左右，且可使金屬矽化物層SL2之厚度T2小於20nm。
金屬矽化物層SL1之厚度T1例如可藉由金屬矽化物層SL1形成用之金屬膜MM之厚度、或於形成金屬膜MM後進行之熱處理之溫度或時間等進行控制。又，金屬矽化物層SL2之厚度T2例如可藉由金屬矽化物層SL2形成用之金屬膜MF之厚度、或於形成金屬膜MF後進行之 熱處理之溫度或時間等進行控制。
又，藉由使用含有鉑之矽化鎳層、即添加鉑之矽化鎳層作為金屬矽化物層SL1，可抑制或防止形成於源極或汲極用之半導體區域(n+型半導體區域SD1、SD2、SD3)上之金屬矽化物層SL1朝向通道區域異常沈積。藉此，可抑制因金屬矽化物層SL1朝向通道區域側異常沈積而引起之漏電流，且可更提昇半導體裝置之性能。又，關於添加鉑之矽化鎳層係耐熱性較高，故而使用添加鉑之矽化鎳層作為金屬矽化物層SL1，藉此，可提昇對抗金屬矽化物層SL1形成後之各種高溫步驟之熱負荷之耐久性。因此，可使用矽化鈷層、矽化鎳層或添加鉑之矽化鎳層等作為金屬矽化物層SL1，但若使用添加鉑之矽化鎳層，則更佳。再者，關於將金屬矽化物層SL1設為添加鉑之矽化鎳層係可使用鎳鉑合金膜作為金屬矽化物層SL1形成用之金屬膜MM。
另一方面，金屬矽化物層SL2並非形成於源極或汲極用之半導體區域(n+型半導體區域SD1、SD2、SD3)上，而形成於控制閘極電極CG及記憶體閘極電極MG上。因此，金屬矽化物層SL2與通道區域無關聯，與金屬矽化物層SL1相比，金屬矽化物層SL2產生異常沈積時之影響相對較小。又，於金屬矽化物層SL1形成後且於金屬矽化物層SL2形成前之各種高溫步驟(例如絕緣膜HK成膜後之退火用熱處理或金屬膜ME2形成後之回焊用熱處理等)之熱負荷未對金屬矽化物層SL2施加，故而金屬矽化物層SL2並非比金屬矽化物層SL1要求耐熱性。因此，即便金屬矽化物層SL2不含有鉑，亦不易產生問題。亦可使用添加鉑之矽化鎳層作為金屬矽化物層SL2，但若使用不含鉑之矽化鎳層，則可以不使用高價之鉑便解決之程度，降低製造成本。再者，使金屬矽化物層SL2為矽化鎳層係可藉由使用鎳膜作為金屬矽化物層SL2形成用之金屬膜MF而實現。
又，於使鈷膜與矽區域反應之情形時，矽(Si)為擴散物種，與此 相對，於使鎳膜與矽區域反應之情形時，鎳(Ni)為擴散物種。因此，亦可使用矽化鈷層作為金屬矽化物層SL2，但若使用矽化鎳層或添加鉑之矽化鎳層，則可使形成於控制閘極電極CG上之金屬矽化物層SL2與形成於記憶體閘極電極MG上之金屬矽化物層SL2更不易接觸。
又，於本實施形態之製造步驟中，較佳為於在步驟S9中形成矽膜PS2後，進行步驟S10、S11形成側壁絕緣膜SZ。即，於步驟S9中，於矽膜PS2之表面，形成有反映出積層體LM1之凸部，且於步驟S10中在矽膜PS2上形成絕緣膜IL2(第6絕緣膜)後，於步驟S11中對該絕緣膜IL2進行回蝕，藉此，於反映出矽膜PS2之表面之積層體LM1之凸部的側面(側壁)PS2a上，形成側壁絕緣膜SZ。而且，於步驟S12中對矽膜PS2進行回蝕，且於步驟S13中去除側壁絕緣膜SZ後，於步驟S14中進一步對矽膜PS2進行回蝕，藉此形成記憶體閘極電極MG。藉由如此，可使所形成之記憶體閘極電極MG之剖面形狀(與記憶體閘極電極MG之延伸方向大致垂直之剖面形狀、即圖15所示之剖面之形狀)為接近長方形之形狀。藉此，可於步驟S19中於記憶體閘極電極MG上更準確地形成側壁隔片SW，且可更準確地防止於步驟S22中在記憶體閘極電極MG上形成金屬矽化物層SL1。
又，於本實施形態之製造步驟中，較佳為於在步驟S36中形成金屬矽化物層SL2之前，於步驟S35中去除控制閘極電極CG之上部及記憶體閘極電極MG之上部。藉由進行該步驟S35，可使控制閘極電極CG及記憶體閘極電極MG之高度較低。藉此，於在步驟S36中形成金屬矽化物層SL2時，容易抑制或防止記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2近接或接觸。
又，絕緣膜MZ係遍及記憶體閘極電極MG及半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG及控制閘極電極CG之間之區域而延伸。於本實施形態之製造步驟中，較佳為於步驟S35中使 控制閘極電極CG及記憶體閘極電極MG之高度較低，藉此，於步驟S35之後，於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部成為較記憶體閘極電極MG之上表面及控制閘極電極CG之上表面更突出之狀態。藉此，於在步驟S36中形成金屬矽化物層SL2時，可更準確地抑制或防止記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2近接或接觸。而且，於在步驟S36中形成金屬矽化物層SL2時，若於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部成為較記憶體閘極電極MG上之金屬矽化物層SL2及控制閘極電極CG上之金屬矽化物層SL2更突出之狀態，則進而較佳。
具有於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部較記憶體閘極電極MG上之金屬矽化物層SL2(SL2m)及控制閘極電極CG上之金屬矽化物層SL2(SL2c)更突出之結構的半導體裝置(具有如上述圖43般之記憶胞MC之半導體裝置)可獲得如下效果。即，記憶體閘極電極MG上之金屬矽化物層SL2(SL2m)與控制閘極電極CG上之金屬矽化物層SL2(SL2c)中之任一者均不易以越過記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ之方式形成，而不易產生記憶體閘極電極MG上之金屬矽化物層SL2與控制閘極電極CG上之金屬矽化物層SL2接觸之現象。藉此，可準確地防止記憶體閘極電極MG上之金屬矽化物層SL2(SL2m)與控制閘極電極CG上之金屬矽化物層SL2(SL2c)相互接觸。藉此，可提昇具有非揮發性記憶體之半導體裝置之可靠性。又，可提昇具有非揮發性記憶體之半導體裝置之製造良率。
又，於所製造之半導體裝置中，於具有於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部較記憶體閘極電極MG上之金屬矽化物層SL2及控制閘極電極CG上之金屬矽化物層SL2更突 出之結構之情形時，不論製造方法如何均可獲得上述效果。本實施形態之製造步驟係藉由於在步驟S36中形成金屬矽化物層SL2之前，於步驟S35中去除控制閘極電極CG之上部及記憶體閘極電極MG之上部，而可準確地實現此種結構。
又，於所製造之半導體裝置中，具有於記憶體閘極電極MG與控制閘極電極CG之間延伸之絕緣膜MZ之上部較記憶體閘極電極MG上之金屬矽化物層SL2及控制閘極電極CG上之金屬矽化物層SL2更突出之結構，進而可使金屬矽化物層SL2之厚度T2薄於(小於)金屬矽化物層SL1之厚度T1。即可設為T2<T1。藉此，可進一步準確地防止記憶體閘極電極MG上之金屬矽化物層SL2(SL2m)與控制閘極電極CG上之金屬矽化物層SL2(SL2c)相互接觸。因此，可進一步準確地提昇具有非揮發性記憶體之半導體裝置之可靠性。又，可進一步準確地提昇具有非揮發性記憶體之半導體裝置之製造良率。
以上，基於該實施形態，對由本發明者完成之發明進行了具體說明，但毋庸置疑，本發明不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變更。
1A‧‧‧記憶胞區域
1B‧‧‧周邊電路區域
CG‧‧‧控制閘極電極
CP1、CP2‧‧‧上覆絕緣膜
DG‧‧‧閘極電極
EX1、EX2、EX3‧‧‧n-型半導體區域
GI、MZ‧‧‧絕緣膜
LM1、LM2‧‧‧積層體
MG‧‧‧記憶體閘極電極
PW1、PW2‧‧‧p型井
SB‧‧‧半導體基板
SD1、SD2、SD3‧‧‧n+型半導體區域
SL1‧‧‧金屬矽化物層
ST‧‧‧元件分離區域
SW‧‧‧側壁隔片

Claims (17)

  1. 一種半導體裝置之製造方法，該半導體裝置具備：非揮發性記憶體之記憶胞，其形成於半導體基板之第1區域；以及MISFET，其形成於上述半導體基板之第2區域；且上述記憶胞具有：第1閘極電極及第2閘極電極，其等形成於上述半導體基板之上部且相互相鄰；第1閘極絕緣膜，其形成於上述第1閘極電極與上述半導體基板之間；以及第2閘極絕緣膜，其形成於上述第2閘極電極與上述半導體基板之間，且於內部具有電荷儲存部；且上述MISFET具有：第3閘極電極，其形成於上述半導體基板之上部；以及第3閘極絕緣膜，其形成於上述第3閘極電極與上述半導體基板之間；且該半導體裝置之製造方法具有如下步驟：(a)準備上述半導體基板；(b)於上述第1區域之上述半導體基板上，隔著上述第1閘極絕緣膜形成具有上述第1閘極電極及上述第1閘極電極上之第1上覆絕緣膜之第1積層體，且隔著上述第2閘極絕緣膜形成上述第2閘極電極，於上述第2區域之上述半導體基板上，隔著第1絕緣膜形成具有上述第3閘極電極形成用之虛設閘極電極及上述虛設閘極電極上之第2上覆絕緣膜之第2積層體；(c)於上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極之側壁上形成第1側壁絕緣膜；(d)於上述(c)步驟後，藉由離子注入法，於上述第1區域之上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域，且於上述第2區域之上述半導體基板形成上述MISFET之源極或汲 極用之第2半導體區域；(e)於上述(d)步驟後，於上述記憶胞之源極或汲極用之上述第1半導體區域上、及上述MISFET之源極或汲極用之上述第2半導體區域上形成第1金屬矽化物層；(f)於上述(e)步驟後，於上述半導體基板上，以覆蓋上述第1積層體、上述第2閘極電極、上述第2積層體及上述第1側壁絕緣膜之方式形成第2絕緣膜；(g)於上述(f)步驟後，研磨上述第2絕緣膜之上表面，使上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極露出；(h)於上述(g)步驟後，去除上述虛設閘極電極；(i)將第1導電膜嵌入至於上述(h)步驟中經去除上述虛設閘極電極之區域即第1槽，藉此形成上述第3閘極電極；以及(j)於上述第1閘極電極及上述第2閘極電極上形成第2金屬矽化物層；且於上述(c)步驟中，於上述第2閘極電極上亦形成上述第1側壁絕緣膜；於上述(e)步驟中，於上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極上未形成上述第1金屬矽化物層。
  2. 如請求項1之半導體裝置之製造方法，其中於上述(b)步驟中所形成之上述第2閘極電極之高度低於上述第1積層體之高度。
  3. 如請求項2之半導體裝置之製造方法，其中上述(e)步驟具有如下步驟：(e1)於上述半導體基板上，以接觸於上述第1半導體區域及上述第2半導體區域之方式形成第1金屬膜；(e2)藉由熱處理，使上述第1金屬膜與上述第1半導體區域及上述第2半導體區域反應，而形成上述第1金屬矽化物層；以及 (e3)於上述(e2)步驟後，去除未反應之上述第1金屬膜。
  4. 如請求項3之半導體裝置之製造方法，其中於上述(e1)步驟中所形成之上述第1金屬膜不與上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極接觸。
  5. 如請求項4之半導體裝置之製造方法，其中上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極分別包含矽。
  6. 如請求項5之半導體裝置之製造方法，其中上述第3閘極電極為金屬閘極電極。
  7. 如請求項6之半導體裝置之製造方法，其中於上述(i)步驟中，隔著高介電常數絕緣膜將上述第1導電膜嵌入至上述第1槽，藉此形成上述第3閘極電極。
  8. 如請求項7之半導體裝置之製造方法，其中上述(i)步驟具有如下步驟：(i1)於包含上述第1槽之底部及側壁上之上述第2絕緣膜上，形成上述高介電常數絕緣膜；(i2)於上述(i1)步驟後，以嵌埋上述第1槽內之方式，於上述高介電常數絕緣膜上形成上述第1導電膜；以及(i3)於上述(i2)步驟後，去除上述第1槽之外部之上述第1導電膜及上述高介電常數絕緣膜，於上述第1槽內殘留上述第1導電膜及上述高介電常數絕緣膜，藉此形成上述第3閘極電極。
  9. 如請求項8之半導體裝置之製造方法，其中上述(j)步驟具有如下步驟：(j1)於上述半導體基板上，以接觸於上述第1閘極電極及上述第2閘極電極之方式形成第2金屬膜；(j2)藉由熱處理，使上述第2金屬膜與上述第1閘極電極及上述第2閘極電極反應，而形成上述第2金屬矽化物層；以及 (j3)於上述(j2)步驟後，去除未反應之上述第2金屬膜。
  10. 如請求項1之半導體裝置之製造方法，其中上述第2金屬矽化物層之厚度薄於上述第1金屬矽化物層之厚度。
  11. 如請求項1之半導體裝置之製造方法，其中於上述(i)步驟後且上述(j)步驟前，具有如下步驟：(i4)去除上述第1閘極電極之上部及上述第2閘極電極之上部。
  12. 如請求項11之半導體裝置之製造方法，其中藉由上述(i4)步驟，上述第1閘極電極及上述第2閘極電極之高度變低。
  13. 如請求項12之半導體裝置之製造方法，其中上述第2閘極絕緣膜係遍及上述第2閘極電極與上述半導體基板之間之區域、及上述第2閘極電極與上述第1閘極電極之間之區域而延伸，於上述(i4)步驟後，於上述第2閘極電極與上述第1閘極電極之間延伸之上述第2閘極絕緣膜之上部，較上述第1閘極電極之上表面及上述第2閘極電極之上表面更突出。
  14. 如請求項13之半導體裝置之製造方法，其中上述第2閘極絕緣膜係遍及上述第2閘極電極與上述半導體基板之間之區域、及上述第2閘極電極與上述第1閘極電極之間之區域而延伸，於上述第2閘極電極與上述第1閘極電極之間延伸之上述第2閘極絕緣膜之上部，較上述第1閘極電極上之上述第2金屬矽化物層及上述第2閘極電極上之上述第2金屬矽化物層更突出。
  15. 如請求項1之半導體裝置之製造方法，其中上述(b)步驟具有如下步驟：(b1)於上述半導體基板之主表面形成上述第1閘極絕緣膜用且上述第1絕緣膜用之第3絕緣膜；(b2)於上述第3絕緣膜上形成上述第1閘極電極用且上述虛設閘極電極用之第2導電膜； (b3)於上述第2導電膜上形成上述第1上覆絕緣膜用且上述第2上覆絕緣膜用之第4絕緣膜；(b4)將上述第2導電膜及上述第4絕緣膜圖案化，於上述第1區域形成上述第1積層體，且於上述第2區域形成上述第2導電膜與上述第4絕緣膜之積層膜；(b5)於上述半導體基板之主表面上，以覆蓋上述第1積層體及上述積層膜之方式，形成上述第2閘極絕緣膜用之第5絕緣膜；(b6)於上述第5絕緣膜上形成上述第2閘極電極用之第3導電膜；(b7)藉由將上述第3導電膜進行回蝕，而於上述第1閘極電極之側壁上隔著上述第5絕緣膜將上述第3導電膜殘留而形成上述第2閘極電極；(b8)去除未由上述第2閘極電極覆蓋之部分之上述第5絕緣膜；以及(b9)將上述積層膜圖案化，並於上述第2區域形成上述第2積層體。
  16. 如請求項15之半導體裝置之製造方法，其中於上述(b6)步驟中，於上述第3導電膜之表面，形成反映出上述第1積層體之凸部；且於上述(b6)步驟後且上述(b7)步驟前，具有如下步驟：(b10)於上述第3導電膜上形成第6絕緣膜；以及(b11)將上述第6絕緣膜進行回蝕，而於上述凸部之側壁形成第2側壁絕緣膜；且上述(b7)步驟具有如下步驟：(b12)將上述第3導電膜進行回蝕；(b13)於上述(b12)步驟後，去除上述第2側壁絕緣膜；以及(b14)於上述(b13)步驟後，將上述第3導電膜進行回蝕。
  17. 如請求項15之半導體裝置之製造方法，其中於上述(b7)步驟中，藉由將上述第3導電膜進行回蝕，而於上述第1閘極電極之一方之側壁上，隔著上述第5絕緣膜使上述第3導電膜殘存而形成上述第2閘極電極，於上述第1閘極電極之另一方之側壁上，隔著上述第5絕緣膜使上述第3導電膜殘存；且於上述(b7)步驟後且上述(b8)步驟前，具有如下步驟：(b15)去除殘存於上述第1閘極電極之上述另一方之側壁上之上述第3導電膜。
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