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KR101767112B1 - 비활성 메모리 소자의 제조방법 - Google Patents

비활성 메모리 소자의 제조방법 Download PDF

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KR101767112B1
KR101767112B1 KR1020140017762A KR20140017762A KR101767112B1 KR 101767112 B1 KR101767112 B1 KR 101767112B1 KR 1020140017762 A KR1020140017762 A KR 1020140017762A KR 20140017762 A KR20140017762 A KR 20140017762A KR 101767112 B1 KR101767112 B1 KR 101767112B1
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매그나칩 반도체 유한회사
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Abstract

본 발명에 따른 비활성 메모리 소자의 제조 방법은 로직 영역 및 셀 영역을 포함한 기판에 제1 도전막과 보호막을 차례로 증착하는 단계, 상기 보호막을 패터닝하는 단계, 상기 제1 도전막과 상기 패터닝된 보호막 위에 하드 마스크 층을 증착하고 상기 하드 마스크 층을 패터닝하는 단계, 상기 제1 도전막과 상기 패터닝된 보호막 위에 하드 마스크 층을 증착하고 상기 하드 마스크 층을 패터닝하는 단계, 상기 패터닝된 하드 마스크 층을 이용하여 상기 로직 영역에 로직 게이트를 형성하는 단계, 상기 셀 영역의 제1 도전막의 표면을 노출 시키는 단계 및 상기 셀 영역에 컨트롤 게이트를 형성하는 단계를 포함한다.

Description

비활성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING NON VOLATILE MEMORY DEVICE}
본 발명은 비활성 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 비활성 메모리 소자에서 컨트롤 게이트 및 로직 게이트를 형성하는 방법에 관한 것이다.
미국공개특허 제2013-0149851호는 식각 공정에서 주변 보다 높은 위치에 있는 실리콘 구조를 보호하는 방법에 관한 것으로, 해당 실리콘 구조를 보호하는 방식으로 보호 마스크 층을 형성하는 기술이다. 해당 보호 마스크 층은 실리콘 다이옥사이드, 비정질 탄소 또는 포토 레지스트를 사용할 수 있다.
다만, 이러한 선행 기술은 컨트롤 게이트가 플로팅 게이트의 상부에 위치하여, 로직 게이트를 생성하기 위한 식각 공정에서 컨트롤 게이트가 손상되기 쉬운 문제점이 있다. 또한, 로직 게이트 형성 과정에서 단일 보호 마스크 층 만으로 셀 영역을 보호하여 컨트롤 게이트 및 플로팅 게이트를 효과적으로 보호할 수 없는 문제점이 있다.
미국공개특허 제2013-0149851호
본 발명은 비활성 메모리 소자의 플로팅 게이트를 보호하면서 로직 게이트를 형성하는 비활성 메모리 소자의 제조 방법을 제공하고자 한다.
본 발명은 하드 마스크 및 포토 레지스트를 통해 단차가 존재하는 컨트롤 게이트 및 로직 게이트를 형성하는 비활성 메모리 소자의 제조 방법을 제공하고자 한다.
본 발명은 로직 게이트 형성 후에 컨트롤 게이트를 형성하는 비활성 메모리 소자의 제조 방법을 제공하고자 한다.
본 발명은 컨트롤 게이트가 플로팅 게이트 측면에 위치하는 비활성 메모리 소자의 제조 방법을 제공하고자 한다.
실시예들 중에서, 비활성 메모리 소자의 제조 방법은 로직 영역 및 셀 영역을 포함한 기판을 준비하는 단계, 상기 셀 영역에 플로팅 게이트를 형성하는 단계, 상기 기판 전면에 제1 도전막과 보호막을 차례로 증착하는 단계, 상기 보호막을 패터닝하는 단계, 상기 제1 도전막과 상기 패터닝된 보호막 위에 하드 마스크 층을 증착하고 상기 하드 마스크 층을 패터닝하는 단계, 상기 패터닝된 하드 마스크 층을 이용하여 상기 로직 영역에 로직 게이트를 형성하는 단계, 상기 셀 영역의 제1 도전막의 표면을 노출 시키는 단계 및 상기 셀 영역에 컨트롤 게이트를 형성하는 단계를 포함한다.
일 실시예에서, 상기 컨트롤 게이트는 상기 로직 게이트 보다 높은 단차를 갖는 것을 특징으로 할 수 있다.
일 실시예에서, 상기 컨트롤 게이트는 상기 플로팅 게이트 측면에 위치하는 것을 특징으로 할 수 있다.
일 실시예에서, 상기 보호막은 실리콘 산화막인 것을 특징으로 할 수 있다.
일 실시예에서, 상기 하드 마스크 층은 실리콘 산화막 및 실리콘 질산화막(SiON)을 포함하는 것을 특징으로 할 수 있다.
일 실시예에서, 상기 하드 마스크 층은 1000Å 이상 2000Å 이하의 두께인 것을 특징으로 할 수 있다.
일 실시예에서, 상기 셀 영역과 상기 로직 영역의 단차가 적어도 500 nm 이상인 경우를 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법과 이와 관련된 기술들은 플로팅 게이트 및 플로팅 게이트 상부의 폴리실리콘 손상을 방지하면서 로직 게이트를 형성하여 소자 성능을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법과 이와 관련된 기술들은 단차가 존재하는 컨트롤 게이트 및 로직 게이트를 하드 마스크 및 포토 레지스트를 통해 효과적으로 보호할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법과 이와 관련된 기술들은 컨트롤 게이트가 플로팅 게이트의 측면에 위치하는 형태를 효과적으로 구현할 수 있다.
도 1 은 본 발명의 일 실시예에 따른 비활성 메모리 소자의 단면도이다.
도 2~ 도 9는 보호막을 사용하여 비활성 메모리 소자를 제조하는 과정을 나타내는 도면이다.
도 10~ 도 20은 보호막 및 하드 마스크를 사용하여 비활성 메모리 소자를 제조하는 과정을 나타내는 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시 된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 비활성 메모리 소자의 단면도이다.
도 1을 참조하면, 비활성 메모리 소자(100)는 기판(110), 절연막(120), 로직 게이트(130), 플로팅 게이트(140), 컨트롤 게이트(150) 및 보호층(160), 유전층(170)을 포함한다.
기판(110)은 로직 영역(111) 및 셀 영역(112)으로 구분될 수 있다. 로직 영역(111)은 로직 게이트(130)를 포함할 수 있고, 셀 영역(112)은 플로팅 게이트(140) 및 컨트롤 게이트(150)를 포함할 수 있다.
절연막(120)은 엑티브 영역 사이에서 비활성화 영역인 아이솔레이션 영역에 해당한다.
로직 게이트(130)는 로직 영역(111) 상부에 위치하며, 폴리실리콘에 의해 형성된다.
플로팅 게이트(140)는 셀 영역(112) 상부에 형성되며 컨트롤 게이트(150)에 의해 둘러쌓인 형태이다. 일 실시예에서, 플로팅 게이트(150)는 컨트롤 게이트(150) 하부에 위치할 수 있다.
컨트롤 게이트(150)는 셀 영역(112) 상부에 형성되며 플로팅 게이트(140)를 둘러싸는 형태이다. 컨트롤 게이트(150)는 제조 공정에 따라 로직 게이트(130)와 다른 높이를 가질 수 있다. 바람직하게는 컨트롤 게이트(150)가 로직 게이트(130)보다 더 높게 형성될 수 있다. 컨트롤 게이트(150)와 로직 게이트(130) 사이에 단차가 존재하는 경우 해당 단차에 의해 적용되는 포토 레지스트의 두께가 달라질 수 있고, 해당 두께 차이로 인해 로직 게이트(130) 형성을 위한 식각 공정에서 플로팅 게이트(140) 상부가 손상될 수 있다.
따라서, 상기 식각 공정에서 플로팅 게이트(140)의 손상을 방지하기 위해 별도의 공정이 요구된다. 플로팅 게이트(140)의 보호 방안에 대해서는 실시예를 통해 상세하게 설명한다.
보호층(160)은 하드 마스크 산화막에 해당할 수 있다.
유전층(170)은 고유전산화막으로 형성될 수 있다. 고유전산화막을 사용하는 경우, 정전 용량이 증가하고 커플링 효율이 증대될 수 있다.
도 2 내지 도 9는 보호막을 사용하여 비활성 메모리 소자를 제조하는 과정을 나타내는 도면이다.
도 2에서, 기판(110)은 로직 영역(111) 및 셀 영역(112)으로 구분된다. 먼저, 반도체 기판에 실리콘 산화막 또는 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 중의 어느 하나 또는 스택 형태로 이루어진 터널링 게이트 절연막을 증착한다. 또는 게이트 절연막으로 고유전상수값을 가진 High-k 절연막을 사용할 수 있다.
그리고 그 위에 도전막을 증착한다. 도전막은 단독 폴리실리콘 (single poly-Silicon) 또는 폴리실리콘 위에 금속막이 증착 된 스택(stacked metal poly-Silicon) 형태로 이루어질 수 있다. 그리고 플로팅 게이트 형성을 위해 포토 레지스트(Photo resist, PR)를 이용해서 마스크 패턴을 형성한다. 마스크 패턴을 식각 마스크로 도전막을 식각하여 터널링 게이트 절연막 상에 플로팅 게이트를 형성한다. 셀 영역은 터널링 게이트 절연막 및 플로팅게이트가 형성된 반면, 로직 영역은 제1 터널링 게이트 절연막 및 플로팅 게이트가 모두 제거되기 때문에 반도체 기판이 노출되어 있다.
그리고 컨트롤 게이트용 게이트 절연막을 증착한다. 또한 반도체 기판 상에 로직 게이트용 게이트 절연막을 형성한다. 상기 게이트 절연막도 실리콘 산화막 또는 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 중의 어느 하나 또는 스택 형태로 이루어질 수 있다. 그리고 게이트 절연막 위에 도전막(210)을 증착한다. 도전막(210)은 컨트롤 게이트에 사용되며, 단독 폴리실리콘 (single poly-Silicon) 또는 폴리실리콘 위에 금속막이 적층 된 스택(stacked metal poly-Silicon) 형태로 이루어질 수 있다. 컨트롤 게이트(150)를 형성할 도전막에 의해 플로팅 게이트(140) 상부 및 측면이 둘러 쌓인 형태가 된다.
도전막(210) 위에 보호막(211)을 증착한다. 보호막(211)으로 실리콘 산화막 또는 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 중의 어느 하나 또는 스택 형태로 이루어질 수 있다. 본 발명에서는 실리콘 산화막을 보호막(211)으로 사용하였다. 보호막(211)은 TEOS 물질을 사용해서 LPCVD 방법으로 증착한다. 보호막(211)은 로직 영역(111) 및 셀 영역(112)의 상부에 적층된다. 보호막(211)은 도전막 위에 형성됨으로써, 이후의 식각 공정에서 도전막(210)을 보호하는 역할을 한다.
보호막(211)은 식각 공정에서 셀 영역(112)의 플로팅 게이트(140) 상부를 보호하며, 최종 단계에서는 제거된다.
도 3에서, 제1 포토 레지스트(220a)는 셀 영역(112)에 있는 플로팅 게이트(140)의 상부에 형성된다. 플로팅 게이트(140)의 상부에는 컨트롤 게이트 형성용 도전막 및 보호막이 형성되어 있다.
도 4에서는 제1 식각 공정이 진행된다. 도 4에서, 셀 영역(112) 상부의 보호막(211)은 제1 포토 레지스트(220)에 의해 보호된다. 반면, 로직 영역(111) 상부의 보호막(211)은 식각 공정에 의해 제거된다. 즉, 셀 영역(112) 내의 플로팅 게이트(140) 상부에 보호막(211)은 제1 식각 공정에 의해 남게 되며, 이는 추후 로직 게이트(130) 형성을 위한 식각 공정시에 컨트롤 게이트(150)를 보호하는 역할을 하게 된다.
도 5에서, 제2 포토 레지스트(220b)는 셀 영역(112) 및 로직 영역(111)의 일부에 형성된다. 제2 포토 레지스트(220b)는 로직 게이트(130) 형성을 위해 셀 영역(112)의 컨트롤 게이트(150) 및 로직 게이트(130) 일부를 보호하는 기능을 한다.
여기에서, 로직 게이트(130)는 로직 영역(111)에서 제2 포토 레지스트(220b)에 의해 보호되는 하단 영역에 형성된다.
로직 영역(111)의 도전막(210)과 셀 영역(112)에서 플로팅 게이트(140) 위에 적층되어 있는 도전막(210) 사이에 단차가 존재하게 되는 경우, 제2 포토 레지스트(220b)는 해당 단차에 의해 영향을 받게 된다. 즉, 제2 포토 레지스트(220b)를 형성하는 과정에서, 로직 게이트(130) 상부의 제2 포토 레지스트(220b)는 플로팅 게이트(140) 상부의 제2 포토 레지스트(220b) 보다 두껍게 형성될 수 있다.
도 6에서는 제2 식각 공정이 진행된다. 제2 식각 공정에 의해 로직 영역(111)의 상단에 로직 게이트(130)가 형성된다. 셀 영역(113)의 도전막(210) 상부의 보호막(211)은 제2 식각 공정에 의해 일부 제거된다. 즉, 도 6과 같이 보호막(211a)은 제 2 식각 공정에 의해 일부 제거된다.
앞서 설명한 바와 같이, 제2 포토 레지스트(220b)의 두께 차이는 식각 공정이 진행되는 동안 플로팅 게이트(140) 상부의 도전막(210)을 손상 시킬 수 있다. 그러나 도전막(210) 위에 적층된 보호막(211)에 의해 보호되어, 플로팅 게이트(140) 상부의 도전막(210)의 손상을 방지할 수 있다.
도 7에서, 제3 포토 레지스트(220c)는 로직 영역(111) 및 셀 영역(113)의 일부에 형성된다. 제3 포토 레지스트(220c)를 로직 영역(111)에 형성하여 로직 게이트(130)을 보호하고, 컨트롤 게이트(150)의 형태를 결정한다.
도 8에서는 제3 식각 공정이 진행된다. 제3 식각 공정은 습식각(Wet Etch)이며, 셀 영역(113) 상부의 일부 남은 보호막(211a)은 제3 식각 공정에 의해 모두 제거된다.
이어서 앞서 형성되어 있는 제3 포토 레지스트(220c)를 가지고, 도 9에서 제4 식각 공정이 진행된다. 제4 식각 공정은 에치백으로 진행되고, 도 9에서 보여지는 바와 같이 플로팅 게이트(140) 상부의 도전막(210)의 일부가 제거된다. 즉, 플로팅 게이트 측면을 감싸고 있는 도전막만 남게 된다. 따라서, 컨트롤 게이트(150)의 형태는 제3 포토 레지스트(220c)의 형태에 결정될 수 있다.
도 10 내지 도 20은 보호막 및 하드 마스크를 사용하여 비활성 메모리 소자를 제조하는 과정을 나타내는 도면이다.
도 10은 로직 영역 및 셀 영역을 포함한 반도체 기판을 준비하는 단계; 상기 셀 영역에 플로팅 게이트를 형성하는 단계; 상기 기판 전면에 제1 도전막을 증착하는 단계; 상기 제1 도전막에 보호막을 증착하는 단계이다.
자세하게 설명하면, 반도체 기판(310)은 로직 영역(111) 및 셀 영역(112)을 포함한다. 먼저, 반도체 기판에 실리콘 산화막 또는 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 중의 어느 하나 또는 스택 형태로 이루어진 터널링 게이트 절연막을 증착한다. 그리고 터널링 게이트 절연막 위에 도전막을 증착한다. 도전막은 단독 폴리실리콘 (single poly-Silicon) 또는 폴리실리콘 위에 금속막이 적층된 스택(stacked metal poly-Silicon) 형태로 이루어질 수 있다. 그리고 플로팅 게이트 형성을 위해 포토 레지스트(Photo resist, PR)를 이용해서 마스크 패턴을 형성한다. 마스크 패턴을 식각 마스크로 도전막을 식각하여 터널링 게이트 절연막 상에 플로팅 게이트를 형성한다. 셀 영역은 터널링 게이트 절연막 및 플로팅 게이트가 형성된 반면, 로직 영역은 제1 터널링 게이트 절연막 및 플로팅 게이트가 모두 제거되기 때문에 반도체 기판이 노출되어 있다.
이어서, 그리고 컨트롤 게이트용 게이트 절연막을 증착한다. 또한 반도체 기판 상에 로직 게이트용 게이트 절연막을 형성한다. 게이트 절연막도 실리콘 산화막 또는 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 중의 어느 하나 또는 스택 형태로 이루어질 수 있다. 또는 게이트 절연막으로 고유전상수값을 가진 High-k 절연막을 사용할 수 있다.
그리고 게이트 절연막 위에 도전막(310)을 증착한다. 도전막은 컨트롤 게이트에 사용되며, 단독 폴리실리콘 (single poly-Silicon) 또는 폴리실리콘 위에 금속막이 적층된 스택(stacked metal poly-Silicon) 형태로 이루어질 수 있다. 컨트롤 게이트(350)를 형성할 도전막에 의해 플로팅 게이트(140) 상부 및 측면이 둘러 쌓인 형태가 된다.
이어서, 도전막(310) 위에 보호막(311)을 증착한다. 보호막(311)으로 실리콘 산화막 또는 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 중의 어느 하나 또는 스택 형태로 이루어질 수 있다. 본 발명에서는 실리콘 산화막을 보호막으로 사용하였다. 보호막은 TEOS 물질을 사용해서 LPCVD 방법으로 증착한다. 보호막(311)은 로직 영역(111) 및 셀 영역(112)의 상부에 적층된다. 보호막은 도전막 위에 형성됨으로써, 이후의 식각 공정에서 컨트롤 게이트용 도전막을 보호하는 역할을 한다. 보호막(311)은 식각 공정에서 셀 영역(112)의 플로팅 게이트(140) 상부를 보호하며, 최종 단계에서는 제거된다.
이어서 도 11 및 도 12는 상기 보호막을 패터닝하는 단계를 보여준다. 보호막을 패터닝하는 단계는, 플로팅 게이트 상부에 제1 마스크 패턴(CG-1)을 형성하는 단계(도11)와 상기 제1 마스크 패턴을 식각 마스크로 노출된 보호막을 제거하는 단계(도12)를 포함한다. 플로팅 게이트와 제1 마스크 패턴(CG-1) 사이에는 게이트 절연막, 컨트롤 게이트 용 도전막(310) 및 보호막(311)이 형성되어 있으므로 제1 마스크 패턴은 보호막과 접촉하게 된다. 도 12에서 보듯이, 플로팅 게이트 주변 영역을 제외하고 나머지 노출된 보호막(311)은 식각 공정으로 모두 제거 된다.
도 13에서, 하드 마스크 층(330)은 로직 영역(111) 및 셀 영역(112)의 상부에 적층된다. 하드 마스크 층(330)은 실리콘 산화막 또는 실리콘 산화 질화막 (SiON) 또는 실리콘 질화막의 어느 하나이거나 또는 서로 적층된 스택 (stack) 형태로 구성된다. 본 발명에서는 실리콘 산화막(SiO2) 위에 실리콘 산화 질화막(SiON)이 적층된 구조 또는 실리콘 산화막(SiO2) 위에 실리콘 질화막(SiN)이 적층된 구조를 사용하였다. 하드 마스크 층(330)은 이후 로직 게이트 형성을 위한 식각 공정 진행 시에 플로팅 게이트(140) 상부에 있는 도전막(310)의 손상을 방지하기 위한 기능을 하게 된다. 하드 마스크 층(330)의 기능은 이후에서 상세하게 설명한다.
도 13에서 보듯이, 셀 영역은 플로팅 게이트 위에 게이트 절연막, 컨트롤 게이트 용 도전막(310) 및 보호막(311)과 하드 마스크층(330)이 형성되어 있으므로, 로직 영역에 비해 매우 높은 단차를 가지게 된다. 컨트롤 게이트 용 도전막(310) 이 형성되기 전에 셀 영역은 이미 플로팅 게이트 구조가 형성되어 있기 때문에 이러한 단차가 발생한다. 플로팅 게이트 구조의 높이가 적어도 500 nm 이상 되기 때문에 셀 영역과 로직 영역은 적어도 500 nm 이상의 단차가 발생한다.
도 14에서 도 16까지는 하드 마스크 층을 패터닝하는 단계이다. 하드 마스크 층 식각용 제2 마스크 패턴(LG photo)을 형성하는 단계(도14); 제2 마스크 패턴을 식각 마스크로 상기 하드 마스크 층을 패터닝 하고 제2 마스크 패턴(LG photo)을 제거하는 단계(도15); 플로팅 게이트 상부에 상기 제3 마스크 패턴(CG-1)을 형성하는 단계(도16)를 포함한다. 제1 마스크 패턴과 제3 마스크 패턴은 동일한 마스크 패턴을 사용하는데, 그 이유는 2개의 마스크 패턴 모두 플로팅 게이트 상부를 보호하는 역할을 하기 때문이다.
자세하게 다시 설명하면, 도 14는 하드 마스크 층 식각용 제2 마스크 패턴(LG photo)을 형성하는 단계이다. 제2 마스크 패턴인 제2 포토 레지스트(320a,320b)가 셀 영역(113) 및 로직 영역(111)의 일부에 형성된다. 제2 포토 레지스트(320a,320b)는 하드 마스크 패턴을 만들기 위해 증착되었다. 로직 영역(111)의 도전막(310)과 셀 영역(112)에서 플로팅 게이트(140) 위에 적층되어 있는 도전막(310) 사이에 단차가 존재하게 된다. 이는 앞에서 언급한대로, 셀 영역은 플로팅 게이트 위에 게이트 절연막, 컨트롤 게이트 용 도전막(310) 및 보호막(311)과 하드 마스크층(330)이 형성되어 있기 때문이다. 제2 포토 레지스트(320a,320b)의 적층 두께는 해당 단차에 의해 영향을 받게 된다. 즉, 로직게이트(130)가 형성될 영역에 적층된 제2 포토 레지스트(320a)는 플로팅 게이트(140) 상부에 적층된 제2 포토 레지스트(320b) 보다 두껍게 형성될 수 있다.
도 15는 제2 마스크 패턴을 식각 마스크로 상기 하드 마스크 층을 패터닝 하고 제2 마스크 패턴(LG photo)을 제거하는 단계이다. 로직 게이트(130)를 형성하기 위한 제2 식각 공정이 진행된다. 도 15에서, 플로팅 게이트(140) 상부의 하드 마스크 층(330a) 일부는 제2 식각 공정에 의해 제거되어 보호막(311)이 노출될 수 있다. 도 15에서는 도 14와는 달리, 제2 포토 레지스트(320a,320b)의 두께 차이에도 불구하고, 플로팅 게이트(140) 상부의 도전막(310)은 제 2식각 공정에 의해 손상되지 않는다. 플로팅 게이트(140) 상부의 도전막(310)은 하드 마스크 층(330) 및 보호막(311)에 의해 보호되기 때문이다. 한편, 로직 게이트(130)가 형성될 곳에는 제2 식각 공정 후, 하드 마스크 층이 남아 있다. 남아 있는 하드 마스크 층은 이후 식각 공정에서 로직 게이트(130) 패턴을 형성하기 위한 마스크 역할을 하게 된다.
도 16는 플로팅 게이트 상부에 상기 제3 마스크 패턴(CG-1)을 형성하는 단계이다. 제3 마스크 패턴을 나타내는 제3 포토 레지스트(320c)는 셀 영역(112)에 형성하여, 제3 식각 공정으로부터 셀 영역(112)을 보호하기 위해서 형성한 것이다.
도 17에서는 제3식각 공정이 진행된다. 로직 게이트(130)는 패터닝된 하드 마스크 층(330)을 식각 마스크로 해서 도전막(310)을 식각하여 형성된다. 로직 영역(111)의 도전막(310)은 제3 식각 공정에 의해 일부 제거된다. 즉, 로직 게이트(130)는 하드 마스크 층(330)에 의해 보호되는 도전막(310)에 의해 형성되고, 하드 마스크 층(330)에 의해 보호되지 않는 다른 부분의 도전막(310)은 제거된다.
이어서 도 18와 도 19는 상기 셀 영역의 컨트롤 게이트용 도전막의 표면을 노출 시키는 단계이다. 도 18는 상기 플로팅 게이트(140) 상부의 하드 마스크 층을 노출시키는 제4 마스크 패턴(CG)을 형성하는 단계이고, 도 19는 상기 플로팅 게이트 상부의 하드 마스크 층 및 보호막을 차례로 식각하는 단계이다.
자세하게 설명하면, 도 18에서, 제4 마스크 패턴(CG)에 해당되는 제4 포토 레지스트(320d)가 로직 영역(111) 및 셀 영역(112)의 일부에 형성된다. 제4 포토 레지스트(320d)는 로직 영역(111)에 형성된 로직 게이트(130)를 보호하고, 셀 영역에 형성될 컨트롤 게이트(150)을 열어주는 것이다.
도 19에서는 제4 식각 공정이 진행된다. 도 19에서, 플로팅 게이트(140)의 상부에 일부 남아있는 하드 마스크 층(330a) 및 보호막(311)은 제4 식각 공정에 의해 제거된다. 제4 식각 공정은 습식각으로 진행된다.
도 20는 셀 영역에 컨트롤 게이트가 형성되는 단계로서, 제5 식각 공정이 진행된다. 셀 영역(113) 상부의 도전막(310)의 일부가 제5식각 공정에 의해 제거된다. 식각 후 셀 영역(113) 상부에 남은 도전막(310)에 의해 컨트롤 게이트(150)가 형성된다. 제4 식각 공정은 에치백 (etch back) 공정으로 진행된다. 에치백 공정에 의해 컨트롤 게이트(150)는 스페이서 형태로 플로팅 게이트(140) 측면에만 컨트롤 게이트가 형성된다. 플로팅 게이트(140)와 컨트롤 게이트(150) 사이에는 절연막이 형성되어 있다. 플로팅 게이트(140)와 컨트롤 게이트(150)에 사용되는 도전막은 같은 도전막을 사용할 수 있다.
최종적으로 로직 영역에는 게이트 절연막 위에 로직게이트(130) 전극이 형성된다. 셀 영역에는 터널링 게이트 절연막 위에 플로팅 게이트가 형성되고, 플로팅 게이트 측면에 컨트롤 게이트가 형성되며, 플로팅 게이트와 컨트롤 게이트 사이에는 절연막이 형성되어 있다. 플로팅 게이트와 컨트롤 게이트에 사용되는 도전막은 같은 도전막을 사용할 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 비휘발성 메모리 소자
110: 기판
111: 로직 영역 112: 셀 영역
120: 산화막 130: 로직 게이트
140: 플로팅 게이트 150: 컨트롤 게이트
160: 보호층 170: 유전층
180: 절연막
210 및 310: 도전막 211 및 311: 보호막
220 및 320: 포토 레지스트

Claims (15)

  1. 로직 영역 및 셀 영역을 포함한 기판을 준비하는 단계;
    상기 셀 영역에 플로팅 게이트를 형성하는 단계;
    상기 기판 전면에 제1 도전막과 보호막을 차례로 증착하는 단계;
    상기 보호막을 패터닝하는 단계;
    상기 제1 도전막과 상기 패터닝된 보호막 위에 하드 마스크 층을 증착하고 상기 하드 마스크 층을 패터닝하는 단계;
    상기 패터닝된 하드 마스크 층을 이용하여 상기 로직 영역에 로직 게이트를 형성하는 단계;
    상기 셀 영역의 제1 도전막의 표면을 노출 시키는 단계; 및
    상기 셀 영역에 컨트롤 게이트를 형성하는 단계;
    를 포함하는 비활성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 보호막을 패터닝하는 단계는,
    상기 플로팅 게이트 상부에 제1 마스크 패턴(CG-1)을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 마스크로 노출된 보호막을 제거하는 단계를 포함하는 비활성 메모리 소자의 제조 방법.
  3. 제2항에 있어서, 상기 하드 마스크 층을 패터닝하는 단계는,
    상기 하드 마스크 층 식각용 제2 마스크 패턴(LG photo)을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 상기 하드 마스크 층을 패터닝 하는 단계;
    상기 제1 마스크 패턴을 제거하는단계;
    상기 플로팅 게이트 상부에 제3 마스크 패턴(CG-1)을 형성하는 단계;를 포함하는 비활성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 셀 영역의 제1 도전막의 표면을 노출 시키는 단계는,
    상기 플로팅 게이트 상부의 하드 마스크 층을 노출시키는 제4 마스크 패턴(CG)을 형성하는 단계;
    상기 플로팅 게이트 상부의 하드 마스크 층 및 보호막을 차례로 식각하는 단계;를 포함하는 비활성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 컨트롤 게이트는 상기 로직 게이트 보다 높은 단차를 갖는 비활성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 컨트롤 게이트는 상기 플로팅 게이트 측면에 위치하는 비활성 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 보호막은 실리콘 산화막인 것을 특징으로 하는 비활성 메모리 소자의 제조 방법.
  8. 제1항에 있어서, 상기 하드 마스크 층은
    1000Å 이상 2000Å 이하의 두께인 것을 특징으로 하는 비활성 메모리 소자의 제조 방법.
  9. 제1항에 있어서, 상기 하드 마스크 층은
    실리콘 산화막 및 실리콘 질산화막(SiON)을 포함하는 비활성 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 셀 영역과 상기 로직 영역의 단차가 적어도 500 nm 이상인 경우 적용되는 비활성 메모리 소자의 제조 방법.
  11. 반도체 기판에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 게이트 절연막, 제1 도전막, 보호막을 차례로 증착하는 단계;
    상기 보호막을 패터닝하는 단계;
    상기 패터닝된 보호막 위에 하드 마스크 층을 증착하는 단계;
    상기 하드 마스크 층과 상기 패터닝된 보호막을 제거하여 상기 제1 도전막의 표면을 노출 시키는 단계; 및
    상기 제1 도전막을 에치백하여 상기 플로팅 게이트 측면에 컨트롤 게이트를 형성하는 단계;
    를 포함하는 비활성 메모리 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 도전막의 표면을 노출 시키는 단계는,
    상기 하드 마스크 층을 노출시키는 제3 마스크 패턴(CG)을 형성하는 단계;
    상기 하드 마스크 층 및 패터닝된 보호막을 차례로 습식각하는 단계;를 포함하는 비활성 메모리 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 컨트롤 게이트는 로직 게이트 보다 높은 단차를 갖는 비활성 메모리 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 보호막은 실리콘 산화막인 것을 특징으로 하는 비활성 메모리 소자의 제조 방법.
  15. 제11항에 있어서, 상기 하드 마스크 층은
    실리콘 산화막 및 실리콘 질산화막(SiON)을 포함하는 비활성 메모리 소자의 제조 방법.
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