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JP2019091799A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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竜善 三原
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Abstract

【課題】メタルゲート電極を含む電界効果トランジスタと混載される書き換え可能なメモリセルのリテンション特性を向上する。【解決手段】半導体装置の製造方法は、メタルゲート電極を含む電界効果トランジスタと書き換え可能なメモリセルＭＣ１（ＭＣ２）とを含む半導体装置の製造方法であり、かつ、ダミーゲート電極をメタルゲート電極に置換する工程を有することを前提とする。ここで、半導体装置の製造方法は、ダミーゲート電極をメタルゲート電極に置換する工程の前に、メモリセルＭＣ１（ＭＣ２）の高さを、ダミーゲート電極の高さよりも低くして、メモリセルＭＣ１（ＭＣ２）を覆う保護膜ＰＲＦを形成する工程を有する。【選択図】図８

Description

本発明は、半導体装置およびその製造技術に関し、例えば、メタルゲート電極を含む電界効果トランジスタと、メモリセルとを有する半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１６−５１７４５号公報（特許文献１）には、高さの低いメモリセルと、高さの高い電界効果トランジスタとを含む半導体装置に関する技術が記載されている。
特開平９−２８９２９８号公報（特許文献２）には、段差を有する半導体基板の上段部と下段部の両方に電界効果トランジスタを形成する技術が記載されている。
特開２０１６−５１７４５号公報 特開平９−２８９２９８号公報
メタルゲート電極を含む電界効果トランジスタと書き換え可能なメモリセルとを含む半導体装置の製造工程においては、ダミーゲート電極をメタルゲート電極に置換する工程を有する場合がある。この工程を含む半導体装置の製造方法では、書き換え可能なメモリセルのリテンション特性の劣化が顕在化することを、本発明者は新たに見出した。したがって、ポリシリコン膜からなるダミーゲート電極をメタルゲート電極に置換する工程を有する半導体装置の製造方法においては、メタルゲート電極を含む電界効果トランジスタと混載される書き換え可能なメモリセルのリテンション特性を向上することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、メタルゲート電極を含む電界効果トランジスタと書き換え可能なメモリセルとを含む半導体装置の製造方法であり、かつ、ダミーゲート電極をメタルゲート電極に置換する工程を有することを前提とする。ここで、一実施の形態における半導体装置の製造方法は、ダミーゲート電極をメタルゲート電極に置換する工程の前に、メモリセルの高さを、ダミーゲート電極の高さよりも低くして、メモリセルを覆う保護膜を形成する工程を有する。
一実施の形態によれば、メタルゲート電極を含む電界効果トランジスタと混載される書き換え可能なメモリセルのリテンション特性を向上することができる。
実施の形態１における半導体装置の製造工程を示す断面図である。 図１に続く半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 変形例１における半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 変形例２における半導体装置のデバイス構造を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 変形例における半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜改善の検討＞
メタルゲート電極を含む電界効果トランジスタと書き換え可能なメモリセルとを含む半導体装置の製造工程においては、ダミーゲート電極をメタルゲート電極に置換する工程を有する場合がある。この工程を含む半導体装置の製造方法では、ダミーゲート電極をメタルゲート電極に置換する工程を有さない半導体装置の製造方法に比べて、書き換え可能なメモリセルのリテンション特性の劣化が顕在化することを、本発明者は新たに見出した。
そして、本発明者は、鋭意検討の結果、ダミーゲート電極をメタルゲート電極に置換する工程において、メモリセルに高誘電率膜と金属を含む導体膜との積層膜が直接接触することによって、メモリセルのリテンション特性の劣化が顕在化することを突き止めた。
そこで、本実施の形態１では、ダミーゲート電極をメタルゲート電極に置換する工程において、メモリセルに高誘電率膜と金属を含む導体膜との積層膜が直接接触すること抑制する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明することにする。
＜半導体装置の製造方法＞
まず、図１に示すように、半導体基板１Ｓには、メモリセル形成領域Ａ１と電界効果トランジスタ形成領域Ａ２とが存在する。このとき、例えば、通常の半導体製造技術を使用することによって、メモリセル形成領域Ａ１の半導体基板１Ｓに、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とを含むメモリセルＭＣ１と、制御ゲート電極ＣＧ２とメモリゲート電極ＭＧ２とを含むメモリセルＭＣ２とを形成する。ここで、メモリセルＭＣ１（ＭＣ２）は、書き換え可能な不揮発性メモリセルであり、情報を記憶する電荷蓄積膜を有している。この電荷蓄積膜は、トラップ準位を有する絶縁膜から構成される。具体的に、メモリセルＭＣ１（ＭＣ２）の電荷蓄積膜は、窒化シリコン膜から構成される。
また、例えば、通常の半導体製造技術を使用することにより、電界効果トランジスタ形成領域に、ダミーゲート電極ＤＧ１を含む電界効果トランジスタＱ１と、ダミーゲート電極ＤＧ２を含む電界効果トランジスタＱ２とを形成する。
そして、図１に示すように、メモリセルＭＣ１およびメモリセルＭＣ２と、電界効果トランジスタＱ１および電界効果トランジスタＱ２とを覆うように、窒化シリコン膜ＳＮＦ１を形成した後、窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ１を形成する。
次に、図２に示すように、例えば、化学的機械的研磨法（ＣＭＰ法：Chemical Mechanical Polishing）を使用して、酸化シリコン膜ＯＸＦ１と窒化シリコン膜ＳＮＦ１を研磨する。これにより、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面と、電界効果トランジスタＱ１（Ｑ２）のダミーゲート電極ＤＧ１（ＤＧ２）の上面とを露出する。
続いて、図３に示すように、フォトリソグラフィ技術を使用することにより、メモリセル形成領域Ａ１を露出し、かつ、電界効果トランジスタ形成領域Ａ２を覆うレジスト膜ＰＲ１を形成する。そして、図４に示すように、レジスト膜ＰＲ１をマスクとした無選択エッチングによって、制御ゲート電極ＣＧ１（ＣＧ２）の高さ位置およびメモリゲート電極ＭＧ１（ＭＧ２）の高さ位置を、ダミーゲート電極ＤＧ１（ＤＧ２）の高さ位置よりも低くする。このとき、例えば、無選択エッチングは、ドライエッチングにより実現できる。例えば、無選択エッチングのエッチング量は、２０ｎｍ〜４０ｎｍ程度である。
その後、図５に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）およびメモリゲート電極ＭＧ１（ＭＧ２）を覆い、かつ、電界効果トランジスタＱ１（Ｑ２）のダミーゲート電極ＤＧ１（ＤＧ２）を覆う保護膜ＰＲＦを形成する。この保護膜ＰＲＦは、例えば、酸化シリコン膜から形成される。そして、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域Ａ１に形成されている保護膜ＰＲＦ１を残存させながら、電界効果トランジスタ形成領域Ａ２に形成されている保護膜ＰＲＦ１を除去する。
次に、図７に示すように、例えば、エッチング技術を使用することにより、電界効果トランジスタ形成領域Ａ２において露出しているダミーゲート電極ＤＧ１（ＤＧ２）およびダミーゲート絶縁膜を除去して、開口部ＯＰ１および開口部ＯＰ２を形成する。なお、ダミーゲート電極ＤＧ１（ＤＧ２）は、例えば、ポリシリコン膜から形成され、ダミーゲート絶縁膜は、酸化シリコン膜から形成されている。
続いて、図８に示すように、メモリセル形成領域Ａ１に形成されている保護膜ＰＲＦ１上から電界効果トランジスタ形成領域Ａ２に形成されている開口部ＯＰ１（ＯＰ２）の内壁にわたって、酸化シリコン膜よりも誘電率の高い高誘電率膜ＨＫＦを形成し、この高誘電率膜ＨＫＦ上に金属を含む導体膜ＭＦ１を形成する。このとき、高誘電率膜ＨＫＦは、例えば、酸化ハフニウム膜から形成される。一方、金属を含む導体膜ＭＦ１は、例えば、アルミニウム膜（Ａｌ膜）やチタン膜（Ｔｉ膜）や窒化チタン膜（ＴｉＮ膜）やチタンアルミニウム膜（ＴｉＡｌ膜）や窒化タンタル膜（ＴａＮ膜）から形成される。
次に、図９に示すように、ＣＭＰ法を使用して、保護膜ＰＲＦ１上に形成されている高誘電率膜ＨＫＦと導体膜ＭＦ１とを除去する一方、開口部ＯＰ１（ＯＰ２）の内部に高誘電率膜ＨＫＦと導体膜ＭＦ１とを残すことにより、電界効果トランジスタＱ１（Ｑ２）のゲート絶縁膜ＧＯＸ１（ＧＯＸ２）とゲート電極Ｇ１（Ｇ２）とを形成する。
その後、図１０に示すように、メモリセル形成領域Ａ１に形成されている保護膜ＰＲＦ１上から電界効果トランジスタ形成領域Ａ２にわたって、絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、例えば、酸化シリコン膜から形成される。そして、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、電界効果トランジスタ形成領域Ａ２に形成されている絶縁膜ＩＦ１を残す一方、メモリセル形成領域Ａ１に形成されている絶縁膜ＩＦ１と保護膜ＰＲＦ１とを除去する。この結果、図１１に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面が露出する。
続いて、図１２に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面を含むメモリセル形成領域Ａ１の上面から電界効果トランジスタ形成領域Ａ２に形成されている絶縁膜ＩＦ１上にわたって、金属膜ＭＦ２を形成する。この金属膜ＭＦ２は、例えば、ニッケルプラチナ膜（ＮｉＰｔ膜）から形成される。
次に、図１３に示すように、半導体基板１Ｓに対して熱処理を施すことにより、制御ゲート電極ＣＧ１（ＣＧ２）を構成するポリシリコン膜ＰＦ１およびメモリゲート電極ＭＧ１（ＭＧ２）を構成するポリシリコン膜ＰＦ２とのそれぞれと金属膜ＭＦ２とを反応させて、制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面にシリサイド膜ＳＬＦを形成する。これにより、図１３に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）は、ポリシリコン膜ＰＦ１とシリサイド膜ＳＬＦとの積層膜から構成されることになる。同様に、メモリセルＭＣ１（ＭＣ２）のメモリゲート電極ＭＧ１（ＭＧ２）は、ポリシリコン膜ＰＦ２とシリサイド膜ＳＬＦとの積層膜から構成されることになる。
そして、未反応の金属膜ＭＦ２を除去した後、図１４に示すように、メモリセル形成領域Ａ１から電界効果トランジスタ形成領域Ａ２にわたって、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。その後、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬを貫通して、半導体基板１Ｓの表面に達するコンタクトホールを形成する。そして、コンタクトホールの内部に、例えば、タングステン膜からなる導体膜を埋め込むことにより、プラグＰＬＧ１（ＰＬＧ２）を形成する。以上のようにして、本実施の形態１における半導体装置を製造できる。
＜実施の形態１における製法上の特徴＞
続いて、本実施の形態１における製法上の特徴について説明する。本実施の形態１における製法上の第１特徴点は、例えば、図４〜図９に示すように、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くした後（図４参照）、メモリセル形成領域Ａ１を覆う保護膜ＰＲＦを形成する点にある（図６参照）。これにより、ダミーゲート電極ＤＧ１（ＤＧ２）を除去した状態で（図７参照）、高誘電率膜ＨＫＦを形成する際、メモリセル形成領域Ａ１においては、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）とメモリゲート電極ＭＧ１（ＭＧ２）とに、直接、高誘電率膜ＨＫＦとが接触しないようにすることができる（図８参照）。つまり、本実施の形態１における第１特徴点によれば、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとの間に保護膜ＰＲＦが介在することになる。この結果、本実施の形態１における第１特徴点によれば、製造工程中において、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触することに起因するメモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を抑制できる。
すなわち、本実施の形態１における第１特徴点は、メタルゲート電極を含む電界効果トランジスタＱ１（Ｑ２）と書き換え可能なメモリセルＭＣ１（ＭＣ２）とを含む半導体装置の製造工程において、ダミーゲート電極をメタルゲート電極に置換する工程を有することを前提として、以下に示す工程を有する点にある。つまり、本実施の形態１における第１特徴点は、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くする工程（第１工程）と、この工程の後、メモリセル形成領域Ａ１を覆う保護膜ＰＲＦを形成する工程（第２工程）とを有する点にある。
ここで、本実施の形態１における第１特徴点を実施する技術的意義について説明する。まず、本実施の形態１における半導体装置の製造工程においては、例えば、図２に示すように、メモリセル形成領域Ａ１の最表面の高さ位置と、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置とを揃える工程（ＰＯＰ工程）が存在する。
そして、この工程を実施した後、上述した第１工程（図４参照）を実施せずに、メモリセル形成領域Ａ１上に保護膜ＰＲＦを形成するという関連技術も考えることができる。すなわち、メモリセル形成領域Ａ１を覆う保護膜ＰＲＦを形成して、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触することに起因するメモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を抑制する観点からは、以下に示す関連技術も考えられる。
具体的には、図２に示す工程を実施した後、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くするという第１工程を実施せずに、メモリセル形成領域Ａ１と電界効果トランジスタ形成領域Ａ２とにわたって、保護膜ＰＲＦを形成する。その後、フォトリソグラフィ技術を使用することにより、メモリセル形成領域Ａ１に保護膜ＰＲＦを残しながら、電界効果トランジスタ形成領域Ａ２に形成されている保護膜ＰＲＦを除去する。次に、電界効果トランジスタ形成領域Ａ２のダミーゲート電極ＤＧ１（ＤＧ２）を除去した後、メモリセル形成領域Ａ１に形成されている保護膜ＰＲＦ上から、ダミーゲート電極ＤＧ１（ＤＧ２）が除去された電界効果トランジスタ形成領域Ａ２にわたって、高誘電率膜ＨＫＦと導体膜ＭＦ１とを形成する。このとき、関連技術においても、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとの間に保護膜ＰＲＦが介在することになる。この結果、関連技術においても、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触することに起因するメモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を抑制できると考えられる。
続いて、ＣＭＰ法を使用することにより、開口部ＯＰ１（ＯＰ２）内にだけ高誘電率膜ＨＫＦと導体膜ＭＦ１とを残すことにより、電界効果トランジスタＱ１（Ｑ２）のゲート絶縁膜ＧＯＸ１（ＧＯＸ２）とゲート電極Ｇ１（Ｇ２）とを形成する。
このとき、関連技術では、上述したＣＭＰ法を実施すると、メモリセル形成領域Ａ１に形成されているメモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面が露出してしまう。
これに対し、本実施の形態１における半導体装置の製造方法では、図２に示す工程を実施した後、図３〜図４に示す第１工程を実施している。このため、例えば、図９に示すように、ＣＭＰ法を使用することにより、開口部ＯＰ１（ＯＰ２）内にだけ高誘電率膜ＨＫＦと導体膜ＭＦ１とを残す工程を実施する際、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面は、保護膜ＰＲＦで覆われた状態を維持できる。この結果、本実施の形態１によれば、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面が露出することに起因するメモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を確実に抑制することができる。つまり、本実施の形態１における第１特徴点は、図２に示す工程後において、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面が露出することを抑制することと、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触すること抑制することとを兼ね備えている点にある。これにより、本実施の形態１によれば、メモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を抑制できる。
本実施の形態１における第１特徴点は、メモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を抑制する工夫点として、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触することを抑制する工夫点と、図２に示す工程後において、制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面が露出することを抑制する工夫点とを兼ね備えている。この点において、本実施の形態１における第１特徴点は、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触することを抑制する点にだけ着目した関連技術とは相違する。
すなわち、本発明者は、メモリセルＭＣ１（ＭＣ２）でのリテンション特性の劣化を引き起こす要因として、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触することだけが要因ではなく（知見１）、図２に示す工程後において、制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面が露出することも一要因となる（知見２）と考えているのである。このような知見１と知見２とに基づいて、本実施の形態１における第１特徴点が想到されているのである。
以上のように、本実施の形態１における第１特徴点は、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くする工程（第１工程）と、この工程の後、メモリセル形成領域Ａ１を覆う保護膜ＰＲＦを形成する工程（第２工程）との組み合わせを有する点にある。この本実施の形態１における第１特徴点は、知見１と知見２とに起因するリテンション特性の劣化を一緒に解決できる点で大きな技術的意義を有している。
次に、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、上述した本実施の形態１における第１特徴点を採用することにより生じる副作用に対する工夫点である。以下では、まず、本実施の形態１における第１特徴点を採用することにより生じる副作用について説明し、その後、この副作用に対する工夫点である本実施の形態１における第２特徴点について説明する。
図１に示すように、メモリセル形成領域Ａ１に形成されるメモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）上にはキャップ絶縁膜が形成されている。ただし、図１では示されていないが、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）は、図１では図示されない給電領域にまで延在している。そして、給電領域においては、制御ゲート電極ＣＧ１（ＣＧ２）上に形成されているキャップ絶縁膜に開口部が形成されており、この開口部から露出する制御ゲート電極ＣＧ１（ＣＧ２）の上面には、シリサイド膜が形成されている。このとき、給電領域においては、シリサイド膜を介して、制御ゲート電極ＣＧ１（ＣＧ２）と接続するプラグが形成されており、シリサイド膜が介在することによって、制御ゲート電極ＣＧ１（ＣＧ２）とプラグとの接続抵抗が低減される。同様に、給電領域においては、シリサイド膜を介して、メモリゲート電極ＭＧ１（ＭＧ２）と接続するプラグが形成されており、シリサイド膜が介在することによって、メモリゲート電極ＭＧ１（ＭＧ２）とプラグとの接続抵抗が低減される。
この点に関し、本実施の形態１における第１特徴点を採用する場合、例えば、メモリセル形成領域Ａ１の表面を研磨することによって、図４に示すように、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くする工程が存在する。このことは、給電領域においては、制御ゲート電極ＣＧ１（ＣＧ２）の上面に形成されているシリサイド膜が除去されてしまうことを意味している。したがって、本実施の形態１における第１特徴点を採用すると、給電領域において、制御ゲート電極ＣＧ１（ＣＧ２）の上面に形成されているシリサイド膜が除去されてしまう結果、制御ゲート電極ＣＧ１（ＣＧ２）とプラグとの接続抵抗が上昇してしまうという副作用が生じてしまうのである。そこで、本実施の形態１では、上述した第１特徴点を採用することにより生じる副作用を抑制する工夫を施している。この第１特徴点を採用することにより生じる副作用に対する工夫点が、本実施の形態１における第２特徴点であり、以下では、本実施の形態１における第２特徴点について説明する。
本実施の形態１における第２特徴点は、ダミーゲート電極ＤＧ１（ＤＧ２）をメタルゲート電極（ゲート電極Ｇ１（Ｇ２））に置換する工程を実施した後、例えば、図１０〜図１３に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面をシリサイド化する工程を有する点にある。これにより、本実施の形態１における第２特徴点によれば、制御ゲート電極ＣＧ１（ＣＧ２）の上面全体およびメモリゲート電極ＭＧ１（ＭＧ２）の上面全体がシリサイド化される。この結果、給電領域においても、制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面がシリサイド化される。この結果、本実施の形態１における第２特徴点によれば、制御ゲート電極ＣＧ１（ＣＧ２）とプラグとの接続抵抗の上昇を抑制できるとともに、メモリゲート電極ＭＧ１（ＭＧ２）とプラグとの接続抵抗の上昇を抑制できる。つまり、本実施の形態１における第２特徴点によれば、上述した第１特徴点を採用することにより生じる副作用を防止することができる。
さらに、本実施の形態１における第２特徴点によれば、給電領域だけでなく、給電領域以外の制御ゲート電極ＣＧ１（ＣＧ２）の上面全体もシリサイド化される。これにより、本実施の形態１における第２特徴点によれば、制御ゲート電極ＣＧ１（ＣＧ２）の低抵抗化を図ることができる結果、メモリセルＭＣ１（ＭＣ２）の性能向上を図ることができる。
続いて、本実施の形態１における第３特徴点は、例えば、上述した第２特徴点を採用することを前提として、制御ゲート電極ＣＧ１（ＣＧ２）の全体およびメモリゲート電極ＭＧ１（ＭＧ２）の全体をシリサイド化する点にある。つまり、本実施の形態１における第３特徴点は、制御ゲート電極ＣＧ１（ＣＧ２）およびメモリゲート電極ＭＧ１（ＭＧ２）をフルシリサイド化する点にある。これにより、本実施の形態１によれば、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の低抵抗化と、メモリセルＭＣ１（ＭＣ２）のメモリゲート電極ＭＧ１（ＭＧ２）の低抵抗化とを図ることができる。したがって、本実施の形態１における第３特徴点によれば、メモリセルＭＣ１（ＭＣ２）のさらなる性能向上を図ることができる。
ここで、本実施の形態１における第３特徴点は、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くする工程（第１工程）が存在するために実現できる。なお、例えば、第１工程を実施する際に使用される無選択エッチングのエッチング量は、２０ｎｍ〜４０ｎｍ程度であるが、制御ゲート電極ＣＧ１（ＣＧ２）およびメモリゲート電極ＭＧ１（ＭＧ２）をフルシリサイド化する観点から、無選択エッチングのエッチング量は、４０ｎｍ程度であることが望ましい。
＜変形例１＞
次に、実施の形態１における変形例１について説明する。変形例１では、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くする手段として、無選択エッチング（ドライエッチング）を使用するのではなく、メモリセル形成領域Ａ１の最表面を酸化する手段を使用する例について説明する。
本変形例１では、図２に示す工程を実施した後、図１６に示すように、メモリセル形成領域Ａ１から電界効果トランジスタ形成領域Ａ２にわたって、例えば、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。続いて、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域Ａ１に形成されている絶縁膜ＩＦ２を除去する。そして、図１８に示すように、プラズマ酸化法や加熱温度が５００℃以下のＩＳＳＧ酸化法を使用することにより、メモリセル形成領域Ａ１の表面を酸化する。その後の工程は、図７〜図１５に示す実施の形態１における半導体装置の製造工程とほぼ同様の工程を経ることによって、変形例１における半導体装置を製造できる。
例えば、実施の形態１における第１特徴点は、メモリセル形成領域Ａ１の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２の最表面の高さ位置よりも低くする工程（第１工程）と、この工程の後、メモリセル形成領域Ａ１を覆う保護膜ＰＲＦを形成する工程（第２工程）とを有している。これに対し、本変形例１では、上述した図１６〜図１８に示す酸化工程を経ることにより、実施の形態１における第１工程と第２工程との組み合わせに対応する工程を一括して実現することができる。したがって、本変形例１における半導体装置の製造方法によれば、実施の形態１と同様の効果を得ることができるとともに、実施の形態１よりも工程の簡略化を図ることができる。
＜変形例２＞
＜＜基本思想＞＞
続いて、実施の形態１における変形例２について説明する。本変形例２の基本思想は、例えば、１つの半導体チップに形成されている複数のメモリセル全体に、実施の形態１における半導体装置の製造方法を適用するのではなく、複数のメモリセルのうちの一部のメメモリセルに、実施の形態１における半導体装置の製造方法を適用する思想である。
１つの半導体チップには、それぞれ機能の異なる複数のメモリが形成されている場合がある。具体的には、１つの半導体チップには、相対的に書き換え回数の多いメモリと、相対的に書き換え回数の少ないメモリとが存在する場合がある。この場合、書き換え回数の多いメモリでは、書き換え回数の少ないメモリよりもリテンション特性の劣化が顕在化しやすくなる。このことから、本変形例２では、例えば、書き換え回数の異なる第１メモリと第２メモリとを備える半導体装置において、書き換え回数の多い第１メモリのメモリセルに対して、実施の形態１における半導体装置の製造方法を適用する一方、書き換え回数の少ない第２メモリのメモリセルに対しては、通常の半導体装置の製造方法を適用する。
このような基本思想を有する本変形例２によれば、必要最小限の工程変更によって、書き換え回数の多いメモリについて、リテンション特性の向上を図ることができる。
＜＜デバイス構造＞＞
本変形例２における基本思想を具現化した半導体装置のデバイス構造について説明する。図１９は、本変形例２における半導体装置の模式的なデバイス構造を示す図である。図１９において、１つの半導体チップには、メモリセル形成領域Ｂ１とメモリセル形成領域Ｂ２とが存在する。そして、メモリセル形成領域Ｂ１には、書き換え回数の多い第１メモリを構成するメモリセルＭＣ１Ａ（ＭＣ１Ｂ）が形成されている一方、メモリセル形成領域Ｂ２には、書き換え回数の少ない第２メモリを構成するメモリセルＭＣ２Ａ（ＭＣ２Ｂ）が形成されている。ここで、メモリセルＭＣ１Ａ（ＭＣ１Ｂ）とメモリセルＭＣ２Ａ（ＭＣ２Ｂ）のいずれのメモリセルも、書き換え可能な不揮発性メモリセルであり、情報を記憶する電荷蓄積膜を有している。この電荷蓄積膜は、少なくとも、メモリゲート電極ＭＧ１（ＭＧ２）の下方に位置する。電荷蓄積膜は、例えば、トラップ準位を有する絶縁膜から構成される。具体的に、メモリセルＭＣ１Ａ（ＭＣ１Ｂ）の電荷蓄積膜は、窒化シリコン膜から構成されるとともに、メモリセルＭＣ２Ａ（ＭＣ２Ｂ）の電荷蓄積膜も、窒化シリコン膜から構成される。
このとき、メモリセル形成領域Ｂ１とメモリセル形成領域Ｂ２のうち、メモリセル形成領域Ｂ１に実施の形態１における半導体装置の製造方法が適用されている。この結果、図１９に示すように、本変形例２における半導体装置は、メモリセル形成領域Ｂ１に形成され、かつ、制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）とメモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）とを含むメモリセルＭＣ１Ａ（ＭＣ１Ｂ）を有する。同時に、本変形例２における半導体装置は、メモリセル形成領域Ｂ２に形成され、かつ、制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）とメモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）とを含むメモリセルＭＣ２Ａ（ＭＣ２Ｂ）を有する。このとき、制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）の上面位置は、制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）の上面位置よりも低く、メモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）の上面位置は、メモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）の上面位置よりも低い（相違点１）。
さらに、図１９に示す半導体装置において、制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）の高さ寸法は、制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）の高さ寸法よりも小さく、かつ、メモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）の高さ寸法は、メモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）の高さ寸法よりも小さい（相違点２）。特に、図１９に示す半導体装置において、メモリセルＭＣ１Ａ（ＭＣ１Ｂ）の制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）とメモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）は、それぞれ、シリサイド膜から構成されている場合がある（フルシリサイド電極）。一方、メモリセルＭＣ２Ａ（ＭＣ２Ｂ）の制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）とメモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）は、それぞれ、ポリシリコン膜とシリサイド膜との積層膜から構成されている（パーシャルシリサイド電極）（相違点３）。
このように、本変形例２における基本思想を適用した場合、この基本思想を具現化した本変形例２における半導体装置は、少なくとも上述した相違点１および相違点２を有する、互いにメモリセルのデバイス構造が異なる複数のメモリを備えることになる。
（実施の形態２）
本実施の形態２では、基板に予め段差を形成した後、段差の下部領域をメモリセル形成領域とする一方、段差の上部領域を電界効果トランジスタ形成領域とすることにより、メモリセル形成領域に形成されたメモリセルの最表面の高さ位置を、電界効果トランジスタ形成領域に形成された電界効果トランジスタの最表面の高さ位置よりも低くする例について、図面を参照しながら説明する。
＜半導体装置の製造方法＞
まず、図２０に示すように、半導体基板１Ｓには、メモリセル形成領域Ａ１と電界効果トランジスタ形成領域Ａ２とが存在する。このとき、図２０に示すように、メモリセル形成領域Ａ１の半導体基板１Ｓの表面と、電界効果トランジスタ形成領域Ａ２の半導体基板１Ｓの表面とは、面一に揃っている。
次に、図２１に示すように、フォトリソグラフィ技術を使用することにより、電界効果トランジスタ形成領域Ａ２の半導体基板１Ｓの表面上にだけレジスト膜ＰＲ２を形成する。そして、図２２に示すように、パターニングされたレジスト膜ＰＲ２をマスクにしたエッチングにより、パターニングされたレジスト膜ＰＲ２から露出しているメモリセル形成領域Ａ１の半導体基板１Ｓの厚さを薄厚化する。これにより、図２２に示すように、メモリセル形成領域Ａ１の半導体基板１Ｓの上面（表面）を、電界効果トランジスタ形成領域Ａ２の半導体基板１Ｓの上面（表面）よりも低くする。
続いて、図２３に示すように、メモリセル形成領域Ａ１に、制御ゲート電極ＣＧ１（ＣＧ２）とメモリゲート電極ＭＧ１（ＭＧ２）とを含むメモリセルＭＣ１（ＭＣ２）を形成し、かつ、電界効果トランジスタ形成領域Ａ２に、ダミーゲート電極ＤＧ１（ＤＧ２）を含む電界効果トランジスタＱ１（Ｑ２）を形成する。このとき、図２３に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面位置は、電界効果トランジスタＱ１（Ｑ２）のダミーゲート電極ＤＧ１（ＤＧ２）の上面位置よりも低くなる。同様に、メモリセルＭＣ１（ＭＣ２）のメモリゲート電極ＭＧ１（ＭＧ２）の上面位置は、電界効果トランジスタＱ１（Ｑ２）のダミーゲート電極ＤＧ１（ＤＧ２）の上面位置よりも低くなる。一方、図２３に示すように、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の高さ寸法は、電界効果トランジスタＱ１（Ｑ２）のダミーゲート電極ＤＧ１（ＤＧ２）の高さ寸法と等しい。
その後、メモリセルＭＣ１（ＭＣ２）と電界効果トランジスタＱ１（Ｑ２）とを覆う窒化シリコン膜ＳＮＦ１を形成し、この窒化シリコン膜ＳＮＦ１上に酸化シリコン膜ＯＸＦ１を形成する。
次に、図２４に示すように、ＣＭＰ法を使用して、絶縁膜（窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ１）を研磨する。このとき、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面を絶縁膜（窒化シリコン膜ＳＮＦ１と酸化シリコン膜ＯＸＦ１）で覆いながら、電界効果トランジスタＱ１（Ｑ２）のダミーゲート電極ＤＧ１（ＤＧ２）の上面が露出する。
続いて、図２５に示すように、エッチング技術を使用することにより、例えば、ポリシリコン膜からなるダミーゲート電極ＤＧ１（ＤＧ２）を除去して開口部ＯＰ１（ＯＰ２）を形成する。
そして、図２６に示すように、メモリセル形成領域Ａ１から、電界効果トランジスタ形成領域Ａ２に形成されている開口部ＯＰ１（ＯＰ２）の内壁を含む領域にわたって、酸化シリコン膜よりも誘電率の高い高誘電率膜ＨＫＦを形成する。その後、高誘電率膜ＨＫＦ上に金属を含む導体膜ＭＦ１を形成する。
次に、図２７に示すように、ＣＭＰ法を使用して、メモリセル形成領域Ａ１に形成されている高誘電率膜ＨＫＦと導体膜ＭＦ１とを除去する一方、開口部ＯＰ１（ＯＰ２）の内部に高誘電率膜ＨＫＦと導体膜ＭＦ１とを残す。これにより、電界効果トランジスタＱ１（Ｑ２）のゲート絶縁膜ＧＯＸ１（ＧＯＸ２）とゲート電極Ｇ１（Ｇ２）とを形成する。
続いて、図２８に示すように、メモリセル形成領域Ａ１から電界効果トランジスタ形成領域Ａ２にわたって、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。その後、図２９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬを貫通して、半導体基板１Ｓの表面に達するコンタクトホールを形成する。そして、コンタクトホールの内部に、例えば、タングステン膜からなる導体膜を埋め込むことにより、プラグＰＬＧ１（ＰＬＧ２）を形成する。以上のようにして、本実施の形態２における半導体装置を製造することができる。
以上のようにして、本実施の形態２における半導体装置の製造方法においては、半導体基板１Ｓに予め段差を形成した後、段差の下部領域をメモリセル形成領域Ａ１とする一方、段差の上部領域を電界効果トランジスタ形成領域Ａ２とする。これにより、本実施の形態２ｂにおける半導体装置の製造方法においても、メモリセル形成領域Ａ１に形成されたメモリセルＭＣ１（ＭＣ２）の最表面の高さ位置を、電界効果トランジスタ形成領域Ａ２に形成された電界効果トランジスタＱ１（Ｑ２）の最表面の高さ位置よりも低くすることができる。この結果，本実施の形態２における半導体装置の製造方法によれば、メモリセルＭＣ１（ＭＣ２）を覆いながら、電界効果トランジスタＱ１（Ｑ２）の上面を露出することが可能となる。したがって、前記実施の形態１と同様に、本実施の形態２においても、メモリセルＭＣ１（ＭＣ２）と高誘電率膜ＨＫＦとが直接接触する要因と、メモリセルＭＣ１（ＭＣ２）の上面が露出する要因との両方に起因するリテンション特性の劣化を一緒に解決できる点で大きな技術的意義を有している。
＜実施の形態２の利点＞
例えば、本実施の形態２においては、図２９に示すメモリセルＭＣ１（ＭＣ２）のデバイス構造は、図２３に示すデバイス構造から変化していない。このことは、本実施の形態２におけるメモリセルＭＣ１（ＭＣ２）においては、給電領域の制御ゲート電極の表面は、シリサイド化されている状態が維持していることを意味する。この結果、本実施の形態２における半導体装置の製造方法では、前記実施の形態１における半導体装置の製造方法とは異なり、給電領域において、制御ゲート電極ＣＧ１（ＣＧ２）の上面に形成されているシリサイド膜が除去されてしまう結果、制御ゲート電極ＣＧ１（ＣＧ２）とプラグとの接続抵抗が上昇してしまうという副作用は生じない。このことから、本実施の形態２における半導体装置の製造方法によれば、ダミーゲート電極ＤＧ１（ＤＧ２）をメタルゲート電極（ゲート電極Ｇ１（Ｇ２））に置換する工程を実施した後、メモリセルＭＣ１（ＭＣ２）の制御ゲート電極ＣＧ１（ＣＧ２）の上面およびメモリゲート電極ＭＧ１（ＭＧ２）の上面をシリサイド化する工程を追加する必要性がなくなるという利点を得ることができる。
＜変形例＞
＜＜基本思想＞＞
続いて、実施の形態２における変形例２について説明する。本変形例２の基本思想は、例えば、１つの半導体チップに形成されている複数のメモリセル全体に、実施の形態２における半導体装置の製造方法を適用するのではなく、複数のメモリセルのうちの一部のメメモリセルに、実施の形態１における半導体装置の製造方法を適用する思想である。
１つの半導体チップには、それぞれ機能の異なる複数のメモリが形成されている場合がある。具体的には、１つの半導体チップには、相対的に書き換え回数の多いメモリと、相対的に書き換え回数の少ないメモリとが存在する場合がある。この場合、書き換え回数の多いメモリでは、書き換え回数の少ないメモリよりもリテンション特性の劣化が顕在化しやすくなる。このことから、本変形例では、例えば、書き換え回数の異なる第１メモリと第２メモリとを備える半導体装置において、書き換え回数の多い第１メモリのメモリセルに対して、実施の形態１における半導体装置の製造方法を適用する一方、書き換え回数の少ない第２メモリのメモリセルに対しては、通常の半導体装置の製造方法を適用する。
このような基本思想を有する本変形例によれば、必要最小限の工程変更によって、書き換え回数の多いメモリについて、リテンション特性の向上を図ることができる。
＜＜デバイス構造＞＞
本変形例における基本思想を具現化した半導体装置のデバイス構造について説明する。
図３０は、本変形例における半導体装置の模式的なデバイス構造を示す図である。図３０において、１つの半導体チップには、メモリセル形成領域Ｂ１とメモリセル形成領域Ｂ２とが存在する。そして、メモリセル形成領域Ｂ１には、書き換え回数の多い第１メモリを構成するメモリセルＭＣ１Ａ（ＭＣ１Ｂ）が形成されている一方、メモリセル形成領域Ｂ２には、書き換え回数の少ない第２メモリを構成するメモリセルＭＣ２Ａ（ＭＣ２Ｂ）が形成されている。ここで、メモリセルＭＣ１Ａ（ＭＣ１Ｂ）とメモリセルＭＣ２Ａ（ＭＣ２Ｂ）のいずれのメモリセルも、書き換え可能な不揮発性メモリセルであり、情報を記憶する電荷蓄積膜を有している。この電荷蓄積膜は、少なくとも、メモリゲート電極ＭＧ１（ＭＧ２）の下方に位置する。この電荷蓄積膜は、例えば、トラップ準位を有する絶縁膜から構成される。具体的に、メモリセルＭＣ１Ａ（ＭＣ１Ｂ）の電荷蓄積膜は、窒化シリコン膜から構成されるとともに、メモリセルＭＣ２Ａ（ＭＣ２Ｂ）の電荷蓄積膜も、窒化シリコン膜から構成される。
このとき、メモリセル形成領域Ｂ１とメモリセル形成領域Ｂ２のうち、メモリセル形成領域Ｂ１に実施の形態２における半導体装置の製造方法が適用されている。この結果、図３０に示すように、本変形例における半導体装置は、メモリセル形成領域Ｂ１に形成され、かつ、制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）とメモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）とを含むメモリセルＭＣ１Ａ（ＭＣ１Ｂ）を有する。同時に、本変形例における半導体装置は、メモリセル形成領域Ｂ２に形成され、かつ、制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）とメモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）とを含むメモリセルＭＣ２Ａ（ＭＣ２Ｂ）を有する。このとき、制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）の上面位置は、制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）の上面位置よりも低く、メモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）の上面位置は、メモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）の上面位置よりも低い（相違点１）。
さらに、図３０に示す半導体装置において、制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）の高さ寸法は、制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）の高さ寸法よりも大きく、かつ、メモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）の高さ寸法は、メモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）の高さ寸法よりも大きい（相違点２）。特に、図３０に示す半導体装置において、メモリセルＭＣ２Ａ（ＭＣ２Ｂ）の制御ゲート電極ＣＧ２Ａ（ＣＧ２Ｂ）とメモリゲート電極ＭＧ２Ａ（ＭＧ２Ｂ）は、それぞれ、フルシリサイド電極から構成されている場合がある。一方、メモリセルＭＣ１Ａ（ＭＣ１Ｂ）の制御ゲート電極ＣＧ１Ａ（ＣＧ１Ｂ）は、シリサイド処理がされていない（ただし、給電領域を除く）。また、メモリゲート電極ＭＧ１Ａ（ＭＧ１Ｂ）は、それぞれ、パーシャルシリサイド電極から構成されている（相違点３）。
このように、本変形例における基本思想を適用した場合、この基本思想を具現化した本変形例における半導体装置は、少なくとも上述した相違点１および相違点２を有する、互いにメモリセルのデバイス構造が異なる複数のメモリを備えることになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナ型のデバイス構造を有するメモリセルと、プレーナ型のデバイス構造を有する電界効果トランジスタ（例えば、周辺回路を構成する電界効果トランジスタ）とを含む半導体装置の製造技術を例に挙げて、前記実施の形態における技術的思想をした。ただし、前記実施の形態における技術的思想は、これに限らず、例えば、フィン型のデバイス構造を有するメモリセルを含む半導体装置の製造技術にも、幅広く適用することができる。
前記実施の形態は、以下の形態を含む。
（付記１）
第１メモリセル形成領域に形成され、かつ、第１制御ゲート電極と第１メモリゲート電極とを含む第１メモリセルと、
第２メモリセル形成領域に形成され、かつ、第２制御ゲート電極と第２メモリゲート電極とを含む第２メモリセルと、
を有する、半導体装置であって、
前記第１制御ゲート電極の上面位置は、前記第２制御ゲート電極の上面位置よりも低く、
前記第１メモリゲート電極の上面位置は、前記第２メモリゲート電極の上面位置よりも低い、半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１制御ゲート電極の高さ寸法は、前記第２制御ゲート電極の高さ寸法よりも小さく、
前記第１メモリゲート電極の高さ寸法は、前記第２メモリゲート電極の高さ寸法よりも小さい、半導体装置。
（付記３）
付記１に記載の半導体装置において、
前記第１制御ゲート電極の高さ寸法は、前記第２制御ゲート電極の高さ寸法よりも大きく、
前記第１メモリゲート電極の高さ寸法は、前記第２メモリゲート電極の高さ寸法よりも大きい、半導体装置。
（付記４）
付記１に記載の半導体装置において、
前記第１メモリセルの前記第１制御ゲート電極と前記第１メモリゲート電極は、それぞれ、シリサイド膜から構成され、
前記第２メモリセルの前記第２制御ゲート電極と前記第２メモリゲート電極は、それぞれ、ポリシリコン膜とシリサイド膜との積層膜から構成されている、半導体装置。
（付記５）
付記１に記載の半導体装置において、
前記第１メモリセルと前記第２メモリセルとは、書き換え可能なメモリセルであり、
第１メモリセルに要求される書き換え回数は、前記第２メモリセルに要求される書き換え回数よりも多い、半導体装置。
（付記６）
付記１に記載の半導体装置において、
前記第１メモリセルは、前記第１メモリゲート電極の下方に位置する電荷蓄積膜を有し、
前記第２メモリセルも、前記第２メモリゲート電極の下方に位置する電荷蓄積膜を有する、半導体装置。
（付記７）
付記６に記載の半導体装置において、
前記電荷蓄積膜は、トラップ準位を有する絶縁膜である、半導体装置。
（付記８）
付記７に記載の半導体装置において、
前記電荷蓄積膜は、窒化シリコン膜である、半導体装置。
１Ｓ 半導体基板
Ａ１ メモリセル形成領域
Ａ２ 電界効果トランジスタ形成領域
ＣＧ１ 制御ゲート電極
ＣＧ２ 制御ゲート電極
ＤＧ１ ダミーゲート電極
ＤＧ２ ダミーゲート電極
Ｇ１ ゲート電極
Ｇ２ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＨＫＦ 高誘電率膜
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＭＣ１ メモリセル
ＭＣ２ メモリセル
ＭＦ１ 導体膜
ＭＦ２ 金属膜
ＭＧ１ メモリゲート電極
ＭＧ２ メモリゲート電極
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＸＦ１ 酸化シリコン膜
ＯＸＦ２ 酸化シリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＲＦ 保護膜
Ｑ１ 電界効果トランジスタ
Ｑ２ 電界効果トランジスタ
ＳＮＦ１ 窒化シリコン膜

Claims (12)

  1. メモリセル形成領域と電界効果トランジスタ形成領域とを有する半導体装置の製造方法であって、
    （ａ）前記メモリセル形成領域に、制御ゲート電極とメモリゲート電極とを含むメモリセルを形成し、かつ、前記電界効果トランジスタ形成領域に、ダミーゲート電極を含む電界効果トランジスタを形成する工程、
    （ｂ）前記（ａ）工程の後、前記メモリセルと前記電界効果トランジスタとを覆う第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程の後、化学的機械的研磨法を使用して、前記第１絶縁膜を研磨することにより、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面と、前記電界効果トランジスタの前記ダミーゲート電極の上面とを露出する工程、
    （ｄ）前記（ｃ）工程の後、前記制御ゲート電極の上面位置および前記メモリゲート電極の上面位置を、前記ダミーゲート電極の上面位置よりも低くする工程、
    （ｅ）前記（ｄ）工程の後、前記メモリセルの前記制御ゲート電極および前記メモリゲート電極を覆う保護膜を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記ダミーゲート電極を除去して開口部を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記保護膜上から前記開口部の内壁にわたって、酸化シリコン膜よりも誘電率の高い高誘電率膜を形成する工程、
    （ｈ）前記（ｇ）工程の後、前記高誘電率膜上に金属を含む導体膜を形成する工程、
    （ｉ）前記（ｈ）工程の後、化学的機械的研磨法を使用して、前記保護膜上に形成されている前記高誘電率膜と前記導体膜とを除去する一方、前記開口部の内部に前記高誘電率膜と前記導体膜とを残すことにより、前記電界効果トランジスタのゲート絶縁膜とゲート電極とを形成する工程、
    を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、無選択エッチングを使用する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、ドライエッチングを使用する、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記半導体装置の製造方法は、さらに、
    （ｊ）前記（ｉ）工程の後、前記メモリセル形成領域に形成されている前記保護膜上から前記電界効果トランジスタ形成領域にわたって、第２絶縁膜を形成する工程、
    （ｋ）前記（ｊ）工程の後、前記電界効果トランジスタ形成領域に形成されている前記第２絶縁膜を残す一方、前記メモリセル形成領域に形成されている前記第２絶縁膜と前記保護膜とを除去して、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面を露出する工程、
    （ｌ）前記（ｋ）工程の後、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面を含む前記メモリセル形成領域の上面から前記電界効果トランジスタ形成領域に形成されている前記第２絶縁膜上にわたって、金属膜を形成する工程、
    （ｍ）前記（ｌ）工程の後、熱処理を施すことにより、前記制御ゲート電極および前記メモリゲート電極を構成するポリシリコン膜と前記金属膜とを反応させて、前記制御ゲート電極の上面および前記メモリゲート電極の上面にシリサイド膜を形成する工程、
    を有する、半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記（ｍ）工程は、前記制御ゲート電極および前記メモリゲート電極のそれぞれの全体をシリサイド化する工程である、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記メモリセルは、前記メモリゲート電極の下方に位置する電荷蓄積膜を有する、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記電荷蓄積膜は、トラップ準位を有する絶縁膜から構成されている、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記電荷蓄積膜は、窒化シリコン膜から構成されている、半導体装置の製造方法。
  9. メモリセル形成領域と電界効果トランジスタ形成領域とを有する半導体装置の製造方法であって、
    （ａ）前記メモリセル形成領域に、制御ゲート電極とメモリゲート電極とを含むメモリセルを形成し、かつ、前記電界効果トランジスタ形成領域に、ダミーゲート電極を含む電界効果トランジスタを形成する工程、
    （ｂ）前記（ａ）工程の後、前記メモリセルと前記電界効果トランジスタとを覆う第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程の後、化学的機械的研磨法を使用して、前記第１絶縁膜を研磨することにより、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面と、前記電界効果トランジスタの前記ダミーゲート電極の上面とを露出する工程、
    （ｄ）前記メモリセル形成領域から前記電界効果トランジスタ形成領域にわたって、第３絶縁膜を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記メモリセル形成領域に形成されている前記第３絶縁膜を除去して、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面を露出する工程、
    （ｆ）前記（ｅ）工程の後、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面を含む前記メモリセル形成領域の上面を酸化する工程、
    （ｇ）前記（ｆ）工程の後、前記ダミーゲート電極を除去して開口部を形成する工程、
    （ｈ）前記（ｇ）工程の後、前記保護膜上から前記開口部の内壁にわたって、酸化シリコン膜よりも誘電率の高い高誘電率膜を形成する工程、
    （ｉ）前記（ｈ）工程の後、前記高誘電率膜上に金属を含む導体膜を形成する工程、
    （ｊ）前記（ｉ）工程の後、化学的機械的研磨法を使用して、前記保護膜上に形成されている前記高誘電率膜と前記導体膜とを除去する一方、前記開口部の内部に前記高誘電率膜と前記導体膜とを残すことにより、前記電界効果トランジスタのゲート絶縁膜とゲート電極とを形成する工程、
    を備える、半導体装置の製造方法。
  10. メモリセル形成領域と電界効果トランジスタ形成領域とを有する半導体装置の製造方法であって、
    （ａ）前記メモリセル形成領域の基板の上面を、前記電界効果トランジスタ形成領域の前記基板の上面よりも低くする工程、
    （ｂ）前記（ａ）工程の後、前記メモリセル形成領域に、制御ゲート電極とメモリゲート電極とを含むメモリセルを形成し、かつ、前記電界効果トランジスタ形成領域に、ダミーゲート電極を含む電界効果トランジスタを形成する工程、
    （ｃ）前記（ｂ）工程の後、前記メモリセルと前記電界効果トランジスタとを覆う第１絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程の後、化学的機械的研磨法を使用して、前記第１絶縁膜を研磨することにより、前記メモリセルの前記制御ゲート電極の上面および前記メモリゲート電極の上面を前記第１絶縁膜で覆いながら、前記電界効果トランジスタの前記ダミーゲート電極の上面を露出する工程、
    （ｅ）前記（ｄ）工程の後、前記ダミーゲート電極を除去して開口部を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記メモリセル形成領域から、前記電界効果トランジスタ形成領域に形成されている前記開口部の内壁を含む領域にわたって、酸化シリコン膜よりも誘電率の高い高誘電率膜を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記高誘電率膜上に金属を含む導体膜を形成する工程、
    （ｈ）前記（ｇ）工程の後、化学的機械的研磨法を使用して、前記メモリセル形成領域に形成されている前記高誘電率膜と前記導体膜とを除去する一方、前記開口部の内部に前記高誘電率膜と前記導体膜とを残すことにより、前記電界効果トランジスタのゲート絶縁膜とゲート電極とを形成する工程、
    を備える、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｈ）工程後の段階で、
    前記メモリセルの前記制御ゲート電極の上面位置は、前記電界効果トランジスタの前記ゲート電極の上面位置よりも低く、
    前記メモリセルの前記メモリゲート電極の上面位置は、前記電界効果トランジスタの前記ゲート電極の上面位置よりも低い、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記メモリセルの前記制御ゲート電極の高さ寸法は、前記電界効果トランジスタの前記ゲート電極の高さ寸法よりも大きく、
    前記メモリセルの前記メモリゲート電極の高さ寸法は、前記電界効果トランジスタの前記ゲート電極の高さ寸法よりも大きい、半導体装置の製造方法。
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