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CN112242403B - 三维存储器元件及其制造方法 - Google Patents

三维存储器元件及其制造方法 Download PDF

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CN112242403B CN201910681558.3A CN201910681558A CN112242403B CN 112242403 B CN112242403 B CN 112242403B CN 201910681558 A CN201910681558 A CN 201910681558A CN 112242403 B CN112242403 B CN 112242403B
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Abstract

一种三维存储器元件及其制造方法，三维存储器元件包括基底、第一叠层结构、第二叠层结构以及刻蚀终止层。基底具有存储单元区以及周边区。第一叠层结构配置于存储单元区以及周边区上，且在存储单元区具有穿过第一叠层结构的至少一第一垂直通道柱。第二叠层结构位于第一叠层结构上、配置于存储单元区以及周边区上，且在存储单元区具有穿过第二叠层结构的至少一第二垂直通道柱。第二垂直通道柱电性连接至第一垂直通道柱。刻蚀终止层位于第一叠层结构与第二叠层结构之间、配置于存储单元区上并延伸至周边区上，且环绕第二垂直通道柱的下部。

Description

三维存储器元件及其制造方法
技术领域
本发明属于存储器技术领域，涉及一种半导体元件及其制造方法，且特别是有关于一种三维存储器元件及其制造方法。
背景技术
非易失性存储器元件(如，闪存)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器元件。
目前业界较常使用的闪存数组包括或非门(NOR)闪存和与非门 (NAND)闪存。由于NAND闪存的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR闪存更佳，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND 闪存。然而，仍存在许多与三维NAND闪存相关的挑战。
发明内容
本发明提供一种三维存储器元件及其制造方法，通过多个刻蚀步骤来增加垂直通道柱的总深宽比，且在邻近两个垂直通道柱之间设置刻蚀终止层，可加宽对准偏移的工艺裕度，以提升元件的性能。
本发明提供一种三维存储器元件，其包括基底、第一叠层结构、第二叠层结构以及刻蚀终止层。基底具有存储单元区以及周边区。第一叠层结构配置于存储单元区以及周边区上，且在存储单元区具有穿过第一叠层结构的至少一第一垂直通道柱。第二叠层结构位于第一叠层结构上、配置于存储单元区以及周边区上，且在存储单元区具有穿过第二叠层结构的至少一第二垂直通道柱，第二垂直通道柱电性连接至第一垂直通道柱。刻蚀终止层位于第一叠层结构与第二叠层结构之间、配置于存储单元区上并延伸至周边区，且环绕第二垂直通道柱的下部。
在本发明的一实施例中，所述三维存储器元件还包括绝缘衬层，其配置于刻蚀终止层与第一叠层结构之间，绝缘衬层覆盖部分第一叠层结构，且绝缘衬层与刻蚀终止层由不同材料组成。
在本发明的一实施例中，所述第一叠层结构包括交替叠层的多个第一绝缘层与多个第一栅极层，第二叠层结构包括交替叠层的多个第二绝缘层与多个第二栅极层，第一栅极层与第二栅极层凸出于存储单元区的部分在周边区形成阶梯结构。
在本发明的一实施例中，所述刻蚀终止层的厚度大于第一栅极层或第二栅极层的厚度。
在本发明的一实施例中，所述刻蚀终止层的材料包括氧化物、氮化物或氮氧化物。
在本发明的一实施例中，所述刻蚀终止层的材料包括多晶硅、金属、金属硅化物、合金或其组合。
在本发明的一实施例中，所述第一叠层结构包括交替叠层的多个第一绝缘层与多个第一栅极层，第一栅极层凸出于存储单元区的距离随着第一栅极层逐渐远离基底而减少；第二叠层结构包括交替叠层的多个第二绝缘层与多个第二栅极层，第二栅极层凸出于存储单元区的距离随着第二栅极层逐渐远离基底而减少；以及刻蚀终止层凸出于存储单元区的距离在邻近的第一栅极层凸出于存储单元区的距离与邻近的第二栅极层凸出于存储单元区的距离之间。
在本发明的一实施例中，所述三维存储器元件还包括第三接触件，其位在周边区上并与刻蚀终止层电性连接，第三接触件处于浮置电位或操作电位。
本发明提供一种三维存储器元件的制造方法，其包括以下步骤。提供基底，所述基底具有存储单元区以及周边区。在存储单元区以及周边区的基底上形成第一叠层结构。在存储单元区上形成穿过第一叠层结构的至少一第一垂直通道柱。在存储单元区以及周边区的第一叠层结构上形成刻蚀终止层。在存储单元区以及周边区的刻蚀终止层上形成第二叠层结构。在存储单元区上形成穿过第二叠层结构的至少一第二垂直通道柱，第二垂直通道柱电性连接至第一垂直通道柱。
在本发明的一实施例中，所述方法还包括在第一叠层结构与刻蚀终止层之间形成绝缘衬层。
基于所述，在本发明的三维存储器元件中，在完成第一垂直通道柱之后，先形成刻蚀终止层，再定义用于形成第二垂直通道柱之第二开口。本发明的刻蚀终止层可以加宽第二开口的工艺裕度，避免因第二开口的对准偏移对下方的第一垂直通道柱造成的刻蚀损害，以提升元件的性能。此外，本发明的刻蚀终止层可基于电性需求设定为浮置节点或操作节点，增加产品的设计弹性。
为让本发明的所述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1I是依照本发明一实施例所绘示的一种三维存储器元件的制造方法各步骤对应的器件结构的剖面示意图。
图2是依照本发明另一实施例所绘示的一种三维存储器元件的剖面示意图。
图3是依照本发明又一实施例所绘示的一种三维存储器元件的剖面示意图。
图4是依照本发明一实施例所绘示的一种三维存储器元件的剖面示意图。
图5是依照本发明另一实施例所绘示的一种三维存储器元件的剖面示意图。
【符号说明】
10、20、30、40、50：三维存储器元件
100：基底
101：第一叠层结构
102：第一绝缘层
103：第一阶梯绝缘层
104：第一膜层
106：第一开口
108：第一电荷储存结构
110：第一通道层
112：第一绝缘柱
114：第一导体插塞
115：第一垂直通道柱
116：绝缘衬层
118、118a、200、300：刻蚀终止层
119：光刻胶层
120：绝缘缓冲层
121：第一水平开口
122：第一金属掩膜层
124：第一金属层
126：第一栅极层
128：第一掩膜层
130：第一导体层
201：第二叠层结构
202：第二绝缘层
203：第二阶梯绝缘层
204：第二膜层
206：第二开口
2062、2064：底部
208：第二电荷储存结构
210：第二通道层
212：第二绝缘柱
214：第二导体插塞
215：第二垂直通道柱
221：第二水平开口
222：第二金属掩膜层
224：第二金属层
226：第二栅极层
228：第二掩膜层
230：第二导体层
300a：金属掩膜层
300b：金属层
328：第三掩膜层
330：第三导体层
428：第四掩膜层
430：第四导体层
C1：第一接触件
C2：第二接触件
C3：第三接触件
C4：第四接触件
IL：绝缘顶盖层
R1：存储单元区
R2：周边区
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A至图1I是依照本发明一实施例所绘示的一种三维存储器元件的制造方法各步骤对应的器件结构的剖面示意图。图2是依照本发明另一实施例所绘示的一种三维存储器元件的剖面示意图。图3是依照本发明又一实施例所绘示的一种三维存储器元件的剖面示意图。
请参照图1A，提供基底100。基底100可为半导体基底，例如含硅基底。在一实施例中，依据设计需求，可于基底100中形成掺杂区。在一实施例中，基底100具有存储单元区R1以及周边区R2。
然后，在基底100上形成第一叠层结构101。在一实施例中，第一叠层结构101配置于存储单元区R1以及周边区R2上。在一实施例中，第一叠层结构101包括交替叠层的多个第一绝缘层102与多个第一膜层104。在一实施例中，第一绝缘层102的材料包括氧化硅，且第一膜层104的材料包括氮化硅。在一实施例中，第一膜层层104凸出于存储单元区R1的距离随着第一膜层104逐渐远离基底100而减少。第一膜层104和第一绝缘层102的末端部分构成第一阶梯结构。第一阶梯绝缘层103填满第一叠层结构101的其他空间。
接下来，进行图案化工艺，移除存储单元区R1的部分第一叠层结构 101，以形成穿过第一绝缘层102与第一膜层104的一个或多个第一开口 106。在一实施例中，第一开口106可具有略微倾斜的侧壁，如图1A所示。在另一实施例中，第一开口106可具有大致垂直的侧壁。在一实施例中，第一开口106又称为第一垂直通道(vertical channel；VC)孔洞。
请继续参照图1A，在第一开口106的侧壁上形成第一电荷储存结构 108，且第一电荷储存结构108与第一绝缘层102与第一膜层104接触。在一实施例中，第一电荷储存结构108为氧化物-氮化物-氧化物(ONO) 复合层。在一实施例中，第一电荷储存结构108以间隙壁的形式形成于第一开口106的侧壁上，而裸露出第一开口106的底面。
然后，在第一电荷储存结构108上形成第一通道层110。在一实施例中，第一通道层110的材料包括多晶硅。在一实施例中，第一通道层110 覆盖第一开口106的侧面上的第一电荷储存结构108，并与第一开口106 的底面所裸露出的基底100接触。
接着，在第一开口106的下部形成第一绝缘柱112。在一实施例中，第一绝缘柱112的材料包括氧化硅。
之后，在第一开口106的上部形成第一导体插塞114，且第一导体插塞114与第一通道层110接触。在一实施例中，第一导体插塞114的材料包括多晶硅。
在一实施例中，还包括绝缘衬层116，然本发明并不以此为限。请参照图1B，在存储单元区R1以及周边区R2上形成绝缘衬层116。更具体地说，绝缘衬层116覆盖第一叠层结构101最上层的第一绝缘层102以及第一导体插塞114。在一实施例中，绝缘衬层116的材料包括氧化硅，且其形成方法包括进行化学气相沉积工艺。
然后，在存储单元区R1以及周边区R2的绝缘衬层116上形成刻蚀终止层118。在一实施例中，刻蚀终止层118的材料相对于绝缘衬层116的材料具有高刻蚀选择比。举例而言，刻蚀终止层118为多晶硅，绝缘衬层 116为氧化硅。在一实施例中，刻蚀终止层118的材料包括导体材料，如多晶硅、金属(例如是钨)、金属硅化物(例如是硅化钨)、合金或其组合，且其形成方法包括进行化学气相沉积工艺，但本发明并不以此为限。当刻蚀终止层118为导体材料时，绝缘衬层116可以避免相邻第一导体插塞114 产生短路。此外，由于绝缘衬层116与刻蚀终止层118由不同材料组成，因此在后续步骤当刻蚀终止层118需要被第二开口206所贯穿时，绝缘衬层116可以作为保护层，避免损害第一叠层结构101。在一实施例中，刻蚀终止层118的厚度较佳为绝缘衬层116的厚度的至少两倍。
请参照图1C，部分移除周边区R2上的刻蚀终止层118。在一实施例中，在基底100上形成光刻胶层119。然后，以光刻胶层119为刻蚀掩膜，移除未被光刻胶层119覆盖的刻蚀终止层118，留下刻蚀终止层118a。在一实施例中，刻蚀终止层118a凸出于存储单元区R1的距离小于下方的第一膜层104凸出于存储单元区R1的距离。
请参照图1D，在周边区R2的刻蚀终止层118a侧边形成绝缘缓冲层 120。在一实施例中，绝缘缓冲层120的材料包括氧化硅，且其形成方法包括先进行化学气相沉积工艺，再进行回蚀工艺或化学研磨工艺。在一实施例中，绝缘缓冲层120的顶面与刻蚀终止层118a的顶面大致齐平。在一些实施例中，也可视情况省略绝缘缓冲层120。
然后，在第一叠层结构101上形成第二叠层结构201。在一实施例中，第二叠层结构201配置于存储单元区R1以及周边区R2上。在一实施例中，第二叠层结构201包括交替叠层的多个第二绝缘层202与多个第二膜层 204。在一实施例中，第二绝缘层202的材料包括氧化硅，且第二膜层204 的材料包括氮化硅。在一实施例中，第二膜层204凸出于存储单元区R1 的距离随着第二膜层204逐渐远离基底100而减少。第二膜层204和第二绝缘层202的末端部分构成第二阶梯结构。第二阶梯绝缘层203填满第二叠层结构201的其他空间。在一实施例中，最下层的第二膜层204凸出于存储单元区R1的距离小于下方的刻蚀终止层118a凸出于存储单元区R1 的距离。
请参照图1E，进行图案化工艺，移除存储单元区R1的部分第二叠层结构201，以形成穿过第二绝缘层202与第二膜层204的一个或多个第二开口206。在一实施例中，在所述图案化工艺期间，也会同时移除掉部分刻蚀终止层118a，使得第二开口206的底部2062位于刻蚀终止层118a中。在一实施例中，第二开口206可具有略微倾斜的侧壁，如图1E所示。在另一实施例中，第二开口206可具有大致垂直的侧壁。在一实施例中，第二开口206又称为第二垂直通道(vertical channel；VC)孔洞。
请参照图1F，加深第二开口206，直到第二开口206裸露出第一导体插塞114。换句话说，第二开口206底部2064即为第一导体插塞114表面。在一实施例中，进行第一刻蚀步骤，直到第二开口206贯穿刻蚀终止层 118a，裸露出下方的绝缘衬层116。接着，进行第二刻蚀步骤，直到第二开口206贯穿绝缘衬层116，裸露出下方的第一导体插塞114。
请参照图1G，在第二开口206的侧壁上形成第二电荷储存结构208，且第二电荷储存结构208与第二绝缘层202与第二膜层204接触。在一实施例中，第二电荷储存结构208为氧化物-氮化物-氧化物(ONO)复合层。在一实施例中，第二电荷储存结构208以间隙壁的形式形成于第二开口 206的侧壁上，而裸露出下方的第一导体插塞114。
然后，在第二电荷储存结构208上形成第二通道层210。在一实施例中，第二通道层210的材料包括多晶硅。在一实施例中，第二通道层210 覆盖第二开口206的侧面上的第二电荷储存结构208，并与第二开口106 的底面所裸露出的第一导体插塞114接触。
接着，在第二开口206的下部形成第二绝缘柱212。在一实施例中，第二绝缘柱212的材料包括氧化硅。
之后，在第二开口206的上部形成第二导体插塞214，且第二导体插塞214与第二通道层210接触。在一实施例中，第二导体插塞214的材料包括多晶硅。
接下来，在第二叠层结构201上方形成绝缘顶盖层IL。在一实施例中，绝缘顶盖层IL的材料包括氧化硅。
请参照图1H，以多个第一栅极层126替换第一膜层104，且以多个第二栅极层226替换第二膜层204。在一实施例中，在第一叠层结构101以及第二叠层结构中201形成多个垂直开口(未绘示)，接着，移除垂直开口所裸露出的第一膜层104以及第二膜层204，以形成裸露出部分第一电荷储存结构108的多个第一水平开口121以及裸露出部分第二电荷储存结构208的多个第二水平开口221。
然后，在第一水平开口121中填入第一栅极层126，且在第二水平开口221中填入第二栅极层226。在一实施例中，第一栅极层126中的每一个包括第一金属掩膜层122以及第一金属层124，且第二栅极层226中的每一个包括第二金属掩膜层222以及第二金属层224。在一实施例中，第一、第二金属掩膜层122、222的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，且第一、第二金属层124、224的材料包括钨(W)。
请参照图1I，在周边区R2中形成多个第一接触件C1以及多个第二接触件C2。更具体地说，第一接触件C1贯穿绝缘顶盖层IL，贯穿第一叠层结构101与第二叠层结构201的绝缘材料，并与第一栅极层126电性连接。第二接触件C2贯穿绝缘顶盖层IL，贯穿第二叠层结构201的绝缘材料，并与第二栅极层226电性连接。在一实施例中，第一接触件C1中的每一个包括第一掩膜层128以及第一导体层130，且第二接触件C2中的每一个包括第二掩膜层228以及第二导体层230。在一实施例中，第一、第二掩膜层128、228的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，且第一、第二导体层130、230的材料包括钨(W)。
在一实施例中，在周边区R2中形成第一接触件C1以及第二接触件 C2期间，同时在周边区R2中形成第三接触件C3。更具体地说，第三接触件C3贯穿绝缘顶盖层IL，贯穿第二叠层结构201的第二绝缘层202，并与刻蚀终止层118a电性连接。在一实施例中，第三接触件C3包括第三掩膜层328以及第三导体层330。在一实施例中，第三掩膜层328的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，且第三导体层330的材料包括钨(W)。在一实施例中，第三接触件C3的尺寸大于第一接触件C1或第二接触件C2的尺寸，可以降低阻值。在另一实施例中，第三接触件C3的尺寸大致等于第一接触件C1或第二接触件C2的尺寸。
在一实施例中，在周边区R2中形成第一接触件C1以及第二接触件 C2期间，同时在存储单元区R1中形成第四接触件C4。更具体地说，第四接触件C4贯穿绝缘顶盖层IL，贯穿第二叠层结构201的最上层的第二绝缘层202，并与第二导体插塞214电性连接。在一实施例中，第四接触件C4包括第四掩膜层428以及第四导体层430。在一实施例中，第四掩膜层428的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN) 或其组合，且第四导体层430的材料包括钨(W)。至此，完成本发明的三维存储器元件10的制作。
在上述实施例中，是以刻蚀终止层118包括导体材料(如多晶硅、钨、硅化钨或其组合)为例进行说明，并不用以限定本发明。在另一实施例中，当刻蚀终止层200包括绝缘材料(如氧化铝)时，可省略形成第三接触件的步骤，以完成本发明的三维存储器元件20的制作。
在又一实施例中，当刻蚀终止层包括绝缘材料(如氮化硅)时，在图 1H的栅极置换步骤期间，以刻蚀终止层300替换刻蚀终止层，以完成本发明的三维存储器元件30的制作。在一实施例中，刻蚀终止层300包括金属掩膜层300a以及金属层300b。在一实施例中，金属掩膜层300a的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，且金属层300b的材料包括钨(W)。
以下，将参照图1I、图2、图3说明本发明的三维存储器元件的结构。本发明的三维存储器元件10、20、30中的每一个包括基底100、第一叠层结构101、第二叠层结构201以及刻蚀终止层118a(或200或300)。基底 100具有存储单元区R1以及周边区R2。第一叠层结构101配置于存储单元区R1以及周边区R2上，且在存储单元区R1具有穿过第一叠层结构101 的至少一第一垂直通道柱115。第一垂直通道柱115又称为第一阶(tier-1) 垂直通道柱。
在一实施例中，第一垂直通道柱115包括：第一电荷储存结构108，配置于贯穿第一叠层结构101的第一开口106的侧壁上；第一绝缘柱112，配置于第一开口106中；第一通道层110，配置于第一电荷储存结构108 与第一绝缘柱112之间；以及第一导体插塞114，配置于第一绝缘柱112 上并与第一通道层110接触。
在一实施例中，第一电荷储存结构108包括电隧穿层、电荷俘获层、电荷阻挡层或上述组合(未绘示)。当第二电荷储存结构208包括电隧穿层、电荷俘获层及电荷阻挡层时，其材料分别为氧化物、氮化物及氧化物。第一栅极层126包括第一金属掩膜层122以及第一金属层124。
第二叠层结构201位于第一叠层结构101上、配置于存储单元区R1 以及周边区R2上，且在存储单元区R1具有穿过第二叠层结构201的至少一第二垂直通道柱215。第二垂直通道柱215又称为第二阶(tier-2)垂直通道柱。第二垂直通道柱215电性连接至第一垂直通道柱115。
在一实施例中，第二垂直通道柱215包括：第二电荷储存结构208，配置于贯穿第二叠层结构201的第二开口206的侧壁上；第二绝缘柱212，配置于第二开口206中；第二通道层210，配置于第二电荷储存结构208 与第二绝缘柱212之间；以及第二导体插塞214，配置于第二绝缘柱212 上并与第二通道层210接触。
在一实施例中，第二电荷储存结构208包括电隧穿层、电荷俘获层、电荷阻挡层或上述组合(未绘示)。当第二电荷储存结构208包括电隧穿层、电荷俘获层及电荷阻挡层时，其材料方别为氧化物、氮化物及氧化物。第二栅极层226包括第二金属掩膜层222以及第二金属层224。
刻蚀终止层118a、200、300中的每一个位于第一叠层结构101与第二叠层结构201之间、配置于存储单元区R1上并延伸至周边区R2上，且环绕第二垂直通道柱215的下部。
在一实施例中，三维存储器元件10、20、30中的每一个还包括绝缘衬层116，其配置于刻蚀终止层118a、200、300中的每一个与第一叠层结构101之间。在一实施例中，刻蚀终止层118a、200、300中的每一个的厚度为绝缘衬层116的厚度的至少两倍。
在一实施例中，三维存储器元件10(或20或30)还包括绝缘缓冲层 120，其配置于绝缘衬层116上以及刻蚀终止层118a(或200或300)侧边。
在一实施例中，第一叠层结构101包括交替叠层的多个第一绝缘层 102与多个第一栅极层126，第二叠层结构201包括交替叠层的多个第二绝缘层202与多个第二栅极层226，第一栅极层126与第二栅极层226凸出于存储单元区R1的部分在周边区R2形成阶梯结构。在一实施例中，周边区R2又称为阶梯区(staircase region)。
更具体地说，第一叠层结构101包括交替叠层的多个第一绝缘层102 与多个第一栅极层126，第一栅极层126凸出于存储单元区R1的距离随着第一栅极层126逐渐远离基底100而减少。第二叠层结构201包括交替叠层的多个第二绝缘层202与多个第二栅极层226，第二栅极层226凸出于存储单元区R1的距离随着第二栅极层226逐渐远离基底100而减少。刻蚀终止层118a、200、300中的每一个凸出于存储单元区R1的距离在邻近的第一栅极层126凸出于存储单元区R1的距离与邻近的第二栅极226 凸出于存储单元区R1的距离之间。
在一实施例中，刻蚀终止层118a、200、300中的每一个的厚度大于第一栅极层126或第二栅极层226的厚度。然而，本发明并不以此为限。刻蚀终止层118a、200、300的厚度可随工艺需要做调整。在另一实施例中，刻蚀终止层118a、200、300的厚度可等于或小于第一栅极层126或第二栅极层226的厚度。
在一实施例中，当刻蚀终止层118a的材料为氧化铝，具有约300～1500 埃的厚度。在一实施例中，当刻蚀终止层118a的材料为多晶硅或氮化硅，具有约1500埃的厚度。
在一实施例中，在一实施例中，刻蚀终止层118a的厚度为绝缘衬层 116的约3～15倍，为第一绝缘层102的约1.5～7.5倍，为第一栅极层126 的约0.6～3倍。
在一实施例中，三维存储器元件10、20、30中的每一个还包括：多个第一接触件C1，位在周边区R2上并与第一栅极层126电性连接；以及多个第二接触件C2，位在周边区R2上并与第二栅极层226电性连接。
在一实施例中，刻蚀终止层118a、300中的每一个的材料包括多晶硅、钨、硅化钨、氮化钛或其组合。在一实施例中，三维存储器元件10、30 中的每一个还包括第三接触件C3，其位在周边区R2上并与刻蚀终止层 118a或300电性连接。在一实施例中，第三接触件C3处于浮置电位。在另一实施例中，所述第三接触件C3处于操作电位，因此刻蚀终止层118a、300中的每一个可当作辅助栅极。可依产品电性需求，决定第三接触件C3 的所处电位。在一实施例中，所述第三接触件C3的尺寸大于邻近的第一接触件C1或第二接触件C2的尺寸。
在一实施例中，刻蚀终止层200的材料包括氧化铝。在此实施例中，三维存储器元件20不需要形成第三接触件。此外，刻蚀终止层200可视需要而为单层或多层结构。
在一实施例中，三维存储器元件10、20、30中的每一个还包括第四接触件C4，其位在存储单元区R1上并与第二垂直通道柱215电性连接。
在一实施例中，第一垂直通道柱115的顶部宽度大于第二垂直通道柱 215的底部宽度。在另一实施例中，第一垂直通道柱115的顶部宽度大致上等于第二垂直通道柱215的底部宽度。
在上述实施例中，第一膜层104、第二膜层204为第一氮化硅牺牲层、第二氮化硅牺牲层，之后会被取代为第一栅极层126、第二栅极层226，但仅仅用来说明，并不用以限定本发明。在其他实施例中，第一膜层、第二膜层可为第一多晶硅层、第二多晶硅层，故可省略图1H的栅极置换步骤。
图4是依照本发明一实施例所绘示的一种三维存储器元件的剖面示意图。图5是依照本发明另一实施例所绘示的一种三维存储器元件的剖面示意图。
图4的的三维存储器元件40与图1I的三维存储器元件10类似，其差别在于图1I的第一栅极层126、第二栅极层226位置处仍为第一膜层104 (第一多晶硅层)、第二膜层204(第二多晶硅层)。
图5的三维存储器元件50与图2的三维存储器元件20类似，其差别在于图2的第一栅极层126、第二栅极层226位置处仍为第一膜层104(第一多晶硅层)、第二膜层204(第二多晶硅层)。
综上所述，在本发明的三维存储器元件中，在完成第一垂直通道柱之后，先形成刻蚀终止层，再定义用于形成第二垂直通道柱的第二开口。本发明的刻蚀终止层可以加宽第二开口的工艺裕度，避免因第二开口的对准偏移对下方的第一垂直通道柱造成的刻蚀损害，以提升元件的性能。此外，本发明的刻蚀终止层可基于电性需求设定为浮置节点或操作节点，增加产品的设计弹性。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当以权利要求所界定的范围为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种三维存储器元件，其特征在于，包括：
一基底，具有一存储单元区以及一周边区；
一第一叠层结构，配置于该存储单元区以及该周边区上，且在该存储单元区具有穿过该第一叠层结构的至少一第一垂直通道柱，其中第一垂直通道柱包括第一导体插塞；
一第二叠层结构，位于该第一叠层结构上、配置于该存储单元区以及该周边区上，且在该存储单元区具有穿过该第二叠层结构的至少一第二垂直通道柱，该第二垂直通道柱通过该第一导体插塞电性连接至该第一垂直通道柱；以及
一刻蚀终止层，位于该第一叠层结构与该第二叠层结构之间、配置于该存储单元区上并延伸至该周边区，且环绕该第二垂直通道柱的下部，并位于该第一导体插塞上部，其中所述刻蚀终止层的材料包括多晶硅、金属、金属硅化物、合金或其组合。
2.如权利要求1所述的三维存储器元件，还包括：
一绝缘衬层，配置于该刻蚀终止层与该第一叠层结构之间，该绝缘衬层覆盖部分该第一叠层结构，且该绝缘衬层与该刻蚀终止层由不同材料组成。
3.如权利要求1所述的三维存储器元件，其中该第一叠层结构包括交替叠层的多个第一绝缘层与多个第一栅极层，该第二叠层结构包括交替叠层的多个第二绝缘层与多个第二栅极层，这些第一栅极层与这些第二栅极层凸出于该存储单元区的部分在该周边区形成阶梯结构。
4.如权利要求3所述的三维存储器元件，其中该刻蚀终止层的厚度大于这些第一栅极层或这些第二栅极层的厚度。
5.如权利要求1所述的三维存储器元件，其中该刻蚀终止层的材料包括氧化物、氮化物或氮氧化物。
6.如权利要求1所述的三维存储器元件，其中，
该第一叠层结构包括交替叠层的多个第一绝缘层与多个第一栅极层，这些第一栅极层凸出于该存储单元区的距离随着这些第一栅极层逐渐远离该基底而减少，
该第二叠层结构包括交替叠层的多个第二绝缘层与多个第二栅极层，这些第二栅极层凸出于该存储单元区的距离随着这些第二栅极层逐渐远离该基底而减少，以及
该刻蚀终止层凸出于该存储单元区的距离在邻近的该第一栅极层凸出于该存储单元区的距离与邻近的该第二栅极层凸出于该存储单元区的距离之间。
7.如权利要求1所述的三维存储器元件，还包括：
一第三接触件，位在该周边区上并与该刻蚀终止层电性连接，该第三接触件处于浮置电位或操作电位。
8.一种三维存储器元件的制造方法，其特征在于，包括：
提供一基底，该基底具有一存储单元区以及一周边区；
在该存储单元区以及该周边区的该基底上形成一第一叠层结构；
在该存储单元区上形成穿过该第一叠层结构的至少一第一垂直通道柱，其中该第一垂直通道柱包括第一导体插塞；
在该存储单元区以及该周边区的该第一叠层结构上形成一刻蚀终止层，其中所述刻蚀终止层的材料包括多晶硅、金属、金属硅化物、合金或其组合；
在该存储单元区以及该周边区的该刻蚀终止层上形成一第二叠层结构；以及
在该存储单元区上形成穿过该第二叠层结构的至少一第二垂直通道柱，该第二垂直通道柱通过该第一导体插塞电性连接至该第一垂直通道柱，该刻蚀终止层环绕该第二垂直通道柱的下部，并位于该第一导体插塞上部。
9.如权利要求8所述的三维存储器元件的制造方法，还包括在该第一叠层结构与该刻蚀终止层之间形成一绝缘衬层。
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