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KR20140101218A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20140101218A
KR20140101218A KR1020130014625A KR20130014625A KR20140101218A KR 20140101218 A KR20140101218 A KR 20140101218A KR 1020130014625 A KR1020130014625 A KR 1020130014625A KR 20130014625 A KR20130014625 A KR 20130014625A KR 20140101218 A KR20140101218 A KR 20140101218A
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KR
South Korea
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region
silicide
source
contact hole
film
Prior art date
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Application number
KR1020130014625A
Other languages
English (en)
Inventor
석성대
강희수
박성일
이상훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US13/829,703 priority patent/US9012281B2/en
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자가 제공된다. 반도체 소자는, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역 상에 각각 형성된 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 각각의 적어도 일측에 배치된 제1 및 제2 소오스/드레인 영역, 및 상기 제1 및 제2 소오스/드레인 영역에 각각 형성된 제1 및 제2 실리사이드를 포함하되, 상기 제1 실리사이드와 상기 제1 소오스/드레인 영역이 접촉하는 면적은 상기 제2 실리사이드와 상기 제2 소오스/드레인 영역이 접촉하는 면적과 서로 다르다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급격하게 감소되고 있으며, 이에 따라 저전력 및 고속화를 요구하는 반도체 소자들이 사용되고 있다. 반도체 소자의 선폭이 미세화됨에 따라 생기는 저항 증가 문제를 해결하기 위해, 실리사이드(silicide)를 게이트와 소오스 또는 드레인과 같은 콘택이 형성되는 영역에 형성하여 면저항과 접촉저항을 낮춰주는 방법이 사용되고 있으며, 저항을 더욱 낮추기 위해 반도체 소자의 NMOS 영역과 PMOS 영역에 서로 다른 실리사이드를 형성하는 방법이 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 소오스/드레인 영역의 면저항 또는 접촉 저항을 감소시키고 실리사이드 형성 공정을 간소화시키는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역 상에 각각 형성된 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 각각의 적어도 일측에 배치된 제1 및 제2 소오스/드레인 영역, 및 상기 제1 및 제2 소오스/드레인 영역에 각각 형성된 제1 및 제2 실리사이드를 포함하되, 상기 제1 실리사이드와 상기 제1 소오스/드레인 영역이 접촉하는 면적은 상기 제2 실리사이드와 상기 제2 소오스/드레인 영역이 접촉하는 면적과 서로 다르다. 한편, 상기 제1 영역은 PMOS 소자가 형성되는 영역이고 상기 제2 영역은 NMOS 소자가 형성되는 영역일 수 있으며, 상기 기판 상면부터 상기 제2 실리사이드 하면까지의 길이는 상기 기판 상면부터 상기 제1 실리사이드 하면까지의 길이보다 길고, 상기 제2 실리사이드의 폭은 상기 제1 실리사이드의 폭보다 크고, 상기 제2 실리사이드는 제1 메탈을 포함하고, 상기 제1 실리사이드는 상기 제1 메탈과, 상기 제1 메탈과 다른 제2 메탈을 포함한다. 반도체 소자는 상기 제1 컨택홀 내부에 형성되고, 상기 제1 실리사이드와 접촉되는 제1 배선, 상기 제2 컨택홀 내부에 형성되고, 상기 제2 실리사이드와 접촉되는 제2 배선을 더 포함하되, 상기 제2 배선의 길이는 상기 제1 배선의 길이보다 길고, 상기 제1 및 제2 소오스/드레인 영역 상에 형성된 식각 정지막을 더 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 게이트 전극과 상기 게이트 전극의 적어도 일측에 위치한 소오스/드레인 영역이 형성된 제1 영역과, 상기 게이트 전극과 상기 소오스/드레인 영역이 형성된 제2 영역을 포함하는 기판을 제공하고, 상기 제1 영역의 소오스/드레인 영역에 제1 깊이의 제1 컨택홀을 형성하고, 상기 제1 컨택홀을 채우는 제3 실리사이드를 형성하고, 상기 제2 영역의 소오스/드레인 영역에 상기 제1 깊이와 다른 제2 깊이의 제2 컨택홀을 형성하고, 상기 제2 컨택홀을 채우는 제2 실리사이드를 형성하는 것을 포함한다. 또한, 상기 기판을 제공한 후에, 상기 제1 및 제2 영역의 소오스/드레인 영역 상에 식각 정지막을 형성하고, 상기 식각정지막 상에 층간 절연막을 형성하고, 상기 층간 절연막을 상기 식각 정지막의 상면이 노출될 때까지 에칭하는 것을 더 포함할 수 있고, 상기 제1 컨택홀을 형성하는 것은, 상기 제1 영역에 노출된 식각 방지막과 상기 제1 영역에 형성된 소오스/드레인 영역 중 일부를 식각하는 것을 포함할 수 있고, 상기 제1 컨택홀을 채우는 제3 실리사이드를 형성하는 것과 동시에, 상기 제2 영역의 상기 노출된 식각 방지막 상에 상기 제3 실리사이드를 형성하는 것을 더 포함하고, 상기 제2 컨택홀을 형성하는 것은, 상기 제2 영역의 상기 제3 실리사이드 및 상기 식각 방지막을 제거하여 상기 제2 컨택홀을 형성하는 것을 포함할 수 있다. 한편, 상기 제2 실리사이드를 구성하는 물질과 상기 제3 실리사이드를 구성하는 물질은 서로 다르고, 상기 제1 컨택홀을 형성하는 것은, 상기 제2 영역 상에 레지스트막을 덮고, 상기 제1 영역을 에칭하여 상기 제1 컨택홀을 형성하는 것을 포함하고, 상기 제3 실리사이드를 형성한 후에 상기 제2 컨택홀을 형성하고, 상기 제2 컨택홀을 형성하는 것은, 상기 제1 영역 상에 레지스트막을 덮지 않고 상기 제2 영역을 에칭하되, 상기 제1 컨택홀 하부는 상기 제3 실리사이드에 의해 에칭되지 않는다. 또한, 상기 제1 영역은 PMOS 소자가 형성되는 영역이고, 상기 제2 영역은 NMOS 소자가 형성되는 영역이고, 상기 제2 깊이는 상기 제1 깊이보다 길다.
상기 제1 컨택홀을 형성하는 것은, 상기 제2 영역 상에 레지스트막을 덮고 상기 제1 영역의 소오스/드레인 영역에 상기 제1 깊이의 상기 제1 컨택홀을 형성하는 것을 포함하고, 상기 제1 컨택홀을 형성한 후에, 상기 레지스트막을 제거하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법에 대한 순서도이다.
도 4 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11 및 도 12는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여 본 발명의 제1 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자는 기판(100), 제1 및 제2 게이트 전극(121, 120), 제1 및 제2 소오스/드레인 영역(111, 110), 제1 및 제2 실리사이드(211, 215), 층간 절연막 패턴(290), 캡핑막 패턴(220), 제1 및 제2 배선(231, 230)을 포함한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판등 반도체 기판일 수 있다.
기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 PMOS 영역이고 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이에 한정되는 것은 아니며, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역일 수 있다.
기판(100)의 제1 영역(Ⅰ) 상에는 제1 게이트 전극(121)이 위치하고, 제2 영역(Ⅱ) 상에는 제2 게이트 전극(120)이 위치하며, 제1 게이트 전극(121)의 적어도 일측에는 제1 소오스/드레인 영역(111)이, 제2 게이트 전극(120)의 적어도 일측에는 제2 소오스/드레인 영역(110)이 배치될 수 있다. 제1 및 제2 게이트 전극(121, 120)은 게이트 절연막 패턴(131, 130), 게이트 전극 구조체(141, 140) 및 게이트 마스크막 패턴(151, 150)을 포함할 수 있다. 게이트 절연막 패턴(131, 130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
게이트 전극 구조체(141, 140)는 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 제한되지 않는다.
게이트 마스크막 패턴(151, 150)은 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있지만, 이에 제한되지 않는다. 게이트 전극 구조체(141, 140)는 게이트 마스크막 패턴(151, 150)에 의해 보호될 수 있다.
한편, 제1 및 제2 게이트 전극(121, 120)의 양 측벽에는 스페이서(115)를 더 포함할 수 있다. 스페이서(115)는 후술하는 제1 및 제2 배선(231, 230) 형성 과정에서 제1 및 제2 게이트 전극(120)을 보호하는 역할을 할 수 있다.
제1 소오스/드레인 영역(111)은, 제1 게이트 전극(121)의 적어도 일측의 기판(100) 내에 형성될 수 있고, 제2 소오스/드레인 영역(110)은, 제2 게이트 전극(120)의 적어도 일측의 기판(100) 내에 형성될 수 있다.
제1 및 제2 소오스/드레인 영역(111, 110) 상의 일부에 식각 방지막(161, 160)이 형성될 수 있다. 구체적으로, 식각 방지막(161, 160)은 제1 및 제2 소오스/드레인 영역(111, 110)과 층간 절연막(290) 사이에 형성될 수 있다. 식각 방지막(161, 160)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 식각 방지막(161, 160)은, 제1 영역(Ⅰ)에서는 제1 소오스/드레인 영역(111), 제1 게이트 전극(121)의 측벽, 및 제1 게이트 전극(121) 상에 컨포말하게 형성될 수 있고, 제2 영역(Ⅱ)에서는 제2 소오스/드레인 영역(110), 제2 게이트 전극(120)의 측벽, 및 제2 게이트 전극(120) 상면에 컨포말하게 형성될 수 있다. 식각 방지막(161, 160)이 소오스/드레인 영역(Ⅰ) 상에 형성되면, 후술하는 층간 절연막(도 3의 291)을 에칭할 때, 기판(100)을 보호할 수 있다.
기판(100)에 이러한 제1 및 제2 게이트 전극(121, 120) 및 제1 및 제2 소오스/드레인 영역(111, 110)을 형성하는 공정은 당업계에 잘 알려진 공정에 의할 수 있으며, 따라서 본 발명에서는 자세한 설명을 생략한다.
제1 소오스/드레인 영역(111) 내의 일부에는 제1 실리사이드(211)가 형성되고, 제2 소오스/드레인 영역(110) 내의 일부에는 제2 실리사이드(215)가 형성된다. 제1 실리사이드(211)는 제1 메탈과 제2 메탈을 포함하고, 제2 실리사이드(215)는 제1 메탈을 포함하며, 제1 메탈과 제2 메탈은 서로 다르다. 제1 및 제2 실리사이드(211, 215)는 제1 및 제2 소오스/드레인 영역(111, 110)의 면 저항, 접촉 저항 등을 감소시키는 역할을 한다. 그런데 제1 실리사이드(211)의 구성 물질과 제2 실리사이드(215)의 구성 물질을 서로 다르게 형성한다면, NMOS 영역과 PMOS 영역의 특징에 맞춰 저항을 감소시키는 정도를 다르게 정할 수 있어서 반도체 소자의 동작 성능을 향상시킬 수 있다. 구체적으로, NMOS 영역은 게이트 전극의 하부에 형성된 채널에 전자를 주입하여 이를 통해 전류가 흐르기 때문에 고집적확된 반도체 소자에서는 저항이 낮을수록 좋다. 그러나 PMOS 영역은 게이트 전극 하부에 형성된 채널에 정공을 형성하여 이를 통해 전류가 흐르기 때문에 NMOS 영역과는 다른 특성을 가지도록 형성할 필요가 있다. 예를 들어, 제1 영역(Ⅰ)이 PMOS 영역인 경우, 제1 실리사이드(211)가 포함하는 제2 메탈은 Pt 등일 수 있고, 제2 영역(Ⅱ)이 NMOS인 경우 제1 및 제2 실리사이드(215)가 포함하는 제1 메탈은 Ti, Ni 등일 수 있으나 상술한 물질에 제한되는 것은 아니다.
한편, 제1 및 제2 실리사이드(211, 215)를 서로 다른 물질로 형성하는 것뿐만 아니라 제1 및 제2 실리사이드(211, 215)가 기판(100)에 접촉되는 면적을 서로 다르게 하여 반도체 소자의 저항 특성을 조절할 수 있다. 구체적으로, 제1 실리사이드(211)와 제1 소오스/드레인 영역(111)이 접촉하는 면적은 제2 실리사이드(215)와 제2 소오스/드레인 영역(110)이 접촉하는 면적과 서로 다를 수 있다. 접촉 면적을 다르게 하기 위하여, 기판(100) 상면으로부터 제2 실리사이드(215) 하면까지의 길이 d2와 기판(100) 상면으로부터 제1 실리사이드(211) 하면까지 길이 d1을 다르게 형성할 수 있다. 또한, 제1 실리사이드(211)의 폭 w1을 제2 실리사이드(215)의 폭 w2와 다르게 형성할 수 있다. 예를 들어, 제1 영역(Ⅰ)이 PMOS 영역이고 제2 영역(Ⅱ)이 NMOS인 경우, 기판(100) 상면으로부터 제2 실리사이드(215) 하면까지의 길이 d2는 기판(100) 상면으로부터 제1 실리사이드(211) 하면까지 길이 d1보다 길 수 있고, 제2 실리사이드(215)의 폭 w2은 제1 실리사이드(211)의 폭 w1보다 클 수 있다.
제1 실리사이드(211)와 제2 실리사이드(215)를 구성하는 물질, 제1 및 제2 실리사이드(211, 215)의 폭 및 제1 및 제2 실리사이드(211, 215)가 기판(100)과 접촉하는 면적은 반도체 소자의 특성, 용도 등에 따라 얼마든지 바뀔 수 있으며, 상술한 바에 의하여 제한되지 않는다.
캡핑막 패턴(220)은 층간 절연막 패턴(290)의 양 측면과 제1 실리사이드(211)의 상면, 그리고 층간 절연막 패턴(290)의 양 측면과 제2 실리사이드(215)의 상면을 따라서 컨포말하게 형성될 수 있다. 캡핑막 패턴(220)은 Ti로 형성할 수 있으나 이에 제한되는 것은 아니다.
제1 실리사이드(211) 상에는 제1 소오스/드레인 영역(111)과 전기적으로 접속하기 위한 제1 배선(231)이 층간 절연막(290)을 관통하도록 형성될 수 있고, 제2 실리사이드(215) 상에는 제2 소오스/드레인 영역(110)과 전기적으로 접속하기 위한 제2 배선(230)이 층간 절연막(290)을 관통하도록 형성될 수 있다. 여기서, 층간 절연막 패턴(290)은 예를 들어, 실리콘 산화막(SiO2)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 제1 배선(231)과 제2 배선(230)은 예를 들어, W(텅스텐)로 형성될 수 있으나 이에 제한되는 것은 아니며, 제1 배선(231)과 제2 배선(230)은 서로 다른 물질로 형성될 수도 있다.
제1 배선(231)의 길이 d3은 제2 배선(230)의 길이 d4와 다를 수 있다. 구체적으로, 후술하는 공정에 의하여 제1 메탈과 제2 메탈을 포함하는 제1 실리사이드(211)의 두께는 제1 메탈을 포함하는 제2 실리사이드(215)의 두께보다 두껍게 형성되기 때문에, 제2 배선(230)의 길이 d4는 제1 배선(231)의 길이 d3보다 길 수 있다.
도 2를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자에 대하여 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자는 본 발명의 제1 실시예예 따른 반도체 소자와는 달리, 게이트 라스트(Gate Last) 공정에 의하여 게이트 전극을 형성한다. 구체적으로, 더미(dummy) 게이트(미도시)를 형성한 상태에서 제1 및 제2 소오스/드레인 영역(111, 110)을 형성한다. 그리고 제1 및 제2 소오스/드레인 영역(111, 110)을 형성한 후에, 제1 영역(Ⅰ) 상에 제3 게이트 전극(125)을, 제2 영역(Ⅱ) 상에 제4 게이트 전극(126)을 형성한다. 제1 및 제2 소오스/드레인(111, 110) 내의 일부에는 제1 실리사이드(211)와 제2 실리사이드(215)가 형성된다. 제1 실리사이드와 제2 실리사이드가 포함하는 물질 및 형상은 본 발명의 제1 실시예에 따른 반도체 소자와 동일하므로 자세한 설명은 생략한다.
제3 게이트 전극(125)은 게이트 절연막(171), 캡핑막(172), 식각방지막(173), 제1 도전형의 일함수 조절막(174), 제2 도전형의 일함수 조절막(175) 및 게이트 메탈 구조체(176) 등을 포함할 수 있다.
게이트 절연막(171)은 실리콘 산화막을 포함할 수도 있고, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(171)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(171)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
캡핑막(172)은 게이트 절연막(171) 상에 형성될 수 있다. 도시된 것과 같이, 캡핑막(172)은 컨포말하게 형성될 수 있다. 캡핑막(172)은 예를 들어, TiN을 포함할 수 있으나 이에 제한되는 것은 아니다.
식각방지막(173)은 캡핑막(172) 상에 형성될 수 있다. 도시된 것과 같이, 식각방지막(173)은 컨포말하게 형성될 수 있다. 식각방지막(173)은, 예를 들어 TaN을 포함할 수 있으나, 이에 제한되는 것은 아니다. 여기서, 식각방지막(173)은 불필요하게 제2 영역(Ⅱ)에 형성되는 제1 도전형 일함수 조절막(174)을 식각할 때, 사용될 수 있다.
한편, 도 2에서는 캡핑막(172)과 식각방지막(173)을 분리하여 도시하였으나, 이와 달리 캡핑막(172)과 식각방지막(173)을 합하여 하나의 막으로 형성할 수도 있으며, 이 경우 상기 하나의 막은 TiN과 TaN 중 적어도 하나를 포함하는 막일 수 있다.
제1 도전형의 일함수 조절막(174)은 식각방지막(173) 상에 형성될 수 있다. 도시된 바와 같이, 일함수 조절막(174)은 컨포말하게 형성될 수 있다. 제1 도전형의 일함수 조절막(174)은 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제1 도전형의 일함수 조절막(70)은 예를 들어, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN 등 중 적어도 하나를 포함할 수 있다.
제2 도전형의 일함수 조절막(175)은 제1 도전형의 일함수 조절막(174) 상에 형성될 수 있다. 제2 도전형은 제1 도전형과 다르며, 제2 도전형은 N형을 포함할 수 있다. 제2 도전형의 일함수 조절막(175)은 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제2 도전형의 일함수 조절막(175)은 예를 들어, TiAl, TiAlN 등을 포함할 수 있다. 제2 도전형의 일함수 조절막(175)이 제1 도전형의 일함수 조절막(174) 상에 형성되어 있어도 제1 도전형의 일함수 조절막(174)이 제2 도전형의 일함수 조절막(175)의 하부에 존재하면, 트랜지스터의 동작 특성에 영향을 미치는 것은 제1 도전형의 일함수 조절막(174)이며, 제2 도전형의 일함수 조절막(175)은 트랜지스터의 동작 특성에 영향을 미치지 못한다. 결국, 제1 도전형의 일함수 조절막(174)만이 트랜지스터의 동작 특성을 조절할 수 있다.
한편, 도 3에서는 게이트 전극(125)이 제1 및 제2 도전형의 일함수 조절막(174, 175)을 모두 포함하는 것으로 도시되어 있으나, 제1 도전형의 일함수 조절막(174)만을 포함할 수도 있다.
게이트 메탈 구조체(176)는 제2 도전형의 일함수 조절막(174) 상에 형성될 수 있다. 게이트 메탈 구조체(176)는 예를 들어, Al, W 등을 포함할 수 있으나 이에 한정되는 것은 아니다.
제2 영역(Ⅱ)의 제4 게이트 전극(126)은 게이트 절연막(171), 캡핑막(172), 식각방지막(173), 제2 도전형의 일함수 조절막(175) 및 게이트 메탈 구조체(176) 등을 포함할 수 있다. 제3 게이트 전극(125)과는 달리, 제4 게이트 전극(126)은 제1 도전형의 일함수 조절막(175)을 포함하지 않는다. 따라서, 제4 게이트 전극(126)은 N형 트랜지스터의 특성을 가지며 동작할 수 있다. 제4 게이트 전극(126)은 제1 도전형의 일함수 조절막(134)만을 포함하지 않을 뿐, 나머지는 제3 게이트 전극(125)과 동일하므로 설명을 생략하기로 한다.
한편, 본 발명의 제2 실시예에 따른 반도체 소자에서는 제3 및 제4 게이트 전극(125, 126)을 형성하는 순서가 본 발명의 제1 실시예에 따른 반도체 소자와 다르기 때문에, 식각 방지막(161, 160)이 제3 및 제4 게이트 전극(125, 126)의 상면에 형성되지 않을 수 있다. 구체적으로, 제3 및 제4 게이트 전극(125, 126)은, 더미 게이트(미도시)를 형성하고, 기판(100)과 더미 게이트를 덮도록 식각 방지막(161, 160)을 형성하며, 더미 게이트를 노출시킨 뒤 형성된다. 더미 게이트를 노출시킬 때, 더미 게이트 상면을 덮던 식각 방지막(161, 160)은 제거된다. 제3 및 제4 게이트 전극(125, 126)을 형성한 뒤에 제3 및 제4 게이트 전극(125, 126) 상면에 다시 식각 방지막(161, 160)을 형성하지 않으므로, 식가 방지막(161, 160)은 제3 및 제4 게이트 전극(125, 126) 상면에는 배치되지 않을 수 있다.
도 3 내지 도 10을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법의 순서도이고, 도 4 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법의 중간 단계 도면들이다.
도 3을 참조하면, 먼저 기판을 제공한다(S100). 구체적으로, 도 4를 참조하면, 제1 게이트 전극(121)과 제1 게이트 전극(121)의 적어도 일측에 위치한 제1 소오스/드레인 영역(111)이 형성된 제1 영역(Ⅰ), 및 제1 영역(Ⅰ)과 같은 형태로 제2 게이트 전극(120)과 제2 소오스/드레인 영역(110)이 형성된 제2 영역(Ⅱ)을 포함하는 기판을 제공한다.
이어서, 다시 도 3을 참조하면, 기판(100)과 제1 및 제2 게이트 전극(121, 120)을 전부 덮는 층간 절연막(291)을 형성한다(S120).
기판(100)을 제공한 후 층간 절연막(291)을 형성하기 전에 제1 및 제2 소오스/드레인 영역(111, 110) 상에 식각 정지막(161, 160)을 형성할 수 있다(S110). 즉, 식각 정지막(161, 160)은 기판(100)과 층간 절연막(291) 사이에 형성될 수 있다. 식각 정지막(161, 160)은 도 3에 도시된 바와 같이 제1 및 제2 게이트 전극(121, 120)의 측면, 상면을 따라 컨포말하게 형성될 수 있다. 그러나, 이에 제한되는 것은 아니며, 식각 정지막(161, 160)은 제1 및 제2 게이트 전극(121, 120)의 측면, 상면에 형성되지 않고 제1 및 제2 소오스/드레인 영역(111, 110)에만 형성될 수도 있다. 식각 정지막(161, 160)은 질화막, 예를 들어, SiN 막일 수 있으나 이에 한정되는 것은 아니다. 식각 정지막(161, 160)을 형성하는 경우, 후술할 제1 및 제2 컨택홀(도 5의 181, 도 7의 180)을 형성하기 전에 기판(100)이 에칭되는 것을 방지할 수 있다. 따라서 기판(100)을 보호하고 추후 제1 및 제2 소오스/드레인 영역(110, 110)을 에칭할 때, 원하는 깊이만큼 정확하게 기판(100)을 에칭할 수 있다.
이어서, 다시 도 3을 참조하면, 층간 절연막을 에칭한다(S130). 구체적으로, 도 4 및 도 5를 참조하면, 제1 소오스/드레인 영역(111) 및 제2 소오스 드레인 영역(110)의 일부가 노출되도록 층간 절연막(291)을 에칭한다. 층간 절연막(291)을 에칭할 때, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 에칭하는 폭을 다르게 할 수 있다. 에칭폭을 다르게 하면, 제1 및 제2 실리사이드(도 1의 211, 215)의 폭을 다르게 할 수 있다. 층간 절연막(291)을 에칭하여 층간 절연막 패턴(290)을 형성한다.
제1 및 제2 소오스/드레인 영역(111, 110) 상에 식각 정지막(161, 160)이 형성되어 있는 경우, 식각 정지막(161, 160)이 노출될 때까지 층간 절연막(291)을 에칭한다.
이어서, 다시 도 3을 참조하면, 제1 컨택홀을 형성한다(S200). 도 6을 참조하면, 제1 영역(Ⅰ)의 제1 소오스/드레인 영역(111)의 일부를 에칭하여 제1 콘택홀(181)을 형성한다. 구체적으로, 제2 영역(Ⅱ)에 레지스트막(240)을 덮는다. 그리고 노출된 제1 소오스/드레인 영역(111)을 에칭하여 제1 소오스/드레인 영역(111) 내에 제1 컨택홀(181)을 형성한다. 건식 에칭 방법 또는 습식 에칭 방법 중 적어도 하나를 이용하여 제1 컨택홀(181)을 형성할 수 있으며, 층간 절연막 패턴(290)은 에칭하지 않고 노출된 제1 소오스/드레인 영역(111)만 에칭한다. 제1 컨택홀(181)은 제1 소오스/드레인 영역(111) 내에 형성되며, 기판(100) 상면으로부터 제1 깊이 d1까지 형성될 수 있다.
한편, 제1 소오스/드레인 영역(111) 상에 식각 방지막(161)이 형성되어 있는 경우, 제1 영역(Ⅰ)에 노출된 식각 방지막(161)은 제1 소오스/드레인 영역(111)의 일부를 에칭할 때, 같이 에칭한다.
이어서, 다시 도 3을 참조하면, 제1 컨택홀을 채우는 제3 실리사이드를 형성한다(S300). 도 7을 참조하면, 제3 실리사이드(213)는 제2 메탈을 포함하며 제2 메탈을 제1 컨택홀(181) 내부에 채워 형성한다. 제1 컨택홀(181) 내부를 채우는 방법으로는 예를 들어, CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 등이 있으나 이에 제한되는 것은 아니다.
이 때, 제2 영역(Ⅱ)이 레지스트막(240)에 덮힌 상태에서 제3 실리사이드(213)를 형성할 수 있도 있고, 레지스트막(240)을 제거한 상태에서 형성할 수도 있다. 레지스트막(240)을 제거한 상태에서 제3 실리사이드(213)를 형성하는 경우, 제2 메탈은 제2 영역(Ⅱ)의 층간 절연막(290)이 에칭된 부분도 채우기 때문에 제2 영역(Ⅱ)에도 제3 실리사이드(213)를 형성할 수 있다. 그러나 추후 공정에 의해서 제2 영역(Ⅱ)의 제3 실리사이드(213)는 제거되기 때문에 제1 영역(Ⅰ)에 제3 실리사이드(213)를 형성할 때, 제2 영역(Ⅱ)에 제3 실리사이드(213)가 형성되어도 문제되지 않는다.
제1 컨택홀(181)에 제3 실리사이드(213)를 형성한 후에, 제3 실리사이드(213)에 열을 가할 수 있다. 제3 실리사이드(213)에 열을 가하면, 제3 실리사이드(213)는 제1 소오스/드레인 영역(111)을 구성하는 물질과 혼합될 수 있다.
이어서, 다시 도 3을 참조하면, 제2 컨택홀을 형성한다(S400). 도 8을 참조하면, 제2 영역(Ⅱ)의 제2 소오스/드레인 영역(110)의 일부를 에칭하여 제2 컨택홀(180)을 형성한다. 제2 컨택홀(180)을 형성할 때에는 제1 컨택홀(181)을 형성할 때와 달리 제1 영역(Ⅰ)에 레지스트막을 덮지 않는다. 레지스트막을 덮지 않은 상태에서 제2 영역(Ⅱ)의 제2 소오스/드레인 영역(110)의 일부를 에칭하여 제2 컨택홀(180) 형성한다. 제1 영역(Ⅰ)에 레지스트막을 덮지 않더라도, 제3 실리사이드(213)에 의해 제1 소오스/드레인 영역(111)은 에칭되지 않는다. 또한, 제3 실리사이드(213)는 제1 소오스/드레인 영역(111)을 구성하는 물질과 혼합되기 때문에 에칭되지 않으며, 에칭되더라도 일부만이 에칭될 수 있다. 제2 컨택홀(180)을 형성하는 것은 제1 컨택홀(181)을 형성할 때와 마찬가지로 건식 에칭 방법 또는 습식 에칭 방법 중 적어도 하나를 이용하여 제2 컨택홀(180)을 형성할 수 있으며, 층간 절연막 패턴(290)은 에칭하지 않고 노출된 제2 소오스/드레인 영역(110)만 에칭한다. 제2 컨택홀(180)은 제2 소오스/드레인 영역(110) 내에 형성되며, 기판(100) 상면으로부터 제2 깊이 d2까지 형성될 수 있다. d2는 d1과 다를 수 있으며, 반도체 소자의 용도, 특성 등에 따라 d2의 길이를 조절할 수 있다. 예를 들어, d2는 d1보다 길 수 있으나 이에 한정되는 것은 아니다.
한편, 제2 소오스/드레인 영역(110) 상에 식각 방지막(160)이 형성되어 있는 경우, 제2 영역(Ⅱ)에 노출된 식각 방지막(160)은 제2 소오스/드레인 영역(110)의 일부를 에칭할 때, 같이 에칭한다.
이어서, 다시 도 3을 참조하면, 제2 실리사이드를 형성한다(S500). 도 9를 참조하면, 제2 실리사이드(215)는 제2 메탈과는 다른 제1 메탈을 포함하며 제1 메탈을 제2 컨택홀(180) 내부에 채워 형성한다. 제2 컨택홀(180) 내부를 채우는 방법으로는 예를 들어, CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 등이 있으나 이에 제한되는 것은 아니다.
제2 영역(Ⅱ)에 제2 실리사이드(215)를 형성할 때, 레지스트막을 사용하지 않을 경우, 제1 영역(Ⅰ)의 제3 실리사이드(213) 상에도 제2 실리사이드(215)가 형성될 수 있다. 즉, 제1 영역(Ⅰ)에는 제3 실리사이드(213)와 제2 실리사이드(215)가 형성될 수 있다. 제1 영역(Ⅰ)에 제2 실리사이드(215)와 제3 실리사이드(213)가 같이 존재하더라도 제3 실리사이드(213)에 포함된 제2 메탈이 있기 때문에 제1 소오스/드레인 영역(111)의 저항 특성을 조절하는 것은 가능하다.
결국, 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법에 의하면, 레지스트막(도 6의 240)을 한 번만 사용하여 제1 소오스/드레인 영역(111)과 제2 소오스/드레인 영역(110)에 서로 다른 실리사이드를 형성할 수 있어, 공정이 단순화되고, 반도체 소자를 제조하는데 드는 비용을 줄일 수 있다.
이어서, 도 10을 참조하면, 기판(100)을 열처리한다. 열처리가 끝나면 제1 소오스/드레인 영역(111) 상의 제3 실리사이드(213)와 제2 실리사이드(215)는 혼합되어 제1 메탈과 제2 메탈을 포함하는 제1 실리사이드(211)로 바뀔 수 있다. 제1 실리사이드(211)는 제3 실리사이드(213)와 제2 실리사이드(215)가 합쳐진 것이므로, 제1 실리사이드(211)의 두께는 제2 영역(Ⅱ)의 제2 실리사이드(215)의 두께보다 두꺼울 수 있다.
한편, 열처리 공정을 진행하더라도 제3 실리사이드(도 9의 213)와 제2 실리사이드(215)가 혼합되지 않을 수도 있다. 이 경우, 제3 실리사이드(도 9의 213)와 제2 실리사이드(215)는 적층된 상태 그대로 존재하며, 제1 실리사이드(211)는 제3 실리사이드(도 9의 213)와 제2 실리사이드(215)가 적층된 상태를 의미할 수 있다.
이어서, 층간 절연막(290)의 상면과 측면 및 제1 실리사이드(211)의 상면, 층간 절연막(290)의 상면과 측면 및 제2 실리사이드(215)의 상면을 따라서 컨포말하게 캡핑막(260)을 형성할 수 있다. 캡핑막(260)은 예를 들어, 스퍼터링(sputtering) 방법에 의해 형성할 수 있다.
이어서, 도 1을 참조하면, 제1 실리사이드(211) 상에 제1 배선(231)을 형성하고 제2 실리사이드(215) 상에 제2 배선(230)을 형성한다. 제1 배선(231)과 제2 배선(230)은 상술한 바와 같이 제1 실리사이드(211)와 제2 실리사이드(215)의 두께 차이에 의해서 길이가 다를 수 있다. 구체적으로, 제1 실리사이드(211)의 길이 d3은 제2 실리사이드(215)의 길이 d4보다 길 수 있다.
이어서, 반도체 소자의 상부를 CMP(chemical mechanical polishing) 공정을 사용하여 층간 절연막 패턴(290)이 노출되도록 연마하면 도 1과 같은 형상의 반도체 소자를 완성할 수 있다.
도 11 및 도 12는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 11 및 도 12를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 11 및 도 12를 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 11의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 11의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 액티브 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)는 도 1의 제1 영역(I)을 이용하여 설명한 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 도 1의 제2 영역(Ⅱ)을 이용하여 설명한 구성을 가질 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 14는 태블릿 PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 제1 실시예에 따른 반도체 소자는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 111: 소오스/드레인 영역
120, 121, 125, 126: 게이트 전극 180, 181: 컨택홀
211, 213, 215: 실리사이드 290: 층간 절연막 패턴
220: 캡핑막 패턴 230, 231: 배선

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 및 제2 영역 상에 각각 형성된 제1 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극 각각의 적어도 일측에 배치된 제1 및 제2 소오스/드레인 영역;및
    상기 제1 및 제2 소오스/드레인 영역에 각각 형성된 제1 및 제2 실리사이드를 포함하되,
    상기 제1 실리사이드와 상기 제1 소오스/드레인 영역이 접촉하는 면적은 상기 제2 실리사이드와 상기 제2 소오스/드레인 영역이 접촉하는 면적과 서로 다른 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 영역은 PMOS 소자가 형성되는 영역이고 상기 제2 영역은 NMOS 소자가 형성되는 영역인 반도체 소자.
  3. 제 1항에 있어서,
    상기 제2 실리사이드는 제1 메탈을 포함하고, 상기 제1 실리사이드는 상기 제1 메탈과, 상기 제1 메탈과 다른 제2 메탈을 포함하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 제1 실리사이드와 접촉하고 상기 제1 실리사이드 상면으로부터 연장된 제1 배선;및
    상기 제2 실리사이드와 접촉하고 상기 제2 실리사이드 상면으로부터 연장된 제2 배선을 더 포함하되,
    상기 제2 배선의 길이는 상기 제1 배선의 길이보다 긴 반도체 소자.
  5. 게이트 전극과 상기 게이트 전극의 적어도 일측에 위치한 소오스/드레인 영역이 형성된 제1 영역과, 상기 게이트 전극과 상기 소오스/드레인 영역이 형성된 제2 영역을 포함하는 기판을 제공하고,
    상기 제1 영역의 소오스/드레인 영역에 제1 깊이의 제1 컨택홀을 형성하고,
    상기 제1 컨택홀을 채우는 제3 실리사이드를 형성하고,
    상기 제2 영역의 소오스/드레인 영역에 상기 제1 깊이와 다른 제2 깊이의 제2 컨택홀을 형성하고,
    상기 제2 컨택홀을 채우는 제2 실리사이드를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 기판을 제공한 후에,
    상기 제1 및 제2 영역의 소오스/드레인 영역 상에 식각 정지막을 형성하고,
    상기 식각정지막 상에 층간 절연막을 형성하고,
    상기 층간 절연막을 상기 식각 정지막의 상면이 노출될 때까지 에칭하는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 컨택홀을 형성하는 것은,
    상기 제1 영역에 노출된 식각 방지막과 상기 제1 영역에 형성된 소오스/드레인 영역 중 일부를 식각하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 5항에 있어서,
    상기 제2 실리사이드를 구성하는 물질과 상기 제3 실리사이드를 구성하는 물질은 서로 다른 반도체 소자 제조 방법.
  9. 제 5항에 있어서,
    상기 제1 컨택홀을 형성하는 것은,
    상기 제2 영역 상에 레지스트막을 덮고,
    상기 제1 소오스/드레인 영역을 에칭하여 상기 제1 컨택홀을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  10. 제 6항에 있어서,
    상기 제1 컨택홀을 형성하는 것은, 상기 제2 영역 상에 레지스트막을 덮고 상기 제1 영역의 소오스/드레인 영역에 상기 제1 깊이의 상기 제1 컨택홀을 형성하는 것을 포함하고,
    상기 제1 컨택홀을 형성한 후에, 상기 레지스트막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
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