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KR101909091B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101909091B1
KR101909091B1 KR1020120050344A KR20120050344A KR101909091B1 KR 101909091 B1 KR101909091 B1 KR 101909091B1 KR 1020120050344 A KR1020120050344 A KR 1020120050344A KR 20120050344 A KR20120050344 A KR 20120050344A KR 101909091 B1 KR101909091 B1 KR 101909091B1
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삼성전자 주식회사
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막; 상기 트렌치 내에 형성된 게이트 절연막; 상기 트렌치 내의 상기 게이트 절연막 상에, 상기 트렌치의 바닥과 측벽을 따라 형성되고, 상기 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하는 일함수 조절막; 및 상기 트렌치 내의 상기 일함수 조절막 상에, 상기 트렌치를 채우는 금속 게이트 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 금속보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하고 있다.
본 발명이 해결하려는 과제는, 갭필 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 갭필 특성이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막; 상기 트렌치 내에 형성된 게이트 절연막; 상기 트렌치 내의 상기 게이트 절연막 상에, 상기 트렌치의 바닥과 측벽을 따라 형성되고, 상기 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하는 일함수 조절막; 및 상기 트렌치 내의 상기 일함수 조절막 상에, 상기 트렌치를 채우는 금속 게이트 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에 형성되고, 서로 이격된 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치 내에 형성된 제1 대체 금속 게이트(replacement metal gate)를 포함하는 NMOS 트랜지스터; 및 상기 제2 트렌치 내에 형성된 제2 대체 금속 게이트를 포함하는 PMOS 트랜지스터를 포함하되, 상기 제1 대체 금속 게이트는 상기 제1 트렌치의 바닥과 측벽을 따라 형성된 제1 N타입 일함수 조절막을 포함하고, 상기 제2 대체 금속 게이트는 상기 제2 트렌치의 바닥과 측벽을 따라 순차적으로 적층된 P타입 일함수 조절막과, 제2 N타입 일함수 조절막을 포함하고, 상기 제2 N타입 일함수 조절막은 상기 트렌치의 측벽에 대해서 예각을 갖는 제1 경사면을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막; 상기 트렌치 내에 형성된 게이트 절연막; 상기 트렌치 내의 상기 게이트 절연막 상에 형성된 제1 TiN막; 상기 트렌치 내의 상기 제1 TiN막 상에 형성된 TaN막; 상기 트렌치 내의 상기 TaN막 상에 형성된 제2 TiN막; 및 상기 트렌치 내의 상기 제2 TiN막 상에 형성된 TiAl막을 포함하되, 상기 제2 TiN막과 TiAl막 중 어느 하나는 상기 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고, 상기 트렌치 내에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에, 상기 층간 절연막의 상면과, 상기 트렌치의 바닥과 측벽을 따라 상기 일함수 조절막을 형성하고, 상기 일함수 조절막의 일부를 제거하여, 상기 일함수 조절막이 상기 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하도록 하고, 상기 일함수 조절막 상에, 상기 트렌치를 채우는 금속 게이트 패턴을 형성한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 제1 영역에 형성된 제1 트렌치와 상기 제2 영역에 형성된 제2 트렌치를 포함하고, 상기 제1 트렌치 내에 제1 게이트 절연막을 형성하고, 상기 제2 트렌치 내에 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막 상에 제1 일함수 조절막을 형성하되, 상기 제1 일함수 조절막은 상기 층간 절연막의 상면과, 상기 제2 트렌치의 바닥과 측벽을 따라 배치되고, 상기 제1 게이트 절연막과 상기 제1 일함수 조절막 상에 제2 일함수 조절막을 형성하되, 상기 제2 일함수 조절막은 상기 층간 절연막의 상면과, 상기 제1 트렌치의 바닥과 측벽과, 상기 제2 트렌치의 바닥과 측벽을 따라 배치되고, 상기 제2 일함수 조절막의 일부를 제거하여, 상기 제2 일함수 조절막이 상기 제2 트렌치의 측벽에 대해서 예각을 갖는 제1 경사면을 포함하도록 하고, 상기 제1 트렌치를 채우는 제1 금속 게이트 패턴과, 상기 제2 트렌치를 채우는 제2 금속 게이트 패턴을 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 또 다른 태양은 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 제1 영역에 형성된 제1 트렌치와 상기 제2 영역에 형성된 제2 트렌치를 포함하고, 상기 제1 트렌치 및 제2 트렌치 내에 게이트 절연막을 형성하고, 상기 게이트 절연막을 형성한 후, 상기 제1 영역과 상기 제2 영역 상에, 제1 일함수 조절막을 형성하고, 상기 제1 일함수 조절막 상에, 상기 제1 영역을 노출하고 상기 제2 영역을 비노출하는 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 이용하여, 상기 제1 영역의 제1 일함수 조절막을 제거하고, 상기 제1 영역의 제1 일함수 조절막을 제거한 후, 상기 제1 영역과 상기 제2 영역 상에 제2 일함수 조절막을 형성하고, 상기 제2 일함수 조절막 상에, 상기 제2 영역을 노출하고 상기 제1 영역을 비노출하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여, 상기 제2 영역의 제2 일함수 조절막을 제거하고, 상기 하드마스크 패턴을 제거하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 III 영역을 확대하여 도시한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7는 도 6의 A-A를 따라 절단한 단면도이다.
도 8는 도 6의 B-B를 따라 절단한 단면도이다.
도 9 및 도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 14 내지 도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 23 내지 도 26은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 III 영역을 확대하여 도시한 도면이다. 도 1에서는 예시적으로, PMOS 트랜지스터의 게이트를 도시하였으나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(200), 트렌치(212)를 포함하는 층간 절연막(210), 게이트 절연막(230), 식각 정지막(240), P형 일함수 조절막(250), N형 일함수 조절막(270), 접착막(280), 금속 게이트 패턴(290) 등을 포함할 수 있다.
기판(200) 내에 STI(Shallow Trench Isolation)과 같은 소자 분리막을 형성하여, 액티브 영역이 정의된다. 기판(200)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
층간 절연막(210)은 기판(200) 상에 형성되고, 트렌치(212)를 포함할 수 있다. 층간 절연막(210)은 2층 이상의 절연막을 적층하여 형성할 수도 있다. 도시된 것과 같이, 트렌치(212)의 측벽에는 스페이서(220)가 형성되어 있고, 트렌치(212)의 바닥면에는 기판(200)이 배치될 수 있으나, 이에 한정되는 것은 아니다. 스페이서(220)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
게이트 절연막(230)은 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 게이트 절연막(230)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(230)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(230)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(230)이 HfO2인 경우에, 게이트 절연막(230)은 약 50Å 이하(약 5 내지 50 Å)의 두께로 형성될 수 있다.
식각 정지막(240)은 트렌치(212) 내의 게이트 절연막(230) 상에 형성될 수 있다. 도시된 것과 같이, 식각 정지막(240)은 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 식각 정지막(240)은 예를 들어, TiN, TaN 중 적어도 하나를 포함할 수 있다. 또는, 식각 정지막(240)은 순차적으로 적층된 TiN막 및 TaN막일 수 있다. 여기서, 식각 정지막(240)은 다른 영역에 형성되고 불필요한 N형 일함수 조절막(270)을 식각할 때, 사용될 수 있다(도 17 및 도 18 참조). 이러한 식각 정지막(240)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 식각 정지막(240)이 TiN막인 경우 약 5 내지 40 Å일 수 있고, 식각 정지막(240)이 TaN막인 경우 약 5 내지 30 Å일 수 있다.
P형 일함수 조절막(250)은 트렌치(212) 내의 식각 정지막(240) 상에 형성될 수 있다. 도시된 것과 같이, P형 일함수 조절막(250)도 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. P형 일함수 조절막(250)은 P형 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 예를 들어, P형 일함수 조절막(250)은 TiN막일 수 있으나, 이에 한정되는 것은 아니다.
N형 일함수 조절막(270)은 트렌치(212) 내의 P형 일함수 조절막(250) 상에 형성될 수 있다. 도시된 것과 같이, N형 일함수 조절막(270)도 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. N형 일함수 조절막(270)은 N형 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. P형 트랜지스터의 동작 특성을 크게 저해하지 않는 경우, N형 일함수 조절막(270)은 제거되지 않고 P형 트랜지스터 내에 배치될 수 있다. 이와 같이 하는 이유는, 포토 공정을 적게 사용하기 위함이다. 이러한 N형 일함수 조절막(270)은 TiAl, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다. 예를 들어, N형 일함수 조절막(270)은 TiAl막일 수 있다.
접착막(280)은 트렌치(212) 내의 N형 일함수 조절막(270) 상에 형성될 수 있다. 접착막(280)은 TiN, Ti 중 적어도 하나를 포함할 수 있다. 또는, 접착막(280)은 순차적으로 적층된 TiN막 및 Ti막일 수 있다. 접착막(280)은 이후에 형성될 금속 게이트 패턴(290)의 접착력을 높이는 역할을 한다.
금속 게이트 패턴(290)은 트렌치(212) 내의 접착막(280) 상에, 트렌치(212)를 채우도록 형성될 수 있다. 이러한 금속 게이트 패턴(290)은 Al, W 등일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 1 및 도 2를 참조하면, P형 일함수 조절막(250)과 N형 일함수 조절막(270)은 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성된다. 특히, 트렌치(212)의 측벽을 따라 배치된 P형 일함수 조절막(250)은 트렌치(212)의 측벽에 대해서 예각(θ1)을 갖는 제1 경사면(256)을 포함한다. 또한, 트렌치(212)의 측벽을 따라 배치된 N형 일함수 조절막(270)은 트렌치(212)의 측벽에 대해서 예각(θ2)을 갖는 제2 경사면(276)을 포함한다. 여기서, 예각(θ1, θ2)은 트렌치(212)의 측벽을 기준으로 시계방향으로 잰 각이 90도를 넘지 않음을 의미한다. 즉, P형 일함수 조절막(250)과 N형 일함수 조절막(270)은 모따기된(chamfered) 형상일 수 있다.
도면에서는, 제1 경사면(256)의 예각(θ1)과, 제2 경사면(276)의 예각(θ2)이 실질적으로 동일한 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 제1 경사면(256)의 예각(θ1)과 제2 경사면(276)의 예각(θ2)은 서로 달라도 무방하다. 예를 들어, 제2 경사면(276)의 예각(θ2)이 제1 경사면(256)의 예각(θ1)보다 크거나, 제2 경사면(276)의 예각(θ2)이 제1 경사면(256)의 예각(θ1)보다 작을 수 있다.
도시된 것과 같이, P형 일함수 조절막(250)의 제1 경사면(256)과, N형 일함수 조절막(270)의 제2 경사면(276)은 서로 연속적일 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 경사면(256)의 종점(end point)과 제2 경사면(276)의 시점(start point)이 서로 동일하지 않아도 무방하다.
도시된 것과 같이, 층간 절연막(210)의 상면에서 P형 일함수 조절막(250)까지의 제1 깊이(L1)는, 층간 절연막(210)의 상면에서 N형 일함수 조절막(270)까지의 제2 깊이(L2)와 서로 다를 수 있다. 예를 들어, 제1 깊이(L1)는 제2 깊이(L2)보다 얕을 수 있다.
또한, P형 일함수 조절막(250)의 종단에 제1 경사면(256)이 형성되어 있으므로, 트렌치(212)의 바닥면에서 멀어질수록 P형 일함수 조절막(250)의 폭은 작아질 수 있다. N형 일함수 조절막(270)의 종단에 제2 경사면(276)이 형성되어 있으므로, 트렌치(212)의 바닥면에서 멀어질수록 N형 일함수 조절막(270)의 폭도 작아질 수 있다.
이러한 P형 일함수 조절막(250) 및 N형 일함수 조절막(270)의 형상으로 인해서, 금속 게이트 패턴(290)의 갭필(gap fill) 특성이 향상될 수 있다.
구체적으로 설명하면, 반도체 장치의 사이즈가 감소함에 따라, 각종 소자(예를 들어, 트랜지스터)들의 사이즈도 작아지게 된다. 따라서, 트렌치(212)의 사이즈도 작아지기 때문에, 트렌치(212) 내의 다수의 기능층(예를 들어, 게이트 절연막, 식각 정지막, 일함수 조절막, 접착막, 금속 게이트 패턴 등)을 형성하기 어려워진다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에 따르면, P형 일함수 조절막(250)의 종단에 제1 경사면(256)이 형성되고, N형 일함수 조절막(270)의 종단에 제2 경사면(276)이 형성되어 있기 때문에, 트렌치(212)의 입구가 넓다. 따라서, 금속 물질로 트렌치(212)를 매립하여 금속 게이트 패턴(290)을 형성하기 용이하다. 금속 물질이 트렌치(212)의 깊은 부분까지 채울 수 있기 때문에, 금속 물질의 갭필 특성이 좋고, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 부분과 다른 점을 위주로 설명한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, P형 일함수 조절막(250)은 트렌치(212)의 측벽에 대해서 예각을 갖는 제1 경사면을 불포함하고, N형 일함수 조절막(270)은 트렌치(212)의 측벽에 대해서 예각을 갖는 제2 경사면을 포함할 수 있다.
N형 일함수 조절막(270)이 제2 경사면을 포함하고 있기 때문에, N형 일함수 조절막(270)이 제2 경사면을 불포함하는 경우에 비해 트렌치(212)의 입구가 넓다. 따라서, 금속 물질로 트렌치(212)를 매립하여 금속 게이트 패턴(290)을 형성하기 용이하다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 부분과 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 N형 일함수 조절막(도 1의 270 참조)을 불포함한다. 전술한 것과 같이, P형 트랜지스터의 동작 특성을 크게 저해하지 않는 경우, N형 일함수 조절막(270)은 제거되지 않고 P형 트랜지스터 내에 배치될 수 있다. 하지만, P형 트랜지스터의 동작 특성을 최대화시키기 위해서, N형 일함수 조절막(270)을 제거할 수 있다. N형 일함수 조절막(270)이 없기 때문에, 트렌치(212)의 입구가 상당히 넓다. 또한, P형 일함수 조절막(250)은 트렌치(212)의 측벽에 대해서 예각을 갖는 제1 경사면을 포함할 수 있다. 따라서, 금속 물질로 트렌치(212)를 매립하여 금속 게이트 패턴(290)을 형성하기 용이하다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 부분과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 기판(100, 200)에 제1 영역(I)과 제2 영역(II)이 정의되고, N형 트랜지스터는 제1 영역(I)에 형성되고, P형 트랜지스터는 제2 영역(II)에 형성될 수 있다.
N형 트랜지스터는, 제1 대체 금속 게이트(replacement metal gate)를 포함할 수 있다. 제1 대체 금속 게이트는 트렌치(112)를 포함하는 층간 절연막(110) 내에 형성될 수 있다.
게이트 절연막(130)은 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 게이트 절연막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(230)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
제1 대체 금속 게이트는 식각 정지막(140), N형 일함수 조절막(170), 접착막(180), 금속 게이트 패턴(190)을 포함할 수 있다. 도시된 것과 같이, 식각 정지막(140), N형 일함수 조절막(170), 접착막(180)은 트렌치(112)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 식각 정지막(240)은 예를 들어, TiN, TaN 중 적어도 하나를 포함할 수 있다. 또는, 식각 정지막(140)은 순차적으로 적층된 TiN막 및 TaN막일 수 있다. N형 일함수 조절막(170)은 N형 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 일함수 조절막(170)은 TiAl, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다. 예를 들어, N형 일함수 조절막(170)은 TiAl막일 수 있다. 접착막(180)은 TiN, Ti 중 적어도 하나를 포함할 수 있다. 또는, 접착막(180)은 순차적으로 적층된 TiN막 및 Ti막일 수 있다. 접착막(180)은 이후에 형성될 금속 게이트 패턴(190)의 접착력을 높이는 역할을 한다. 금속 게이트 패턴(190)은 트렌치(112) 내의 접착막(180) 상에, 트렌치(112)를 채우도록 형성될 수 있다. 이러한 금속 게이트 패턴(190)은 Al, W 등일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도시된 것과 같이, 트렌치(112)의 측벽을 따라 배치된 N형 일함수 조절막(170)은 트렌치(112)의 측벽에 대해서 예각을 갖는 경사면을 포함할 수 있다.
또한, 제2 대체 금속 게이트는 식각 정지막(240), P형 일함수 조절막(250), N형 일함수 조절막(270), 접착막(280), 금속 게이트 패턴(290) 등을 포함할 수 있다. P형 일함수 조절막(250)은 트렌치(212)의 측벽에 대해서 예각을 갖는 경사면을 포함할 수 있고, N형 일함수 조절막(270)도 트렌치(212)의 측벽에 대해서 예각을 갖는 경사면을 포함할 수 있다.
도면으로 설명하지 않았으나, 전술한 3개(즉, 도 1, 도 3, 도 4)의 P형 트랜지스터의 게이트 중 어느 하나가, 제2 영역(II)에 형성될 수 있음은 당업자에게 자명하다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7는 도 6의 A-A를 따라 절단한 단면도이다. 도 8는 도 6의 B-B를 따라 절단한 단면도이다. 도 6 내지 도 8에는, 도 1에서 도시된 P형 트랜지스터의 게이트가 핀형 트랜지스터(FinFET)에 적용된 것을 도시하였다.
도 6 내지 도 8을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)은 핀(F1), 게이트 전극(222), 리세스(225), 소오스/드레인(261) 등을 포함할 수 있다.
핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 기판(200)의 일부일 수도 있고, 기판(200)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(201)은 핀(F1)의 측면을 덮을 수 있다.
게이트 전극(222)은 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 게이트 전극(222)은 제1 방향(X1)으로 연장될 수 있다.
도시된 것과 같이, 게이트 전극(222)은 식각 정지막(240), P형 일함수 조절막(250), N형 일함수 조절막(270), 접착막(280), 금속 게이트 패턴(290) 등을 포함할 수 있다.
리세스(225)는 게이트 전극(222) 양측의 핀(F1) 내에 형성될 수 있다. 리세스(225)의 측벽은 경사져 있어서, 리세스(225)의 형상은 기판(100)에서 멀어질수록 넓어질 수 있다. 도 6에 도시된 것처럼, 리세스(225)의 폭은 핀(F1)의 폭보다 넓을 수 있다.
소오스/드레인(261)은 리세스(225) 내에 형성된다. 소오스/드레인(261)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(261)의 상면은 층간 절연막(201)의 하면보다 높을 수 있다. 또한, 소오스/드레인(261)과 게이트 전극(222)은 스페이서(220)에 의하여 절연될 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치(5)가 P형 트랜지스터인 경우, 소오스/드레인(261)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
도시하지 않았으나, 도 3, 도 4에 도시된 P형 트랜지스터의 게이트도 핀형 트랜지스터에 적용될 수 있음은 당업자에게 자명하다.
또는, N형 트랜지스터의 게이트(예를 들어, 도 5의 제1 영역(I)에 형성된 게이트)를 핀형 트랜지스터에 적용한 경우, 소오스/드레인은 기판과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판이 Si일 때, 소오스/드레인은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
도 9 및 도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 9 및 도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 9 및 도 10를 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 10의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 10의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)은 도 1 내지 도 6 중 적어도 하나를 이용하여 설명한 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 도 5의 제1 영역(I)에 형성된 게이트를 포함한 구성을 가질 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12 및 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 12는 태블릿 PC이고, 도 13은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이하에서, 도 14 내지 도 21, 도 1을 이용하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 14 내지 도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선 도 14를 참조하면, 제1 영역(I)과 제2 영역(II)이 정의된 기판(100)을 제공한다.
제1 영역(I)에는 희생 게이트 패턴(119)과, 희생 게이트 패턴(119)의 측벽에는 스페이서(120)가 형성되어 있다. 층간 절연막(110)은 희생 게이트 패턴(119) 및 스페이서(120)를 둘러싸고, 희생 게이트 패턴(119)의 상면을 노출시킨다.
제2 영역(II)에는 희생 게이트 패턴(219)과, 희생 게이트 패턴(219)의 측벽에는 스페이서(220)가 형성되어 있다. 층간 절연막(210)은 희생 게이트 패턴(219) 및 스페이서(220)를 둘러싸고, 희생 게이트 패턴(219)의 상면을 노출시킨다.
희생 게이트 패턴(119)과 희생 게이트 패턴(219)은 예를 들어, 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 15를 참조하면, 희생 게이트 패턴(119)과 희생 게이트 패턴(219)을 제거하여, 제1 영역(I)에 트렌치(112)를 포함하는 층간 절연막(110)을 완성하고, 제2 영역(II)에 트렌치(212)를 포함하는 층간 절연막(210)을 완성한다.
이어서, 트렌치(112) 내에 게이트 절연막(130a)을 형성하고, 트렌치(212) 내에 게이트 절연막(230a)을 형성한다. 구체적으로, 게이트 절연막(130a)은 층간 절연막(110)의 상면과 트렌치(112)의 측벽, 바닥면을 따라서 컨포말하게 형성된다. 게이트 절연막(230a)은 층간 절연막(210)의 상면과 트렌치(212)의 측벽, 바닥면을 따라서 컨포말하게 형성된다. 게이트 절연막(130a)과 게이트 절연막(230a)은 고유전율막일 수 있다.
이어서, 트렌치(112) 내의 게이트 절연막(130a) 상에 식각 정지막(140a)을 형성하고, 트렌치(212) 내의 게이트 절연막(230a) 상에 식각 정지막(240a)을 형성한다. 식각 정지막(140a)과 식각 정지막(240a)은 각각 제1 층간 절연막(110a)과 층간 절연막(210a) 상에도 형성된다.
도 16을 참조하면, 식각 정지막(140a, 240a) 상에 P형 일함수 조절막(150a, 250a)을 형성한다.
도시된 것과 같이, P형 일함수 조절막(150a, 250a)은 층간 절연막(110)의 상면과 트렌치(112)의 측벽과 바닥면, 층간 절연막(210)의 상면과 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성된다.
P형 일함수 조절막(150a, 250a)은 예를 들어, TiN일 수 있다.
도 17을 참조하면, 제1 영역(I)에 형성된 P형 일함수 조절막(150a)을 제거하고, 제2 영역(II)에 형성된 P형 일함수 조절막(250a)은 남긴다. 즉, P형 일함수 조절막(250a)은 트렌치(212) 내의 게이트 절연막(230a) 상에 남겨진다.
도 18를 참조하면, 트렌치(112) 내의 식각 정지막(140a) 상에 N형 일함수 조절막(170a)을 형성하고, 트렌치(212) 내의 P형 일함수 조절막(250a) 상에 N형 일함수 조절막(270a)을 형성한다.
도시된 것과 같이, N형 일함수 조절막(170a, 270a)은 층간 절연막(110)의 상면과 트렌치(112)의 측벽과 바닥면, 층간 절연막(210)의 상면과 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성된다.
도 19를 참조하면, 제1 영역(I)에 형성된 N형 일함수 조절막(170a) 상에 하드마스크(198)를 형성하고, 제2 영역(II)에 형성된 N형 일함수 조절막(270a) 상에 하드마스크(298)를 형성한다.
도시된 것과 같이, 하드마스크(198, 298)는 층간 절연막(110)의 상면과 트렌치(112)의 측벽과 바닥면, 층간 절연막(210)의 상면과 트렌치(212)의 측벽과 바닥면을 따라서 컨포말하게 형성된다.
여기서, 하드마스크(198, 298)는 산화막, 산질화막, 질화막 등일 수 있으나, 이에 한정되지 않는다.
도 20을 참조하면, 제1 영역(I)을 비노출하고 제2 영역(II)을 노출하는 포토레지스트막(199)을 형성한다.
이어서, 제2 영역(II)에 형성되어 있는 N형 일함수 조절막(도 19의 270a)의 일부 및 P형 일함수 조절막(도 19의 250a)의 일부를 제거한다. 그 결과, N형 일함수 조절막(270)이 트렌치(212)의 측벽에 대해서 예각을 갖는 제1 경사면을 포함하고 P형 일함수 조절막(250)이 트렌치(212)의 측벽에 대해서 예각을 갖는 제2 경사면을 포함한다.
예를 들어, RIE(Reactive Ion Etching)를 이용하여 식각할 수 있다. 구체적으로, 층간 절연막(210) 상면에 형성된 하드마스크(298)가 제거되도록 식각할 수 있다. 층간 절연막(210) 상면에 형성된 하드마스크(298)가 식각되는 동안, 전계가 모이는 N형 일함수 조절막(270a) 및 P형 일함수 조절막(250a)의 모서리 부분은 더 많이 식각된다. 즉, 트렌치(212)의 입구에 위치하는 N형 일함수 조절막(270a) 및 P형 일함수 조절막(250a)의 모서리 부분이 식각된다. 따라서, 도시된 것과 같이, 완성된 N형 일함수 조절막(270)과 P형 일함수 조절막(250)은 모따기된(chamfered) 형상이 될 수 있다. 즉, N형 일함수 조절막(270)과 P형 일함수 조절막(250)은 각각 트렌치(212)의 측벽에 대해서 예각을 갖는 경사면을 가질 수 있다. 한편, N형 일함수 조절막(270a)과 P형 일함수 조절막(250a)을 모따기한 후, 제2 영역(II)의 트렌치(212) 내에 하드마스크(298)의 일부가 남아있을 수 있다.
이어서, 포토레지스트막(199)을 제거한다.
이어서, 남겨진 하드마스크(298)의 일부도 제거한다.
도 21을 참조하면, 접착막(180a)을 트렌치(112) 내의 N형 일함수 조절막(170a) 상에 형성하고, 접착막(280a)을 트렌치(212) 내의 N형 일함수 조절막(270b) 상에 형성한다.
이어서, 금속 게이트 패턴(190a)은 트렌치(112) 내의 접착막(180a) 상에 트렌치(112)를 채우도록 형성하고, 금속 게이트 패턴(290a)은 트렌치(212) 내의 접착막(280a) 상에 트렌치(212)를 채우도록 형성한다.
여기서, N형 일함수 조절막(270b)과 P형 일함수 조절막(250b)은 모따기되어 있기 때문에, 트렌치(212)의 입구가 넓다. 따라서, 금속 게이트 패턴(290a)으로 트렌치(212)를 채우는 것이 용이하다.
다시 도 1을 참조하면, 층간 절연막(210)의 상면이 보이도록 평탄화 공정을 진행한다. 평탄화 공정을 통해서, 제1 영역(I)에 N형 트랜지스터의 제1 대체 금속 게이트가 완성되고, 제2 영역(II)에 P형 트랜지스터의 제2 대체 금속 게이트가 완성된다. 제2 대체 금속 게이트는 모따기된 P형 일함수 조절막(250), N형 일함수 조절막(270)을 포함할 수 있다.
이하, 도 22 및 도 3을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다. 도 22는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의상, 도 14 내지 도 21을 이용하여 설명한 부분과 차이나는 부분을 위주로 설명한다. 도 22는 도 19의 단계 다음에 이루어지는 공정 도면이다.
본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서, 제1 영역(I)에 형성된 N형 일함수 조절막(170a) 상에 하드마스크(198)를 형성하고, 제2 영역(II)에 형성된 N형 일함수 조절막(270a) 상에 하드마스크(298)를 형성한다(도 19을 참조). 포토레지스트막(199)을 이용하여, 제2 영역(II)에 형성되어 있는 N형 일함수 조절막(270a)의 일부 및 P형 일함수 조절막(250a)의 일부를 식각한다. 포토레지스트막(199)이 제1 영역(I)을 비노출하기 때문에, 제1 영역(I)에 있는 N형 일함수 조절막(170a)는 식각되지 않는다(도 20 참조).
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에서, 포토레지스트막(도 20의 199 참조)를 이용하지 않는다.
기판(100, 200)을 전면 식각한다. 즉, 제2 영역(II)에 있는 N형 일함수 조절막(도 19의 270a 참조)의 일부 및 P형 일함수 조절막(도 19의 250a 참조)의 일부를 식각하는 동안, 제1 영역(I)에 있는 N형 일함수 조절막(170a)의 일부도 식각한다. 그 결과, N형 일함수 조절막(170)는 트렌치(112)의 측벽에 대해서 예각을 갖는 경사면을 갖게 된다. 여기서, N형 일함수 조절막(170a, 270a)과 P형 일함수 조절막(250a)을 모따기한 후, 트렌치(112, 212) 내에 하드마스크의 일부가 남아있을 수 있다.
이어서, 남겨진 하드마스크를 제거한다.
다시 도 3을 참조하면, 접착막(280a)을 트렌치(212) 내의 N형 일함수 조절막(270b) 상에 형성한다. 이어서, 금속 게이트 패턴(290a)은 트렌치(212) 내의 접착막(280a) 상에 트렌치(212)를 채우도록 형성한다. 이어서, 층간 절연막(210)의 상면이 보이도록 평탄화 공정을 진행한다.
이하, 도 23 내지 도 26을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다. 도 23 내지 도 26은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 도 23은 도 16의 단계 다음에 이루어지는 공정 도면이다.
도 23을 참조하면, P형 일함수 조절막(도 16의 150a, 250a 참조) 상에, 제1 영역(I)을 노출하고 제2 영역(II)을 비노출하는 하드마스크 패턴(297)을 형성한다.
이어서, 하드마스크 패턴(297)을 이용하여, 제1 영역(I)의 제1 일함수 조절막(150a)을 제거한다.
도 24를 참조하면, 제1 영역(I)의 P형 일함수 조절막(250a)을 제거한 후, 제1 영역(I)과 제2 영역(II) 상에 N형 일함수 조절막(170a, 270a)을 형성한다.
도 25를 참조하면, N형 일함수 조절막(170a, 270a) 상에, 제2 영역(II)을 노출하고 제1 영역(I)을 비노출하는 포토레지스트 패턴(293)을 형성한다.
이어서, 포토레지스트 패턴(293)을 이용하여, 제2 영역(II)의 N형 일함수 조절막(270a)을 제거한다. 예를 들어, 습식 식각을 이용할 수 있다. N형 일함수 조절막(270a)와 P형 일함수 조절막(250a) 사이에 하드마스크 패턴(297)이 있기 때문에, P형 일함수 조절막(250a)에 영향을 주지 않고, N형 일함수 조절막(270a)을 제거할 수 있다.
이어서, 하드마스크 패턴(297)을 제거한다.
도 26을 참조하면, 접착막을 트렌치(112) 내의 N형 일함수 조절막(도 25의 170a 참조) 상에 형성하고, 트렌치(212) 내의 P형 일함수 조절막(도 25의 250a 참조) 상에 형성한다.
이어서, 금속 물질로 트렌치(112, 212)를 채운다. 여기서, 트렌치(212)에는 N형 일함수 조절막(270)을 포함하지 않고, P형 일함수 조절막(250)만 포함한다. 따라서, 트렌치(212)의 입구가 넓어, 금속 물질로 트렌치(212)를 채우기 용이하다.
이어서, 층간 절연막(110, 212)의 상면이 보이도록 평탄화 공정을 진행한다.
그 결과, 제2 영역(II)의 제2 대체 금속 게이트는 N형 일함수 조절막(270)을 포함하지 않고, P형 일함수 조절막(250)만 포함하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
212: 트렌치 230: 게이트 절연막
240: 식각 정지막 270: P형 일함수 조절막
280: 접착막 290: 금속 게이트 패턴

Claims (10)

  1. 제1 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상에 형성되고, 트렌치를 포함하는 층간 절연막;
    상기 트렌치 내에 형성된 게이트 절연막;
    상기 트렌치 내의 상기 게이트 절연막 상에 형성된 제1 일함수 조절막;
    상기 트렌치 내의 상기 제1 일함수 조절막 상에 형성된 제2 일함수 조절막; 및
    상기 제2 일함수 조절막 상에, 상기 트렌치를 채우는 금속 게이트 패턴을 포함하되,
    상기 제1 일함수 조절막은 상기 트렌치의 제1 측벽을 따라 연장되는 제1 부분, 상기 트렌치의 제2 측벽을 따라 연장되는 제2 부분 및 상기 트렌치의 바닥면을 따라 연장되는 제3 부분을 포함하고,
    상기 제1 일함수 조절막의 상기 제1 부분은 상기 기판의 상기 제1 면에 대하여 경사진 상면을 포함하고,
    상기 제2 일함수 조절막의 최상부는 상기 제1 일함수 조절막의 최상부보다 상기 기판의 상기 제1 면에 가깝게 형성되는 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제2 일함수 조절막은 상기 기판의 상기 제1 면에 대하여 경사진 상면을 갖고,
    상기 제1 일함수 조절막의 경사진 상면과 상기 제2 일함수 조절막의 경사진 상면은 연속적인 반도체 장치.
  4. 제 1항에 있어서,
    상기 층간 절연막의 상면에서 상기 제1 일함수 조절막까지의 제1 깊이는, 상기 층간 절연막의 상면에서 상기 제2 일함수 조절막까지의 제2 깊이와 서로 다른 반도체 장치.
  5. 삭제
  6. 제1 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상에 형성되고, 서로 이격된 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치 내에 형성된 제1 대체 금속 게이트(replacement metal gate)를 포함하는 NMOS 트랜지스터; 및
    상기 제2 트렌치 내에 형성된 제2 대체 금속 게이트를 포함하는 PMOS 트랜지스터를 포함하되,
    상기 제1 대체 금속 게이트는 상기 제1 트렌치의 제1 측벽, 제2 측벽 및 바닥면을 따라 형성된 제1 N타입 일함수 조절막을 포함하고,
    상기 제2 대체 금속 게이트는 상기 제2 트렌치의 제1 측벽, 제2 측벽 및 바닥면을 따라 순차적으로 적층된 P타입 일함수 조절막 및 제2 N타입 일함수 조절막을 포함하고,
    상기 제2 N타입 일함수 조절막은 상기 제2 트렌치의 제1 측벽을 따라 연장되는 제1 부분, 상기 제2 트렌치의 제2 측벽을 따라 연장되는 제2 부분 및 상기 제2 트렌치의 바닥면을 따라 연장되는 제3 부분을 포함하고,
    상기 제2 N타입 일함수 조절막의 상기 제1 부분은 상기 기판의 상기 제1 면에 대하여 경사진 상면을 포함하고,
    상기 제2 N타입 일함수 조절막의 최상부는 상기 P타입 일함수 조절막의 최상부보다 상기 기판의 상기 제1 면에 가깝게 형성되는 반도체 장치.
  7. 제1 면을 포함하는 기판;
    상기 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막;
    상기 트렌치 내에 형성된 게이트 절연막;
    상기 트렌치 내의 상기 게이트 절연막 상에 형성된 제1 TiN막;
    상기 트렌치 내의 상기 제1 TiN막 상에 형성된 TaN막;
    상기 트렌치 내의 상기 TaN막 상에 형성된 제2 TiN막; 및
    상기 트렌치 내의 상기 제2 TiN막 상에 형성된 TiAl막을 포함하되,
    상기 제2 TiN막과 상기 TiAl막 중 어느 하나는 상기 기판의 상기 제1 면에 대하여 경사진 상면을 포함하고,
    상기 TiAl막의 최상부는 상기 제2 TiN막의 최상부보다 상기 기판의 상기 제1 면에 가깝게 형성되는 반도체 장치.
  8. 기판의 제1 면 상에, 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치 내에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에, 상기 층간 절연막의 상면과, 상기 트렌치의 바닥면 및 측벽을 따라 제1 일함수 조절막을 형성하고,
    상기 제1 일함수 조절막 상에 제2 일함수 조절막을 형성하고,
    상기 제1 일함수 조절막의 일부 및 상기 제2 일함수 조절막의 일부를 제거하여, 상기 제1 일함수 조절막이 상기 기판의 상기 제1 면에 대하여 경사진 상면을 갖도록 하고,
    상기 일함수 조절막 상에, 상기 트렌치를 채우는 금속 게이트 패턴을 형성하는 것을 포함하되,
    상기 제2 일함수 조절막의 최상부는 상기 제1 일함수 조절막의 최상부보다 상기 기판의 상기 제1 면에 가깝게 형성되는 반도체 장치의 제조 방법.
  9. 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 기판 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 제1 영역에 형성된 제1 트렌치와 상기 제2 영역에 형성된 제2 트렌치를 포함하고,
    상기 제1 트렌치 내에 제1 게이트 절연막을 형성하고, 상기 제2 트렌치 내에 제2 게이트 절연막을 형성하고,
    상기 제2 게이트 절연막 상에 제1 일함수 조절막을 형성하되, 상기 제1 일함수 조절막은 상기 층간 절연막의 상면과, 상기 제2 트렌치의 바닥과 측벽을 따라 배치되고,
    상기 제1 게이트 절연막과 상기 제1 일함수 조절막 상에 제2 일함수 조절막을 형성하되, 상기 제2 일함수 조절막은 상기 층간 절연막의 상면과, 상기 제1 트렌치의 바닥과 측벽과, 상기 제2 트렌치의 바닥과 측벽을 따라 배치되고,
    상기 제2 일함수 조절막의 일부를 제거하여, 상기 제2 일함수 조절막이 상기 기판의 제1 면에 대하여 경사진 상면을 갖도록 하고,
    상기 제1 트렌치를 채우는 제1 금속 게이트 패턴과, 상기 제2 트렌치를 채우는 제2 금속 게이트 패턴을 형성하는 것을 포함하되,
    상기 제2 트렌치 내에서, 상기 제2 일함수 조절막의 최상부는 상기 제1 일함수 조절막의 최상부보다 상기 기판의 상기 제1 면에 가깝게 형성되는 반도체 장치의 제조 방법.
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