[go: up one dir, main page]

JP4459257B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4459257B2
JP4459257B2 JP2007168639A JP2007168639A JP4459257B2 JP 4459257 B2 JP4459257 B2 JP 4459257B2 JP 2007168639 A JP2007168639 A JP 2007168639A JP 2007168639 A JP2007168639 A JP 2007168639A JP 4459257 B2 JP4459257 B2 JP 4459257B2
Authority
JP
Japan
Prior art keywords
metal
type
insulating film
fin
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007168639A
Other languages
English (en)
Other versions
JP2009010086A (ja
Inventor
正和 後藤
実 藤原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007168639A priority Critical patent/JP4459257B2/ja
Priority to US12/146,667 priority patent/US7932564B2/en
Publication of JP2009010086A publication Critical patent/JP2009010086A/ja
Application granted granted Critical
Publication of JP4459257B2 publication Critical patent/JP4459257B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置に関する。
近年、閾値のばらつきが小さいフィン型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＳＲＡＭ（Static Random Access Memory）に用い、その他の回路には、従来技術の適用が可能なプレーナ型ＭＯＳＦＥＴを用いた混載型集積回路が提案されている（例えば、特許文献１参照）。
H. Kawasaki et al., Symp. on VLSI Tech., pp86-87, 2006.
本発明の目的は、それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供することにある。
本発明の一態様は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有し、前記第１のゲート絶縁膜は、前記第１のゲート電極にフェルミレベルピニングを発生させる絶縁膜に不純物を注入することにより形成されることを特徴とする半導体装置を提供する。
また、本発明の他の一態様は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有し、前記第１のゲート絶縁膜は、前記第１のゲート電極にフェルミレベルピニングを発生させる発生層と、前記発生層によるフェルミレベルピニングを打ち消す方向に前記第１のゲート電極のフェルミレベルをシフトさせる抑制層と、を有することを特徴とする半導体装置を提供する。
また、本発明の他の一態様は、第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の金属含有層、前記第１の金属含有層上に形成されたバリアメタル、および前記バリアメタル上に形成された第１の半導体層を含む第１のゲート電極と、を有するプレーナ型ＭＯＳＦＥＴと、前記第１のゲート絶縁膜と同一の材料からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された前記バリアメタルと同一の材料からなる第２の金属含有層、および前記第２の金属含有層上に形成された第２の半導体層を含む第２のゲート電極と、を有するフィン型ＭＯＳＦＥＴと、を有することを特徴とする半導体装置を提供する。
本発明によれば、それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供することができる。
通常、プレーナ型ＭＯＳＦＥＴにおいては、閾値を小さくするために、フェルミレベルがＳｉのバンドエッジ付近にある材料をゲート電極の材料に用いる。一方、フィン型ＭＯＳＦＥＴは、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型ＭＯＳＦＥＴと比較して、ゲート電圧の印加に対する応答性が高い。
そのため、プレーナ型ＭＯＳＦＥＴとフィン型ＭＯＳＦＥＴを半導体装置に混載する場合、フィン型ＭＯＳＦＥＴのゲート電極をプレーナ型ＭＯＳＦＥＴのゲート電極と同一の材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。そのため、従来の技術によれば、フィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴのゲート電極を異なるフェルミレベルを有する材料で作り分ける必要があり、製造工程が複雑化するという問題がある。
さらに、ゲート電極としてメタルゲート電極を用いる場合は、ゲート電極をフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴで作り分けるために、一方のトランジスタにおいて、ゲート電極を剥離して別のゲート電極に置き換える工程を行うため、ゲート絶縁膜がダメージを受けてしまうという問題がある。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２は、図１に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図である。
半導体装置１は、半導体基板２上に形成されたプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０、プレーナ型ＭＯＳＦＥＴ１０とフィン型ＭＯＳＦＥＴ２０を電気的に分離する素子分離領域３、を有して概略構成される。
プレーナ型ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２を有する。ゲート電極１２は、ゲート絶縁膜１１上に形成された金属含有層１２ａと、金属含有層１２ａ上に形成されたバリアメタル１２ｂと、バリアメタル１２ｂ上に形成された半導体層１２ｃとを含む。なお、図示しないが、半導体基板２の表面近傍のゲート電極１２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、半導体基板２のプレーナ型ＭＯＳＦＥＴ１０下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極１２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
フィン型ＭＯＳＦＥＴ２０は、半導体基板２上に形成されたフィン２３と、ゲート絶縁膜２１を介してフィン２３の両側面を挟むように形成されたゲート電極２２とを含む。ゲート電極２２は、ゲート絶縁膜２１上に形成された金属含有層２２ａと、金属含有層２２ａ上に形成されたバリアメタル２２ｂと、バリアメタル２２ｂ上に形成された半導体層２２ｃとを含む。また、ゲート電極２２とフィン２３の上面との間、およびゲート電極２２と素子分離領域３との間に、絶縁膜４が形成されている。なお、図示しないが、フィン２３内のゲート電極２２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、フィン２３内にウェルが形成されていてもよい。また、図示しないが、ゲート電極２２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
半導体基板２には、Ｓｉ基板等が用いられる。
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
ゲート電極１２の金属含有層１２ａ、およびゲート電極２２の金属含有層２２ａは、メタルゲート電極として働いてゲート電極１２、２２の空乏化を防ぐ層であり、フェルミレベルがＳｉのバンドエッジに近い金属含有材料からなる。金属含有層１２ａ、２２ａがｎ型の導電型を有する場合は、フェルミレベルがＳｉの伝導帯の下端に近いＴａＣ、ＨｆＢ等の材料を用いることができる。また、金属含有層１２ａ、２２ａがｐ型の導電型を有する場合は、フェルミレベルがＳｉの価電子帯の上端に近いＷＮ、ＲｕＯ等の材料を用いることができる。また、金属含有層１２ａ、２２ａは、製造工程を簡略化するために、同一の材料から形成されることが好ましい。
ゲート電極１２の半導体層１２ｃ、およびゲート電極２２の半導体層２２ｃは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。半導体層１２ｃ、２２ｃがｎ型の導電型を有する場合は、導電型不純物として、Ａｓ、Ｐ等のｎ型不純物イオンが用いられる。一方、ｐ型の導電型を有する場合は、Ｂ、ＢＦ２等のｐ型不純物イオンが用いられる。半導体層１２ｃ、２２ｃを形成することにより、従来の多結晶Ｓｉゲート電極プロセスとの整合性を向上させることができる。
ゲート電極１２のバリアメタル１２ｂ、およびゲート電極２２のバリアメタル２２ｂは、半導体層１２ｃ、２２ｃと反応しにくい性質を有する材料からなり、金属含有層１２ａ、２２ａと半導体層１２ｃ、２２ｃが反応することを防ぐ。バリアメタル１２ｂ、２２ｂは、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｃｏ等の金属、あるいはこれらの金属の化合物であるＴａＮ、ＴｉＮ等からなる。また、バリアメタル１２ｂ、２２ｂは、製造工程を簡略化するために、同一の材料から形成されることが好ましい。なお、バリアメタル１２ｂ、２２ｂは必須ではない。
なお、ゲート電極１２、２２には、バリアメタル１２ｂ、２２ｂは必須ではない。また、ゲート電極１２、２２は、それぞれ金属含有層１２ａ、２２ａのみを有する構成であってもよい。また、ゲート電極１２、２２は、それぞれ半導体層１２ｃ、２２ｃのみを有する構成であってもよい。
ゲート絶縁膜２１は、金属含有層２２ａにフェルミレベルピニングを発生させる性質を有する。ここで、フェルミレベルピニングとは、ゲート電極中の原子とゲート絶縁膜中の原子が結合する等の理由により、ゲート電極のフェルミレベルがＳｉのミッドギャップ付近に固定される現象をいう。本実施の形態においては、ゲート絶縁膜２１により金属含有層２２ａのフェルミレベルがＳｉのミッドギャップ付近に固定される。
ゲート絶縁膜２１は、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯＮ、ＨｆＯ等のＨｆ系酸化物、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯＮ、ＺｒＯ等のＺｒ系酸化物からなるＨｉｇｈ−ｋ絶縁膜である。
ゲート絶縁膜１１は、金属含有層１２ａにフェルミレベルピニングを発生させない性質を有する。ここで、金属含有層１２ａにフェルミレベルピニングを発生させない性質とは、金属含有層１２ａのフェルミレベルをＳｉのミッドギャップ付近に固定しない性質を意味し、金属含有層１２ａのフェルミレベルが全く移動しないということを意味するものではない。
ゲート絶縁膜１１は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の本来フェルミレベルピニングを発生させる性質を有さない材料を用いてもよいが、製造工程を簡略化するために、ゲート絶縁膜２１の材料と同一の材料に不純物を注入して金属含有層１２ａにフェルミレベルピニングを発生させる性質を抑えた材料を用いることが好ましい。
ここで、フェルミレベルピニングを発生させる性質を有する材料がＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系酸化物からなる場合は、Ｌａ、Ｚｒ、Ａｌ等の不純物を注入することにより、フェルミレベルピニングの発生を抑えることができる。また、フェルミレベルピニングを発生させる性質を有する材料がＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系酸化物からなる場合は、Ｌａ、Ａｌ等の不純物を注入することにより、フェルミレベルピニングの発生を抑えることができる。
なお、プレーナ型ＭＯＳＦＥＴ１０のゲート電極１２の上面、およびソース・ドレイン領域（半導体基板２）の上面、フィン型ＭＯＳＦＥＴ２０のゲート電極２２の上面、およびフィン２３の表面にシリサイド層が形成された構成であってもよい。
プレーナ型ＭＯＳＦＥＴ１０の金属含有層１２ａは、閾値を小さくするために、フェルミレベルがＳｉのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層１２ａにフェルミレベルピニングが発生してしまうと、フェルミレベルがＳｉのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、ゲート絶縁膜１１に不純物を注入して、金属含有層１２ａにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
一方、フィン型ＭＯＳＦＥＴ２０は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型ＭＯＳＦＥＴ１０と比較して、ゲート電圧の印加に対する応答性が高い。そのため、フィン型ＭＯＳＦＥＴ２０の金属含有層２２ａを、プレーナ型ＭＯＳＦＥＴ１０の金属含有層１２ａと同一の、フェルミレベルがＳｉのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
そこで、金属含有層２２ａにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜２１をフィン型ＭＯＳＦＥＴ２０に用いて、敢えて金属含有層２２ａにフェルミレベルピニングを発生させることにより、金属含有層２２ａのフェルミレベルをＳｉのミッドギャップ付近に固定して閾値を上昇させる。その結果、フィン型ＭＯＳＦＥＴ２０は好ましい閾値を有することとなる。
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）〜（ｉ）、図３Ｄ（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図２が示す断面に対応する。
まず、図３Ａ（ａ）に示すように、例えば、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）により半導体基板２をパターニングし、フィン２３と、素子分離領域３を形成するための溝を形成する。
次に、図３Ａ（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により酸化膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）により平坦化して、素子分離領域３を形成する。
素子分離領域３を形成した後、イオン注入法により導電型不純物をプレーナ型ＭＯＳＦＥＴ領域１０Ｒ、およびフィン型ＭＯＳＦＥＴ領域２０Ｒに注入し、ウェル（図示しない）を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェル内の導電型不純物を活性化させる。
ここで、ｎ型のプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０を形成する場合には、導電型不純物としてＢ等のｐ型不純物を注入し、ｐ型ウェルを形成する。一方、ｐ型のプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０を形成する場合には、導電型不純物としてＰ等のｎ型不純物を注入し、ｎ型ウェルを形成する。
次に、図３Ａ（ｃ）に示すように、ＣＶＤ法、プラズマ窒化法等により、プレーナ型ＭＯＳＦＥＴ領域１０Ｒの半導体基板２の表面、およびフィン型ＭＯＳＦＥＴ領域２０Ｒのフィン２３の表面を覆うように絶縁膜５を形成する。絶縁膜５は、隣接する導電材料にフェルミレベルピニングを発生させる性質を有するＨｆ系酸化物等の絶縁膜からなる。
次に、図３Ｂ（ｄ）に示すように、イオン注入法等により、半導体基板２の表面に垂直な方向から絶縁膜５に不純物を注入する。この絶縁膜５の不純物が注入された部分を絶縁膜４とする。絶縁膜４においては、不純物が注入されることにより、隣接する導電材料にフェルミレベルピニングを発生させる性質が抑制される。なお、絶縁膜５のフィン２３の側面に位置する部分には、不純物がほとんど注入されないため、性質の変化は生じない。
なお、フィン型ＭＯＳＦＥＴ領域２０Ｒ上にマスクを形成し、プレーナ型ＭＯＳＦＥＴ領域１０Ｒの絶縁膜５にのみ選択的に不純物を注入して絶縁膜４を形成してもよい。この場合は、不純物の注入を半導体基板２の表面に垂直な方向から行う必要はない。
次に、図３Ｂ（ｅ）に示すように、ＣＶＤ法等により、絶縁膜４、５上に金属含有膜６を形成する。
次に、図３Ｂ（ｆ）に示すように、ＣＶＤ法等により、金属含有膜６上にバリアメタル材料膜７を形成する。
次に、図３Ｃ（ｇ）に示すように、ＣＶＤ法等により、バリアメタル材料膜７上に半導体膜８を形成する。
次に、図３Ｃ（ｈ）に示すように、フィン２３の上面に位置する絶縁膜４をストッパとして、半導体膜８、バリアメタル材料膜７、および金属含有膜６にＣＭＰ等の平坦化処理を施す。
次に、図３Ｃ（ｉ）に示すように、ＣＶＤ法等により、半導体膜８を積み増す。
次に、図３Ｄ（ｊ）に示すように、例えば、フォトリソグラフィとＲＩＥにより、半導体膜８、バリアメタル材料膜７、金属含有膜６、および絶縁膜４をパターニングする。これにより、プレーナ型ＭＯＳＦＥＴ領域１０Ｒにおいて、半導体層８、バリアメタル材料膜７、金属含有膜６、および絶縁膜４は、それぞれ半導体層１２ｃ、バリアメタル１２ｂ、金属含有層１２ａ、およびゲート絶縁膜１１に加工される。一方、フィン型ＭＯＳＦＥＴ領域２０Ｒにおいては、半導体層８、バリアメタル材料膜７、および金属含有膜６は、それぞれ半導体層２２ｃ、バリアメタル２２ｂ、金属含有層２２ａに加工される。また、フィン２３の側面に位置する絶縁膜５は、ゲート絶縁膜２１として用いられる。
その後、図示しないが、フィン２３の表面の絶縁膜４、５の露出部分（ゲート電極２２に囲まれていない部分）をエッチングにより除去する。次に、イオン注入法等により、ゲート電極１２、２２をマスクとして半導体基板２、およびフィン２３に導電型不純物を注入し、プレーナ型ＭＯＳＦＥＴ領域１０Ｒ、およびフィン型ＭＯＳＦＥＴ領域２０Ｒにそれぞれソース・ドレイン領域のエクステンション領域を形成する。ここで、ｎ型のプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０を形成する場合には、導電型不純物としてＰ等のｎ型不純物を注入し、ｎ型エクステンション領域を形成する。一方、ｐ型のプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０を形成する場合には、導電型不純物としてＢ等のｐ型不純物を注入し、ｐ型エクステンション領域を形成する。
次に、ゲート電極１２、２２の側面に、それぞれゲート側壁を形成する。次に、イオン注入法等により、ゲート電極１２、２２およびそれらの側面のゲート側壁をマスクとして半導体基板２、およびフィン２３に導電型不純物を注入し、プレーナ型ＭＯＳＦＥＴ領域１０Ｒ、およびフィン型ＭＯＳＦＥＴ領域２０Ｒにそれぞれソース・ドレイン領域を形成する。ここで、導電型不純物は、エクステンション領域の形成に用いたものと同じ導電型のものを用いる。次に、プレーナ型ＭＯＳＦＥＴ領域１０Ｒ、およびフィン型ＭＯＳＦＥＴ領域２０Ｒ上に金属膜を堆積させ、熱処理を施すことにより、プレーナ型ＭＯＳＦＥＴ１０のゲート電極１２の上面、およびソース・ドレイン領域（半導体基板２）の上面、フィン型ＭＯＳＦＥＴ２０のゲート電極２２の上面、およびフィン２３の表面にシリサイド層を形成する。
（第１の実施の形態の効果）
本発明の第１の実施の形態においては、ゲート電極１２の金属含有層１２ａがＳｉのバンドエッジに近いフェルミレベルを有し、且つゲート絶縁膜１１が金属含有層１２ａにフェルミレベルピニングを発生させない性質を有するため、プレーナ型ＭＯＳＦＥＴ１０は好ましい閾値を有する。
一方、金属含有層２２ａは金属含有層１２ａと同一の材料からなるため、Ｓｉのバンドエッジに近いフェルミレベルを有するが、ゲート絶縁膜２１が金属含有層２２ａにフェルミレベルピニングを発生させる性質を有するため、金属含有層２２ａのフェルミレベルはＳｉのミッドギャップ付近に固定される。その結果、フィン型ＭＯＳＦＥＴ２０は好ましい閾値を有する。
このため、本発明の第１の実施の形態によれば、金属含有層１２ａと金属含有層２２ａを異なる材料を用いて作り分けることなく、プレーナ型ＭＯＳＦＥＴ１０とフィン型ＭＯＳＦＥＴ２０に好ましい閾値を与えることができるため、製造工程を簡略化することができる。
また、金属含有層１２ａと金属含有層２２ａが同一の材料を用いて形成されるため、一方のトランジスタにおいてゲート電極を剥離して別のゲート電極に置き換える工程が必要なく、ゲート電極の剥離に伴うゲート絶縁膜へのダメージを防ぐことができる。
また、ゲート絶縁膜１１とゲート絶縁膜２１は、ともにＨｉｇｈ−ｋ絶縁膜で形成されているため、半導体装置１の微細化に適している。
また、ゲート電極１２とゲート電極２２は、それぞれ金属含有層１２ａと金属含有層２２ａを有することにより、ゲート電極１２とゲート電極２２の空乏化を防ぐことができる。
なお、本実施の形態は、プレーナ型ＭＯＳＦＥＴ１０とフィン型ＭＯＳＦＥＴ２０が同じ導電型を有する場合に限られず、違う導電型を有する場合にも適用することができる。これは、フィン型ＭＯＳＦＥＴ２０の金属含有層２２ａがｎ型とｐ型のいずれの導電型を有する場合であっても、フェルミレベルピニングが生じることにより、フェルミレベルがＳｉのミッドギャップ付近に固定されて、フィン型ＭＯＳＦＥＴ２０に適した閾値を与えるためである。
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置１にｐ型とｎ型のプレーナ型ＭＯＳＦＥＴと、ｐ型とｎ型のフィン型ＭＯＳＦＥＴが混載されている点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図２が示す断面に対応する。
半導体装置１は、半導体基板２上に形成されたｎ型プレーナ型ＭＯＳＦＥＴ３０、ｐ型プレーナ型ＭＯＳＦＥＴ４０、ｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型プレーナ型ＭＯＳＦＥＴ６０と、これらのトランジスタを電気的に分離する素子分離領域３、を有して概略構成される。
ｎ型プレーナ型ＭＯＳＦＥＴ３０、およびｐ型プレーナ型ＭＯＳＦＥＴ４０は、それぞれ半導体基板２上にゲート絶縁膜３１、４１を介して形成されたゲート電極３２、４２を有する。ゲート電極３２、４２は、それぞれゲート絶縁膜３１、４１上に形成された金属含有層３２ａ、４２ａと、金属含有層３２ａ、４２ａ上に形成されたバリアメタル３２ｂ、４２ｂと、バリアメタル３２ｂ、４２ｂ上に形成された半導体層３２ｃ、４２ｃとを含む。なお、図示しないが、半導体基板２の表面近傍のゲート電極３２、４２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、半導体基板２のｎ型プレーナ型ＭＯＳＦＥＴ３０、およびｐ型プレーナ型ＭＯＳＦＥＴ４０下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極３２、４２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
ｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型フィン型ＭＯＳＦＥＴ６０は、それぞれ半導体基板２上に形成されたフィン５３、６３と、ゲート絶縁膜５１、６１を介してフィン５３、６３の両側面を挟むように形成されたゲート電極５２、６２とを含む。ゲート電極５２、６２は、それぞれゲート絶縁膜５２、６１上に形成された金属含有層５２ａ、６２ａと、金属含有層５２ａ、６２ａ上に形成されたバリアメタル５２ｂ、６２ｂと、バリアメタル５２ｂ、６２ｂ上に形成された半導体層５２ｃ、６２ｃとを含む。また、それぞれゲート電極５２、６２とフィン５３、６３の上面との間、およびゲート電極５２、６２と素子分離領域３との間に、絶縁膜４が形成されている。なお、図示しないが、フィン５３、６３内のゲート電極５２、６２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、フィン５３、６３内にウェルが形成されていてもよい。また、図示しないが、ゲート電極５２、６２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
ゲート絶縁膜３１、４１、金属層３２ａ、４２ａ、バリアメタル３２ｂ、４２ｂ、半導体層３２ｃ、３２ｃは、それぞれ第１の実施の形態に係るゲート絶縁膜１１、金属層１２ａ、バリアメタル１２ｂ、半導体層１２ｃと同様の材料を用いて形成することができる。
また、ゲート絶縁膜５１、６１、金属層５２ａ、６２ａ、バリアメタル５２ｂ、６２ｂ、半導体層５２ｃ、６２ｃは、それぞれ第１の実施の形態に係るゲート絶縁膜２１、金属層２２ａ、バリアメタル２２ｂ、半導体層２２ｃと同様の材料を用いて形成することができる。
なお、ｎ型プレーナ型ＭＯＳＦＥＴ３０、およびｐ型プレーナ型ＭＯＳＦＥＴ４０のゲート電極３２、４２の上面、およびソース・ドレイン領域（半導体基板２）の上面、ｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型フィン型ＭＯＳＦＥＴ６０のゲート電極５２、６２の上面、およびフィン５３、６３の表面にシリサイド層が形成された構成であってもよい。
金属含有層３２ａは、フェルミレベルがＳｉの伝導帯の下端に近いＴａＣ、ＨｆＢ等のｎ型の導電型を有する材料を用いて形成することができる。また、金属含有層４２ａには、フェルミレベルがＳｉの価電子帯の上端に近いＷＮ、ＲｕＯ等のｐ型の導電型を有する材料を用いて形成することができる。また、金属含有層３２ａ、４２ａは、フェルミレベルピニングの発生によりフェルミレベルがＳｉのミッドギャップ付近に固定されるため、ｎ型とｐ型のどちらの導電型を有する材料を用いてもよい。
半導体層１２ｃ、２２ｃ、３２ｃ、４２ｃは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。半導体層１２ｃ、３２ｃには、導電型不純物として、Ａｓ、Ｐ等のｎ型不純物イオンが用いられる。また、半導体層２２ｃ、４２ｃには、導電型不純物として、Ｂ、ＢＦ２等のｐ型不純物イオンが用いられる。
ｎ型プレーナ型ＭＯＳＦＥＴ３０、およびｐ型プレーナ型ＭＯＳＦＥＴ４０の金属含有層３２ａ、４２ａは、閾値を小さくするために、フェルミレベルがＳｉのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層３２ａ、４２ａにフェルミレベルピニングが発生してしまうと、フェルミレベルがＳｉのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、ゲート絶縁膜３１、４１に不純物を注入して、金属含有層３２ａ、４２ａにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
一方、ｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型フィン型ＭＯＳＦＥＴ６０は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、ｎ型プレーナ型ＭＯＳＦＥＴ３０、およびｐ型プレーナ型ＭＯＳＦＥＴ４０と比較して、ゲート電圧の印加に対する応答性が高い。そのため、ｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型フィン型ＭＯＳＦＥＴ６０の金属含有層５２ａ、６２ａを、ｎ型プレーナ型ＭＯＳＦＥＴ３０、およびｐ型プレーナ型ＭＯＳＦＥＴ４０の金属含有層３２ａ、４２ａと同一の、フェルミレベルがＳｉのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
そこで、金属含有層５２ａ、６２ａにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜５１、６１をｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型フィン型ＭＯＳＦＥＴ６０に用いて、敢えて金属含有層５２ａ、６２ａにフェルミレベルピニングを発生させることにより、金属含有層５２ａ、６２ａのフェルミレベルをＳｉのミッドギャップ付近に固定して、閾値を上昇させる。その結果、ｎ型フィン型ＭＯＳＦＥＴ５０、およびｐ型フィン型ＭＯＳＦＥＴ６０は好ましい閾値を有することとなる。
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
（半導体装置の製造）
図５Ａ（ａ）〜（ｄ）、図５Ｂ（ｅ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図４が示す断面に対応する。
まず、図５Ａ（ａ）に示すように、図３Ａ（ｂ）に示した素子分離領域３および各領域のウェルを形成するまでの工程を、第１の実施の形態と同様に行う。
次に、図５Ａ（ｂ）に示すように、ＣＶＤ法等により、ｎ型プレーナ型ＭＯＳＦＥＴ領域３０Ｒ、およびｐ型プレーナ型ＭＯＳＦＥＴ領域４０Ｒの半導体基板２の表面、ｎ型フィン型ＭＯＳＦＥＴ領域５０Ｒのフィン５３、およびｐ型フィン型ＭＯＳＦＥＴ領域６０Ｒのフィン６３の表面を覆うように絶縁膜５を形成する。絶縁膜５は、隣接する導電材料にフェルミレベルピニングを発生させる性質を有するＨｆ系酸化物等の絶縁膜からなる。
次に、図５Ａ（ｃ）に示すように、半導体基板２の表面に垂直な方向から絶縁膜５に不純物を注入する。この絶縁膜５の不純物が注入された部分を絶縁膜４とする。絶縁膜４においては、不純物が注入されることにより、隣接する導電材料にフェルミレベルピニングを発生させる性質が抑制される。なお、絶縁膜５のフィン５３、６３の側面に位置する部分には、不純物がほとんど注入されないため、性質の変化は生じない。
次に、図５Ａ（ｄ）に示すように、ＣＶＤ法等により、絶縁膜４、５上に第１の金属含有膜６ａを形成する。
次に、図５Ｂ（ｅ）に示すように、例えば、フォトリソグラフィとウェットエッチングにより、第１の金属含有膜６ａをパターニングし、第１の金属含有膜６ａをｎ型プレーナ型ＭＯＳＦＥＴ領域３０Ｒの半導体基板２上と、ｎ型フィン型ＭＯＳＦＥＴ領域５０Ｒのフィン５３の上面および側面にのみ残す。
次に、図５Ｂ（ｆ）に示すように、ＣＶＤ法等により、絶縁膜４、５、および第１の金属含有膜６ａ上に第２の金属含有膜６ｂを形成する。
次に、図５Ｂ（ｇ）に示すように、例えば、フォトリソグラフィとウェットエッチングにより、第２の金属含有膜６ｂをパターニングし、第２の金属含有膜６ｂをｐ型プレーナ型ＭＯＳＦＥＴ領域４０Ｒの半導体基板２上と、ｐ型フィン型ＭＯＳＦＥＴ領域６０Ｒのフィン６３の上面および側面にのみ残す。
次に、図５Ｂ（ｈ）に示すように、ＣＶＤ法等により、第１の金属含有膜６ａ、および第２の金属含有膜６ｂ上にバリアメタル材料膜７を形成する。
その後、図３Ｃ（ｇ）で示した半導体膜８を形成する工程以降の工程を、第１の実施の形態と同様に行う。これにより、ｎ型プレーナ型ＭＯＳＦＥＴ領域３０Ｒにおいて、半導体層８、バリアメタル材料膜７、第１の金属含有膜６ａ、および絶縁膜４は、それぞれ半導体層３２ｃ、バリアメタル３２ｂ、金属含有層３２ａ、およびゲート絶縁膜３１に加工される。また、ｐ型プレーナ型ＭＯＳＦＥＴ領域４０Ｒにおいて、半導体層８、バリアメタル材料膜７、第２の金属含有膜６ｂ、および絶縁膜４は、それぞれ半導体層４２ｃ、バリアメタル４２ｂ、金属含有層４２ａ、およびゲート絶縁膜４１に加工される。また、ｎ型フィン型ＭＯＳＦＥＴ領域５０Ｒにおいては、半導体層８、バリアメタル材料膜７、および第１の金属含有膜６ａは、それぞれ半導体層５２ｃ、バリアメタル５２ｂ、金属含有層５２ａに加工される。また、ｐ型フィン型ＭＯＳＦＥＴ領域６０Ｒにおいては、半導体層８、バリアメタル材料膜７、および第２の金属含有膜６ｂは、それぞれ半導体層６２ｃ、バリアメタル６２ｂ、金属含有層６２ａに加工される。また、フィン５３、６３の側面に位置する絶縁膜５は、ゲート絶縁膜５１、６１として用いられる。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ｎ型プレーナ型ＭＯＳＦＥＴ３０の金属含有層３２ａとｎ型フィン型ＭＯＳＦＥＴ５０の金属含有層５２ａ、ならびにｐ型プレーナ型ＭＯＳＦＥＴ４０の金属含有層４２ａとｐ型フィン型ＭＯＳＦＥＴ６０の金属含有層６２ａをそれぞれ同一の材料から形成することができるため、製造工程を簡略化することができる。
なお、ｎ型フィン型ＭＯＳＦＥＴ５０の金属含有層５２ａは、ｐ型の導電性を有する材料、即ち第２の金属含有膜６ｂを用いて形成することができる。これは、金属含有層５２ａがｎ型とｐ型のいずれの導電型を有する場合であっても、フェルミレベルピニングが生じることにより、フェルミレベルがＳｉのミッドギャップ付近に固定されて、ｎ型フィン型ＭＯＳＦＥＴ５０に適した閾値を与えるためである。また、同様の理由により、ｐ型フィン型ＭＯＳＦＥＴ６０の金属含有層６２ａは、ｎ型の導電性を有する材料、即ち第１の金属含有膜７を用いて形成することができる。
その他、第１の実施の形態と同様の効果を得ることができる。
〔第３の実施の形態〕
本発明の第３の実施の形態は、ゲート絶縁膜１１のフェルミレベルピニングを発生させる性質を抑えるために、フェルミレベルピニングを抑える性質を有する層を含む２層構造のゲート絶縁膜１１を用いる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図２が示す断面に対応する。
半導体装置１は、半導体基板２上に形成されたプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０、プレーナ型ＭＯＳＦＥＴ１０とフィン型ＭＯＳＦＥＴ２０を電気的に分離する素子分離領域３、を有して概略構成される。
プレーナ型ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２を有する。ゲート電極１２は、ゲート絶縁膜１１上に形成された金属含有層１２ａと、金属含有層１２ａ上に形成されたバリアメタル１２ｂと、バリアメタル１２ｂ上に形成された半導体層１２ｃとを含む。なお、図示しないが、半導体基板２の表面近傍のゲート電極１２を挟んだ領域にソース・ドレイン領域が形成されている。
ゲート絶縁膜１１は、金属含有層１２ａにフェルミレベルピニングを発生させる性質を有する発生層１１ａと、フェルミレベルピニングを抑える性質を有する抑制層１１ｂにより構成される。図６においては、発生層１１ａ上に抑制層１１ｂが形成された構成を示すが、抑制層１１ｂ上に発生層１１ａが形成された構成であってもよい。
また、図示しないが、半導体基板２のプレーナ型ＭＯＳＦＥＴ１０下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極１２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
フィン型ＭＯＳＦＥＴ２０は、半導体基板２上に形成されたフィン２３と、ゲート絶縁膜２１を介してフィン２３の両側面を挟むように形成されたゲート電極２２とを含む。ゲート電極２２は、ゲート絶縁膜２１上に形成された金属含有層２２ａと、金属含有層２２ａ上に形成されたバリアメタル２２ｂと、バリアメタル２２ｂ上に形成された半導体層２２ｃとを含む。また、ゲート電極２２とフィン２３の上面との間、およびゲート電極２２と素子分離領域３との間に、ゲート絶縁膜２１と同一の膜である絶縁膜５が形成されている。なお、図示しないが、フィン２３内のゲート電極２２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、フィン２３内にウェルが形成されていてもよい。また、図示しないが、ゲート電極２２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
ゲート絶縁膜１１の発生層１１ａは、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯＮ、ＨｆＯ等のＨｆ系酸化物、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯＮ、ＺｒＯ等のＺｒ系酸化物からなるＨｉｇｈ−ｋ絶縁膜である。ゲート絶縁膜１１の抑制層１１ｂは、例えば、フェルミレベルピニングによるフェルミレベルのシフトと反対の極性にフェルミレベルをシフトさせる性質を有する材料からなる。例えば、ゲート電極１２の金属含有層１２ａがｎ型の導電型を有する場合は、フェルミレベルピニングによってフェルミレベルが正方向にシフトするため、フェルミレベルを負方向にシフトさせる性質を有するＬａＯ、ＭｇＯ等の材料を用いることができる。また、ゲート電極１２の金属含有層１２ａがｐ型の導電型を有する場合は、フェルミレベルピニングによってフェルミレベルが負方向にシフトするため、フェルミレベルを正方向にシフトさせる性質を有するＡｌＯ、ＡｌＮ等の材料を用いることができる。
なお、プレーナ型ＭＯＳＦＥＴ１０のゲート電極１２の上面、およびソース・ドレイン領域（半導体基板２）の上面、フィン型ＭＯＳＦＥＴ２０のゲート電極２２の上面、およびフィン２３の表面にシリサイド層が形成された構成であってもよい。
プレーナ型ＭＯＳＦＥＴ１０の金属含有層１２ａは、閾値を小さくするために、フェルミレベルがＳｉのバンドエッジに近い金属含有材料から形成される。しかし、金属含有層１２ａにフェルミレベルピニングが発生してしまうと、フェルミレベルがＳｉのミッドギャップ付近に固定されてしまい、閾値が上昇してしまう。そこで、抑制層１１ｂを用いて、ゲート絶縁膜１１の金属含有層１２ａにフェルミレベルピニングを発生させる性質を抑えることにより、閾値の上昇を抑えている。
一方、フィン型ＭＯＳＦＥＴ２０は、完全空乏型のトランジスタであり、且つダブルゲート構造を有するため、プレーナ型ＭＯＳＦＥＴ１０と比較して、ゲート電圧の印加に対する応答性が高い。そのため、フィン型ＭＯＳＦＥＴ２０の金属含有層２２ａを、プレーナ型ＭＯＳＦＥＴ１０の金属含有層１２ａと同一の、フェルミレベルがＳｉのバンドエッジに近い金属含有材料から形成すると、閾値が小さくなりすぎて、オフリーク電流が発生するおそれがある。
そこで、金属含有層２２ａにフェルミレベルピニングを発生させる性質を有するゲート絶縁膜２１をフィン型ＭＯＳＦＥＴ２０に用いて、敢えて金属含有層２２ａにフェルミレベルピニングを発生させることにより、金属含有層２２ａのフェルミレベルをＳｉのミッドギャップ付近に固定して閾値を上昇させる。その結果、フィン型ＭＯＳＦＥＴ２０は好ましい閾値を有することとなる。
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図６が示す断面に対応する。
まず、図３Ａ（ｃ）に示したＣＶＤ法、プラズマ窒化法等により絶縁膜５を形成するまでの工程を、第１の実施の形態と同様に行う。
次に、図７（ａ）に示すように、絶縁膜５上に絶縁膜９を形成する。絶縁膜９は、隣接する導電材料にフェルミレベルピニングを発生させる絶縁膜５の性質を抑える性質を有する絶縁膜からなる。
ここで、絶縁膜９は、スパッタ法等を用いた被覆性の悪い条件で形成されることが好ましい。被覆性の悪い条件で形成すると、絶縁膜９がフィン２３の側面に形成されず、後の工程においてフィン型ＭＯＳＦＥＴ領域２０Ｒの絶縁膜９を除去する必要がなくなるためである。
なお、フィン２３の側面にも絶縁膜９が形成された場合は、フィン２３の側面の絶縁膜９を除去するために、例えば、フォトリソグラフィとウェットエッチングにより、フィン型ＭＯＳＦＥＴ領域２０Ｒの絶縁膜９を選択的に除去する。
次に、図７（ｂ）に示すように、ＣＶＤ法等により、絶縁膜５、９上に金属含有膜６を形成する。
その後、図３Ｂ（ｆ）で示した金属含有膜６上にバリアメタル材料膜７を形成する工程以降の工程を、第１の実施の形態と同様に行う。これにより、プレーナ型ＭＯＳＦＥＴ領域１０Ｒにおいて、絶縁膜４、および絶縁膜９は、それぞれゲート絶縁膜１１の発生層１１ａ、および抑制層１１ｂに加工される。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、プレーナ型ＭＯＳＦＥＴ１０のゲート絶縁膜１１を発生層１１ａと抑制層１１ｂの２層とすることで、プレーナ型ＭＯＳＦＥＴ１０の金属含有層１２ａにフェルミレベルピニングを発生させずにフィン型ＭＯＳＦＥＴ２０の金属含有層２２ａにフェルミレベルピニングを発生させることができるため、第１の実施の形態と同様の効果を得ることができる。
なお、本実施の形態は、第２の実施の形態と組み合わせることにより、半導体装置１にｐ型とｎ型のプレーナ型ＭＯＳＦＥＴと、ｐ型とｎ型のフィン型ＭＯＳＦＥＴが混載されている形態に適用することができる。この場合、ｐ型とｎ型のプレーナ型ＭＯＳＦＥＴのゲート絶縁膜を、発生層と抑制層の２層構造とする。これにより、ｐ型とｎ型のプレーナ型ＭＯＳＦＥＴのゲート電極にはフェルミレベルピニングが発生しない。一方、ｐ型とｎ型のフィン型ＭＯＳＦＥＴのゲート絶縁膜には抑制層が含まれないため、ｐ型とｎ型のフィン型ＭＯＳＦＥＴのゲート電極にはフェルミレベルピニングが発生する。その結果、ｐ型とｎ型のプレーナ型ＭＯＳＦＥＴと、ｐ型とｎ型のフィン型ＭＯＳＦＥＴは、それぞれ適した閾値を有する。
〔第４の実施の形態〕
本発明の第４の実施の形態は、プレーナ型ＭＯＳＦＥＴ１０のバリアメタル１２ｂとフィン型ＭＯＳＦＥＴ２０の金属含有層２２ａを同一の材料を用いて形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
（半導体装置の構成）
図８は、本発明の第４の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図２が示す断面に対応する。
半導体装置１は、半導体基板２上に形成されたプレーナ型ＭＯＳＦＥＴ１０およびフィン型ＭＯＳＦＥＴ２０、プレーナ型ＭＯＳＦＥＴ１０とフィン型ＭＯＳＦＥＴ２０を電気的に分離する素子分離領域３、を有して概略構成される。
プレーナ型ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２を有する。ゲート電極１２は、ゲート絶縁膜１１上に形成された金属含有層１２ａと、金属含有層１２ａ上に形成されたバリアメタル１２ｂと、バリアメタル１２ｂ上に形成された半導体層１２ｃとを含む。なお、図示しないが、半導体基板２の表面近傍のゲート電極１２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、半導体基板２のプレーナ型ＭＯＳＦＥＴ１０下の領域にウェルが形成されていてもよい。また、図示しないが、ゲート電極１２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
フィン型ＭＯＳＦＥＴ２０は、半導体基板２上に形成されたフィン２３と、ゲート絶縁膜２１を介してフィン２３の両側面を挟むように形成されたゲート電極２２とを含む。ゲート電極２２は、ゲート絶縁膜２１上に形成された金属含有層２２ａと、金属含有層２２ａ上に形成された半導体層２２ｃとを含む。また、ゲート電極２２とフィン２３の上面との間、およびゲート電極２２と素子分離領域３との間に、絶縁膜４が形成されている。なお、図示しないが、フィン２３内のゲート電極２２を挟んだ領域にソース・ドレイン領域が形成されている。
また、図示しないが、フィン２３内にウェルが形成されていてもよい。また、図示しないが、ゲート電極２２の側面にゲート側壁やオフセットスペーサが形成されていてもよい。
フィン型ＭＯＳＦＥＴ２０の金属含有層２２ａは、プレーナ型ＭＯＳＦＥＴ１０のバリアメタル１２ｂと同一の材料からなるため、半導体層２２ｃと接しても反応を起こすおそれが少ない。なお、金属含有層２２ａがｎ型とｐ型のどちらの導電型を有する場合であっても、フェルミレベルピニングの発生によりフェルミレベルがＳｉのミッドギャップ付近に固定されるため、フィン型ＭＯＳＦＥＴ２０に適した閾値を与えることができる。
なお、プレーナ型ＭＯＳＦＥＴ１０のゲート電極１２の上面、およびソース・ドレイン領域（半導体基板２）の上面、フィン型ＭＯＳＦＥＴ２０のゲート電極２２の上面、およびフィン２３の表面にシリサイド層が形成された構成であってもよい。
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
（半導体装置の製造）
図９（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図８が示す断面に対応する。
まず、図３Ｂ（ｅ）に示した絶縁膜４、５上に金属含有膜６を形成するまでの工程を、第１の実施の形態と同様に行う。
次に、図９（ａ）に示すように、例えば、フォトリソグラフィとウェットエッチングにより、金属含有膜６をパターニングし、プレーナ型ＭＯＳＦＥＴ領域１０Ｒにのみ残す。
次に、図９（ｂ）に示すように、ＣＶＤ法等により、絶縁膜４、５、および金属含有膜６上にバリアメタル材料膜７を形成する。
次に、図９（ｃ）に示すように、ＣＶＤ法等により、バリアメタル材料膜７上に半導体膜８を形成する。
その後、図３ｃ（ｈ）で示したフィン２３の上面に位置する絶縁膜４をストッパとして、半導体膜８等に平坦化処理を施す工程以降の工程を、第１の実施の形態と同様に行う。これにより、プレーナ型ＭＯＳＦＥＴ領域１０Ｒにおいて、バリアメタル材料膜７は、バリアメタル１２ｂに加工される。また、フィン型ＭＯＳＦＥＴ領域２０Ｒにおいて、バリアメタル材料膜７は、金属含有層２２ａに加工される。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、プレーナ型ＭＯＳＦＥＴ１０のバリアメタル１２ｂとフィン型ＭＯＳＦＥＴ２０の金属含有層２２ａを同一の材料を用いて形成することにより、製造工程を簡略化することができる。
なお、フィン型ＭＯＳＦＥＴ２０の金属含有層２２ａ（プレーナ型ＭＯＳＦＥＴ１０のバリアメタル１２ｂ）がＳｉのミッドギャップ付近のフェルミレベルを有する場合は、フェルミレベルピニングを発生させる必要がないため、プレーナ型ＭＯＳＦＥＴ１０のゲート絶縁膜１１と同様に、不純物を注入した絶縁膜４からフィン型ＭＯＳＦＥＴ２０のゲート絶縁膜２１を形成してもよい。この場合、図３Ｂ（ｄ）に示した絶縁膜５に不純物を注入する工程において、半導体基板２の表面に垂直な方向から所定の角度（例えば３０°）をもって不純物を注入することにより、フィン２３の側面の絶縁膜５も絶縁膜４に加工する。
また、フィン型ＭＯＳＦＥＴ２０の金属含有層２２ａ（プレーナ型ＭＯＳＦＥＴ１０のバリアメタル１２ｂ）がＳｉのミッドギャップ付近のフェルミレベルを有する場合は、ゲート絶縁膜１１、２１にＳｉＯ２等の本来フェルミレベルピニングを発生させる性質を有さない絶縁膜を用いてもよい。
なお、本実施の形態は、第２の実施の形態と組み合わせることにより、半導体装置１にｐ型とｎ型のプレーナ型ＭＯＳＦＥＴと、ｐ型とｎ型のフィン型ＭＯＳＦＥＴが混載されている形態に適用することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
また、本発明は、以下の構成を有する半導体装置の製造方法においても特徴を有する。
（１） 半導体基板を加工して、プレーナ型ＭＯＳＦＥＴ領域とフィンを有するフィン型ＭＯＳＦＥＴ領域を形成する工程と、
前記プレーナ型ＭＯＳＦＥＴ領域と前記フィン型ＭＯＳＦＥＴ領域上に、隣接する導電材料にフェルミレベルピニングを発生させる性質を有する絶縁膜を形成する工程と、
前記絶縁膜の前記プレーナ型ＭＯＳＦＥＴ領域に形成された部分を加工し、前記性質を抑制する工程と、
前記プレーナ型ＭＯＳＦＥＴ領域と前記フィン型ＭＯＳＦＥＴ領域の前記絶縁膜上に、ゲート材料膜を形成する工程と、
前記プレーナ型ＭＯＳＦＥＴ領域と前記フィン型ＭＯＳＦＥＴ領域の前記絶縁膜および前記ゲート材料膜を加工し、それぞれの領域におけるゲート絶縁膜およびゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（２） 前記絶縁膜の前記プレーナ型ＭＯＳＦＥＴ領域に形成された部分の前記性質の抑制は、前記絶縁膜の前記プレーナ型ＭＯＳＦＥＴ領域に形成された部分に不純物を注入することにより行われることを特徴とする上記（１）に記載の半導体装置の製造方法。
（３） 前記不純物の注入は、前記フィンの側面の前記絶縁膜に前記不純物が注入されないように、イオン注入法により前記半導体基板の表面に垂直な方向から行われることを特徴とする上記（２）に記載の半導体装置の製造方法。
（４） 前記絶縁膜の前記プレーナ型ＭＯＳＦＥＴ領域に形成された部分の前記性質の抑制は、前記絶縁膜の前記プレーナ型ＭＯＳＦＥＴ領域に形成された部分上に前記絶縁膜の前記性質を抑える性質を有する他の絶縁膜を形成することにより行われることを特徴とする上記（１）に記載の半導体装置の製造方法。
（５） 前記他の絶縁膜の形成は、前記フィンの側面に前記絶縁膜が形成されないように、被覆性の悪い条件で行われることを特徴とする上記（４）に記載の半導体装置の製造方法。
本発明の第１の実施の形態に係る半導体装置の斜視図。 本発明の第１の実施の形態に係る半導体装置の図１に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第２の実施の形態に係る半導体装置の断面図。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｅ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第３の実施の形態に係る半導体装置の断面図。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第４の実施の形態に係る半導体装置の断面図。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
符号の説明
１ 半導体装置。２ 半導体基板。１０ プレーナ型ＭＯＳＦＥＴ。２０ フィン型ＭＯＳＦＥＴ。１１、２１ ゲート絶縁膜。１２、２２ ゲート電極。１２ａ、２２ａ 金属含有層。１２ｂ、２２ｂ バリアメタル。１２ｃ、２２ｃ 半導体層。２３ フィン。

Claims (3)

  1. 第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、
    第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、
    を有し、
    前記第１のゲート絶縁膜は、前記第１のゲート電極にフェルミレベルピニングを発生させる絶縁膜に不純物を注入することにより形成されることを特徴とする半導体装置。
  2. 第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、
    第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、
    を有し、
    前記第１のゲート絶縁膜は、前記第１のゲート電極にフェルミレベルピニングを発生させる発生層と、前記発生層によるフェルミレベルピニングを打ち消す方向に前記第１のゲート電極のフェルミレベルをシフトさせる抑制層と、を有することを特徴とする半導体装置。
  3. 前記第１のゲート電極は、前記第１のゲート絶縁膜に接触する金属を含む第１の金属含有層を有し、
    前記第２のゲート電極は、前記第２のゲート絶縁膜に接触する前記第１の金属含有層と同一の材料からなる第２の金属含有層を有することを特徴とする請求項１または２に記載の半導体装置。
JP2007168639A 2007-06-27 2007-06-27 半導体装置 Expired - Fee Related JP4459257B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007168639A JP4459257B2 (ja) 2007-06-27 2007-06-27 半導体装置
US12/146,667 US7932564B2 (en) 2007-06-27 2008-06-26 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007168639A JP4459257B2 (ja) 2007-06-27 2007-06-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2009010086A JP2009010086A (ja) 2009-01-15
JP4459257B2 true JP4459257B2 (ja) 2010-04-28

Family

ID=40220769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007168639A Expired - Fee Related JP4459257B2 (ja) 2007-06-27 2007-06-27 半導体装置

Country Status (2)

Country Link
US (1) US7932564B2 (ja)
JP (1) JP4459257B2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5349903B2 (ja) * 2008-02-28 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8110467B2 (en) 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
JP2010258124A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
US7948307B2 (en) * 2009-09-17 2011-05-24 International Business Machines Corporation Dual dielectric tri-gate field effect transistor
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8354319B2 (en) * 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
US20130075818A1 (en) * 2011-09-23 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Semiconductor Device and Method of Manufacturing Same
KR101964262B1 (ko) 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9496262B2 (en) * 2013-12-28 2016-11-15 Texas Instruments Incorporated High mobility transistors
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
US9406752B2 (en) * 2014-12-29 2016-08-02 Globalfoundries Inc. FinFET conformal junction and high EPI surface dopant concentration method and device
WO2017078920A1 (en) * 2015-11-03 2017-05-11 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US9899372B1 (en) 2016-10-31 2018-02-20 International Business Machines Corporation Forming on-chip metal-insulator-semiconductor capacitor
US11380682B2 (en) * 2018-10-23 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with FinFET gate structures
US11728335B2 (en) * 2019-01-25 2023-08-15 Intel Corporation Buried channel structure integrated with non-planar structures
KR102741106B1 (ko) * 2019-03-19 2024-12-10 삼성전자주식회사 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자
DE102020112203B4 (de) 2020-03-13 2024-08-08 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte schaltung und verfahren zum einbetten planarer fets mit finfets

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638039A (en) * 1970-09-18 1972-01-25 Rca Corp Operation of field-effect transistor circuits having substantial distributed capacitance
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
JPWO2005020325A1 (ja) 2003-08-26 2007-11-01 日本電気株式会社 半導体装置及びその製造方法
US8178902B2 (en) * 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
JP4938262B2 (ja) * 2004-08-25 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6949768B1 (en) 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
JP4151976B2 (ja) * 2005-02-25 2008-09-17 株式会社東芝 半導体装置
JP2006278376A (ja) 2005-03-28 2006-10-12 Renesas Technology Corp 半導体装置およびその製造方法
JP4648096B2 (ja) * 2005-06-03 2011-03-09 株式会社東芝 半導体装置の製造方法
KR100678632B1 (ko) * 2005-06-23 2007-02-05 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
US7202535B2 (en) 2005-07-14 2007-04-10 Infineon Technologies Ag Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure
JP4664771B2 (ja) * 2005-08-11 2011-04-06 株式会社東芝 半導体装置およびその製造方法
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
JP2007158065A (ja) 2005-12-06 2007-06-21 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP4282691B2 (ja) * 2006-06-07 2009-06-24 株式会社東芝 半導体装置
US20080214015A1 (en) * 2007-03-02 2008-09-04 Tim Boescke Semiconductor devices and methods of manufacture thereof
US8124483B2 (en) * 2007-06-07 2012-02-28 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof

Also Published As

Publication number Publication date
US7932564B2 (en) 2011-04-26
US20090008716A1 (en) 2009-01-08
JP2009010086A (ja) 2009-01-15

Similar Documents

Publication Publication Date Title
JP4459257B2 (ja) 半導体装置
KR101312747B1 (ko) 복수의 임계 전압을 가진 ｆｉｎｆｅｔ들
JP5629335B2 (ja) 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体
US8546211B2 (en) Replacement gate having work function at valence band edge
CN108231562B (zh) 逻辑单元结构和方法
US8174049B2 (en) Semiconductor device and method of fabricating the same
US8581351B2 (en) Replacement gate with reduced gate leakage current
JP2009135419A (ja) 半導体装置及びその製造方法
TW201820450A (zh) 半導體裝置以及其製作方法
KR20130043046A (ko) 금속 게이트 전극을 갖는 반도체 디바이스 및 그 제조 방법
US8018004B2 (en) Semiconductor device and manufacturing method thereof
CN103824811A (zh) 用于cmos集成电路的替代金属栅极工艺
TW202018824A (zh) 金屬閘極形成方法及其形成結構
US20120238088A1 (en) Fabrication method of metal gates for gate-last process
TWI485809B (zh) 互補式金氧半導體裝置及製作方法
JP5203905B2 (ja) 半導体装置およびその製造方法
US8350332B2 (en) Semiconductor device and method of manufacturing the same
JP2010272596A (ja) 半導体装置の製造方法
TWI612666B (zh) 一種製作鰭狀場效電晶體的方法
JP2010062499A (ja) 半導体装置および半導体装置の製造方法
KR20100037975A (ko) 중간갭 일함수 게이트전극을 구비한 반도체장치 및 그 제조방법
JP4996890B2 (ja) 半導体装置の製造方法
JP2008066715A (ja) 半導体装置及びその製造方法
JP2010010224A (ja) 半導体装置及びその製造方法
JP4011014B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100112

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100209

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130219

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees