[go: up one dir, main page]

KR100678632B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

Info

Publication number
KR100678632B1
KR100678632B1 KR1020050054566A KR20050054566A KR100678632B1 KR 100678632 B1 KR100678632 B1 KR 100678632B1 KR 1020050054566 A KR1020050054566 A KR 1020050054566A KR 20050054566 A KR20050054566 A KR 20050054566A KR 100678632 B1 KR100678632 B1 KR 100678632B1
Authority
KR
South Korea
Prior art keywords
gate
oxidation process
plasma oxidation
circuit device
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020050054566A
Other languages
English (en)
Other versions
KR20060134679A (ko
Inventor
손웅희
최길현
이창원
김병희
차태호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050054566A priority Critical patent/KR100678632B1/ko
Priority to US11/424,995 priority patent/US20060292784A1/en
Publication of KR20060134679A publication Critical patent/KR20060134679A/ko
Application granted granted Critical
Publication of KR100678632B1 publication Critical patent/KR100678632B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은 메모리 셀 영역에 다수의 적층 셀 게이트 및 주변회로 영역에 다수의 고전압 트랜지스터용 게이트가 형성된 반도체 기판을 제공하는 단계, 상기 반도체 기판에 대하여 어닐링 공정을 수행하는 단계, 및 상기 어닐링 공정 후에 상기 반도체 기판에 대하여 플라즈마 산화 공정을 수행하는 단계를 포함한다.
반도체 집적 회로 장치, 어닐링 공정, 플라즈마 산화 공정

Description

반도체 집적 회로 장치의 제조 방법{Method for fabricating semiconductor integrated circuit device}
도 1은 본 발명의 일 실시예 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 공정 흐름도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3은 종래의 선택적 산화 공정 또는 플라즈마 산화 공정을 적용하여 제조된 반도체 집적 회로 장치의 적층 셀 게이트에 대한 터널 게이트 누설(tunnel gate leakage) 평가 결과를 나타내는 그래프이다.
도 4는 종래의 선택적 산화 공정 또는 플라즈마 산화 공정을 적용하여 제조된 반도체 집적 회로 장치의 고전압 트랜지스터에 대한 Idoff 평가 결과를 나타내는 그래프이다.
도 5는 종래의 선택적 산화 공정을 적용하여 제조된 반도체 집적 회로 장치와 본 발명의 일 실시예에 따라 제조된 반도체 집적 회로 장치의 적층 셀 게이트에 대한 터널 게이트 누설 평가 결과를 나타내는 그래프이다.
도 6은 종래의 선택적 산화 공정을 적용하여 제조된 반도체 집적 회로 장치와 본 발명의 일 실시예에 따라 제조된 반도체 집적 회로 장치의 고전압 트랜지스 터에 대한 Idoff 평가 결과를 나타내는 그래프이다.
도 7a는 종래의 선택적 산화 공정을 적용하여 제조된 반도체 집적 회로 장치의 고전압 트랜지스터에 대한 험프특성을 나타낸 그래프이다.
도 7b는 플라즈마 산화 공정만을 적용하여 제조된 반도체 집적 회로 장치의 고전압 트랜지스터에 대한 험프특성을 나타낸 그래프이다.
도 7c는 본 발명의 일 실시예에 따라 제조된 반도체 집적 회로 장치의 고전압 트랜지스터에 대한 험프특성을 나타낸 그래프이다.
도 8a는 종래의 선택적 산화 공정을 적용하여 제조된 반도체 집적 회로 장치에 대한 셀 산포 평가 결과를 나타낸 그래프이다.
도 8b는 본 발명의 일 실시예에 따라 제조된 반도체 집적 회로 장치에 대한 셀 산포 평가 결과를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10: 반도체 기판 11: 메모리 셀 영역
13: 고전압 영역 20, 25: 게이트 산화막
30: 플로팅 게이트 35: 하부 도전막
40: 게이트간 절연막 50: 폴리실리콘막
55: 상부 도전막 60, 65: 금속 함유막
70: 콘트롤 게이트 80, 85: 게이트 마스크층
100: 어닐링 공정 200: 플라즈마 산화 공정
300, 350: 재산화막
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 메모리 셀과 고전압 트랜지스터가 공존하며 반도체 집적 회로 장치의 신뢰성을 높일 수 있는 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 집적 회로 장치의 게이트 패터닝에 의해 게이트 산화막, 게이트 측벽, 기판 등에 발생된 손상을 복구시키기 위하여 게이트 패터닝 공정 후 재산화 공정을 실시하고 있다.
최근에는 적층 구조의 게이트로서 금속층이나 금속 실리사이드층과 같은 금속함유막을 구비하는 금속 게이트 또는 실리사이드 게이트가 사용되고 있다. 그런데, 금속 게이트의 경우 재산화 공정시 금속층 자체의 표면이 산화로 인하여 게이트의 유효 단면적이 감소하게 되어 게이트 라인의 저항값을 증가시켜 신호전달의 지연을 초래할 뿐만 아니라 금속 게이트 패턴의 수직 프로파일을 불량하게 만드는 요인이 되어 왔다. 이를 해결하고자, 재산화 공정에서 금속층의 산화는 억제하면서도 패터닝에 의한 손상을 복구하기 위한 재산화 공정으로서 H2O와 H2의 분압비를 이용한 선택적 산화 공정이 적용되고 있다.
그런데, 이러한 종래의 재산화 공정에 의하면, 게이트 산화막에 과도한 버즈빅 현상(bird s beak encroachment)이 나타나게 되어 펀치스루(punch-through) 현 상이 발생하게 된다.
한편, 메모리 셀과 함께 주변회로 영역에 고전압 트랜지스터를 구비하는 반도체 집적 회로 장치의 경우에는 재산화 공정시 주변회로 영역에 존재하는 고전압 트랜지스터에서 하나의 액티브 영역에 서로 다른 문턱 전압이 존재하게 되는 소위 '험프'(hump) 현상이 발생하지 않도록 해야한다. 이러한 험프 현상으로 인하여 게이트 전압을 인가하지 않을 경우에도 소정의 전류(Idoff)가 발생되고 셀 산포가 불량해지는 등 반도체 집적 회로 장치의 신뢰성이 저하되는 원인으로 작용하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 패턴 형성시 재산화 공정을 개선하여 메모리 셀과 고전압 트랜지스터가 공존하는 반도체 집적 회로 장치의 신뢰성을 높일 수 있는 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 메모리 셀 영역에 다수의 적층 셀 게이트 및 주변회로 영역에 다수의 고전압 트랜지스터용 게이트가 형성된 반도체 기판을 제공하는 단계, 상기 반도체 기판에 대하여 어닐링 공정을 수행하는 단계, 및 상기 어닐링 공 정 후에 상기 반도체 기판에 대하여 플라즈마 산화 공정을 수행하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 도 1 내지 도 2에 근거하여 설명한다.
도 1은 본 발명의 일 실시예에 의한 반도체 집적 회로 장치의 제조공정을 순차적으로 나타낸 공정 흐름도이다. 또한, 도 2a 내지 도 2c는 도 1의 반도체 집적 회로 장치의 제조 공정을 순차적으로 나타낸 단면도들이다.
도 1에 도시된 바와 같이, 먼저 메모리 셀 영역에 다수의 적층 셀 게이트와 주변회로 영역에 다수의 고전압 트랜지스터용 게이트가 형성된 반도체 기판을 준비한다(S1).
본 발명의 일 실시예에 있어서 적층 셀 게이트와 고전압 트랜지스터용 게이 트는 금속층 또는 금속 실리사이드층과 같은 금속 함유막을 포함하는 것이 바람직한데, 본 명세서에 있어서는 이러한 구조의 게이트를 각각 금속 게이트 및 실리사이드 게이트로 명명하기로 한다.
도 2a를 참조하면, 메모리 셀 영역(11)에 형성된 적층 셀 게이트는 메모리 셀 영역(11)의 기판(10) 상에 형성된 게이트 산화막(20)의 상부에 순차적으로 플로팅 게이트(30), 게이트간 절연막(40), 컨트롤 게이트(70), 게이트 마스크층(80)이 적층된 구조로 형성된다.
여기서 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다. 또한, SOI 기판을 사용하여도 무방하다.
상기 기판 상에 형성된 게이트 산화막(20)은 SiO2, HfO, AlO, ZrO, TaO, HfSiOx, HfSiOxNy 등을 적어도 하나 이상 이용하여 단일막 또는 복합막의 형태로 구비될 수 있는데, 이에 한정되는 것은 아니다.
상기 게이트 산화막(20) 상에 적층되는 플로팅 게이트(30)는 게이트 산화막(20)의 상부에 형성되어 캐리어를 트랩(trap)하여 정보를 저장하는 역할을 한다. 이러한 플로팅 게이트(30)는 불순물이 도핑된 폴리실리콘막으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 플로팅 게이트(30) 상에 적층되어 플로팅 게이트(30)와 컨트롤 게이트(70)를 절연시켜주는 게이트간 절연막(40)은 전술한 게이트 산화막(20)과 마찬가지 로 SiO2, ONO, HfO, AlO, ZrO, TaO, HfSiOx, HfSiOxNy 등을 적어도 하나 이상 이용하여 단일막 또는 복합막의 형태일 수 있는데, 이에 한정되는 것은 아니다.
컨트롤 게이트(70)는 게이트간 절연막(40)의 상부에 형성된다. 컨트롤 게이트(70)는 불순물이 도핑된 폴리실리콘막(50)과 금속 함유막(60)을 포함하여 이루어질 수 있다. 여기서 금속 함유막(60)은 금속층 또는 금속 실리사이드층을 포함하여 형성된 것을 의미한다. 이 때, 금속층은 그 하부에 장벽금속층(도면 미도시)을 더 구비할 수 있다. 또한, 별도의 도면으로 도시하지는 않았으나, 본 발명의 다른 실시예에 따르면, 폴리실리콘막을 구비하지 않은 컨트롤 게이트, 예를 들면 금속층/금속장벽층 또는 금속 실리사이드층과 같이 금속 함유막 만으로 이루어진 컨트롤 게이트의 형태가 사용될 수 있다.
여기서, 금속층은 W, Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, WN, Ta-Pt, Ta-Ti, W-Ti 등을 적어도 하나 사용할 수 있고, 금속장벽층은 WN, TiN, TaN, TaCN 등을 적어도 하나 사용할 수 있는데, 이에 한정되는 것은 아니다. 또한, 금속 실리사이드층은 WSi, CoSix, NiSix 등을 적어도 하나 사용하여 형성될 수 있는데, 이에 한정되는 것은 아니다.
이러한 적층 셀 게이트를 형성하는 각 물질층을 적층하여 패터닝하는 공정은 당업계에 잘 알려진 방법에 의할 수 있으므로 본 명세서에서는 그 구체적인 설명을 생략하기로 하며, 그 방법에 의해 본 발명이 제한되는 것은 아님을 밝혀둔다.
또한, 도 2a를 참조하면 고전압 트랜지스터용 게이트는 주변회로 영역(13)에 형성된다. 구체적으로, 고전압 트랜지스터용 게이트는 주변회로 영역(13)의 기판(10) 상에 형성된 게이트 산화막(25)의 상부에 순차적으로 하부 도전막(35), 상부 도전막(55), 금속 함유막(65), 게이트 마스크층(85)으로 이루어진 패턴이 적층된 구조이다.
여기서, 고전압 트랜지스터용 게이트를 구성하는 각 층의 재료는 전술한 적층 셀 게이트에 사용한 것과 동일하게 적용할 수 있다. 구체적으로, 주변회로 영역의 기판(10)과 게이트 산화막(25)은 메모리 셀 영역의 기판(10)과 게이트 산화막(20)에 대응하는 동일한 재료를 사용할 수 있으므로 여기서는 그 설명을 생략하기로 한다. 또한, 고전압 트랜지스터용 게이트를 구성하는 하부 도전막(35), 상부 도전막(55), 금속 함유막(65), 게이트 마스크층(85)은 각각 적층 셀 게이트의 플로팅 게이트(30), 폴리실리콘막(50), 금속 함유막(60), 게이트 마스크층(80)에 대응하는 동일한 재료를 적용할 수 있으므로, 이들에 대한 설명 역시 생략하기로 한다.
이러한 고전압 트랜지스터용 게이트를 형성하는 공정은 전술한 셀 게이트와 마찬가지로 당업계에 잘 알려진 방법에 의해 제조될 수 있으므로 본 명세서에서는 그 구체적인 설명을 생략하며, 본 발명이 그 게이트 형성 방법에 의해 제한되는 것은 아님을 밝혀둔다.
다음으로, 전술한 바와 같이 메모리 셀 영역에 다수의 적층 셀 게이트 및 주변회로 영역에 다수의 고전압 트랜지스터용 게이트가 형성된 반도체 기판에 대하여 어닐링 공정을 수행한다(S2).
도 2b는 어닐링 공정(100)를 거친 반도체 기판을 도시한다. 이러한 어닐링 공정(100)에 의해 게이트 패턴닝 공정에서 식각으로 인한 반도체 기판의 손상, 예를 들면 댄글링 본드(dangling bond)와 같은 손상이 복구될 수 있다. 이러한 복구 상태를 도면에 별도로 표시하지는 않았다.
이러한 어닐링 공정은 수소나 질소, 또는 이들의 혼합 가스 분위기 하에서 이루어질 수 있으며, 본 발명의 기술적 과제 범위 내에서 수소나 질소 이외에 아르곤과 같은 다른 기체를 더 공급하는 것을 배제하는 것은 아니다.
또한, 어닐링 공정에 있어서 어닐링 챔버의 온도는 약 400 ~ 1000℃ 정도에서 이루어질 수 있다. 아울러, 어닐링 공정은 온도 및 반응 조건 등에 따라서 그 공정 시간을 1분 내지 180분 사이로 적절하게 조절할 수 있다.
다음으로, 어닐링 공정을 거친 반도체 기판에 대해서 플라즈마 산화 공정을 수행한다(S3). 이러한 플라즈마 산화 공정은 기존의 재산화 공정에 비하여 버즈빅 현상과 펀치스루우 현상을 억제해줄 수 있다. 또한, 수소와 산소의 유량비를 적절하게 조절함으로써 게이트 내에 금속층이 구비된 경우에도 금속층의 산화는 억제하면서 식각 데미지를 복구할 수 있는 선택적 재산화가 이루어질 수 있다.
도 2c를 참조하면, 이러한 플라즈마 산화 공정에 의하여 적층 셀 게이트의 플로팅 게이트(30)와 폴리실리콘막(50) 등의 측면, 고전압 트랜지스터용 게이트의 하부 도전막(35)과 상부 도전막(55) 등의 측면에 재산화막(300)(350)이 형성된다. 또한, 도면에 도시되지는 않았으나, 각 게이트 산화막(20)(25)에도 식각에 의한 데미지를 복구해줄 수 있는 재산화막이 형성될 수 있다.
이러한 플라즈마 산화 공정은 플라즈마 소오스로서 수소 가스와 산소 가스를 함께 사용하는 것이 바람직하다. 여기서, 적층 셀 게이트와 고전압 트랜지스터용 게이트가 금속 게이트인 경우에는 금속층 자체의 산화를 억제할 수 있는 선택적 산화조건으로서 수소 가스와 산소 가스의 유량비가 H2/O2 = 0.5 ~ 16일 수 있으며, 실리사이드 게이트인 경우에는 0 ~ 16일 수 있다.
또한, 이러한 플라즈마 산화 공정이 수행되는 챔버 내로 비활성 기체를 더 주입할 수 있는데, 예를 들면 He, Ne, Ar, Kr, Rn 등을 각각 단독으로 또는 이들을 혼합하여 사용할 수 있으며 이에 한정되는 것은 아니다. 이러한 비활성 기체의 유량은 0 ~ 2000sccm 정도인 것이 바람직하다.
이러한 플라즈마 산화 공정은 그 챔버의 온도가 상온 내지 약 1000℃ 정도에서 수행될 수 있으며, 또한 챔버의 압력이 약 1mTorr 내지 10Torr 정도로 조절될 수 있다. 또한, 플라즈마 산화 공정이 수행되는 챔버에 인가되는 파워는 약 100 내지 3400W 정도일 수 있다. 이러한 플라즈마 산화 공정의 수행 시간은 약 60 내지 1200초 내에서 조절될 수 있다.
이로써 반도체 집적 회로 장치의 게이트 형성시 재산화 공정이 완료되며, 도면으로 도시하지는 않았으나 소스/드레인 영역을 형성하거나 스페이서를 형성하는 등 당업계에 잘 알려진 후속 공정에 의하여 반도체 집적 회로 장치를 완성할 수 있다.
이하, 본 발명의 일 실시예에 따른 제조 방법에 의해 형성된 반도체 집적 회로 장치에 대한 특성 평가를 도 3 내지 8를 참조하여 설명하기로 한다.
특성 평가에 사용된 샘플들은 동일한 게이트 구조를 갖는 반도체 기판으로 제조되었으며, 단지 게이트 패턴 형성 후에 이루어지는 재산화 공정만을 달리 적용한 것이다. 구체적으로, 각 샘플에 공통적으로 적용되는 반도체 기판의 구조는 다음과 같다.
메모리 셀 영역의 실리콘 기판 상에 게이트 산화막(SiO2), 플로팅 게이트(폴리실리콘막), ONO막, 폴리실리콘막, 장벽 금속층(WN), 금속층(W), 게이트 마스크층(SiN)이 순차적으로 적층되어 이루어진 다수의 적층 셀 게이트가 형성되며, 주변회로 영역은 셀 영역과 동일하게 게이트 구조를 형성하지만, ONO막이 생략되어, 실리콘 기판 상에 게이트 산화막(SiO2), 하부 도전막(폴리실리콘막), 상부 도전막(폴리실리콘막), 장벽 금속층(WN), 금속층(W), 게이트 마스크층(SiN)이 순차적으로 적층되어 이루어진 다수의 고전압 트랜지스터용 게이트를 구비한 반도체 기판을 제조하였다.
비교 샘플 A 내지 D는 본 발명의 실시예에 대한 비교예로서, 비교 샘플 A와 B는 재산화 공정으로 통상적인 선택적 산화 공정을 이용한 것이고, 비교 샘플 C와 D는 플라즈마 산화 공정만을 적용한 것이다.
한편, 본 발명의 일 실시예에 의해 제조된 테스트 샘플 E와 F는 각각 다음의 재산화 공정을 포함하여 제조되었다.
전술한 반도체 기판을 수소 분위기 하 어닐링 챔버의 온도를 900℃로 하여 30분 동안 어닐링 하였다. 그런 다음, 어닐링 공정을 거친 반도체 기판을 플라즈마 산화용 챔버에서 수소가스와 산소가스의 유량비(H2/O2)를 2로 하고 비활성 기체인 Ar을 1000sccm 더 공급하였다. 이 때 플라즈마 산화 공정이 수행되는 챔버의 온도는 400℃, 챔버의 압력은 0.05Torr, 챔버에 인가되는 파워는 2200W로 하여 120초 동안 진행하였다.
제조된 반도체 집적 회로 장치에 대한 특성 평가 결과는 다음과 같다.
도 3과 4는 각각 비교 샘플 A 내지 D에 있어서 적층 셀 게이트에 대한 터널 게이트 누설(tunnel gate leakage)과 고전압 트랜지스터의 Idoff 수치를 측정한 것을 나타낸다. 도 3을 참조하면, 플라즈마 산화 공정을 적용한 비교 샘플 C, D의 경우 통상적인 선택적 산화 공정을 적용한 비교 샘플 A, B의 경우에 비하여 적층 셀 게이트의 터널 게이트 누설이 더 개선됨을 알 수 있다. 그러나, 도 4를 참조하면, 고전압 트랜지스터의 Idoff 수치는 오히려 플라즈마 산화 공정을 한 비교 샘플 C, D의 경우가 선택적 산화 공정을 한 비교 샘플 A, B의 경우보다 더 저하됨을 알 수 있다.
도 5와 6은 각각 비교 샘플 A, B와 테스트 샘플 E, F에 있어서 적층 셀 게이트에 대한 터널 게이트 누설(tunnel gate leakage)과 고전압 트랜지스터의 Idoff 수치를 측정한 것을 나타낸다. 본 발명의 일 실시예에 따라서 제조된 테스트 샘플 E와 F는 비교 샘플 A와 B에 비하여 각각의 특성의 우수하게 나타남을 알 수 있다. 특히, 전술한 도 4와 도 6을 비교하면, 플라즈마 산화 공정 이전에 어닐링 공정을 수행한 테스트 샘플 E와 F는 플라즈마 산화 공정만을 수행한 비교 샘플 C 및 D에 비하여 고전압 트랜지스터의 Idoff가 크게 개선됨을 알 수 있다.
도 7a 내지 7c는 각각 비교 샘플 A(도 7a), 비교 샘플 C(도 7b), 테스트 샘플 E(도 7c)의 주변회로 영역의 고전압 트랜지스터에 대한 험프 특성을 나타내는 도면이다. 도 7a 내지 7c를 참조하면, 플라즈마 산화 공정만을 수행한 경우에는 험프 현상이 나타나는 반면(7b), 플라즈마 산화 공정 이전에 어닐링 공정을 수행한 경우(도 7c)와 선택적 산화 공정에 의한 경우(도 7a)는 험프 현상이 나타나지 않음을 알 수 있다.
도 8a와 8b는 각각 비교 샘플 A와 테스트 샘플 E에 대한 셀 산포 평가 결과를 도시한다. 이 때, 셀 산포 평가는 프로그램 및 지우기를 수행하지 않은 상태의 샘플에 대하여 셀 문턱전압(Vth) 산포를 측정하고, 동일한 샘플에 대하여 프로그램 및 지우기를 1K 사이클(cycle) 수행한 후에 다시 셀 문턱전압 산포를 측정하여 평가하였다. 도 8a와 8b를 참조하면, 본 발명의 일 실시예에 따라 제조된 테스트 샘플 E의 경우 단순히 선택적 산화 공정을 거친 비교 샘플 A에 비하여 셀 산포가 0.4V 정도 개선되며, 문턱전압 변화(Vth shift)도 0.1V 수준 개선됨을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 집적 회로 장치의 제조 방법에 의하면, 반도체 집적 회로 장치의 게이트 형성시 과도한 버즈빅 현상과 펀치 스루우 현상을 억제하면서도 고전압 트랜지스터의 험프 현상을 최소화할 수 있다. 이에 의해, 셀 산포가 개선되는 등 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있다.

Claims (20)

  1. 메모리 셀 영역에 다수의 적층 셀 게이트 및 주변회로 영역에 다수의 고전압 트랜지스터용 게이트가 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판에 대하여 어닐링 공정을 수행하는 단계; 및
    상기 어닐링 공정 후에 상기 반도체 기판에 대하여 플라즈마 산화 공정을 수행하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 적층 셀 게이트 및 상기 고전압 트랜지스터용 게이트는 각각 금속 게이트 또는 실리사이드 게이트인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 금속 게이트는 금속층/폴리실리콘막, 금속층/장벽금속층 또는 금속층/장벽금속층/폴리실리콘막의 다층을 포함하는 구조인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 금속층은 W, Ni, Co, TaN, Ru-Ta, TiN, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, MoN, WN, Ta-Pt, Ta-Ti및 W-Ti로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어진 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 장벽 금속층은 WN, TiN, TaN 및 TaCN로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어진 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 실리사이드 게이트는 실리사이드층 또는 실리사이드층/폴리실리콘막을 포함하는 구조인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 실리사이드층은 WSi, CoSix 및 NiSix로 이루어진 군으로부터 선택된 어느 하나 이상인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 적층 셀 게이트 및 상기 고전압 트랜지스터용 게이트는 각각 SiO2, HfO, AlO, ZrO, TaO, HfSiOx 및 HfSiOxNy 로 이루어진 군으로부터 선택된 어느 하 나 이상으로 이루어진 게이트 산화막을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 적층 셀 게이트의 플로팅 게이트와 콘트롤 게이트 사이에 구비되는 게이트간 절연막은SiO2, ONO, HfO, AlO, ZrO, TaO, HfSiOx 및 HfSiOxNy 로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어진 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 어닐링 공정은 수소 분위기 하에서 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 어닐링 공정은 어닐링 챔버의 온도가 400 ~ 1000℃에서 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 어닐링 공정은 1분 내지 180분간 이루어지는 것을 특징으로 하는 반도 체 집적 회로 장치의 제조 방법.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 플라즈마 산화 공정은 상기 플라즈마 산화 공정이 수행되는 챔버내로 수소 가스와 산소 가스를 플라즈마 소오스로 공급하여 수행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 적층 셀 게이트 및 상기 고전압 트랜지스터용 게이트가 금속 게이트인 경우, 수소 가스와 산소 가스의 유량비는 H2/O2 = 0.5 ~ 16인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 적층 셀 게이트 및 상기 고전압 트랜지스터용 게이트가 실리사이드 게이트인 경우, 수소 가스와 산소 가스의 유량비는 H2/O2 = 0 ~ 16인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 플라즈마 산화 공정이 수행되는 챔버내로 He, Ne, Ar, Kr 및 Rn으로 이 루어진 군으로부터 선택된 어느 하나 이상의 비활성 기체를 더 공급하여 상기 플라즈마 산화 공정을 수행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 플라즈마 산화공정은 상기 플라즈마 산화 공정이 수행되는 챔버 온도가 상온 ~ 1000℃에서 수행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 플라즈마 산화 공정에서의 상기 플라즈마 산화 공정이 수행되는 챔버 압력은 1mTorr ~ 10Torr인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 플라즈마 산화 공정에서 상기 플라즈마 산화 공정이 수행되는 챔버에 인가되는 파워는 100 ~ 3400W인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 플라즈마 산화공정은 60 ~ 1200초 동안 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
KR1020050054566A 2005-06-23 2005-06-23 반도체 집적 회로 장치의 제조 방법 Expired - Fee Related KR100678632B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050054566A KR100678632B1 (ko) 2005-06-23 2005-06-23 반도체 집적 회로 장치의 제조 방법
US11/424,995 US20060292784A1 (en) 2005-06-23 2006-06-19 Methods of Forming Integrated Circuit Devices Including Memory Cell Gates and High Voltage Transistor Gates Using Plasma Re-Oxidation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050054566A KR100678632B1 (ko) 2005-06-23 2005-06-23 반도체 집적 회로 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060134679A KR20060134679A (ko) 2006-12-28
KR100678632B1 true KR100678632B1 (ko) 2007-02-05

Family

ID=37568055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050054566A Expired - Fee Related KR100678632B1 (ko) 2005-06-23 2005-06-23 반도체 집적 회로 장치의 제조 방법

Country Status (2)

Country Link
US (1) US20060292784A1 (ko)
KR (1) KR100678632B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781333B2 (en) * 2006-12-27 2010-08-24 Hynix Semiconductor Inc. Semiconductor device with gate structure and method for fabricating the semiconductor device
JP4459257B2 (ja) * 2007-06-27 2010-04-28 株式会社東芝 半導体装置
US7834387B2 (en) * 2008-04-10 2010-11-16 International Business Machines Corporation Metal gate compatible flash memory gate stack
US20090311877A1 (en) * 2008-06-14 2009-12-17 Applied Materials, Inc. Post oxidation annealing of low temperature thermal or plasma based oxidation
US20100297854A1 (en) * 2009-04-22 2010-11-25 Applied Materials, Inc. High throughput selective oxidation of silicon and polysilicon using plasma at room temperature
US8847300B2 (en) * 2009-05-08 2014-09-30 SK Hynix Inc. Semiconductor device and method for fabricating the same
CN104106128B (zh) 2012-02-13 2016-11-09 应用材料公司 用于基板的选择性氧化的方法和设备
WO2019166925A1 (ja) * 2018-03-01 2019-09-06 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420250B1 (en) * 2000-03-03 2002-07-16 Micron Technology, Inc. Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates
KR100441682B1 (ko) * 2001-06-14 2004-07-27 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법
KR100418928B1 (ko) * 2001-10-24 2004-02-14 주식회사 하이닉스반도체 엠디엘 반도체 소자의 제조 방법
TW200416772A (en) * 2002-06-06 2004-09-01 Asml Us Inc System and method for hydrogen-rich selective oxidation
WO2004073073A1 (ja) * 2003-02-13 2004-08-26 Tokyo Electron Limited 半導体装置の製造方法および半導体製造装置
US6987056B2 (en) * 2003-07-08 2006-01-17 Hynix Semiconductor Inc. Method of forming gates in semiconductor devices
KR100624290B1 (ko) * 2004-06-14 2006-09-19 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
JP2006012970A (ja) * 2004-06-23 2006-01-12 Toshiba Corp 半導体装置およびその製造方法
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP2006032574A (ja) * 2004-07-14 2006-02-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100673205B1 (ko) * 2004-11-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Also Published As

Publication number Publication date
US20060292784A1 (en) 2006-12-28
KR20060134679A (ko) 2006-12-28

Similar Documents

Publication Publication Date Title
KR100555812B1 (ko) 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법
JP5283833B2 (ja) 半導体装置の製造方法
JP2008182035A (ja) 半導体記憶装置およびその製造方法
US8241974B2 (en) Nonvolatile memory device with multiple blocking layers and method of fabricating the same
US9263595B2 (en) Non-volatile memories and methods of fabrication thereof
US20060292784A1 (en) Methods of Forming Integrated Circuit Devices Including Memory Cell Gates and High Voltage Transistor Gates Using Plasma Re-Oxidation
KR100471407B1 (ko) 폴리메탈 게이트 전극을 갖는 트랜지스터 제조 방법
JP2003188377A (ja) 酸化物／窒化シリコン界面サブストラクチャを改善するための方法および構造
JP2010034552A (ja) フラッシュメモリ素子のトンネル絶縁膜形成方法
US6498365B1 (en) FET gate oxide layer with graded nitrogen concentration
US20060205159A1 (en) Method of forming gate flash memory device
JP2008166686A (ja) ゲート構造を有する半導体素子及びその製造方法
JPWO2007077814A1 (ja) 半導体装置及びその製造方法
US7157332B2 (en) Method for manufacturing flash memory cell
US20090114977A1 (en) Nonvolatile memory device having charge trapping layer and method for fabricating the same
TW201730924A (zh) 於記憶體單元中形成多晶矽側壁氧化物區域之方法
JP4757579B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
KR100943492B1 (ko) 반도체 소자 제조 방법
JP2006245306A (ja) 半導体装置の製造方法
JP2006073704A (ja) 半導体装置の製造方法
JP2000208645A (ja) シリコン系誘電体膜の形成方法および不揮発性半導体記憶装置の製造方法
KR20040001987A (ko) 플래시 메모리 소자의 제조방법
KR20050008050A (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
JPH09205157A (ja) 半導体装置及びその製造方法
KR20060131199A (ko) 게이트 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050623

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20061114

PG1501 Laying open of application
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070129

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070130

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20100114

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee