[go: up one dir, main page]

KR100555812B1 - 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법 - Google Patents

2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100555812B1
KR100555812B1 KR1020050027963A KR20050027963A KR100555812B1 KR 100555812 B1 KR100555812 B1 KR 100555812B1 KR 1020050027963 A KR1020050027963 A KR 1020050027963A KR 20050027963 A KR20050027963 A KR 20050027963A KR 100555812 B1 KR100555812 B1 KR 100555812B1
Authority
KR
South Korea
Prior art keywords
film
sin
silicon nitride
tcs
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020050027963A
Other languages
English (en)
Other versions
KR20050037547A (ko
Inventor
마사유끼 다나까
요시오 오자와
시게히꼬 사이다
아끼라 고다
미쯔히로 노구찌
유이찌로 미따니
요시따까 쯔나시마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050037547A publication Critical patent/KR20050037547A/ko
Application granted granted Critical
Publication of KR100555812B1 publication Critical patent/KR100555812B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 실리콘 질화막의 구성과 형성 방법을 개선함으로써, 특성 등이 우수한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판상에 제1 절연막을 형성하는 공정과, 제1 절연막을 포함하는 영역상에 제2 절연막을 형성하는 공정을 구비한 반도체 장치의 제조 방법으로서, 제2 절연막을 형성하는 공정은, 테트라클로로실란을 함유하는 제1 실리콘 소스와 제1 질소 소스를 이용하여 제1 실리콘 질화막을 형성하는 공정과, 제1 실리콘 질화막 위에 테트라클로로실란 이외의 제2 실리콘 소스와 제2 질소 소스를 이용하여 제2 실리콘 질화막을 형성하는 공정을 구비한다.
테트라클로로실란, 제1 실리콘 소스, 제2 실리콘 소스, 제1 실리콘 질화막, 제2 실리콘 질화막, 질소 소스

Description

2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE COMPRISING DUAL SILICON NITRIDE LAYERS}
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 2는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 3은 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 4는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 5는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 6은 본 발명의 실시 형태에 관한 것으로, SiN막에 있어서의 N/Si 조성비와 누설 전류의 관계를 도시한 도면.
도 7은 본 발명의 실시 형태에 관한 것으로, SiN막에 있어서의 N/Si 조성비와 밀도의 관계를 도시한 도면.
도 8은 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 9는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 10은 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 11은 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 12는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법의 일부를 도시한 단면도.
도 13은 본 발명의 제3 실시 형태에 관한 반도체 장치의 구조를 도시한 단면도.
도 14는 본 발명의 제4 실시 형태에 관한 반도체 장치의 구조를 도시한 단면도.
도 15는 본 발명의 실시 형태에 관한 것으로, 각종 실리콘 질화막에 대하여 전하 보유 특성을 도시한 도면.
도 16은 본 발명의 실시 형태에 관한 것으로, 실리콘 질화막의 막두께를 변화시켰을 때의 전하 보유 특성을 도시한 도면.
도 17은 본 발명의 제5 실시 형태에 관한 반도체 장치의 일예를 도시한 단면도.
도 18은 본 발명의 제5 실시 형태에 관한 반도체 장치의 다른 예를 도시한 단면도.
도 19은 본 발명의 제5 실시 형태에 관한 반도체 장치의 또 다른 예를 도시한 단면도.
도 20은 본 발명의 제5 실시 형태에 관한 반도체 장치의 또 다른 예를 도시한 단면도.
도 21은 본 발명의 실시 형태에 관한 것으로, 수소 농도와 깊이의 관계를 도시한 도면.
도 22는 본 발명의 실시 형태에 관한 것으로, 산소 농도와 깊이의 관계를 도시한 도면.
도 23은 본 발명의 실시 형태에 관한 것으로, 데이터 보유 시간과 플랫밴드 전압의 관계를 도시한 도면.
도 24는 본 발명의 실시 형태에 관한 것으로, 프로그램 전압과 플랫밴드 전압의 관계를 도시한 도면.
도 25는 본 발명의 실시 형태에 관한 것으로, 축적 전하의 중심의 깊이와 축적 전하 밀도의 관계를 도시한 도면.
도 26은 본 발명의 실시 형태의 비교예에 관한 것으로, 축적 전하의 중심의 깊이와 축적 전하 밀도의 관계를 도시한 도면.
도 27은 본 발명의 실시 형태에 관한 것으로, NAND형 소자의 구성을 도시한 전기 회로도.
도 28은 본 발명의 실시 형태에 관한 것으로, 중수소 어닐링의 효과를 도시 한 도면.
도 29는 본 발명의 실시 형태에 관한 것으로, 중수소 어닐링의 효과를 도시한 도면.
도 30은 본 발명의 제7 실시 형태에 관한 반도체 장치의 구조를 도시한 단면도.
도 31은 도 30의 반도체 장치를 인버터에 적용한 예를 도시한 전기 회로도.
도 32는 본 발명의 제8 실시 형태에 관한 반도체 장치의 구조를 도시한 단면도.
도 33은 본 발명의 제9 실시 형태에 관한 반도체 장치의 구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 121, 141, 201, 301, 341, 401, 421 : 실리콘 기판
102 : 소자 분리 영역
103, 124, 354 : 게이트 절연막
104, 125, 345 : 실리콘막
105 : 질화 텅스텐막
106 : 텅스텐막
107, 206, 306, 346 : TCS-SiN막
108, 203, 303, 343 : DCS-SiN막
109 : 레지스트막
110 : 절연용 SiN막
111, 122, 149 : 소스/드레인 영역
123 : 익스텐션 영역
126, 308, 348, 406, 426 : 측벽 절연막
127, 147, 148 : SiN막(적층 구조)
128, 350a, 350b : 실리사이드막
129 : SiN막(엣칭 스톱퍼)
130 : 층간 절연막
131 : 컨택트 전극
142, 402 : 터널 절연막
143, 403 : 부유 전극(전하 축적막)
144, 404 : 중간 절연막
145, 205, 305, 405, 425 : 제어 전극
146 : 실리사이드막
202, 302, 422 : 하부 절연막(터널 절연막)
204, 304, 424 : 상부 절연막
207, 307, 347 : 계면 영역
309 : 상층 절연막
310 : 금속성 도전막
311, 407, 427 : 소스 영역
312, 408, 428 : 드레인 영역
321 : 절연막
322 : 도전체막
323 : 소자 분리 절연막
342, 358 : 실리콘 산화막
351 : 얕은 소스 확산층
351a : 깊은 소스 확산층
352 : 얕은 드레인 확산층
352a : 깊은 드레인 확산층
361 : n형 MISFET
362 : p형 MISFET
423 : 실리콘 질화막(전하 축적막)
본 발명은 반도체 장치 및 그 제조 방법, 특히 반도체 장치에 형성된 절연막에 관한 것이다.
실리콘 질화막(SiN막)은 반도체 장치의 각종 부분에 적용되고 있다. 그러나, 디클로로실란(SiH2Cl2:DCS)을 이용하여 성막한 종래의 SiN막은 차세대 반도체 장치를 제조하는 면에서 여러가지 문제를 일으킬 우려가 있다.
일예로서, 듀얼 게이트를 채용한 차세대 DRAM에서 발생하는 문제에 대하여 설명한다. 차세대 DRAM에서는 전극 가공용 하드 마스크로서 200nm 정도의 두꺼운 SiN막을 사용한다. DCS를 사용한 SiN막(DCS-SiN막)의 경우, 성막후의 고온 공정에 의해서 붕소의 확산이 증속되므로, PMOS 소자가 열화되어 버린다. SiN막 기인의 PMOS 소자의 열화는 인테그레이션상의 대책에 의해서 어느 정도 완화하는 것이 가능하다. 그러나, 이러한 대책은 트랜지스터의 성능을 열화시켜 버리므로, 실제로 행하는 것은 곤란하다. 따라서, 보다 본질적인 해결을 도모하기 위해서 PMOS 소자의 열화를 일으키지 않는 SiN막의 개발이 필요해지고 있다.
DCS-SiN막에 의해서 발생하는 소자의 열화는 테트라클로로실란(SiCl4:TCS)을 이용한 SiN막(TCS-SiN막)을 사용함으로써 해결하는 것이 가능하다. 그러나, TCS-SiN막은 성막 속도가 느리고, DCS-SiN막의 성막 속도의 약 1/3이다. 성막 속도는 성막 조건(성막 온도, 성막 압력 등)을 변경시킴으로써 증가시키는 것이 일단 가능하다. 그러나, 막의 균일성을 확보하는 것, 막질을 열화시키지 않는 것, 먼지를 억제하는 것 등의 필요성으로부터 성막 속도를 증가시키는 것은 실제로는 곤란하다. 따라서, TCS-SiN막을 이용한 경우에는 생산성이 악화되어 버린다는 문제가 있다.
또, 차세대 플래시 메모리의 셀 구조로서 실리콘 질화막을 전하 축적층으로서 이용한 MONOS형 소자가 제안되어 있다. MONOS 소자는 반도체 기판상에 실리콘 산화막(터널 산화막, 하부 산화막), 실리콘 질화막(전하 축적층), 실리콘 산화막(상부 산화막), 전극을 순차적으로 적층한 것이며, M-O-N-O-S 구조가 된다. 전기적인 정보("0" 또는 "1")의 기입은 반도체 기판으로부터 터널 산화막을 통해서 실리콘 질화막에 전자 또는 홀을 주입함으로써 행해진다.
MONOS 소자에서는 기입/소거 응력에 의한 데이터 파괴가 문제가 된다. 또한, NAND형 소자에서는 판독 응력에 의한 데이터 파괴가 문제가 된다. 불휘발성 메모리에서는 일반적으로 10만회의 기입/소거를 행한 후, 전하를 10년간 보유하는 성능이 요구되고 있지만, 현상에서는 충분한 전하 보유 특성을 얻지 못하고 있다.
종래 기술로서, 일본 특개소60-60770호 공보에는 전하 축적층으로서 수소 함유량이 서로 다른 2층의 SiN막을 이용한 구조가 개시되어 있다. 성막 가스로는 실란과 암모니아를 이용하고 있다. 구체적으로는 Si-H 결합이 많은 SiN막을 하층측에, Si-H 결합이 적은 SiN막을 상층측에 형성함으로써, 전하 보유 특성이 개선된다고 되어 있다. 그러나, 후술하는 바와 같이 이러한 구조가 반드시 최적의 구조라고는 할 수 없다.
일본 특개평9-64205호 공보에는 전하 축적층으로서 이용하는 SiN막에 있어서, SiN막의 상면 근방에 실리콘 농도의 피크를, SiN막의 하면 근방에 질소 농도의 피크를 갖는 구조가 개시되어 있다. 성막 가스로는 예를 들어 DCS와 암모니아를 이용하고 있다. 구체적으로는 SiN막의 단층막에 실리콘 및 질소를 이온 주입함으로써, 실리콘 및 질소의 농도를 조정하고 있다. 그러나, SiN막은 DCS 등을 사용하여 형성된 단층막이며, 이러한 구조도 반드시 최적이라고는 할 수 없다.
일본 특공평5-48631호 공보에는 축적 전하층으로서 산소를 함유한 실리콘 질화막(실리콘 산질화막)을 하부 산화막측에 형성한 구조가 개시되어 있다. 이러한 구조에 의해, 전하 보유 특성이 향상된다고 되어 있다. 그러나, 후술하는 바와 같이 이러한 구조도 반드시 최적이라고는 할 수 없다.
또, 플래시 메모리 등의 불휘발성 메모리에서는 소자의 미세화에 수반하여 터널 절연막의 박막화가 요구되고 있다. 터널 절연막으로서 실리콘 산화막 또는 실리콘 산질화막을 이용한 경우, 직접 터널링이라고 불리는 메커니즘에 의해서 5MV/㎝ 이하의 저전계 인가시에 누설 전류가 발생한다. 그로 인해, 전하 보유 특성이 악화되어 버린다.
그래서, 저전계 누설 전류를 저감하기 위해서 실리콘 질화막을 터널 절연막으로 이용하는 것이 제안되어 있다(Non-Volatile Semiconductor Memory Workshop 1998, p.95 및 Non-Volatile Semiconductor Memory Workshop 2001, p.67). 그러나, 초기 특성은 우수하기는 하지만, 기입/소거 횟수의 증가에 따라서 서서히 SILC(Stress Induced Leakage Current)라고 불리는 저전계 누설 전류가 발생한다. 따라서, 불휘발성 메모리 소자로서의 데이터 보유 능력이 불충분하다.
상술한 바와 같이, 실리콘 질화막을 DCS를 사용하여 형성한 경우의 문제는 TCS를 사용함으로써 해결 가능하지만, TCS를 사용한 경우에는 성막 속도를 상승시키는 것이 곤란하므로, 생산성이 악화된다는 문제가 있었다.
또, 실리콘 질화막을 전하 축적층으로서 이용한 불휘발성 메모리 소자가 제 안되어 있지만, 종래의 구조에서는 만족할 수 있는 전하 보유 특성을 얻지 못한다는 문제가 있었다.
그리고, 실리콘 질화막을 불휘발성 메모리 소자의 터널 절연막으로 사용하는 것이 제안되어 있지만, 종래의 구조에서는 만족할 수 있는 전하 보유 특성을 얻지 못한다는 문제가 있었다.
본 발명은 상기 종래의 과제에 대하여 이루어진 것으로, 실리콘 질화막의 구성과 형성 방법을 개선함으로써, 특성 등이 우수한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명에 관한 반도체 장치는 반도체 기판과, 게이트 전극과, 상기 반도체 기판과 상기 게이트 전극 사이에 형성된 제1 절연막과, 상기 게이트 전극의 상면 또는 측면을 따라서 형성되고, 질소, 실리콘 및 수소를 함유한 하층측 실리콘 질화막과, 하층측 실리콘 질화막 위에 형성되고, 질소, 실리콘 및 수소를 함유한 상층측 실리콘 질화막을 포함하는 제2 절연막을 구비한 반도체 장치로서, 상기 하층측 실리콘 질화막에 있어서의 질소(N)와 실리콘(Si)의 조성비 N/Si 쪽이 상기 상층측 실리콘 질화막에 있어서의 질소(N)와 실리콘(Si)의 조성비 N/Si 보다도 높은 것을 특징으로 한다.
또, 본 발명에 관한 반도체 장치는 반도체 기판과, 게이트 전극과, 상기 반도체 기판과 상기 게이트 전극 사이에 형성된 제1 절연막과, 상기 게이트 전극에 근접하여 형성되고, 질소, 실리콘 및 수소를 함유한 하층측 실리콘 질화막과, 하층 측 실리콘 질화막 위에 형성되고, 질소, 실리콘 및 수소를 함유한 상층측 실리콘 질화막을 포함하는 제2 절연막을 구비한 반도체 장치로서, 상기 하층측 실리콘 질화막에 함유된 수소의 농도 쪽이 상기 상층측 실리콘 질화막에 함유된 수소의 농도보다도 높은 것을 특징으로 한다.
또, 본 발명에 관한 반도체 장치는 직렬 접속된 복수의 메모리 셀을 구비한 반도체 장치로서, 상기 메모리 셀은 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역을 포함하는 반도체 기판과, 상기 반도체 기판상에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성되고, 상기 반도체 기판으로부터 상기 제1 절연막을 통해서 주입된 전하를 축적하는 것으로서 1nm 이상 4nm 이하의 두께를 갖는 하층측 실리콘 질화막과, 하층측 실리콘 질화막 위에 형성된 상층측 실리콘 질화막을 포함하는 제2 절연막과, 상기 제2 절연막 위에 형성된 제3 절연막과, 상기 제3 절연막상에 형성된 제어 게이트 전극을 구비한 것을 특징으로 한다.
또, 본 발명에 관한 반도체 장치는 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역을 포함하는 반도체 기판과, 상기 반도체 기판상에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성되고, 상기 반도체 기판으로부터 상기 제1 절연막을 통해서 주입된 전하를 축적하는 것으로서 1nm 이상 4nm 이하의 두께를 갖는 하층측 실리콘 질화막과, 하층측 실리콘 질화막 위에 형성된 상층측 실리콘 질화막을 포함하는 제2 절연막과, 상기 제2 절연막 위에 형성된 제3 절연막과, 상기 제3 절연막상에 형성된 제어 게이트 전극을 구비하 고, 상기 제2 절연막은 상기 소스 영역 근방의 제1 영역과, 상기 드레인 영역 근방의 제2 영역을 갖고, 상기 제1 영역과 제2 영역에는 서로 독립하여 전하가 축적되는 것을 특징으로 한다.
본 발명에 관한 반도체 장치의 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 포함하는 영역상에 제2 절연막을 형성하는 공정을 구비한 반도체 장치의 제조 방법으로서, 상기 제2 절연막을 형성하는 공정은 테트라클로로실란을 함유하는 제1 실리콘 소스와 제1 질소 소스를 이용하여 제1 실리콘 질화막을 형성하는 공정과, 상기 제1 실리콘 질화막 위에 테트라클로로실란 이외의 제2 실리콘 소스와 제2 질소 소스를 이용하여 제2 실리콘 질화막을 형성하는 공정을 구비한 것을 특징으로 한다.
또, 본 발명에 관한 반도체 장치는 반도체 기판과, 게이트 전극과, 상기 반도체 기판과 상기 게이트 전극 사이에 형성된 제1 절연막과, 상기 게이트 전극에 근접하여 형성되고, 질소, 실리콘 및 수소를 함유한 실리콘 질화막을 포함하는 제2 절연막을 구비한 반도체 장치로서, 상기 실리콘 질화막에 함유된 전체 수소의 수에 대한 중수소의 수의 비율은 0.9 이상인 것을 특징으로 한다.
또, 본 발명에 관한 반도체 장치의 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 포함하는 영역상에 제2 절연막을 형성하는 공정을 구비한 반도체 장치의 제조 방법으로서, 상기 제2 절연막을 형성하는 공정은 실리콘 소스와 중수소를 함유한 질소 소스를 이용하여 실리콘 질화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 본 발명에 관한 반도체 장치는 반도체 기판과, 제어 게이트 전극과, 상기 반도체 기판과 상기 제어 게이트 전극 사이에 형성되고, 실리콘, 질소 및 질소에 결합한 중수소를 함유한 실리콘 질화막과, 상기 제어 게이트 전극과 상기 실리콘 질화막 사이에 형성되고, 상기 반도체 기판으로부터 상기 실리콘 질화막을 통해서 주입된 전하를 축적하는 전하 축적막을 구비한 것을 특징으로 한다.
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.
<제1 실시 형태>
도 1 내지 도 5는 본 발명의 제1 실시 형태에 관한 반도체 장치(MIS 트랜지스터)의 제조 방법을 도시한 단면도이다.
우선, 도 1에 도시한 바와 같이 실리콘 기판(101) 상에 소자 분리 영역(102) 및 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 두께 4.5nm의 실리콘 산질화막이다. 계속해서, 게이트 절연막(103) 위에 게이트 전극으로서 비정질 실리콘막(104)(70nm), 질화 텅스텐막(105)(5nm) 및 텅스텐막(106)(40nm)의 적층 구조를 형성한다. 비정질 실리콘막(104) 내에는 PMOS 영역에 있어서는 p형 불순물이, NMOS 영역에 있어서는 n형 불순물이 첨가되어 있다. 예를 들어, PMOS 영역에는 5keV, 5×1014 내지 1×1016㎝-2의 조건으로 붕소가 이온 주입되어 있고, NMOS 영역에는 10keV, 5×1014 내지 1×1016㎝-2의 조건으로 인이 이온 주입되어 있다. 이와 같이 함으로써, PMOS의 게이트 전극에는 붕소가 1×1019/㎤ 보다도 많고 1×1021/㎤ 보다도 적게 도입된다.
다음에, 도 2에 도시한 바와 같이 감압 화학 기상 성장(LP-CVD)법에 의해 실리콘 질화막(SiN막)(107 및 108)을 합계 두께 200nm 형성한다. SiN막(107 및 108)은 게이트 전극 가공용의 하드 마스크이다. SiN막(107 및 108)은 이하와 같이 해서 형성한다.
우선, 테트라클로로실란(SiCl4:TCS) 및 암모니아(NH3)를 이용하여 SiN막(107)을 형성한다. 성막 조건은 온도 700 내지 900℃, 압력 0.01 내지 10Torr, TCS/NH3 유량비 0.01 내지 10이다. TCS를 이용한 SiN막(TCS-SiN막)의 성막 속도는 1nm/min이다. 성막 시간은 80분이며, 두께 80nm의 SiN막(107)을 형성했다. 계속해서, 디클로로실란(SiH2Cl2:DCS) 및 암모니아를 이용하여 SiN막(108)을 형성한다. 성막 조건은 온도 600 내지 900℃, 압력 0.01 내지 10Torr, DCS/NH3 유량비 0.01 내지 10이다. DCS를 이용한 SiN막(DCS-SiN막)의 성막 속도는 3.2nm/min이다. 성막 시간은 40분이며, 두께 120nm의 SiN막(108)을 형성했다. 또한, DCS-SiN막(108)은 TCS-SiN막(107)을 형성한 후, 기판을 대기에 노출시키지 않고 동일 노 내에서 연속적으로 형성한다.
다음에, 도 3에 도시한 바와 같이 포토 리토그라피 기술에 의해서 패터닝된 레지스트막(109)을 형성한다. 계속해서, 레지스트(109)를 마스크로 하여 SiN막(107 및 108)을 드라이 엣칭한다. 그 후, 레지스트(109)를 제거한다.
다음에, 도 4에 도시한 바와 같이 SiN막(107 및 108)을 하드 마스크로 하여 통상의 드라이 엣칭 기술을 이용하여 텅스텐막(106), 질화 텅스텐막(105) 및 비정 질 실리콘막(104)을 순차적으로 엣칭한다. 이 때, SiN막(108)의 상부는 드라이 엣칭에 의해 깎이며, SiN막(107 및 108)의 합계 막두께는 130nm 정도가 된다.
여기서, SiN막을 2층으로 구분하여 형성하는 이유를 기술한다.
SiN 형성 공정후에는 불순물을 활성화하기 위한 고온 공정이 복수회 행해진다. 이 고온 공정에 있어서, 전극상에 DCS-SiN막만을 형성한 경우에는 PMOS 소자가 열화되어 버린다. 고온 공정에 의해, 전극내의 붕소가 게이트 절연막을 빠져나와 실리콘 기판까지 확산되어 버리기 때문이다. 이러한 SiN막 기인의 붕소의 확산은 TCS-SiN을 적용함으로써 억제할 수 있다(M.Tanaka et al., 10-1, 2001 Symposium on VLSI Symposium, Digest of Technical Papers 참조). 즉, TCS-SiN을 이용함으로써 소자 특성에는 영향을 미치지 않고 붕소의 확산을 억제할 수 있다.
그러나, TCS-SiN막만을 이용한 경우에는 생산성이 현저하게 악화되어 버린다. TCS-SiN막의 성막 속도는 DCS-SiN의 1/3 정도이다. 예를 들어, 200nm의 SiN막을 TCS를 이용하여 형성하려고 하면 200분 정도 걸리고, DCS의 경우(60분 정도)에 비해 생산성이 현저하게 떨어져 버린다. 또한, TCS는 1분자당 4개의 염소를 갖고 있으므로, 화학 반응에 의해서 NH4Cl이 DCS에 비해 2배 생성된다. NH4Cl은 개체이며, 장치의 배기계에 손상을 준다. 즉, NH4Cl이 배관을 막기도 하고 먼지로서 배기 펌프내에 부착되기도 한다. 그로 인해, TCS를 이용한 경우에는 보수 빈도가 현저하게 증가하여 생산성을 악화시켜 버린다. 따라서, 고성능 소자를 실현하기 위해서 TCS는 필수이지만, 생산성을 악화시켜 버린다는 문제가 있다.
여기서, 도 4에 주목하면 200nm의 두께로 형성한 SiN막은 게이트 전극 형성후에는 130nm 정도 밖에 남아 있지 않다. 따라서, TCS만으로 200nm 형성할 필요는 없음을 알 수 있다. 그로 인해, 전기 특성에 영향을 미치는 성막 초기에는 TCS를 이용하여 SiN막을 형성하고, 실질적으로 마스크로서 기능하는 성막 후기에는 DCS를 이용함으로써, 생산성을 향상시킬 수 있다. 여기서 고려해야 하는 점은 붕소의 확산에 기인하는 PMOS 소자의 열화가 발생하지 않을 정도의 두께로 TCS-SiN을 형성할 필요가 있다는 것이다. 즉, 소자 특성과 생산성은 트레이드 오프 관계에 있다.
2층의 SiN막의 막두께비와 소자 특성의 상관을 검토한 결과, TCS/DCS가 80nm/120nm인 경우, 즉 TCS/DCS=0.67인 경우에는 소자 특성에 문제가 발생하지 않는다. 상술한 예에서는 TCS만으로 성막한 경우의 성막 시간을 약 40% 감소시키는 것이 가능하다.
게이트 전극을 형성한 후, 측벽 산화를 행한다. 후산화는 텅스텐막(106)이 노출되는 구조이므로, 질소, 수소 및 물의 혼합 분위기 속에 있어서 80℃, 30분 행한다.
다음에, 도 5에 도시한 바와 같이 패터닝된 레지스트(도시 생략)를 마스크로 하여 셀 영역, NMOS 영역 및 PMOS 영역에 있어서의 소스/드레인 영역(111)에 불순물의 이온 주입을 행한다. 그리고, 불순물을 활성화하기 위한 어닐링을 질소 분위기 속에 있어서 850℃, 10초 행한다.
다음에, 절연용 SiN막(110)을 20nm 형성한다. 이 SiN막(110)은 게이트 전극과 소스/드레인 영역(111)에 접속되는 컨택트 전극(도시 생략) 사이의 누설을 방지 하기 위한 것이다. 우선, TCS를 이용하여 하층측 SiN막을 10nm 형성하고, 계속해서 DCS를 이용하여 상층측 SiN막을 10nm 형성한다. DCS-SiN막은 TCS-SiN막을 형성한 후, 기판을 대기에 노출시키지 않고 연속적으로 형성한다. 성막 조건은 모두 성막 온도 700℃, 성막 압력 0.5Torr, 실리콘 소스 유량(DCS 또는 TCS) 100sccm, 암모니아 유량 1000sccm으로 한다. 이 성막 조건에 있어서의 성막 속도는 DCS에서 0.8nm/min, TCS에서 0.3nm/min이었다. 그 후, 드라이 엣칭을 행하여 바닥면의 SiN막을 제거함으로써, 게이트 전극의 주위에 선택적으로 SiN막(110)을 남긴다.
SiN막(110)은 붕소가 첨가된 실리콘막(104)에 직접 접하고 있다. 그로 인해, 이미 기술한 이유에 의해 TCS-SiN막과 DCS-SiN막의 적층 구조의 적용이 유효해진다. 검토 결과에 따르면, TCS/DCS가 10nm/10nm(막두께비 1.0)이면 충분히 붕소의 확산을 억제할 수 있다. 따라서, TCS/DCS의 막두께비를 1.0 이하로 하면 생산성을 향상시키는 동시에, 붕소의 확산을 억제할 수 있다.
또한, TCS-SiN막을 적용함으로써 누설을 저감할 수 있다. TCS-SiN막은 DCS-SiN막에 비해 N/Si 조성비가 높다. 즉, TCS-SiN막은 DCS-SiN막보다도 질소가 농후하며, 화학 양론에 가깝다.
도 6은 SiN막에 있어서의 N/Si 조성비와 누설 전류의 관계를 도시한 것이다. TCS-SiN막의 N/Si 조성비는 약 1.34이고, DCS-SiN막의 N/Si 조성비는 약 1.30이다. 이 도면으로부터 알 수 있는 바와 같이, N/Si 조성비가 높아지고 실리콘 질화막의 화학 양론(4/3)에 가까워짐에 따라서 누설 전류가 감소함을 알 수 있다.
도 7은 SiN막에 있어서의 N/Si 조성비와 밀도의 관계를 도시한 것이다. TCS-SiN막의 밀도는 약 2.62g/㎤이고, DCS-SiN막의 밀도는 약 2.76/㎤이다. N/Si 조성비가 높을수록 밀도가 작아짐을 알 수 있다. 또한, 밀도가 작으므로, TCS-SiN막의 비유전율(6.8)은 DCS-SiN막의 비유전율(7.4)보다 작다. 따라서, TCS-SiN막을 적용함으로써 기생 용량을 저감하는 것이 가능하다.
그러나, 도 5에 도시한 SiN막(110)에 TCS-SiN막만을 이용한 경우에는 누설 전류의 저감을 실현하지 못하게 되어 버린다. 게이트 전극의 근방에는 컨택트 전극이 형성되므로, TCS-SiN막에 폴리실리콘막(104)이 접하는 구조가 된다. 컨택트 전극 형성후에는 활성화를 위한 고온 공정이 행해진다. TCS-SiN막은 질소가 과잉으로 함유되어 있으므로, 폴리실리콘과의 반응성이 높다. 그로 인해, 고온 공정에 의해서 TCS-SiN막 내의 질소가 폴리실리콘측으로 확산되어 버린다. 그 결과, SiN막(110)으로서 TCS-SiN막의 단층 구조를 이용한 경우에는 고온 공정후에 누설 전류가 증가한다는 문제가 발생한다.
본 예에서는 TCS-SiN막 형성후에 DCS-SiN막을 형성하므로, SiN막(110)과 폴리실리콘막(104)의 반응성을 낮게 하는 것이 가능해지고, 누설 전류 저감이 가능해진다. 또한, TCS-SiN과 DCS-SiN막의 적층 구조를 이용함으로써, TCS-SiN 단층의 경우에 비해 성막 시간을 약 40% 단축할 수 있다.
이상과 같이, 본 실시 형태에서는 하층측 TCS-SiN막과 상층측 DCS-SiN막의 2층 구조를 이용함으로써, 붕소 확산의 억제 및 누설 전류의 저감을 도모할 수 있는 동시에 생산성을 높일 수 있다.
또, 하층측 SiN막과 상층측 SiN막에 관해서는 일반적으로 이하의 형태가 가 능하다. 또한, 이들 형태는 후술하는 제2 내지 제7 실시 형태에 대해서도 마찬가지로 적용 가능하다.
도 6 및 도 7에 도시된 바와 같이, TCS-SiN막의 N/Si 조성비는 약 1.34이고, DCS-SiN막의 N/Si 조성비는 약 1.30이다. 따라서, 하층측 SiN막의 조성비 N/Si는 1.32 보다도 높고, 상층측 SiN막의 조성비 N/Si는 1.32 보다도 낮은 것이 바람직하다. 또한, 조성비 N/Si가 1.32일 때의 SiN막의 밀도는 약 2.68/㎤이다. 따라서, 하층측 SiN막의 밀도는 2.68/㎤ 보다도 낮고, 상층측 SiN막의 밀도는 2.68/㎤ 보다도 높은 것이 바람직하다.
또, 후술하는 바와 같이(도 21 참조) TCS-SiN막에 함유된 수소의 농도는 약 7×1021/㎤이고, DCS-SiN막에 함유된 수소의 농도는 약 3×1021/㎤이다. 따라서, 하층측 SiN막에 함유된 수소의 농도는 5×1021/㎤ 보다도 높고, 상층측 SiN막에 함유된 수소의 농도는 5×1021/㎤ 보다도 낮은 것이 바람직하다. 또한, 수소에는 중수소(D) 등의 수소의 동위체가 포함되어 있어도 된다.
또, TCS 및 DCS에는 염소가 함유되어 있으므로, TCS-SiN막 및 DCS-SiN막에도 염소가 함유되어 있으며, 통상 이들의 염소 농도는 1×1019/㎤ 보다도 높다.
또, DCS는 Si-H 결합을 갖고 있지만, TCS는 Si-H 결합을 갖고 있지 않다. 그로 인해, DCS-SiN막은 많은 Si-H 결합을 갖고 있는 데 대해, TCS-SiN막은 Si-H 결합이 적다. 프리에 변환형 적외 흡수법(FT-IR법)을 이용한 분석에 따르면, DCS- SiN막에서는 Si-H 결합의 밀도가 1×1020/㎤ 보다도 높은 데 대해, TCS-SiN막에서는 Si-H 결합은 관찰되지 않았다. 따라서, TCS-SiN막에서는 Si-H 결합의 밀도는 1×1020/㎤ 보다도 낮다고 생각된다.
또, 하층측 SiN막 및 상층측 SiN막에는 산소가 함유되어 있어도 된다. 단, 하층측 SiN막과 상층측 SiN막은 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 이 경우, 후술하는 바와 같이(도 22 참조) 하층측 SiN막과 상층측 SiN막의 계면에 있어서의 산소 농도는 1×1022/㎤ 보다도 낮아진다.
또, 상층측 SiN막에는 DCS 대신에 실란(SiH4) 또는 헥사클로로디실란(HCD:Si2Cl6)으로 성막한 SiN막을 이용하는 것도 가능하다.
<제2 실시 형태>
도 8 내지 도 12는 본 발명의 제2 실시 형태에 관한 반도체 장치(MIS 트랜지스터)의 제조 방법을 도시한 단면도이다.
우선, 도 8에 도시한 바와 같이 통상의 방법을 이용하여 실리콘 기판(121) 상에 소자 분리 영역(도시 생략), 게이트 절연막(124), 게이트 전극(125), 측벽 절연막(126), 익스텐션 영역(123) 및 소스/드레인 영역(122)을 형성한다. 게이트 전극(125)은 비정질 실리콘막으로 형성되어 있고, 비정질 실리콘막 내에는 PMOS 영역에 있어서는 p형 불순물이, NMOS 영역에 있어서는 n형 불순물이 첨가되어 있다. 비정질 실리콘막에의 불순물의 이온 주입은 소스/드레인 영역(122)에의 이온 주입 과 동시에 행한다. 예를 들어, PMOS 영역에는 7keV, 5×1014 내지 1×1016㎝-2의 조건으로 붕소가 이온 주입되어 있고, NMOS 영역에는 65keV, 5×1014 내지 1×1016㎝-2의 조건으로 비소가 이온 주입되어 있다. 측벽 절연막(126)은 TEOS를 이용하여 형성한 실리콘 산화막(SiO2막)이다. 이와 같이 함으로써, PMOS의 게이트 전극에는 붕소가 1×1019/㎤ 보다도 많고 또한 1×1021/㎤ 보다도 적게 도입된다.
다음에, 도 9에 도시한 바와 같이 LPCVD법에 의해 SiN막(127)을 두께 70nm 형성한다. 이 SiN막(127)은 하층측 TCS-SiN막과 상층측 DCS-SiN막의 적층 구조이다. 우선, TCS를 이용하여 하층측 SiN막을 형성한다. 성막 조건은 온도 700 내지 900℃, 압력 0.01 내지 10Torr, TCS/NH3 유량비 0.01 내지 10이다. TCS-SiN막의 성막 속도는 1nm/min이다. 성막 시간은 20분이며, 두께 20nm의 TCS-SiN막을 형성한다. 계속해서, DCS를 이용하여 상층측 SiN막을 형성한다. 성막 조건은 온도 600 내지 900℃, 압력 0.01 내지 10Torr, DCS/NH3 유량비 0.01 내지 1이다. DCS-SiN막의 성막 속도는 3.2nm/min이다. 성막 시간은 16분이며, 두께 50nm의 DCS-SiN막을 형성한다. 또한, DCS-SiN막은 TCS-SiN막을 형성한 후, 기판을 대기에 노출시키지 않고 연속적으로 형성한다.
다음에, 도 10에 도시한 바와 같이 드라이 엣칭 기술에 의해 게이트 전극의 측벽상에 선택적으로 SiN막(127)을 남긴다. 측벽상에 남은 SiN막(127)의 최대 막두께는 50nm 정도이다. 측벽 SiN막(127)은 실리사이드 블록으로서 기능하는 동시 에, 약액 처리시의 엣칭 스톱퍼로서 기능한다. 즉, 측벽 SiN막(127)에 의해 게이트 전극(125)과 소스/드레인 영역(122) 상의 코발트 실리사이드의 가교 반응이 억제되고, 또한 접합 누설의 증가가 억제된다. 측벽 SiN막(127)이 없는 경우에는 코발트 실리사이드 공정전의 전처리에 의해서 TEOS-SiO2막이 후퇴한다. 그로 인해, 보다 전극 근방에까지 코발트 실리사이드가 형성되게 되어 접합 누설이 증가되어 버린다.
다음에, 도 11에 도시한 바와 같이 코발트막을 스퍼터링법에 의해 형성한다. 계속해서, 800℃, 30초 정도의 열공정에 의해서 코발트와 실리콘을 반응시켜 코발트 실리사이드막(128)을 형성한다. 그리고, 실리사이드화되지 않은 코발트막을 제거한 후, LPCVD법에 의해 SiN막(129)을 40nm 형성한다. 이 SiN막(129)은 컨택트 구멍을 뚫을 때의 엣칭 스톱퍼로서 기능한다.
다음에, 도 12에 도시한 바와 같이 플라즈마를 이용한 성막법에 의해 층간 절연막으로서 실리콘 산화막(TEOS-SiO2막)(130)을 200nm 형성한다. 그리고, CMP법에 의해 실리콘 산화막(130)의 표면을 평탄화한다. 그 후, 레지스트 패턴(도시 생략) 및 SiN막(127)을 마스크로 하여 컨택트 구멍을 자기 정합적으로 형성한다. 그리고, 컨택트 구멍 내에 도전 재료를 매립하여 컨택트 전극(131)을 형성한다.
SiN막(127)을 DCS-SiN막만으로 형성한 경우에는 붕소의 확산에 의해 게이트 전극의 공핍화, 계면 준위의 증가 및 전계-온도 응력에 대한 내성의 열화 등이 발생한다. 고성능화를 위해서는 TCS-SiN막의 형성이 필수이다. 단, TCS-SiN막만으 로는 생산성이 악화되므로, 본 실시 형태에서는 소자 성능을 열화시키지 않을 정도로 얇게 TCS-SiN막을 형성하고, TCS-SiN막 위에 DCS-SiN막을 형성하고 있다. 본 실시 형태에서도 TCS-SiN막/DCS-SiN막의 막두께비를 1.0 이하로 함으로써, 생산성을 향상시키는 동시에 붕소의 확산을 억제할 수 있다.
이와 같이, 본 실시 형태에 있어서도 하층측 TCS-SiN막과 상층측 DCS-SiN막의 2층 구조를 이용함으로써, 제1 실시 형태에서 기술한 바와 동일한 효과를 얻는 것이 가능하다.
<제3 실시 형태>
도 13은 본 발명의 제3 실시 형태에 관한 반도체 장치(불휘발성 메모리, 플래시 메모리)의 구조를 도시한 단면도이다.
도 1에 있어서, 실리콘 기판(141) 상에는 터널 절연막(142), 전하 축적막이 되는 부유 게이트(143), 인터폴리 절연막(중간 절연막)(144), 폴리실리콘막으로 형성된 제어 게이트(145), 및 텅스텐 실리사이드막(146)이 형성되어 있다. 또, 텅스텐 실리사이드막(146) 위에 SiN막(147)이, 게이트 구조의 측벽을 따라서 SiN막(148)이 형성되어 있다. 인터폴리 절연막(144)에 포함되는 SiN막, SiN막(147) 및 SiN막(148) 중 적어도 하나는 하층측 TCS-SiN막과 상층측 DCS-SiN막의 적층 구조이다. 그리고, 게이트 구조를 사이에 두고 소스/드레인 확산층(149)이 형성되어 있다.
본 실시 형태에 있어서도 제1 실시 형태에서 기술한 바와 동일한 효과를 얻을 수 있는 이외에, 이하에 기술하는 바와 같이 SiN막 형성후의 고온 열공정에 기 인하는 터널 절연막의 열화를 또한 억제할 수 있다.
여기서는 측벽상에 형성된 SiN막(148)에 대하여 설명한다. 플래시 메모리에서는 기입 및 소거시에 20V 정도의 고전압을 필요로 한다. DCS-SiN막 내에는 트랩이 많다. 그로 인해, 기입시에 주입된 전자가 SiN막 내로 트랩되고, 그 결과 임계 전압이 변화한다는 문제가 있다. 이미 기술한 바와 같이, TCS-SiN막에서는 N/Si 조성비가 화학 양론에 가깝고, 누설 전류가 적은 점으로부터도 시사되는 바와 같이 트랩이 적다. 따라서, 게이트 구조에 접하는 측에 TCS-SiN막을 적용함으로써, 기입시에 주입된 전자가 SiN막 내로 트랩되는 것이 억제된다. 따라서, 하층측에 TCS-SiN막을 적용함으로써, 기입시의 전자 트랩에 수반되는 임계 전압의 변동을 억제할 수 있다.
<제4 실시 형태>
도 14는 본 발명의 제4 실시 형태에 관한 반도체 장치(MONOS형 메모리 소자)의 구조를 도시한 단면도이다.
우선, 실리콘 기판(201) 상에 실리콘 산화막(202)을 두께 0.5 내지 10nm 형성한다. 실리콘 산화막(202)은 MONOS 소자에 있어서의 터널 산화막(하부 산화막)이다. 이 실리콘 산화막(202)을 통해서 전자 또는 홀의 주입이 행해진다.
다음에, 습식의 전처리 등을 행하지 않고 실리콘 산화막(202) 위에 LPCVD법에 의해 TCS-SiN막(206)을 1 내지 4nm 형성한다. 성막 조건은 온도 700 내지 900℃, 압력 0.01 내지 10Torr, TCS/NH3 유량비 0.01 내지 1이다. 계속해서, LPCVD법 에 의해 DCS-SiN막(203)을 2 내지 20nm 형성한다. 성막 조건은 온도 600 내지 900℃, 압력 0.01 내지 10Torr, DCS/NH3 유량비 0.01 내지 1이다. 이에 의해, 전하 축적막으로서 합계 막두께가 12nm인 실리콘 질화막이 형성된다. 또한, DCS-SiN막(203)은 TCS-SiN막(206)을 형성한 후, TCS-SiN막을 대기에 노출시키지 않고 연속적으로 형성한다. 이에 의해, DCS-SiN막(203)과 TCS-SiN막(206)의 계면 영역(207)의 산소 농도를 적게 할 수 있다.
다음에, 습식의 전처리 등을 행하지 않고 실리콘 질화막(203) 위에 실리콘 산화막(상부 산화막)(204)을 0.5 내지 30nm 형성한다. 실리콘 산화막(204)은 전극으로부터의 전하 주입과 전하 축적층으로부터 전극으로의 전하의 누설을 방지하는 것이다. 그 후, 상부 산화막(204)의 막질을 높이기 위해서 예를 들어 800℃에서 산소 및 수소를 이용한 연소 산화를 행한다. 계속해서, 습식의 전처리 등을 행하지 않고 실리콘 산화막(204) 위에 제어 전극(205)을 형성한다. 예를 들어, LPCVD법에 의해 실란을 이용하여 온도 600℃에서 실리콘막을 두께 200nm 형성한다. 계속해서, 실리콘막에 불순물을 도입한다. 그리고, 활성화 처리를 행하여 제어 전극(205)이 형성된다.
다음에, 상술한 방법에 의해서 형성된 MONOS 소자의 전기 특성의 측정 결과에 대하여 기술한다.
도 15 및 도 16은 캐패시터(면적 0.01㎟)의 평가 결과이다. 플랫밴드 전압의 변화가 3V가 되도록 기입을 행한 상태에서 전하 보유 특성을 측정했다. 전하 보유 특성이라 함은 축적 전하의 경과 시간에 대한 의존성을 나타낸 것이다. 전하 보유 특성은 기입 직후부터 소정 시간 경과할 때마다 플랫밴드 전압을 용량-전압(C-V) 측정법으로 결정함으로써 얻어진다.
실리콘 질화막 내에 보유된 전하는 시간의 경과와 함께 기판측으로 누설된다. 그로 인해, 플랫밴드 전압은 초기의 기입 전압으로부터 시간의 경과와 함께 서서히 감소한다. 도면에 도시되어 있는 감소율(디케이 레이트)은 1 자릿수 시간당 플랫밴드 전압의 변화량(V/dec)이다. 당연한 사항이지만, 감소율이 작을수록 우수한 전하 축적층이다. 플래시 메모리에 있어서는 기입된 정보를 10년간 보유하는 것, 즉 10년후에 "0"과 "1"을 판별할 수 있음을 보증해야 한다. 여기서, 10년이 3×108sec, "0"과 "1"이 0.5V의 차이로 판별 가능하다고 가정하자. 상기 스펙을 감소율로 환산하면 3V 기입시의 스펙은 대략 0.3V/dec 정도가 된다.
도 15는 4종류의 실리콘 질화막에 대하여 전하 보유 특성의 평가 결과를 도시한 것이다. SiN-1은 실리콘 질화막을 DCS-SiN막만으로 형성한 경우이고, 실리콘이 농후한 실리콘 질화막의 평가 결과이다. SiN-2는 실리콘 질화막을 TCS-SiN막만으로 형성한 경우이고, 화학 양론에 가까운 실리콘 질화막 또는 질소가 농후한 실리콘 질화막의 평가 결과이다. 또한, SiN-2/SiN-1(in-situ)은 SiN-2 위에 SiN-1을 연속해서 형성한 경우의 평가 결과이다. SiN-2/SiN-1(ex-situ)은 SiN-2를 대기에 노출시킨 후, SiN-1을 형성한 경우의 평가 결과이다. 또, 4종류의 실리콘 질화막은 모두 합계 막두께가 동일하다. 도 15의 결과로부터 명확해지는 바와 같이, 전 하 보유 특성이 가장 좋은 것은 SiN-2/SiN-1(in-situ)이다.
우선, ex-situ 보다도 in-situ 쪽이 보다 좋은 원인에 대하여 기술한다. ex-situ에서는 실리콘 질화막/실리콘 질화막 계면에 많은 산소가 존재하고 있다. 그로 인해, 기입/소거 전압이 증가해 버린다. Ex-situ에서는 강한 전계 응력에 의해 10만회의 기입/소거후의 열화가 심하다.
SiN-2만으로 형성한 실리콘 질화막이 10만회 기입/소거후의 열화가 심한 이유에 대하여 기술한다. SiN-2에서는 N/Si 조성비가 화학 양론에 가깝고, 막내의 트랩 밀도가 적고 유전율이 낮다. 그로 인해, 기입/소거 전압이 증가해 버린다. 따라서, SiN-2에서도 강한 전계 응력에 의해서 열화가 심해진다.
In-situ 적층막에서는 기판측 계면에 형성한 SiN-2의 존재에 의해서 트랩 전자를 전극측에 멀리하는 것이 가능하다. 그로 인해, 전하 보유 특성이 현저하게 개선된다. 또한, In-situ 적층막에서는 막의 대부분이 트랩이 많은 SiN-1로 형성되어 있으므로, 기입/소거 전압은 거의 증가하지 않는다. 따라서, 기입/소거시의 전계 응력도 낮게 억제할 수 있다. 그로 인해, 10만회 기입/소거후의 막의 열화를 억제할 수 있다.
다음에, In-situ 적층막에 있어서 SiN-2의 막두께와 감소율의 관계에 대하여 제시한다. 도 16은 SiN-2/SiN-1(in-situ)에 대하여 합계 막두께를 일정하게 하고, 감소율과 SiN-2의 막두께의 관계에 대하여 조사한 결과이다. 종축은 감소율, 횡축은 기판측 실리콘 질화막(SiN-2)의 막두께이다.
SiN-2의 막두께가 8nm인 경우의 감소율은 SiN-2 단층막의 경우와 동정도이 다. 한편, SiN-2의 막두께가 4nm 및 2nm인 경우에는 감소율의 절대값은 작다. 따라서, SiN-2의 막두께가 4nm 이하가 되면 적층 구조의 효과가 현저해진다. 이것은 SiN-2에 의해서 축적 전자가 기판으로부터 멀어지는 효과와, SiN-1에 효율적으로 전자를 트랩할 수 있는 효과에 의한 것이라고 생각된다.
이상과 같이, 본 실시 형태에서는 하층측 TCS-SiN막과 상층측 DCS-SiN막의 적층 구조를 이용함으로써, 전하 보유 특성이 우수한 반도체 장치를 얻는 것이 가능해진다.
<제5 실시 형태>
도 17은 본 발명의 제5 실시 형태에 관한 반도체 장치(MONOS형 메모리 소자)의 구조를 도시한 단면도이다.
실리콘 기판(301)은 불순물(붕소 또는 인듐)의 농도가 1014㎝-3 내지 1019㎝-3 정도의 p형이다.
실리콘 기판(301) 상에는 두께 0.5 내지 10nm의 하부 절연막(터널 절연막)(302)이 형성되어 있다. 이 하부 절연막(302)에는 실리콘 산화막 또는 실리콘 산질화막이 사용된다. 하부 절연막(302) 위에는 1nm 이상 4nm 이하의 두께의 TCS-SiN막(306)이 형성되어 있다. TCS-SiN막(306) 위에는 2nm 이상 20nm 이하의 두께의 DCS-SiN막(303)이 형성되어 있다. 이들 TCS-SiN막(306) 및 DCS-SiN막(303)의 적층 구조에 의해 전하 축적막이 구성된다. 도면 부호 307은 TCS-SiN막(306)과 DCS-SiN막(303)의 계면 영역을 나타내고 있다. 전하 축적막 위에는 5nm 이상 30nm 이하의 두께의 블록 절연막(상부 절연막)(304)이 형성되어 있다. 이 블록 절연막(304)에는 실리콘 산화막 또는 실리콘 산질화막이 이용된다. 상기 하부 절연막(302), 전하 축적막 및 블록 절연막(304)에 의해 ONO 적층막이 구성된다.
블록 절연막(304) 위에는 두께 10 내지 500nm의 게이트 전극(제어 전극)(305)이 형성되어 있다. 이 게이트 전극(305)에는 불순물(비소, 인 또는 붕소)의 농도가 1×1019㎝-3 내지 1×1021㎝-3 정도인 폴리실리콘막이 사용된다. 또한, 폴리실리콘막 내의 불순물 농도를 1×1019㎝-3 이상으로 하면, 게이트 전극(305)의 공핍화에 의해서 ONO 적층막에 가해지는 전계가 작아지므로, 소거 시간의 증대를 방지할 수 있다.
게이트 전극(305) 상에는 WSi(텅스텐 실리사이드), NiSi(니켈 실리사이드), MoSi(몰리브덴 실리사이드), TiSi(티탄 실리사이드), CoSi(코발트 실리사이드), W 또는 Al로 이루어지는 금속성 도전막(310)이 10 내지 500nm의 두께로 형성되어 있다. 금속성 도전막(310)은 복수의 게이트 전극을 접속하는 게이트 배선이 된다.
금속성 도전막(310) 위에는 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 상층 절연막(309)이 5 내지 500nm의 두께로 형성되어 있다. 게이트 전극(305)의 측벽상에는 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 측벽 절연막(308)이 2 내지 200nm의 두께로 형성되어 있다. 이 측벽 절연막(308)과 절연막(309)에 의해서 게이트 전극(305)과 소스/드레인 영역, 컨택트(도시 생략) 및 상부 배선층(도시 생략)과의 사이의 전기적 절연성이 유지되고 있다.
측벽 절연막(308)을 형성한 후, 실리콘 기판(301)에 n형 불순물을 이온 주입함으로써, 소스 영역(311) 및 드레인 영역(312)이 형성된다. 이 때, 측벽 절연막(308)에 의해 게이트 전극(305)의 단부에 있어서의 이온 주입 손상을 작게 할 수 있다.
또, 기입/소거시에 인가되는 전계의 변동에 기인하는 임계 전압의 확대를 방지하기 위해서 실리콘 기판(301)과 소스 영역(311)의 경계로부터 실리콘 기판(301)과 드레인 영역(312)의 경계까지의 영역에 있어서 ONO막을 구성하는 각 막(302, 306, 303 및 304)의 두께가 각각 균일한 것이 바람직하다.
상술한 구성에 의해, 전하 축적막에 축적된 전하에 의해서 정보를 기억하는 MONOS형 EEPROM 메모리 셀이 구성된다. 또, 게이트 길이는 0.5㎛ 이하 0.01㎛ 이상이다. 또한, 소스 영역(311) 및 드레인 영역(312)은 불순물(인, 비소 또는 안티몬)의 표면 농도가 1017㎝-3 내지 1021㎝-3이 되도록 확산 또는 이온 주입에 의해 형성된다. 또, 소스 영역(311) 및 드레인 영역(312)의 깊이는 10 내지 500nm 정도이다.
이하, ONO막의 구조 및 제조 방법에 대하여 상세하게 기술한다.
우선, 실리콘 기판(301) 상에 실리콘 산화막(302)을 2 내지 5nm의 두께로 형성한다. 실리콘 산화막(302)은 MONOS 소자에 있어서의 터널 산화막이고, 실리콘 산화막(302)을 통해서 전자 또는 홀이 주입된다.
다음에, 습식의 전처리 등을 행하지 않고 실리콘 산화막(302) 위에 LPCVD법 에 의해 실리콘 소스로서 TCS를 이용하여 실리콘 질화막(TCS-SiN막)(306)을 1 내지 4nm의 두께로 형성한다. 계속해서, LPCVD법에 의해 실리콘 소스로서 DCS를 이용하여 실리콘 질화막(DCS-SiN)(303)을 2 내지 20nm의 두께로 형성한다. DCS-SiN막(303)은 TCS-SiN막(306)을 형성한 후, 기판을 대기에 노출시키지 않고 연속적으로 형성한다. 질화종으로는 환원 분위기에서 실리콘 질화막(306 및 303)을 형성할 수 있으므로, 암모니아를 이용하는 것이 바람직하다. TCS-SiN막(306)의 전형적인 성막 조건은 온도 700 내지 900℃, 압력 0.01 내지 10Torr, TCS 유량/질화종 유량의 비 0.01 내지 1이다. DCS-SiN막(303)의 전형적인 성막 조건은 온도 600 내지 900℃, 압력 0.01 내지 10Torr, DCS 유량/질화종 유량의 비 0.01 내지 1이다.
성막 온도가 700 내지 900℃ 범위인 경우, TCS를 이용하여 형성된 실리콘 질화막에서는 Si-H 결합의 밀도는 1×1020㎝-3 보다도 작고, N-H 결합의 밀도는 7×1021㎝-3 정도가 된다. 한편, 실란 또는 DCS를 이용하여 형성된 실리콘 질화막에서는 Si-H 결합의 밀도는 3×1020㎝-3 보다도 크고, N-H 결합의 밀도는 7×1021㎝-3 보다도 작다. 이것은 축적 상태의 보유 특성을 향상시키기 위해서는 N-H 결합이 아니라 Si-H 결합을 종래보다도 감소시키는 것이 중요함을 나타내고 있다. 또한, SiN막 내의 Si-H 결합은 실리콘 소스 가스 내의 H의 비율을 감소시킴으로써 감소시킬 수 있음을 나타내고 있다.
또, TCS-SiN에 함유된 수소의 농도는 실란 또는 DCS를 이용하여 형성된 실리 콘 질화막에 함유된 수소의 농도보다도 높다. 도 21은 실리콘 기판상에 SiO2막, TCS-SiN막 및 DCS-SiN막을 순차적으로 형성한 시료의 측정 결과를 도시한 것이다. 횡축은 깊이이고, 종축은 수소 농도이다. 도 21로부터 알 수 있는 바와 같이, TCS-SiN막에 함유되는 수소의 농도는 5×1021/㎤ 보다도 높고, DCS-SiN막에 함유되는 수소의 농도는 5×1021/㎤ 보다도 낮게 되어 있다.
이상과 같이, 본 실시 형태에서는 하층측 TCS-SiN막 쪽이 상층측 DCS-SiN막보다도 Si-H 결합의 밀도는 낮고 또한 수소 농도는 높다. 따라서, 종래 기술의 항에서 기술한 일본 특개소60-60770의 구조와는 전혀 다르다. 또, 디클로로실란과 암모니아에 의해서 형성한 SiN막에서는 Si-H 결합이 증가하면 수소 농도도 증가하는 사실이 본 발명자들에 의해서 확인되고 있지만(특허 출원2001-2975), 본 실시 형태는 이러한 구조와도 기본적으로 다르다. 또한, 본 실시 형태에서는 TCS-SiN막의 N/Si 조성비는 1.32 보다 크다. 한편, 실란 또는 디클로로실란을 이용하여 형성된 SiN막에서는 N/Si 조성비는 1.32 보다 작다. 따라서, 실란 또는 디클로로실란을 이용하여 형성된 실리콘 질화막에서는 본 실시 형태의 적층 구조가 실현되지 못함은 명백하다.
도 23은 본 실시 형태의 구조를 이용하여 터널 전류에 의한 기입/소거(W/E)를 10만회 행한 후의 전하 보유 특성을 도시한 것이다. (b)는 TCS-SiN막의 형성후, DCS-SiN막의 형성전에 기판을 산소를 함유한 분위기에 106Langmuir 이상 노출시 킨 경우이다. (a)는 TCS-SiN막의 형성후, DCS-SiN막의 형성전에 기판을 산소를 함유한 분위기에 105Langmuir 이상은 노출시키지 않고 TCS-SiN막 및 DCS-SiN막을 연속적으로 형성한 경우이다. 여기서, 중성 플랫밴드 전압은 -0.5V±0.2V라고 어림된다. 기입/소거후의 홀 및 전자의 보유 특성은 확실히 연속적으로 성막한 쪽이 양호하다. 종래는 산소 결합을 증가시킴으로써 전하 보유 특성이 양호해진다고 전해졌지만, 상술한 결과로부터 산소 결합을 감소시킨 쪽이 전하 보유 특성이 양호해짐을 알 수 있다. 따라서, TCS-SiN막 및 DCS-SiN막을 연속적으로 형성하는 것이 바람직하다.
또, TCS-SiN막과 DCS-SiN막의 계면 부근의 산소 농도가 커지면 계면을 포함한 SiN막 전체의 유전율이 저하한다. 그로 인해, 기입/소거 전압이 증대되어 버린다. 기입/소거 전압이 증대하면, 10만회의 기입/소거후의 전하 보유 특성의 열화가 현저해진다. 도 22는 실리콘 기판상에 TCS-SiN막 및 DCS-SiN막을 순차적으로 형성한 시료의 측정 결과를 도시한 것이다. 횡축은 깊이이고, 종축은 산소 농도이다. 도 22로부터 알수 있는 바와 같이, 기판을 대기에 노출시키지 않고 TCS-SiN막과 DCS-SiN막을 연속적으로 형성한 시료에서는 TCS-SiN막과 DCS-SiN막의 계면에서의 산소 농도는 1×1022/㎤ 보다도 낮게 되어 있다. 따라서, TCS-SiN막과 DCS-SiN막의 게면에서의 산소 농도를 1×1022/㎤ 보다도 낮게 하는 것이 바람직하다.
또, 하층측 TCS-SiN막은 화학 양론에 가깝고, 전하 트랩이 적은 막인 것이 바람직하다. 한편, 상층측 DCS-SiN막은 실리콘이 농후한 트랩이 많은 막인 것이 바람직하다. 예를 들어, DCS 이외에도 헥사클로로디실란(Si2Cl6) 등을 이용해도 전하 트랩이 많은 SiN막을 얻는 것이 가능하다. 질화종으로서는 산화 환원 반응을 제어할 수 있는 것이면 되고, NO나 N2O 등을 이용하는 것도 가능하다.
도 17의 설명으로 돌아가기로 한다. DCS-SiN막(303)을 형성한 후 습식의 전처리 등을 행하지 않고 DCS-SiN막(303) 위에 실리콘 산화막(상부 산화막)(304)을 두께 2 내지 10nm 형성한다. 이 실리콘 산화막(304)은 전극으로부터의 전하 주입과 전하 축적막으로부터 전극측으로의 전하의 누설을 방지하는 것이다. 계속해서, 상부 산화막(304)의 막질을 향상시키기 위해 덴시파이 어닐링을 행한다. 온도 850℃에서 산소 및 수소에 의한 연소 산화를 행하여도 된다.
다음에, 습식의 전처리 등을 행하지 않고 실리콘 산화막(304) 상에 게이트 전극(305)의 형성 등을 행한다. 게이트 전극은 예를 들어 LPCVD법에 의해 실란을 사용하여 성막 온도 600℃에서 200nm 정도의 두께로 형성한다. 그리고, 불순물의 이온 주입 공정, 활성화 공정 등을 거쳐서 도 17의 MONOS 구조가 얻어진다.
이상과 같이 해서 얻어진 MONOS 소자에 있어서, 터널 전류에 의한 기판으로부터의 전자 주입을 행하여 축적 전하의 중심을 조사했다. 도 25는 본 실시 형태의 경우이고, 도 26은 DCS-SiN막에 의한 단층막의 경우의 비교예이다. 횡축은 전하 축적막과 하부 절연막의 계면으로부터의 전하 중심의 깊이이고, 종축은 축적 전하 밀도이다. 측정 온도는 213K(-60℃), 253K(-20℃) 및 300K(27℃)이다. TCS-SiN막의 두께는 2±0.3nm이다.
도 26으로부터, DCS-SiN 단층막에서는 온도를 내림에 따라서 축적 전하의 중심은 기판측에 가까워져 감을 알 수 있다. 온도의 저하와 함께 전하의 중심이 기판측에 가까워지면, 저온에서 기입을 행한 후에 기입 온도보다도 높은 온도에서 보유를 행하면 축적 전하의 기판측으로의 터널 전류에 의해서 누설이 증대한다. 결과로서, 소자 특성의 전하 보유 특성의 열화가 현저해져 버린다. 그로 인해, 단층막을 이용한 소자에서는 저온에서의 동작 보증이 곤란해진다. 한편, 도 25에 도시한 바와 같이 본 실시 형태의 적층 구조에 있어서는 전하의 깊이에 온도 의존성은 없으며, -60℃까지 대략 동일한 깊이를 유지하고 있다. 따라서, 본 실시 형태에 의한 적층 구조를 이용함으로써, 저온하에서의 특성 열화를 방지할 수 있다. 그리고, 빙점하 예를 들어 -20℃에서의 사용에 견디는 소자를 실현할 수 있다.
또, 도 25와 도 26을 비교하면, 본 실시 형태 쪽이 축적 전하의 중심이 깊게 되어 있다. 축적 전하 밀도가 1uC/㎠ 이하인 경우에는 TCS-SiN막과 DCS-SiN막의 계면의 위치가 대략 중심 위치에 대응하고 있다. 따라서, 계면에 산소가 첨가되어 있지 않더라도 종래보다도 깊은 위치에 전하를 트랩시킬 수 있다. 이에 의해, 축적 전하의 기판측으로의 터널 전류에 기인한 누설을 감소시킬 수 있다.
또한, 상세한 검토로부터 TCS-SiN막과 DCS-SiN막의 계면의 깊이는 도 26의 중심 위치보다도 깊은 1nm 이상 4nm 이하가 최적임을 알 수 있었다. 또, 계면이 4nm보다 깊으면 터널 주입에 의해서 주입된 전자가 대부분 TCS-SiN막에 트랩되어 버리므로, 트랩 위치를 깊게 하는 효과를 얻지 못하는 것도 판명되었다.
또한, 여기서는 본 실시 형태의 적층막 구조를 이용함으로써 터널 주입에 의 한 전하 중심을 깊게 할 수 있음을 제시했지만, 고온 전자 주입에 의해서 SiN막에 캐리어를 주입하는 경우도 주입 캐리어의 에너지가 크므로, 캐리어가 계면에 도달하는 확률이 증대하여 동일한 효과를 얻을 수 있다.
도 24는 1 내지 5MV/㎝의 약한 오기입 응력을 인가한 경우의 플랫밴드 전압을 도시한 것이다. 횡축은 기입 플랫밴드 전압이 2V가 되는 프로그램 전압값이고, 종축은 오기입 응력후의 플랫밴드 전압이다. 오기입 플랫밴드 전압이 낮은 쪽이 오기입 응력에 대한 내성이 있게 된다. 또한, 본 특성은 105회의 기입/소거 응력을 인가한 후의 특성이다.
본 실시 형태의 적층 구조에서는 DCS-SiN막보다도 전자 트랩이 적은 TCS-SiN막을 터널 계면 근방에 형성하고 있다. 그로 인해, 도 24로부터 명확해지는 바와 같이, 본 실시 형태에서는 약한 전계 응력을 인가한 경우의 캐리어 주입량을 TCS-SiN 단층막 및 DCS-SiN 단층막의 경우보다도 감소시킬 수 있다. 이러한 적층 구조의 오기입 응력에 대한 내성은 본 발명자들이 발견한 것이며, 종래는 보고되어 있지 않다.
상술한 결과로부터 오기입 응력이 판독시에 필연적으로 가해지는 구조, 즉 기입 임계 전압의 상한보다도 높은 전압이 판독시에 제어 전극에 인가되는 소자에 대하여 본 실시 형태의 적층 구조가 유효함을 알 수 있다. 본 실시 형태의 적층 구조를 이용함으로써, 오기입 응력에 의한 임계 전압의 변화를 억제할 수 있고, 판독시에 있어서의 데이터 파괴를 방지할 수 있다.
이러한 구조의 예로서는 일본 특개평 11-224908호 공보에 개시되어 있는 바와 같은 복수의 메모리 셀의 전류 단자를 직렬 접속한 NAND형 소자를 들 수 있다(도 27 참조). 또, 미국 특허 6215148에 기재되어 있는 바와 같은 전하 축적막의 소스 근방의 영역과 전하 축적막의 드레인 근방의 영역에서 서로 독립하여 전하가 축적되는 구조를 갖는 소자도 예로 들 수 있다.
도 18은 본 실시 형태에 관한 MONOS 소자의 제1 변형예를 도시한 단면도이다. 또, 도 17에 도시한 구성 요소와 대응하는 구성 요소에는 동일한 참조 번호를 부여하고 있다.
본 변형예는 게이트 전극(305)과 금속성 도전막(310) 사이에 도전체막(322)을 형성하고, 측벽 절연막(308)의 측면상에 절연막(321)을 형성한 것이다. 이러한 구조에 의하면, 소스 영역(311)으로부터 드레인 영역(312)으로 향하는 방향과 동일 방향으로 게이트 전극(305)에 접속된 제어선을 형성할 수 있다. 이러한 구조에 의해, AND 구조와 Virtural Ground Array 구조를 형성할 수도 있다. 또한, 도전체막(322)은 10 내지 500nm 두께의 폴리실리콘막이며, 불순물(비소, 인 또는 붕소)이 1×1019 내지 1×1021㎝-3 첨가되어 있다. 절연막(321)에는 실리콘 산화막 또는 실리콘 질화막이 이용된다. 이 절연막(321)은 소스 영역(311) 및 드레인 영역(312) 형성후에 인접한 게이트 전극 사이에 매립 형성된다.
도 19는 본 실시 형태에 관한 MONOS 소자의 제2 변형예를 도시한 단면도이다. 또, 도 17에 도시한 구성 요소와 대응하는 구성 요소에는 동일한 참조 번호를 부여하고 있다.
본 변형예에서는 소스 영역(311)으로부터 드레인 영역(312)으로 향하는 방향과 동일 방향으로 금속성 도전막(310)으로 이루어지는 제어선이 형성되어 있다. 또한, 본 변형예에서는 실리콘 산화막으로 이루어지는 소자 분리 절연막(323)이 소스 영역(311) 및 드레인 영역(312) 상에 자기 정합적으로 형성되어 있다. 이하, 본 변형예를 상세하게 설명한다.
실리콘 기판(301) 상에는 두께 0.5 내지 10nm의 하부 절연막(터널 절연막)(302)이 형성되어 있다. 이 하부 절연막(302)은 예를 들어 스트라이프 형태이며, 그 양측에는 실리콘 산화막으로 이루어진 소자 분리 절연막(323)(두께 0.05 내지 0.5㎛)이 형성되어 있다. 하부 절연막(302) 및 소자 분리 절연막(323) 위에는 1nm 이상 4nm 이하의 두께의 TCS-SiN막(306)이 형성되어 있다. TCS-SiN막(306) 위에는 2nm 이상 20nm 이하의 두께의 DCS-SiN막(303)이 형성되어 있다.
이러한 구조는 이하와 같이 하여 얻어진다. 우선, 하부 절연막(302)을 실리콘 기판(301) 상에 형성한다. 계속해서, TCS-SiN막(306) 및 DCS-SiN막(303)을 전체면에 퇴적하고, 이를 패터닝한다. 그 후, 산화 분위기에서 실리콘 기판(301)을 산화함으로써, 소자 분리 절연막(323)이 형성된다.
소자 분리 절연막(323)의 하측에는 깊이 10 내지 500nm의 소스 영역(311) 및 드레인 영역(312)이 형성되어 있다. 소스 영역(311) 및 드레인 영역(312)은 확산 또는 이온 주입에 의해서 형성되고, 불순물(인, 비소 또는 안티몬)의 표면 농도는 1017㎝-3 내지 1021㎝-3 정도이다. 소스 영역(311) 및 드레인 영역(312)은 패터닝된 전하 축적층(303 및 306)을 마스크로 하여 이용함으로써, 소자 분리 절연막(313)에 대하여 자기 정합적으로 형성할 수 있다.
상술한 구조상에는 두께 5nm 이상 30nm 이하의 블록 절연막(304)이 형성되어 있다. 블록 절연막(304)에는 실리콘 산화막 또는 실리콘 산질화막이 이용된다. 블록 절연막(304) 상에는 폴리실리콘막으로 이루어지는 게이트 전극(305)이 10 내지 500nm 두께로 형성되어 있다. 폴리실리콘막 내에는 불순물(인, 비소 또는 붕소)이 1×1019㎝-3 내지 1×1021㎝-3 함유되어 있다. 붕소 농도는 실리콘 산화막 내의 붕소의 이상 확산을 방지하고, p형 MOS 트랜지스터의 임계 전압을 안정화하는 관점으로부터 1×1020㎝-3 이하로 하는 것이 바람직하다. 또한, 폴리실리콘막 내의 불순물 농도를 1×1019㎝-3 이상으로 하면, 게이트 전극(305)의 공핍화에 의해서 ONO 적층막에 가해지는 전계가 작아지므로, 소거 시간의 증대를 방지할 수 있다.
블록 절연층(304)에는 TEOS나 HTO 등 퇴적 실리콘 산화막을 이용해도 된다. 또는 SiN막(303)을 산화시킴으로써 얻어지는 실리콘 산화막 또는 실리콘 산질화막을 이용해도 된다.
게이트 전극(305) 상에는 금속성 도전막(310)이 10 내지 500nm 두께로 형성되어 있다. 금속성 도전막(310)은 복수의 게이트 전극을 접속하는 게이트 배선이 된다. 금속성 도전막(310) 위에는 실리콘 질화막과 실리콘 산화막으로 이루어지는 절연막(309)이 5 내지 500nm 두께로 형성되어 있다.
또, 본 변형예에 있어서도 기입/소거시에 인가되는 전계의 변동에 기인하는 임계 전압의 확대를 방지하기 위해서 실리콘 기판(301)과 소스 영역(311)의 경계로부터 실리콘 기판(301)과 드레인 영역(312)의 경계까지의 영역에 있어서, ONO막을 구성하는 각 막(302, 306, 303 및 304)의 두께가 각각 균일한 것이 바람직하다.
본 변형예에서는 도 17에 도시한 MONOS형 소자로 얻어지는 효과 이외에, 이하와 같은 효과가 또한 얻어진다.
소스 영역(311)으로부터 드레인 영역(312)으로 향하는 방향과 동일 방향으로 게이트 전극(305)에 접속된 제어선이 형성되어 있다. 그로 인해, 인접한 메모리 셀의 소스 영역 및 드레인 영역을 병렬 접속하는 구조, 예를 들어 AND형 구조나 Virtual Ground Array 구조를 실현하는 데 적합하다. 또한, 소자 분리 절연막(323)에 대하여 소스 영역(311), 드레인 영역(312), 전하 축적층막(303 및 306)을 자기 정합적으로 형성할 수 있다. 따라서, 이들 층간에서의 얼라이먼트 마진을 확보할 필요가 없으며, 고밀도의 메모리 셀을 실현할 수 있다.
도 20은 본 실시 형태에 관한 MONOS 소자의 제3 변형예를 도시한 단면도이다. 또, 도 17에 도시한 구성 요소와 대응하는 구성 요소에는 동일한 참조 번호를 부여하고 있다.
본 변형예는 기본적으로는 제2 변형예와 동일하지만, 소자 분리 절연막이 형성되어 있지 않는 점이 제2 변형예와 다르다.
본 변형예의 메모리 셀은 이하와 같이 하여 형성할 수 있다. 우선, 실리콘 기판(301)의 표면 영역에 소스 영역(311) 및 드레인 영역(312)을 이온 주입에 의해서 형성한다. 계속해서, 하부 절연막(302), 전하 축적막(306 및 303), 블록 절연층(304)을 실리콘 기판(301) 상에 형성한다. 그리고, 게이트 전극(305)을 형성하기 위한 폴리실리콘막 및 금속성 도전막(310)을 전체면에 퇴적한다. 그 후, 상술한 각 막을 패터닝한다. 각 막의 막두께 등에 대해서는 제2 변형예와 동일해도 된다.
본 변형예에서는 도 17에 도시한 MONOS형 소자로 얻어지는 효과 이외에, 이하와 같은 효과가 또한 얻어진다.
소스 영역(311)으로부터 드레인 영역(312)으로 향하는 방향과 동일 방향으로 게이트 전극(305)에 접속된 제어선이 형성되어 있다. 그로 인해, 인접한 메모리 셀의 소스 영역 및 드레인 영역을 병렬 접속하는 구조, 예를 들어 AND형 구조나 Virtual Ground Array 구조를 실현하는 데 적합하다. 또한, 하부 절연막(302), 전하 축적막(306 및 303), 블록 절연층(304)의 두께가 소자 분리 절연막의 단부에서 변화하는 일이 없으므로, 균일한 두께로 메모리 셀을 실현할 수 있다. 따라서, 기입/소거시의 임계 전압의 분포를 작게 할 수 있다.
이상과 같이, 본 실시 형태에 의하면 하층측 TCS-SiN막과 상층측 DCS-SiN막의 적층 구조를 이용함으로써, 전하 보유 특성이 우수한 반도체 장치를 얻는 것이 가능해진다.
<제6 실시 형태>
본 실시 형태는 제5 실시 형태에서 설명한 각 구조에 대하여 중수소(D)를 도 입한 것이다. 중수소를 도입함으로써, 열화가 매우 적은 소자를 실현할 수 있다.
제5 실시 형태에서 설명한 예를 들어 도 17의 MONOS 소자에 대하여 1% 내지 100% 중수소 가스를 이용하여 어닐링을 행하였다. 어닐링 조건은 상압, 850℃ 이상 1000℃ 이하, 1분 내지 2시간으로 했다. 계면 및 전하 축적막이 되는 SiN막 내에 존재하는 중수소의 비율은 SIMS에 따른 분석에 의해 전체 수소에 대하여 1% 이상인 것이 확인되고 있다.
중수소 어닐링을 행한 MONOS 소자의 전기 특성의 평가 결과에 대하여 도 28 및 도 29를 이용하여 설명한다. 도 28 및 도 29는 캐패시터(면적 0.01㎟)의 평가 결과이며, 10만회의 기입/소거후에 측정한 것이다. 도 28은 전하 보유 특성이고, 도 29는 오기입 특성이다. 또, 도 28 및 도 29에는 3종류의 샘플(어닐링 없음, 질소 어닐링, 중수소 어닐링)의 평가 결과가 도시되어 있다.
도 28은 감소율의 측정 결과이다. 플랫밴드 전압의 변화가 3V가 되도록 기입을 행한 상태에서 전하 보유 특성을 측정했다. 도 28로부터 알 수 있는 바와 같이, 감소율은 중수소 어닐링을 행함으로써 개선되고 있다.
도 29는 오기입 특성을 도시한 것이다. 오기입 특성은 플랫밴드 전압이 -1V가 되도록 소거를 행하고, 5V의 전압을 300초 인가한 후의 플랫밴드 전압을 측정함으로써 평가했다. NAND 구조의 소자에 있어서는 예를 들어 16개의 셀이 직렬로 접속되어 있고, 일정 셀을 판독할 때 나머지 셀에도 판독 전압이 인가된다. 소거 상태에 있어서 5V의 전압이 300초 인가되면 약간이기는 하지만 기입이 행하여져, 플랫밴드 전압이 상승한다(오기입). 도 29로부터 알 수 있는 바와 같이, 오기입 특 성은 중수소 어닐링에 의해서 크게 개선되고 있다.
상술한 2개의 특성값으로부터 10년후에 판독 응력 인가후의 메모리 윈도우가 구해진다. 특성이 가장 우수한 것은 전하 보유 특성 및 오기입 특성의 양자가 개선된 중수소 어닐링의 샘플이다. 중수소 어닐링 샘플에서는 10만회의 기입/소거에 의한 열화가 적다.
기입/소거에 의한 응력에서는 계면 및 막 내에 결함이 형성되어 있다고 생각된다. 이들 결함은 축적 전하의 기판측으로의 누설을 증대시킴으로써 전하 보유 특성을 열화시키고, 기판으로부터 질화막 내로의 누설을 증대시킴으로써 오기입 특성을 열화시킨다. 이들 특성을 열화시키는 결함의 하나로서, Si-H 결합(여기서는 편의상 실리콘과 경수소의 결합을 Si-H 결합으로 표시)을 생각할 수 있다. Si-H 결합에서는 기입/소거에 의한 전계 응력에 의해서 경수소 원자가 분리되어 실리콘의 댕글링 결합이 형성되어 버린다. 실리콘의 댕글링 결합은 전자 및 홀을 트랩하는 사이트로서 기능한다고 생각된다. 중수소 어닐링을 행한 경우에는 결함이 중수소에 의해서 치환되고, Si-D 결합이 형성되어 있다. 따라서, 결합이 분리되기 어려워 기입/소거에 의한 결함 생성이 적다. 그로 인해, 특성의 열화가 적다고 생각된다. 또한, TCS-SiN에서는 Si-H 결합이 거의 없으므로, N-H 결합을 N-D 결합으로 치환함으로써 결합이 분리되기 어렵게 되어 있을 가능성도 있다. 어쨌든, SiN을 적층한 전하 축적막이나 TCS-SiN막을 이용한 전하 축적막에 중수소를 함유시킴으로써, 전하 축적막의 특성을 개선할 수 있음을 본원 발명자들은 처음으로 발견했다.
중수소의 도입 방법은 어닐링법으로 한정되지 않는다. 예를 들어, 실리콘 질화막을 형성할 때, 중수소를 함유한 실리콘 소스 또는 중수소를 함유한 질화종을 이용하도록 해도 된다. 또, 전극이 되는 폴리실리콘막을 형성할 때 중수소를 함유한 실리콘 소스를 이용하도록 해도 된다. 그리고, 저온 어닐링에서도 압력을 높게 하면 중수소의 도입이 가능하다. 어떠한 방법에 의해서도 중수소 도입의 효과를 얻을 수 있다.
또, 상술한 예에서는 TCS-SiN막과 DCS-SiN막의 적층 구조로 했지만, 중수소를 함유한 실리콘 질화막의 단층 구조를 채용하는 것도 가능하다. 이하, 이 예에 대하여 설명한다.
중수소를 함유한 실리콘 질화막의 형성 방법으로서는 크게 구분하여 두가지 방법을 들 수 있다. 제1은 중수소를 함유한 실리콘 소스(경수소를 중수소로 치환한 실리콘 소스)와 중수소를 함유한 질소 소스(경수소를 중수소로 치환한 질소 소스)를 이용하는 방법이다. 제2는 수소(경수소 및 중수소)를 함유하지 않은 실리콘 소스와 중수소를 함유한 질소 소스를 이용하는 방법이다. 또, 상기 중수소를 함유한 질소 소스로는 ND3(경수소를 중수소로 치환한 암모니아) 또는 N2D4(경수소를 중수소로 치환한 히드라딘)를 들 수 있다.
제1 방법에서는 중수소를 함유한 실리콘 소스의 값이 매우 높으므로, 양산에 적용하는 것이 곤란하다. 이에 대해, 제2 방법에서는 수소를 함유하지 않은 실리콘 소스로서 저렴한 TCS 또는 헥사클로로디실란(HCD:Si2Cl6) 등을 이용할 수 있다. 따라서, 양산을 고려한 경우에는 제2 방법을 이용하는 것이 바람직하다.
수소를 함유하지 않은 실리콘 소스를 이용하면, 실리콘 질화막에 함유되는 중수소의 양은 ND3 등의 순도에만 의존한다. 따라서, 실리콘 질화막에 함유된 전체 수소의 수에 대한 중수소의 수의 비율을 용이하게 90% 이상으로 할 수 있다. 실제로 HCD와 ND3를 이용하여 실리콘 질화막을 형성한 결과, 1×1021㎝-3 이상의 중수소를 함유하고, 전체 수소에 대한 중수소의 비율이 99% 이상인 실리콘 질화막을 얻을 수 있었다. 또한, 실리콘 소스로서 TCS 또는 HCD를 이용하고, 질소 소스로서 ND3를 이용한 경우, 실리콘 질화막 내의 염소 농도는 1×1019/㎤ 보다도 높아진다.
이상과 같이 본 실시 형태에 의하면, 실리콘 질화막 내에 중수소를 함유시킴으로써 실리콘 질화막의 결함을 저감할 수 있고, 전하 보유 특성이 우수한 반도체 장치를 얻는 것이 가능해진다.
또, 중수소를 함유한 실리콘 질화막을 이용한 디바이스 구조는 이미 기술한 제1 내지 제5 실시 형태 및 후술하는 제7 실시 형태에도 적용 가능하다. 즉, 각 실시 형태에 있어서 하층측 및 상층측 실리콘 질화막의 양쪽에 중수소를 함유한 실리콘 질화막을 이용하는 것이 가능하다. 또는 각 실시 형태에 있어서, 하층측 실리콘 질화막과 상층측 실리콘 질화막의 적층 구조 대신에 중수소를 함유한 실리콘 질화막의 단층 구조를 채용하는 것도 가능하다.
예를 들어, 제1 내지 제3 실시 형태에 있어서 상술한 바와 같은 구조를 이용함으로써, 중수소를 함유한 실리콘 질화막이 경수소의 배리어로서 기능한다. 또 한, 실리콘 질화막으로부터 방출되는 수소의 대부분이 중수소가 된다. 따라서, 게이트 절연막의 특성과 신뢰성을 향상시키는 것이 가능해진다.
<제7 실시 형태>
도 30은 본 발명의 제7 실시 형태에 관한 반도체 장치의 구조를 도시한 단면도이다. 본 실시 형태는 MISFET의 측벽 절연막으로서 실리콘 질화막의 적층 구조를 이용한 것이다.
우선, 붕소 농도가 1015㎝-3인 p형층을 갖는 실리콘 기판(341)을 준비한다. p형층에 붕소 또는 인듐을 이온 주입하여 p형층의 농도를 최적화해도 된다. 이온 주입의 에너지는 예를 들어 100 내지 1000eV로 한다. 이 이온 주입에 의해, p형층(p형 웰)의 농도를 1015 내지 1019㎝-3으로 해도 된다. 그 후, 트렌치형의 소자 분리 영역(도시 생략)을 형성한다.
다음에, 실리콘 기판(341)의 표면을 1 내지 100nm 정도 산화 또는 질화하여 게이트 절연막(354)을 형성한다. 다음에, 게이트 전극이 되는 폴리실리콘막(345)을 10 내지 200nm 퇴적한다. 그리고, 폴리실리콘막(345) 내에 인, 비소 또는 붕소를 이온 주입하여 폴리실리콘막(345)을 저저항화한다. 게이트 전극의 저저항화를 도모하기 위해서 WSi막, CoSi막 또는 W막을 폴리실리콘막(345) 위에 10 내지 200nm 정도 퇴적해도 된다. 그리고, 리토그라피와 반응성 이온 엣칭에 의해 폴리실리콘막(345)을 가공하여 게이트 전극을 형성한다.
다음에, 게이트 전극(345)의 측벽을 산화 또는 산질화함으로써 1 내지 30nm 의 측벽 실리콘 절연막(348)을 형성한다. 이 때, 실리콘 기판(341)의 일부도 산화되어 실리콘 산화막(342)이 형성된다.
다음에, 얕은 소스 확산층(351) 및 드레인 확산층(352)을 형성하기 위해서 표면 농도가 1017㎝-3 내지 1021㎝-3이 되도록 불순물(인, 비소 또는 안티몬)을 이온 주입한다. 이온 주입의 깊이는 10 내지 500nm 정도로 한다.
다음에, 실리콘 산화막(342) 위에 LPCVD법에 의해 TCS-SiN막(346)을 1nm 이상 4nm 이하의 두께로 형성한다. 계속해서, DCS-SiN막(343)을 2nm 내지 20nm의 두께로 형성한다. 이들 SiN 질화막(343 및 346)은 깊은 소스 확산층(351a) 및 드레인 확산층(352a)을 형성할 때 발생하는 점결함의 영향이나 불순물 확산의 영향이 게이트 전극(345)의 하부에 미치지 않도록 하기 위한 것이다. 도면 부호 347은 TCS-SiN막(346)과 DCS-SiN막(343)의 계면 영역이다. 또, DCS-SiN막(343)은 TCS-SiN막(346)을 형성한 후, 기판을 대기에 노출시키지 않고 연속적으로 형성한다.
또, 하층측 TCS-SiN막(346)은 화학 양론에 가깝고, 전하 트랩이 적은 막이 바람직하다. 상층측 DCS-SiN막(343)은 전하 트랩이 많고, 실리콘이 농후한 막이 바람직하다. 또한, TCS-SiN막(346) 및 상층측 DCS-SiN막(343)의 형성 조건 등은 이미 기술한 형성 조건 등과 동일하다.
계속해서, TEOS 또는 HTO를 이용하여 실리콘 산화막(358)을 두께 10 내지 200nm 퇴적한다. 또, 실리콘 산화막(358)을 이방성 엣칭하여 게이트 전극(345)의 측벽에 대응한 부분에 실리콘 산화막(358)을 남긴다. 그리고, 실리콘 산화막(358) 을 마스크로 하여 실리콘 질화막(346 및 343)을 엣칭한다.
다음에, 예를 들어 n형 불순물로서 비소 또는 인을 이온 주입하여, 깊은 소스 확산층(351a) 및 드레인 확산층(352a)을 형성한다. 이온 주입의 조건은 가속 전압 1 내지 100keV, 도즈량 1013 내지 1016㎝-2로 한다.
다음에, Ni, Co 또는 Ti로 이루어지는 금속막을 두께 0.01 내지 0.3㎛ 전체면에 퇴적한다. 계속해서, 600도 이상의 열처리를 행하여 금속막과 실리콘을 반응시킨다. 이 열처리에 의해, 소스 확산층(351a) 및 드레인 확산층(352a) 상에는 금속 실리사이드막(350a)이 형성되고, 폴리실리콘막(345) 상에는 금속 실리사이드막(350b)이 형성된다. 그리고, 실리콘과 반응시키지 않고 남은 금속막을 제거한다.
그 후의 공정은 도시하지 않지만, 실리콘 산화막, PSG 또는 BPSG로 이루어지는 층간 절연막을 20 내지 1000nm 퇴적한다. 계속해서, 리토그라피와 반응성 이온 엣칭에 의해 배선홈 및 컨택트 구멍을 형성한다. 그리고, 실리사이드막(TiSi막, WSi막 등) 또는 금속막(Al막, W막 등)을 퇴적하여 배선을 형성한다.
이상과 같이, 본 실시 형태에서는 MISFET의 측벽 절연막으로서 TCS-SiN막(346) 및 DCS-SiN막(343)의 적층 구조를 이용하고 있다. 이하, 도30에 도시한 MISFET를 논리 회로 소자로서 이용한 경우의 효과에 대하여 설명한다.
도 31은 도 30에 도시한 n형 MISFET(361)에 p형 MISFET(362)를 접속하여 CMOS 인버터를 형성한 회로도이다.
인버터의 입력 Vin이 VDD로부터 그랜드(GND)까지 변화하는 경우, n형 MISFET(361)의 드레인과 게이트 사이에는 ±VDD의 전압 응력이 인가된다. 예를 들어, 드레인(352)이 GND, 게이트(345)가 VDD인 경우에는 절연막(342)을 터널 절연막, SiN막(343 및 346)을 전하 축적막, 측벽 절연막(348)을 블록 절연막으로 한 MONOS 구조가 형성되고, 드레인(352)으로부터 전하 축적막에 전자가 주입되는 전계가 인가된다. 반대로, 드레인(352)이 VDD, 게이트(345)가 GND인 경우, 측벽 절연막(348)을 터널 절연막, SiN막(343 및 346)을 전하 축적막, 절연막(342)을 블록 절연막으로 한 MONOS 구조가 형성되고, 게이트(345)로부터 전하 축적막에 전자가 주입되는 전계가 인가된다.
도 31의 인버터를 동작시키면, 도 30의 SiN막(343 및 346), 특히 게이트 절연막(354)의 극히 근방의 SiN막(343 및 346)에 부호가 다른 전계가 인가된다. 그로 인해, SiN막(343 및 346)의 열화가 발생한다. 그러나, 실시 형태의 구조에서는 SiN막(343 및 346)의 적층 구조를 이용함으로써, 이미 설명한 바와 같이 SiN막으로의 전자 주입을 억제할 수 있다. 따라서, SiN막으로의 전자 축적에 의한 소스/드레인 영역의 저항 상승과 임계 전압의 경시 변화 등의 문제를 방지할 수 있다. 물론, 앞의 실시 형태에서 기술한 효과를 얻을 수 있음은 물론이다.
또, 상술한 각 실시 형태는 각종 변형이 가능하다. 예를 들어, 소자 분리막과 절연막의 형성 방법은 실리콘 기판을 실리콘 산화막이나 실리콘 질화막으로 변환하는 방법 이외에도, 퇴적한 실리콘막에 산소 이온을 주입하는 방법이나 퇴적한 실리콘막을 산화시키는 방법을 이용해도 된다.
또, 반도체 기판으로는 p형 실리콘 기판 대신에 n형 실리콘 기판을 이용해도 된다. 또한, 반도체 기판으로서 SOI 기판을 이용해도 된다. 그리고, 반도체 기판으로서 SiGe 기판, SiGeC 기판 등 실리콘을 함유하는 단결정 반도체 기판을 이용해도 된다. 또, n형 소자 대신에 p형 소자를 형성해도 된다. 이 경우, p형 불순물로는 인듐이나 붕소를 이용할 수 있다.
또, 게이트 전극에 사용하는 반도체에는 Si 이외에, SiGe나 SiGeC를 사용해도 된다. 또한, 게이트 전극에는 W, Ta, Ti, Hf, Co, Pt, Pd 또는 Ni 등의 금속, 또는 이들 금속의 실리사이드를 사용해도 된다. 또, 상기 재료의 적층막을 사용해도 된다. Si, SiGe 또는 SiGeC는 다결정이나 비정질, 또는 이들의 적층 구조라도 상관없다. Si를 함유한 반도체를 이용함으로써 p형의 게이트 전극을 형성할 수 있고, 게이트 전극으로부터의 전자 주입을 방지할 수 있다. 그리고, 전하 축적층은 도트 형태로 배치되어 있어도 된다.
<제8 실시 형태>
도 32는 본 발명의 제8 실시 형태에 관한 반도체 장치(불휘발성 메모리)의 구조를 도시한 단면도이다.
실리콘 기판(401) 상에는 터널 절연막(402), 전하 축적막이 되는 부유 게이트 전극(403), 중간 절연막(404), 제어 게이트 전극(405)이 순차적으로 형성되어 있다. 또, 실리콘 기판(401) 상 및 게이트 구조의 주위에는 측벽 산화막(406)이 형성되어 있다. 그리고, 게이트 구조를 사이에 두고 소스 영역(407) 및 드레인 영역(408)이 형성되어 있다. 도 32에 도시한 예에서는 터널 절연막(402)은 부유 게이트 전극(403)의 바로 아래에만 존재하고 있지만, 부유 게이트 전극(403)의 외측 에까지 연장되어 있어도 된다.
터널 절연막(402)은 실리콘 질화막으로 형성되고, 실리콘 질화막 내에는 질소에 결합한 수소가 함유되어 있다. 이 수소의 주성분은 중수소(D)이다. 또, 터널 절연막(402)의 물리적인 막두께는 9nm(실리콘 산화막의 막두께로 환산한 막두께는 5.5nm)이다.
질소에 결합한 수소의 90%가 중수소인 메모리 소자를 이용하여 10만회의 기입/소거후의 디바이스 신뢰성을 종래 기술(질소에 결합하고 있는 수소의 전부가 실질적으로 경수소인 메모리 소자)과 비교했다. 동작시에, 터널 절연막에 인가되는 전압은 7.9V로 했다. 본 실시 형태에서는 종래 기술과 비교하여 기입/소거시에 터널 절연막에 발생하는 SILC(Stress Induced Leakage Current)라고 불리는 저전계 누설 전류가 2 자릿수 정도 저하했다. 또한, 메모리 소자의 오동작 발생율이 1/10 이하로 저감되고, 데이터 보유 시간이 2 자릿수 정도 향상했다.
상술한 효과는 질소와 중수소의 결합(N-D 결합)이 갖는 벤딩 모드라고 불리는 고유 진동 파수가 실리콘과 질소의 결합(Si-N 결합)이 갖는 스트레칭 모드라고 불리는 고유 진동 파수에 가깝기 때문에 발생한다고 해석할 수 있다. 즉, 기입/소거 동작시에 터널 절연막 내부를 높은 에너지의 전자가 통과할 때, N-D 결합에 제공되는 에너지는 공진 현상에 의해서 빠르게 주위의 Si-N 결합에 분배된다. 그로 인해, N-D 결합은 절단되지 않는다. 따라서, 터널 절연막 내에 원자 레벨의 구조 결함이 발생하지 않으며, 누설 전류 발생이 억제된다고 해석할 수 있다.
N-D 결합의 벤딩 모드 고유 진동 파수는 N-H 결합(여기서는 편의상 질소와 경수소의 결합을 N-H 결합이라고 표시)의 벤딩 모드 고유 진동 파수(1190㎝-1)로부터 어림하면, 1190×√2=840㎝-1이 된다. 한편, Si-N 결합의 스트레칭 모드 고유 진동 파수를 실측한 결과, LPCVD법으로 퇴적한 실리콘 질화막에서는 830±100㎝-1, 실리콘 기판을 암모니아 가스 분위기에서 열질화하여 형성한 실리콘 질화막에서는 850±90㎝-1, 실리콘 산화막을 암모니아 가스 분위기에서 열질화하여 형성한 실리콘 질화막에서는 880±40㎝-1이었다. 이들 결과는 상기의 공진 현상 모델을 지지한다.
또, 상술한 효과는 터널 질화막 내에 있어서의 N-H 결합의 수를 [N-H], N-D 결합의 수를 [N-D]로 하고, ([N-D]/([N-H]＋[N-D]))가 0.5 보다도 큰 경우에 현저하게 나타난다. 충분한 효과를 얻으려면 상기 비율이 0.9 보다 큰 것이 바람직하다. 또, 터널 질화막 내에는 산소가 함유되어 있어도 된다. 터널 질화막 내에 있어서의 질소 농도를 [N], 산소 농도를 [0]로 하고, 상기 효과는 ([N]/([N]＋[O]))가 0.5 보다도 큰 경우에 현저하게 나타난다. 충분한 효과를 얻으려면 상기 비율이 0.9 보다 큰 것이 바람직하다.
또, 본 실시 형태의 실리콘 질화막은 TCS 및 경수소를 중수소(D)로 치환한 암모니아(ND3)를 소스 가스로서 이용한 LPCVD법에 의해서 형성할 수 있다. 이 방법에 의해서, [N-D]/([N-H]＋[N-D])＞0.9, 그리고 [N]/([N]＋[O])＞0.9의 실리콘 질화막을 얻는 것이 가능하다.
또, TCS 대신에 DCS를 이용해도 된다. 이 경우에는 [N-D]/([N-H]＋[N- D])=0.8 내지 0.9, [N]/([N]＋[O])=0.9의 실리콘 질화막을 얻을 수 있다. 또한, 경수소를 중수소(D)로 치환한 실란(SiD4)과 질소(N2)를 소스 가스로 한 플라즈마 CVD법을 이용해도 된다. 이 경우에는 [N-D]/([N-H]＋[N-D])＞0.9, [N]/([N]＋[O])=0.8 내지 0.9의 실리콘 질화막을 얻을 수 있다. 그리고, 이들 실리콘 질화막을 산화시켜도 된다. 이 경우에는 막 내의 산소 농도는 증가하지만 막 내의 수소의 총량을 저감할 수 있으므로, 디바이스의 신뢰성을 향상시킬 수 있다.
또, 실리콘 질화막 내의 [N-H]와 [N-D]는 투과형의 프리에 변환형 적외 흡수법(FT-IR법)으로 산출 가능하다. 예를 들어, [N-H]는 진동 파수 3340㎝-1 부근의 스트레칭 모드의 진동 피크로부터, [N-D]는 진동 파수 2370㎝-1 부근의 스트레칭 모드의 진동 피크로부터 산출할 수 있다.
이상과 같이, 본 실시 형태에 따르면 기입/소거시에 발생하는 터널 절연막의 누설 전류를 대폭 저감시킬 수 있고, 불휘발성 메모리 소자의 전하 보유 특성을 향상시킬 수 있다.
<제9 실시 형태>
도 33은 본 발명의 제9 실시 형태에 관한 반도체 장치(불휘발성 메모리)의 구조를 도시한 단면도이다. 실리콘 기판(421) 상에는 터널 절연막(하부 절연막)(422), 전하 축적막이 되는 실리콘 질화막(423), 상부 절연막(424) 및 제어 게이트 전극(425)이 순차적으로 형성되어 있다. 또, 실리콘 기판(421) 상 및 게이트 구조의 주위에는 측벽 산화막(426)이 형성되어 있다. 그리고, 게이트 구조를 사이 에 두고 소스 영역(427) 및 드레인 영역(428)이 형성되어 있다. 즉, 본 실시 형태는 MONOS 구조를 갖는 불휘발성 메모리에 관한 것이다. 또한, 도 33에 도시한 예에서는 터널 절연막(422)은 제어 게이트 전극(425)의 바로 아래에만 존재하고 있지만, 제어 게이트 전극(425)의 외측에까지 연장되어 있어도 된다.
터널 절연막(422)은 실리콘 질화막으로 형성되고, 실리콘 질화막 내에는 질소에 결합한 수소가 함유되어 있다. 이 수소의 주성분은 중수소(D)이다. 또, 터널 절연막(422)(실리콘 질화막)의 기본적인 구성 및 제조 방법 등에 대해서는 제8 실시 형태와 동일하다.
본 실시 형태에 있어서도 실리콘 질화막 내에 중수소를 함유시킴으로써, 제8 실시 형태와 마찬가지로 불휘발성 메모리 소자의 전하 보유 특성을 향상시킬 수 있다.
이상, 본 발명의 실시 형태를 설명했는데, 본 발명은 상기 실시 형태로 한정되는 것이 아니라 그 취지를 일탈하지 않는 범위 내에 있어서 다양하게 변형시켜 실시하는 것이 가능하다. 그리고, 상기 실시 형태에는 각종 단계의 발명이 포함되어 있으며, 개시된 구성 요건을 적절하게 조합함으로써 다양한 발명이 추출될 수 있다. 예를 들어, 개시된 구성 요건으로부터 몇가지 구성 요건이 삭제되더라도 소정의 효과를 얻을 수 있는 것이면 발명으로서 추출될 수 있다.
본 발명에 따르면, 하층측 실리콘 질화막과 상층측 실리콘 질화막의 적층 구조를 이용함으로써, 특성 및 생산성이 우수한 반도체 장치를 얻는 것이 가능해진 다.
또, 본 발명에 따르면, 하층측 실리콘 질화막과 상층측 실리콘 질화막의 적층 구조를 이용함으로써, 전하 보유 특성 등이 우수한 반도체 장치를 얻는 것이 가능해진다.
그리고, 본 발명에 따르면, 실리콘 질화막에 중수소를 함유시킴으로써, 전하 보유 특성 등이 우수한 반도체 장치를 얻는 것이 가능해진다.

Claims (6)

  1. 반도체 기판상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막을 포함하는 영역상에 제2 절연막을 형성하는 공정
    을 구비한 반도체 장치의 제조 방법으로서,
    상기 제2 절연막을 형성하는 공정은,
    테트라클로로실란을 함유하는 제1 실리콘 소스와 제1 질소 소스를 이용하여 제1 실리콘 질화막을 형성하는 공정과,
    상기 제1 실리콘 질화막 위에 테트라클로로실란 이외의 제2 실리콘 소스와 제2 질소 소스를 이용하여 제2 실리콘 질화막을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 실리콘 소스는 디클로로실란을 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 질소 소스 및 제2 질소 소스는 암모니아인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 실리콘 질화막을 형성하는 공정후부터 상기 제2 실리콘 질화막을 형성하는 공정전까지 상기 제1 실리콘 질화막을 대기에 노출시키 지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 절연막상 또는 상방에 전극을 형성하는 공정을 더 구비하고,
    상기 제2 절연막은 상기 제1 절연막 및 상기 전극을 포함하는 영역상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 절연막 위에 제3 절연막을 형성하는 공정과,
    상기 제3 절연막 위에 전극을 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050027963A 2002-05-29 2005-04-04 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법 Expired - Fee Related KR100555812B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00155740 2002-05-29
JP2002155740A JP3637332B2 (ja) 2002-05-29 2002-05-29 半導体装置及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020030034051A Division KR100555810B1 (ko) 2002-05-29 2003-05-28 2층 실리콘 질화막을 갖는 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050037547A KR20050037547A (ko) 2005-04-22
KR100555812B1 true KR100555812B1 (ko) 2006-03-03

Family

ID=29561437

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020030034051A Expired - Fee Related KR100555810B1 (ko) 2002-05-29 2003-05-28 2층 실리콘 질화막을 갖는 반도체 장치 및 그 제조 방법
KR1020050027963A Expired - Fee Related KR100555812B1 (ko) 2002-05-29 2005-04-04 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법
KR1020050027960A Expired - Fee Related KR100555811B1 (ko) 2002-05-29 2005-04-04 2층 실리콘 질화막을 갖는 반도체 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020030034051A Expired - Fee Related KR100555810B1 (ko) 2002-05-29 2003-05-28 2층 실리콘 질화막을 갖는 반도체 장치 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020050027960A Expired - Fee Related KR100555811B1 (ko) 2002-05-29 2005-04-04 2층 실리콘 질화막을 갖는 반도체 장치

Country Status (5)

Country Link
US (3) US6774462B2 (ko)
JP (1) JP3637332B2 (ko)
KR (3) KR100555810B1 (ko)
CN (1) CN1316629C (ko)
TW (1) TW561513B (ko)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465373B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. Ultra thin TCS (SiCl4) cell nitride for DRAM capacitor with DCS (SiH2Cl2) interface seeding layer
JP3753994B2 (ja) * 2002-03-11 2006-03-08 松下電器産業株式会社 半導体装置の製造方法
KR100474850B1 (ko) * 2002-11-15 2005-03-11 삼성전자주식회사 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법
US6943126B1 (en) * 2002-12-06 2005-09-13 Cypress Semiconductor Corporation Deuterium incorporated nitride
US6861320B1 (en) * 2003-04-04 2005-03-01 Silicon Wafer Technologies, Inc. Method of making starting material for chip fabrication comprising a buried silicon nitride layer
US6765254B1 (en) * 2003-06-12 2004-07-20 Advanced Micro Devices, Inc. Structure and method for preventing UV radiation damage and increasing data retention in memory cells
JP4186725B2 (ja) * 2003-06-24 2008-11-26 トヨタ自動車株式会社 光電変換素子
US6881636B2 (en) * 2003-07-03 2005-04-19 Micron Technology, Inc. Methods of forming deuterated silicon nitride-containing materials
JP2005050917A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 半導体装置及びその製造方法
JP2005064317A (ja) * 2003-08-18 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置
US7256087B1 (en) * 2003-12-22 2007-08-14 Cypress Semiconductor Corporation Techniques for improving negative bias temperature instability (NBTI) lifetime of field effect transistors
JP2005294791A (ja) * 2004-03-09 2005-10-20 Nec Corp 不揮発性メモリ及び不揮発性メモリの製造方法
JP4296128B2 (ja) 2004-06-23 2009-07-15 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP4951861B2 (ja) * 2004-09-29 2012-06-13 ソニー株式会社 不揮発性メモリデバイスおよびその製造方法
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
JP2006196643A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
JP2006318985A (ja) 2005-05-10 2006-11-24 Sharp Corp 半導体記憶装置
JP4259528B2 (ja) * 2005-05-26 2009-04-30 セイコーエプソン株式会社 電気光学装置及びこれを備えた電子機器
KR100766229B1 (ko) * 2005-05-30 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7858458B2 (en) * 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
KR100669089B1 (ko) * 2005-07-11 2007-01-16 삼성전자주식회사 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법
US8063655B2 (en) * 2005-07-19 2011-11-22 Cypress Semiconductor Corporation Method and circuit for reducing degradation in a regulated circuit
JP4897948B2 (ja) * 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
JP5234301B2 (ja) 2005-10-03 2013-07-10 Ｎｌｔテクノロジー株式会社 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法
US8022465B2 (en) * 2005-11-15 2011-09-20 Macronrix International Co., Ltd. Low hydrogen concentration charge-trapping layer structures for non-volatile memory
JP4781806B2 (ja) * 2005-12-20 2011-09-28 シャープ株式会社 半導体記憶装置およびその製造方法
US8803216B2 (en) * 2006-03-20 2014-08-12 Spansion, Llc Memory cell system using silicon-rich nitride
JP4965878B2 (ja) * 2006-03-24 2012-07-04 株式会社東芝 不揮発性半導体メモリ装置
US7588883B2 (en) * 2006-05-09 2009-09-15 United Microelectronics Corp. Method for forming a gate and etching a conductive layer
JP4936790B2 (ja) * 2006-05-22 2012-05-23 株式会社東芝 半導体装置
JP2007311695A (ja) * 2006-05-22 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
TWI431726B (zh) * 2006-06-01 2014-03-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
KR100733055B1 (ko) * 2006-07-10 2007-06-28 삼성전자주식회사 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법
US7910420B1 (en) * 2006-07-13 2011-03-22 National Semiconductor Corporation System and method for improving CMOS compatible non volatile memory retention reliability
US8587049B2 (en) * 2006-07-17 2013-11-19 Spansion, Llc Memory cell system with charge trap
US8809936B2 (en) * 2006-07-31 2014-08-19 Globalfoundries Inc. Memory cell system with multiple nitride layers
US20080032464A1 (en) * 2006-08-02 2008-02-07 Spansion Llc Memory cell system with nitride charge isolation
JP2008078376A (ja) 2006-09-21 2008-04-03 Oki Electric Ind Co Ltd 半導体記憶装置
KR100757324B1 (ko) * 2006-10-10 2007-09-11 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR101005638B1 (ko) * 2006-12-04 2011-01-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 제조방법
US20080150005A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Memory system with depletion gate
KR100786707B1 (ko) * 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
US7687360B2 (en) * 2006-12-22 2010-03-30 Spansion Llc Method of forming spaced-apart charge trapping stacks
JP2008166518A (ja) * 2006-12-28 2008-07-17 Toshiba Corp 不揮発性半導体記憶装置
KR100807220B1 (ko) * 2007-02-01 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
JP5186776B2 (ja) * 2007-02-22 2013-04-24 富士通株式会社 半導体装置及びその製造方法
JP4687671B2 (ja) * 2007-03-16 2011-05-25 セイコーエプソン株式会社 半導体装置の製造方法
JP5311851B2 (ja) * 2007-03-23 2013-10-09 株式会社半導体エネルギー研究所 半導体装置
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8680601B2 (en) * 2007-05-25 2014-03-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9716153B2 (en) 2007-05-25 2017-07-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
KR20090013474A (ko) * 2007-08-02 2009-02-05 삼성전자주식회사 비휘발성 메모리 소자의 제조 방법
JP5408930B2 (ja) * 2007-08-31 2014-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009188209A (ja) * 2008-02-06 2009-08-20 Panasonic Corp 不純物活性化熱処理方法及び熱処理装置
KR20090103049A (ko) * 2008-03-27 2009-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8088683B2 (en) * 2008-03-31 2012-01-03 Cypress Semiconductor Corporation Sequential deposition and anneal of a dielectic layer in a charge trapping memory device
CN102007597B (zh) * 2008-04-17 2014-02-19 应用材料公司 低温薄膜晶体管工艺、装置特性和装置稳定性改进
JP2009272564A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7955964B2 (en) 2008-05-14 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dishing-free gap-filling with multiple CMPs
US8048752B2 (en) 2008-07-24 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer shape engineering for void-free gap-filling process
JP5416936B2 (ja) 2008-09-02 2014-02-12 株式会社東芝 半導体装置およびその製造方法
JP5468227B2 (ja) * 2008-09-30 2014-04-09 株式会社東芝 半導体記憶素子、半導体記憶素子の製造方法
JP5499811B2 (ja) * 2010-03-19 2014-05-21 富士通株式会社 キャパシタ及び半導体装置
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8669620B2 (en) * 2011-12-20 2014-03-11 Mika Nishisaka Semiconductor device and method of manufacturing the same
CN102522327A (zh) * 2011-12-22 2012-06-27 上海华虹Nec电子有限公司 自对准低电阻栅极rf ldmos的制造方法
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
KR20140003154A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 반도체 장치 제조 방법
KR20150048152A (ko) 2012-08-29 2015-05-06 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
CN102832175A (zh) * 2012-09-11 2012-12-19 上海华力微电子有限公司 一种改善sonos结构器件性能的方法
JP2015122343A (ja) * 2013-12-20 2015-07-02 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
GB201513288D0 (en) * 2015-07-28 2015-09-09 Univ Manchester Graphene membrane
CN105895649B (zh) * 2016-04-11 2018-11-09 上海华力微电子有限公司 一种通过改变sab膜质降低cis器件噪声的方法
JP6781745B2 (ja) * 2018-03-12 2020-11-04 キヤノン株式会社 撮像装置の製造方法
JP7321085B2 (ja) * 2019-12-26 2023-08-04 東京エレクトロン株式会社 膜形成方法及びシステム
US11456177B2 (en) 2020-09-22 2022-09-27 Nanya Technology Corporation Method of manufacturing semiconductor device
CN117157768A (zh) * 2022-03-30 2023-12-01 京东方科技集团股份有限公司 金属氧化物薄膜晶体管、阵列基板及显示装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060770A (ja) 1983-09-14 1985-04-08 Matsushita Electronics Corp 半導体記憶装置
JPH0259632A (ja) 1988-08-25 1990-02-28 Shinko Electric Co Ltd トルク測定装置
US5041888A (en) * 1989-09-18 1991-08-20 General Electric Company Insulator structure for amorphous silicon thin-film transistors
TW214599B (ko) * 1990-10-15 1993-10-11 Seiko Epson Corp
JPH0548631A (ja) 1991-08-20 1993-02-26 Toshiba Corp データ伝送システムにおける送信先アドレス決定方法
JPH06125091A (ja) * 1992-10-14 1994-05-06 Seiko Epson Corp 半導体装置
US5440168A (en) * 1993-02-22 1995-08-08 Ryoden Semiconductor System Engineering Corporation Thin-film transistor with suppressed off-current and Vth
JPH0964205A (ja) 1995-08-22 1997-03-07 Sony Corp 窒化シリコン膜の形成方法
KR100271222B1 (ko) 1995-12-14 2000-12-01 오카베 히로무 반도체 소자 및 그 제조 방법
US6023093A (en) * 1997-04-28 2000-02-08 Lucent Technologies Inc. Deuterated direlectric and polysilicon film-based semiconductor devices and method of manufacture thereof
JP3382130B2 (ja) * 1997-07-25 2003-03-04 シャープ株式会社 薄膜トランジスタの製造方法
US6114734A (en) * 1997-07-28 2000-09-05 Texas Instruments Incorporated Transistor structure incorporating a solid deuterium source for gate interface passivation
JP3951443B2 (ja) 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
JPH11135745A (ja) * 1997-10-29 1999-05-21 Toshiba Corp 半導体装置及びその製造方法
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6417570B1 (en) * 1999-01-14 2002-07-09 Agere Systems Guardian Corporation Layered dielectric film structure suitable for gate dielectric application in sub-0.25 μm technologies
US6404004B1 (en) * 1999-04-30 2002-06-11 Fujitsu Quantum Devices Limited Compound semiconductor device and method of manufacturing the same
JP3444815B2 (ja) 1999-06-03 2003-09-08 松下電器産業株式会社 高耐圧半導体装置およびその製造方法
US6228731B1 (en) * 1999-08-16 2001-05-08 Taiwan Semiconductor Manufacturing Company Re-etched spacer process for a self-aligned structure
US6568299B2 (en) * 1999-12-16 2003-05-27 Bobby Hu Reversible ratcheting tool with a smaller head
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2001177101A (ja) * 1999-12-20 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4151229B2 (ja) * 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
JP2002198526A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体装置の製造方法
JP2002208646A (ja) 2001-01-10 2002-07-26 Toshiba Corp 半導体装置、半導体装置の製造方法

Also Published As

Publication number Publication date
KR100555810B1 (ko) 2006-03-03
JP3637332B2 (ja) 2005-04-13
KR20030093122A (ko) 2003-12-06
US20070215958A1 (en) 2007-09-20
TW561513B (en) 2003-11-11
US20030222318A1 (en) 2003-12-04
CN1463045A (zh) 2003-12-24
CN1316629C (zh) 2007-05-16
KR20050037547A (ko) 2005-04-22
US6774462B2 (en) 2004-08-10
US7372113B2 (en) 2008-05-13
US20040251521A1 (en) 2004-12-16
KR20050037546A (ko) 2005-04-22
KR100555811B1 (ko) 2006-03-03
JP2003347543A (ja) 2003-12-05

Similar Documents

Publication Publication Date Title
KR100555812B1 (ko) 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법
US7223649B2 (en) Method of fabricating transistor of DRAM semiconductor device
US6917072B2 (en) Semiconductor memory device
US7419918B2 (en) Methods of forming a thin-film structure, methods of manufacturing non-volatile semiconductor devices using the same, and resulting non-volatile semiconductor devices
US8482053B2 (en) Nonvolatile semiconductor memory device with high-K insulating film
US20070269972A1 (en) Method of manufacturing a semiconductor device
CN101295735A (zh) 非易失性半导体存储器件
US8053827B2 (en) Semiconductor device and method for manufacturing the same
JP4792620B2 (ja) 不揮発性半導体記憶装置およびその製造方法
KR100695820B1 (ko) 비휘발성 반도체 장치 및 그 제조 방법
JP2002261175A (ja) 不揮発性半導体記憶装置およびその製造方法
CN101388416B (zh) 非易失性半导体存储装置及其制造方法
JP2004221448A (ja) 不揮発性半導体記憶装置およびその製造方法
JP3998403B2 (ja) 半導体装置及びその製造方法
US6916709B2 (en) Non-volatile semiconductor memory device and manufacturing method for the same
US7132328B2 (en) Method of manufacturing flash memory device
US8723248B2 (en) Nonvolatile semiconductor storage device
JP2009016688A (ja) 半導体装置の製造方法
KR20080002030A (ko) 비휘발성 메모리 장치의 게이트 구조물 형성 방법
KR20080010514A (ko) 절연막 구조물의 형성 방법 및 이를 이용한 불 휘발성메모리 소자의 형성 방법
KR20070014410A (ko) 불휘발성 메모리 장치의 제조방법
JP2007281469A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

St.27 status event code: A-0-1-A10-A16-div-PA0107

St.27 status event code: A-0-1-A10-A18-div-PA0107

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U11-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

Fee payment year number: 4

St.27 status event code: A-4-4-U10-U11-oth-PR1001

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

Fee payment year number: 5

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 6

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 7

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 8

PR1001 Payment of annual fee

Fee payment year number: 8

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20140120

Year of fee payment: 9

PR1001 Payment of annual fee

Fee payment year number: 9

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20150120

Year of fee payment: 10

PR1001 Payment of annual fee

Fee payment year number: 10

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20160114

Year of fee payment: 11

PR1001 Payment of annual fee

Fee payment year number: 11

St.27 status event code: A-4-4-U10-U11-oth-PR1001

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Not in force date: 20170222

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

St.27 status event code: A-4-4-U10-U13-oth-PC1903

PC1903 Unpaid annual fee

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20170222

St.27 status event code: N-4-6-H10-H13-oth-PC1903

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000