JP4923318B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法 Download PDFInfo
- Publication number
- JP4923318B2 JP4923318B2 JP2000180762A JP2000180762A JP4923318B2 JP 4923318 B2 JP4923318 B2 JP 4923318B2 JP 2000180762 A JP2000180762 A JP 2000180762A JP 2000180762 A JP2000180762 A JP 2000180762A JP 4923318 B2 JP4923318 B2 JP 4923318B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- region
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 62
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 239000002784 hot electron Substances 0.000 claims description 91
- 239000012535 impurity Substances 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 67
- 238000003860 storage Methods 0.000 claims description 59
- 230000015572 biosynthetic process Effects 0.000 claims description 48
- 230000004888 barrier function Effects 0.000 claims description 46
- 229910052710 silicon Inorganic materials 0.000 claims description 36
- 230000005641 tunneling Effects 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- 239000010703 silicon Substances 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 34
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 7
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 238000009826 distribution Methods 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 238000011017 operating method Methods 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 2
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 60
- 238000002347 injection Methods 0.000 description 40
- 239000007924 injection Substances 0.000 description 40
- 239000010410 layer Substances 0.000 description 39
- 239000002159 nanocrystal Substances 0.000 description 17
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 14
- 230000014759 maintenance of location Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 239000007789 gas Substances 0.000 description 11
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 101150035614 mbl-1 gene Proteins 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 102100026553 Mannose-binding protein C Human genes 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 101001056128 Homo sapiens Mannose-binding protein C Proteins 0.000 description 5
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 5
- 229910021529 ammonia Inorganic materials 0.000 description 5
- 230000001747 exhibiting effect Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 101150064834 ssl1 gene Proteins 0.000 description 5
- 101001027796 Homo sapiens Male-specific lethal 1 homolog Proteins 0.000 description 4
- 101000639802 Homo sapiens U2 small nuclear ribonucleoprotein B'' Proteins 0.000 description 4
- 102100034461 U2 small nuclear ribonucleoprotein B'' Human genes 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000001912 gas jet deposition Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 238000001157 Fourier transform infrared spectrum Methods 0.000 description 3
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 3
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 3
- 101710110798 Mannose-binding protein C Proteins 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 3
- 240000004050 Pentaglottis sempervirens Species 0.000 description 2
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 2
- NSXCBNDGHHHVKT-UHFFFAOYSA-N [Ti].[Sr].[Ba] Chemical compound [Ti].[Sr].[Ba] NSXCBNDGHHHVKT-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 101001027791 Homo sapiens E3 ubiquitin-protein ligase MSL2 Proteins 0.000 description 1
- 102000002391 MSL2 Human genes 0.000 description 1
- 101150093282 SG12 gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N oxygen(2-);yttrium(3+) Chemical class [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、チャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等）を有し、当該電荷蓄積手段に対し、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロンまたはバンド間トンネル電流に起因したホットエレクトロンを主に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されているが、近年、情報ネットワークの広帯域化とともにネットワークの伝送速度（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き込み速度が要求されるようになってきている。このため、不揮発性半導体メモリに対し、スケーリング性が良好で従来の１００μｓｅｃ／セルの書き込み速度より１桁またはそれ以上の書き込み速度の向上が要求されている。
【０００３】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate) 型のほかに、電荷蓄積手段が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型などがある。
【０００４】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
このトンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすいのに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【０００６】
ＭＯＮＯＳ型不揮発性メモリで微細メモリセルを実現するにはディスターブ特性の改善が重要であり、そのためにはトンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じている。トンネル絶縁膜を比較的厚膜化した場合、書き込み速度は０．１〜１０ｍｓｅｃ程度で未だ十分でない。
つまり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼性（たとえば、データ保持特性、リードディスターブ特性あるいはデータ書換え特性など）を十分に満足させた場合、書き込み速度は１００μｓｅｃが限界である。
【０００７】
書き込み速度だけを考えると高速化も可能であるが、今度は信頼性および低電圧化が十分にできない。たとえば、チャネルホットエレクトロン（ＣＨＥ）をソース側から注入するソースサイド注入型ＭＯＮＯＳトランジスタが報告されたが（IEEE Electron Device Letter 19, 1998, pp153 ）、このソースサイド注入型ＭＯＮＯＳトランジスタでは、動作電圧が書き込み時１２Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性およびデータ書換え特性などの信頼性が十分でない。
【０００８】
その一方、最近になって、従来のＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積手段のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が報告された。たとえば“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”では、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことを可能としている。また、消去はホットホール注入によって行っている。
この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。
【０００９】
【発明が解決しようとする課題】
ところが、この従来のＣＨＥ注入タイプのＭＯＮＯＳ型の不揮発性メモリでは、チャネル内を電子を加速して高エネルギー電子（ホットエレクトロン）を発生させることから、ソースとドレイン間に４．５Ｖ程度の電圧印加が必要であり、上記ソース・ドレイン間の印加電圧を低減することが困難であった。このため、書き込み時におけるパンチスルー効果が制限となってゲート長のスケーリングが難しいという課題がある。
【００１０】
本発明の目的は、平面的に離散化されたキャリアトラップ等の電荷蓄積手段に対しホットエレクトロンを注入して高速書き込み方式でゲート長をスケーリングを行う際に発生するパンチスルーを抑制し、ゲート長およびゲート絶縁膜厚のスケーリング性が良好な不揮発性半導体記憶装置と、その動作方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体記憶装置は、基板と、当該基板の表面に設けられ半導体のチャネル形成領域と、当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第１および第２不純物領域と、上記チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、を有し、上記ゲート絶縁膜は、上記チャネル形成領域上に形成され、上記基板とのエネルギー障壁を二酸化珪素とシリコンとのエネルギー障壁より小さくするエネルギー障壁膜であり、電荷蓄積手段としてのキャリアトラップを含む電荷蓄積膜を兼ねるボトム絶縁膜と、当該ボトム絶縁膜と上記ゲート電極との間に形成されたトップ絶縁膜と、を有する。
好適に、上記ボトム絶縁膜は、当該ボトム絶縁膜と基板とのエネルギー障壁が二酸化珪素を窒化処理して形成した酸化窒化膜とシリコンとのエネルギー障壁より小さい誘電膜を含む。
また、好適に、書き込み状態または消去状態にあるとき、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロン、バンド間トンネル電流に起因したホットエレクトロンの何れかが、上記電荷蓄積手段に主として注入されている。
【００１２】
好適に、上記ボトム絶縁膜は、ファウラーノルドハイム（ＦＮ）トンネリング電気伝導特性を示す。また、好適な膜材料として、窒化シリコン、酸化窒化シリコン、酸化タンタル、酸化ジルコニア、酸化アルミニウム、酸化チタン、酸化ハフニウム、酸化バリウムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ3 ）、酸化イットリウムの何れかを単独でまたは組み合わせて上記誘電膜として含む。なお、酸化窒化シリコンを用いる場合には、その窒素含有量は１０％より大きい。
好適に、上記ゲート絶縁膜を構成する膜として、プールフレンケル（ＰＦ）電気伝導特性を示す窒化膜または酸化窒化膜を上記ボトム絶縁膜上に有する。
なお、ＦＮトンネリング電気伝導特性を示す絶縁膜は、ＰＦトンネリング電気伝導特性を示す絶縁膜と比較すると、その絶縁材料中のキャリアトラップ量が大幅に低減されているということが一つの特徴である。
【００１３】
上記ゲート絶縁膜は、好適に、上記電荷蓄積手段が上記第１，第２領域に形成され、電荷蓄積手段の分布領域が上記第３領域を介して空間的に分離されている。
【００１８】
本発明の第２の観点に係る不揮発性半導体記憶装置の動作方法は、基板と、当該基板の表面に設けられ半導体のチャネル形成領域と、当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第１および第２不純物領域と、上記チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、を有し、上記ゲート絶縁膜は、上記第１不純物領域側からホットエレクトロンが注入される第１領域と、上記第２不純物領域側からホットエレクトロンが上記第１領域とは独立に注入される第２領域と、上記第１，第２領域間に挟まれ、ホットエレクトロンが注入されない第３領域とを有し、少なくとも上記第１領域および上記第２領域が、上記基板とのエネルギー障壁を二酸化珪素とシリコンとのエネルギー障壁より小さくするエネルギー障壁膜であり、電荷蓄積手段としてのキャリアトラップを含む電荷蓄積膜を兼ねるボトム絶縁膜と、当該ボトム絶縁膜と上記ゲート電極との間に形成されたトップ絶縁膜と、を有する不揮発性半導体記憶装置の動作方法であって、書き込み時に上記第１および第２不純物領域間に印加する電圧を、書き込み速度を一定とし、かつ、上記ボトム絶縁膜を二酸化珪素とした場合より低くする。
好適に、上記第１および第２不純物領域間の印加電圧を、３．３Ｖ以下とする。
また、好適に、上記印加電圧を二酸化珪素と基板との伝導側でのエネルギー障壁より小さくする。
【００１９】
複数ビットの書き込みの際には、好適に、上記第１，第２不純物領域のバイアス印加条件を逆にして再度、書き込みを行い、上記第１不純物領域側と第２不純物領域側のうち上記書き込み時とは反対の側からホットエレクトロンを上記電荷蓄積手段に注入する。
【００２０】
上記第１不純物領域側から注入されたホットエレクトロンは、上記電荷蓄積手段の上記チャネル形成領域に対向した面内で、第１不純物領域側に局在して保持される。
複数ビット書き込みのために上記第１，第２不純物領域のバイアス印加方向を逆にして書き込みを行ったときに、上記第２不純物領域側から注入されたホットエレクトロンは、上記電荷蓄積手段の上記チャネル形成領域に対向した面内で、第２不純物領域側に局在して保持される。この場合、上記第１不純物領域から注入されるホットエレクトロンの保持領域と、上記第２不純物領域から注入されるホットエレクトロンの保持領域とが、上記電荷蓄積手段内でホットエレクトロンが注入されない中間の領域を挟んでチャネル方向の両側に分離されている。
【００２１】
読み出し時に、読み出し対象の蓄積電荷側の不純物領域がソースとなるように上記第１および第２不純物領域間に所定の読み出しドレイン電圧を印加し、上記ゲート電極に所定の読み出しゲート電圧を印加する。
また、複数ビットの読み出し時に、上記第１および第２不純物領域から注入されたホットエレクトロンに基づく２ビット以上の多値データを、当該第１，第２不純物領域への電圧印加方向を変えて読み出す。
【００２２】
好適には、消去時に、上記第１不純物領域側から注入され上記電荷蓄積手段に保持されている電荷を、直接トンネリングまたはＦＮトンネリングにより第１不純物領域側に引く抜く。あるいは、バンド間トンネル電流に起因したホットホール注入により消去する。
複数ビットの消去に際しては、好適に、上記第１または第２不純物領域側から注入され上記電荷蓄積手段にチャネル方向の両側に分離されて保持されている電荷を、直接トンネリングまたはＦＮトンネリングにより個別にあるいは一括して基板側に引く抜く。
【００２３】
この不揮発性半導体記憶装置およびその動作方法では、書き込み時に、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロンまたはバンド間トンネル電流に起因したホットエレクトロンを、ソースまたはドレインとなる第１または第２不純物領域から、あるいはチャネル全面から電荷蓄積手段に注入する。そのとき、ホットエレクトロンはトンネル絶縁膜の最下層の膜であるボトム絶縁膜とシリコンウエハ等の基板とのエネルギー障壁を乗り越えて注入される。本発明では、このボトム絶縁膜と基板とのエネルギー障壁が、二酸化珪素とシリコンの場合より低くなっている。また、ボトム絶縁膜の材料として、とくにボトム絶縁膜のエネルギー障壁を低くする誘電膜の材料、例えば低トラップ窒化膜のようなＦＮトンネリング電気伝導特性を示す材料を用いる。このため、ホットエレクトロンが乗り越えるべきボトム絶縁膜と基板間のエネルギー障壁が、従来の絶縁材料である二酸化珪素とシリコン間のエネルギー障壁３．２Ｖから、たとえば、２．１Ｖにまで低減されている。このボトム絶縁膜のエネルギー障壁が低いことによって、電荷注入効率が向上し、その分、書き込み時のドレイン印加電圧を、たとえば３．３Ｖ以下に低減することができる。なお、ボトム絶縁膜の下にバッファ酸化膜を介在させることもあるが、その膜厚は薄いため、エネルギー障壁的には殆ど無視できる。
また、書き込み時のドレイン電圧が低減されると、電荷蓄積手段に注入されるホットエレクトロンの平均エネルギーを減少させることができ、その結果として、ボトム絶縁膜へのダメージが低減する。
【００２４】
読み出し時には、読み出し対象の蓄積電荷が保持されている側の不純物領域がソースとなるように読み出しドレイン電圧を印加する。このとき、第１，第２不純物領域のうち高電圧側の蓄積電荷の有無はチャネル電界に殆ど影響せず、低電圧側の蓄積電荷の有無の影響をうけてチャネル電界が変化する。このため、当該メモリトランジスタのしきい値電圧は、低電圧側の蓄積電荷の有無を反映したものとなる。
【００２５】
消去時には、たとえば第１または第２不純物領域に正電圧を印加し、ソース側またはドレイン側の蓄積電荷を直接トンネリングまたはＦＮトンネリングにより基板側に引く抜く。
また、消去時に、たとえば第１または第２不純物領域に正電圧を印加し、ワード線（ゲート電極）に、当該正電圧を印加した不純物領域の表面が反転可能な負電圧を印加してもよい。この場合、反転層表面内深くまで空乏化し、バンド間トンネル電流が発生し、発生したホールが電界加速によりホットホールとなって電荷蓄積手段に注入される。
何れのトンネリングにおいても、ブロック一括消去が可能である。
【００２６】
【発明の実施の形態】
第１実施形態
第１実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装置に関する。
図１は、仮想接地ＮＯＲ型メモリセルアレイ構成を示す回路図である。
このメモリセルアレイでは、単一のメモリトランジスタによりメモリセルが構成されている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，…，Ｍｍｎがマトリックス状に並べられている。なお、図１では、２×２個のメモリトランジスタＭ１１，Ｍ２１，Ｍ１２，Ｍ２２のみ示す。
【００２７】
各メモリトランジスタのゲートは、行ごとに同一ワード線に接続されている。すなわち、図１において、同一行に属するメモリトランジスタＭ１１，Ｍ２１，…のゲートが、ワード線ＷＬ１に接続されている。また、他の行に属するメモリトランジスタＭ１２，Ｍ２２，…のゲートが、ワード線ＷＬ２に接続さている。
【００２８】
各メモリトランジスタのソースが、ワード方向の一方側に隣り合う他のメモリトランジスタのドレインに接続され、各メモリトランジスタのドレインがワード方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この共通接続されたソースとドレインは、ビット方向の共通線ＢＬ１，ＢＬ２，ＢＬ３，…に接続されている。これらの共通線は、たとえば、ソースとドレインが共通接続された一方のメモリトランジスタを動作させるときは基準電圧が印加されるソース線として機能させ、他方のメモリトランジスタを動作させるときはドレイン電圧が印加されるビット線として機能させる使われ方がされる。したがって、このメモリセルアレイでは、ビット方向の共通線ＢＬ１，ＢＬ２，…は全て“ビット線”と称する。
【００２９】
図２は、このメモリセルアレイの４×４個のメモリセル分を示す平面図である。
各ビット線ＢＬ１〜ＢＬ３は、半導体の不純物領域からなる拡散層配線（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しないビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢＬ２，…に接続されたメタル配線（主ビット線ＭＢＬ１，ＭＢＬ２，…）とからなる。主ビット線ＭＢＬ１，ＭＢＬ２，…は、対応する副ビット線ＳＢＬ１，ＳＢＬ２，…の上層に平行に配線され、全体として並行ストライプ状となっている。これらのビット線ＢＬ１〜ＢＬ３にそれぞれ直行して各ワード線ＷＬ１，ＷＬ２，…が並行ストライプ状に配置されている。
このメモリセルアレイのパターンでは、素子分離絶縁層が全くなく、その分、セル面積が小さい。なお、副ビット線の１本おき、たとえば副ビット線ＳＢＬ１とＳＢＬ３を、図示しないビットコンタクトを介して上層のメタル配線に接続させる構成でもよい。
【００３０】
図３は、各メモリセルを構成するｎチャネルＭＯＮＯＳ型メモリトランジスタの断面図である。
図３において、ｐ型シリコンウエハなどの半導体基板（またはｐウエル）ＳＵＢ内の表面側に、ｎ型不純物が導入され拡散されて副ビット線ＳＢＬと副ソース線ＳＳＬとが所定間隔をおいて形成されている。副ビット線ＳＢＬと副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域となる。
【００３１】
チャネル形成領域上には、ゲート絶縁膜１０を介してメモリトランジスタのゲート電極（ワード線ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。このワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．２５μｍ以下、たとえば０．１８μｍ程度である。
【００３２】
ゲート絶縁膜１０は、下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成されている。
ボトム絶縁膜１１は、ＦＮトンネリング電気伝導特性をもつ窒化膜または窒化オキシシリコン膜（ＦＮトンネル窒化膜）を用いる。このＦＮトンネル窒化膜は、例えばＪＶＤ(Jet Vapor Deposition)法、または、ＣＶＤ膜を還元性または酸化性ガスの雰囲気中で加熱して変質させる方法（以下、加熱ＦＮトンネル化法という）により作製された窒化シリコン膜、または、窒化シリコンを主体とした膜（例えば、窒化オキシシリコン膜）である。
通常のＣＶＤにより作製された窒化シリコン膜がプールフレンケル（ＰＦ）型の電気伝導特性を示すのに対し、このＦＮトンネル窒化膜は、膜中のキャリアトラップが通常のＣＶＤにより作製された場合より低減されているため、ファウラーノルドハイム（ＦＮ）型の電気伝導特性を示す。
ボトム絶縁膜（ＦＮトンネル窒化膜）１１の膜厚は、使用用途に応じて２．０ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは４．０ｎｍに設定されている。
【００３３】
窒化膜１２は、たとえば５．０〜８．０ｎｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。なお、上記ＰＦ電気伝導を示す窒化シリコン膜に少量の酸素がドーピングされていてもよい。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２は、プールフレンケル（ＰＦ）型の電気伝導特性を示す。
【００３４】
トップ絶縁膜１３は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜１３をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００３５】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板ＳＵＢに対しｐウエルＷを形成した後に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域をイオン注入法により形成する。また、しきい電圧調整用のイオン注入等を必要に応じて行う。
【００３６】
つぎに、半導体基板ＳＵＢ上にゲート絶縁膜１０を成膜する。
具体的に、まず、ＪＶＤ法または加熱ＦＮトンネル化法を用いてボトム絶縁膜１１を、たとえば４．０ｎｍ程度形成する。
ＪＶＤ法では、ＳｉとＮの分子または原子を、ノズルから真空中に極めて高速で放出し、この高速の分子または原子の流れを半導体基板ＳＵＢ上に誘導して、例えば窒化オキシシリコン膜を堆積させる。
加熱ＦＮトンネル化法では、まず、ボトム絶縁膜１１を作製する前の処理として、半導体基板ＳＵＢを、たとえばＮＯ雰囲気中で８００℃，２０秒ほど熱処理する。つぎに、たとえば、ＬＰ−ＣＶＤ法により窒化シリコン（ＳｉＮ）膜を堆積させる。その後、このＣＶＤ膜に対し、たとえば、アンモニア（ＮＨ3 ）ガス雰囲気中で９５０℃，３０秒の加熱処理、続いて、Ｎ2 Ｏガス雰囲気中で８００℃，３０秒の加熱処理を行い、ＣＶＤ成膜直後はＰＦ伝導特性を示すＳｉＮ膜をＦＮトンネル窒化膜に改質させる。
【００３７】
つぎに、ボトム絶縁膜１１上に、ＬＰ−ＣＶＤ法により窒化膜１２を、最終膜厚が５ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。ここでは、必要に応じて、予め、出来上がり膜表面の荒さの増大を抑止するため下地面の前処理（ウエハ前処理）及び成膜条件を最適化するとよい。この場合、ウエハ前処理を最適化していないと窒化膜の表面モフォロジーが悪く正確な膜厚測定ができないことから、このウエハ前処理を充分に最適化した上で、次の熱酸化工程で膜減りする窒化膜の減少分を考慮した膜厚設定を行う。
形成した窒化膜表面を、たとえば熱酸化法により酸化して、トップ絶縁膜１３を３．５ｎｍほど形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気中で炉温度９５０℃で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度でトップ絶縁膜と窒化膜との界面に形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚が５ｎｍとなる。
【００３８】
ゲート電極（ワード線ＷＬ）となる導電膜を積層させ、この導電膜とゲート絶縁膜１０を一括して同一パターンにて加工する。
続いて層間絶縁膜を堆積し、必要に応じてビットコンタクトを形成し、層間絶縁膜上に主ビット線ＭＢＬを形成した後、オーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００３９】
ところで、ＭＯＮＯＳ型不揮発性メモリトランジスタのＯＮＯ膜（ボトム絶縁膜／窒化膜／トップ絶縁膜）のうちボトム絶縁膜を、例えば４ｎｍ程度まで厚膜化した場合、今までのＯＮＯ膜の膜厚仕様の典型値は４．０／５．０／３．５ｎｍであった。このＯＮＯ膜厚は、酸化シリコン膜換算値で１０ｎｍとなる。
【００４０】
つぎに、このような構成の不揮発性メモリのバイアス設定例および動作について、メモリトランジスタＭ２１に２ビットのデータを書き込む場合を例に説明する。
書き込みは、たとえばチャネルホットエレクトロン注入を用いて行う。２ビットのデータを書き込む場合、図３に示すように、メモリトランジスタのゲート絶縁膜１０は、副ビット線ＳＢＬｉ＋１側の第１領域、副ビット線ＳＢＬｉ側の第２領域、第１，第２領域間の第３領域に区分できる。第１領域には、副ビット線ＳＢＬｉ＋１側で発生したホットエレクトロンが注入され、第２領域には、副ビット線ＳＢＬｉ側で発生したホットエレクトロンが注入され、その間の第３領域にはホットエレクトロンは注入されない。
【００４１】
メモリトランジスタＭ２１に対し書き込みを行うときは、たとえば選択されたビット線ＢＬ３が接続されたメタル配線に３．３Ｖ、ソース線として機能するビット線ＢＬ２に０Ｖ、選択されたワード線ＷＬ１に５Ｖ、非選択ビット線ＢＬ１が接続されたメタル配線および非選択ワード線ＷＬ２に０Ｖを印加する。これにより、メモリトランジスタＭ２１のソースとドレイン間に３．３Ｖが印加されるので、チャネル内にソース不純物領域（副ビット線ＳＢＬ２）から電子が供給されて、電界加速される。加速された電子が水平チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１１のエネルギー障壁を越えてゲート絶縁膜１０内の第１領域でキャリアトラップに注入される。
【００４２】
一方、反対側、すなわちメモリトランジスタＭ２１の電荷蓄積手段のビット線ＢＬ２側の局部（第２領域）への書き込みでは、ソースとドレイン間の印加電圧方向を、上記書き込み時とは逆にし、他の電圧条件は同じとする。これにより、メモリトランジスタＭ２１の電荷蓄積手段の分布領域のうちビット線ＢＬ２側の第２領域に、チャネルホットエレクトロン注入により電荷が注入される。
【００４３】
読み出し時には、メモリトランジスタＭ２１の読み出す対象の電荷が蓄積されている側（たとえば、ビット線ＢＬ３側）をソースとし、ビット線ＢＬ２をドレインとして、ソースとドレイン間に所定の読み出しドレイン電圧を印加する。また、ワード線ＷＬ１に所定の読み出しゲート電圧を印加する。このとき、図示しないが、メモリトランジスタＭ２１より更に右隣のメモリトランジスタＭ３１がオンしないように、更に右隣のビット線ＢＬ４の電位を設定する。これにより、ビット線ＢＬ３には、メモリトランジスタＭ２１のしきい値電圧に応じた電位変化が現出し、これをセンスアンプで検出する。
反対側の電荷を読み出すときは、ソースとドレイン間の電圧印加方向を逆にすることで、同様な読み出しが可能である。
【００４４】
消去では、チャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより行う。
たとえば、電荷蓄積手段に保持された電子をチャネル全面から直接トンネリングを用いて引き抜く場合、全てのワード線ＷＬ１，ＷＬ２，…に−５Ｖ、たとえば奇数番目のビット線ＢＬ１，ＢＬ３，…に５Ｖ、偶数番目のビット線ＢＬ２，ＢＬ４，…をオープン、ｐウエルＳＵＢに５Ｖの電圧を印加する。これにより、電荷蓄積手段の第１領域に保持されていた電子が、基板側に引き抜かれることで、セル消去が行われる。このとき、消去速度は１ｍｓｅｃ程度であった。
第２領域側の消去は、奇数番目と偶数番目のビット線設定電圧を入れ換えること実現できる。また、第１，第２領域を一括して消去するときは、全てのビット線に５Ｖで同電位とする。
【００４５】
また、消去をバンド間トンネル電流に起因したホットホール注入で行うこともできる。
たとえば、ウエルＷを０で保持した状態で、全てのワード線ＷＬに所定の負電圧、たとえば−６Ｖを印加し、全ての副ビット線ＳＢＬに所定の負電圧、たとえば６Ｖを印加する。これにより、副ビット線ＳＢＬをなすｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より伝導帯にトンネルし、ｎ型不純物領域側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このｎ型不純物領域端で発生した高エネルギー電荷（ホットホール）は、効率よく電荷蓄積手段であるキャリアトラップに注入され、そこに保持されていた電子と再結合する。また、同時に、ホールが注入され、これにより当該メモリトランジスタが消去状態に移行する。
【００４６】
ところで、ボトム絶縁膜に酸化膜を用いた従来構造のＭＯＮＯＳ型メモリトランジスタでは、チャネルホットエレクトロン注入の際にソースとドレイン間に４．５Ｖ程度の電圧を印加する必要があり、１μｓ程度の高速な書き込み速度を得るためにはソース・ドレイン間電圧４．５Ｖを低減することは困難であった。このような状態でゲート長をスケーリングした場合、ソースとドレイン間に発生したパンチスルーによりメモリセル動作が困難となり、これがゲート長のスケーリングを妨げている要因となっていた。
【００４７】
図４に、このボトム絶縁膜に酸化シリコン膜を用いた従来のＭＯＮＯＳ型メモリトランジスタについて、パンチスルー特性のゲート長依存性を示す。
仮に、単位ゲート幅当たりのドレイン電流の最大許容値を５００ｐＡ／μｍ程度とすると、従来、ゲート長が０．２２μｍの場合にドレイン電圧は５Ｖ程度までしか印加できない。また、ゲート長が０．１８μｍの場合は、ドレイン電圧３．６Ｖ程度が印加可能な最大の電圧値である。
【００４８】
これに対し、本実施形態ではボトム絶縁膜１１がＦＮトンネル窒化膜からなることから、前述したようにホットエレクトロンが越えるべきボトム絶縁膜１１とシリコンとのエネルギー障壁が３．２Ｖから２．１Ｖに低減されている。このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。たとえば、ある程度書き込み速度を上げるために従来はドレイン電圧が５Ｖ程度必要であったが、このとき図４に示すようにリーク電流が大きすぎてゲート長０．１８μｍの実現はできなかった。ところが、本実施形態では、ドレイン電圧を３．３Ｖにすることができるため、図４におけるゲート長０．１８μｍのグラフ線から読み取れるように、リーク電流が５００ｐＡ／μｍオーダ以下の実用領域まで低減される。
すなわち、本実施形態では、ボトム絶縁膜１１をＦＮトンネル窒化膜から形成することにより書き込み速度を１μｓ程度の高速に保持した状態でドレイン電圧を下げての使用できる。このため、パンチスルーが発生し難くなり、その分、短ゲート長化が容易となるという利点がある。
なお、ここでは詳しく言及しないが、さらにゲート長のスケーリングを進めるには、このリーク電流の低減のほか、短チャネル効果抑制のためチャネル不純物濃度を高濃度化する必要もある。
【００４９】
また、本実施形態では、書き込み時のドレイン印加電圧が従来の５Ｖから電源電圧ＶCC（３．３Ｖ）にまで低減され、書き込み電圧の低電圧化が可能となる。このため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、１ページの書き込み動作サイクルを短くできる。
【００５０】
本実施形態では、ボトム絶縁膜１１としてＦＮトンネル窒化膜の単層としたが、本発明ではボトム絶縁膜を複数の膜から構成し、その積層膜中にシリコンとのエネルギー障壁を低減するＦＮトンネル絶縁膜（誘電膜）を含むことで、上記したと同様な効果が得られる。
【００５１】
図５および図６に、本実施形態おけるメモリトランジスタ構造の変形例を示す。
図５に示すメモリトランジスタにおけるボトム絶縁膜１１は、チャネル形成領域上のシリコンとのエネルギー障壁が比較的低い第１の膜１１ｃと、当該第１の膜１１ｃ上で、シリコンとのエネルギー障壁が比較的高いが、第１の膜１１ｃのキャリアトラップ数を低減するために有効な第２の膜１１ｄとからなる。
具体的に、第１の膜１１ｃとしては、たとえばＮＨ3 ＲＴＮ−ＳｉＯＮ膜を用いる。この膜の形成では、シリコン表面を熱酸化して熱酸化シリコン膜を形成し、その熱酸化シリコン膜をアンモニア雰囲気中でＲＴＮ処理する。このＮＨ3 ＲＴＮ処理に、熱酸化膜中のダングリングボンドが窒素で置換され、キャリアトラップ数がある程度低減する。
また、第２の膜１１ｄとしては、たとえば、ＮＨ3 ＲＴＮ−ＳｉＯＮ膜表面をＮ2 Ｏ雰囲気中で再酸化して形成したＮ2 Ｏ再酸化ＳｉＯ2 膜を用いる。この再酸化の過程で、ＮＨ3 ＲＴＮ−ＳｉＯＮ膜中の水素が散逸し、その結果、膜中のキャリアトラップ数が更に低減される。
【００５２】
図６に示すメモリトランジスタにおけるボトム絶縁膜１１は、チャネル形成領域上のシリコンとのエネルギー障壁が比較的低い第１の膜１１ｃと、当該第１の膜１１ｃ上で、シリコンとのエネルギー障壁が比較的高いが、キャリアトラップ数が少ない第２，第３の膜１１ｅ，１１ｆとからなる。第３の膜１１ｆは、キャリアトラップ数が特に少なく、第２の膜１１ｅは第３の膜１１ｆ形成のために薄く介在する膜である。
具体的に、第１の膜１１ｃとしては、たとえばＮＨ3 ＲＴＮ−ＳｉＯＮ膜を用いる。
また、第２の膜１１ｅとしては、たとえば、ＤＣＳを用いたＬＰ−ＣＶＤ法により形成したシリコン窒化膜（ＤＣＳ−ＳｉＮ膜）を用いる。また、第３の膜１１ｆとしては、テトラクロロシラン（ＴＣＳ）を用いたＬＰ−ＣＶＤ法により形成したシリコン窒化膜（ＴＣＳ−ＳｉＮ膜）を用いる。
【００５３】
図７および図８にＤＣＳ−ＳｉＮとＴＣＳ−ＳｉＮのＦＴＩＲスペクトルを示した。
ＤＣＳ−ＳｉＮではＳｉ−Ｈ振動（波数：２２００ｃｍ-1付近）、及びＮ−Ｈ振動（波数：３３００ｃｍ-1付近）が観測されている。一方、ＴＣＳ−ＳｉＮでは、Ｎ−Ｈ振動は観測されているが、Ｓｉ−Ｈ振動はほとんど観測されていないことが分かった。
【００５４】
図９に、ボンド密度を計算した結果を表を示す。
ＴＣＳ−ＳｉＮとＤＣＳ−ＳｉＮを比較した場合に、Ｎ−Ｈボンド密度は余り大差ないがが、Ｓｉ−Ｈボンド密度は１桁ほどＴＣＳ系の方が低いことが分かった。一般に、ＳｉＮ膜中の電荷トラップはＳｉダングリングボンドより形成され、かつ、Ｓｉ−Ｈボンド密度と正の相関がある。このため、ＴＣＳ−ＳｉＮは低トラップ窒化膜として適用可能であることが分かった。
【００５５】
以上の変形例では、ボトム絶縁膜１１が、シリコンとのエネルギー障壁が低く、かつ、キャリアトラップ数が少ない、ホットキャリア注入に適した絶縁膜となる。
なお、上記ボトム絶縁膜１１として、窒化シリコン膜、酸化窒化シリコン膜および上記変形例のほかに、酸化タンタル膜、酸化ジルコニア膜、酸化アルミニウム膜、酸化チタン膜、酸化ハフニウム膜、酸化バリウムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ3 ）膜、酸化イットリウム膜の何れかを単独でまたは組み合わせて用いることもできる。
【００５６】
第２実施形態
第２実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装置において、メモリトランジスタのゲート絶縁膜構造の変形に関する。第２実施形態においても、図１の回路図および図２の平面図が、そのまま適用できる。
【００５７】
図１０に、第２実施形態に係るメモリトランジスタ構造を示す断面図を示す。
このメモリトランジスタは、そのゲート絶縁膜が、副ビット線ＳＢＬｉ側のゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋１側のゲート絶縁膜１０ｂとから構成されている。両ゲート絶縁膜１０ａ，１０ｂは、チャネル中央部上の単層の絶縁膜を挟んで空間的に分離されている。
両ゲート絶縁膜１０ａ，１０ｂそれぞれが、第１実施形態におけるゲート絶縁膜１０と同様の膜構造を有する。すなわち、ゲート絶縁膜１０ａは、下層から順に、ボトム絶縁膜１１ａ（ＦＮトンネル窒化膜），窒化膜１２ａ，トップ絶縁膜１３ａから構成されている。同様に、ゲート絶縁膜１０ｂは、下層から順に、ボトム絶縁膜１１ｂ（ＦＮトンネル窒化膜），窒化膜１２ｂ，トップ絶縁膜１３ｂから構成されている。ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２ａ，１２ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、第１実施形態におけるボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３と同様の材料、膜厚で、同様の成膜法により形成される。
【００５８】
両ゲート絶縁膜１０ａ，１０ｂ間の絶縁膜１４は、たとえばＣＶＤ法により形成した酸化シリコン膜からなり、両ゲート絶縁膜間を埋め込むように形成されている。
【００５９】
このゲート絶縁膜構造の形成は、まず、第１実施形態と同様に全面にボトム絶縁膜（ＦＮトンネル窒化膜），窒化膜，トップ絶縁膜の積層膜を形成した後、チャネル中央部上で、この積層膜を一部エッチングにより除去する。これにより、ゲート絶縁膜１０ａ，１０ｂが空間的に分離して形成される。全面に酸化シリコン膜を厚く堆積させ、酸化シリコン膜表面からエッチバックを行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の絶縁膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間が絶縁膜１４で埋まった段階でエッチバックを停止すると、当該ゲート絶縁膜構造が完成する。なお、このエッチバック時のオーバエッチングを防止すため、ゲート絶縁膜１０ａ，１０ｂ上に予めにエッチングストッパ膜、たとえば窒化シリコン膜を薄く形成してもよい。
その後は、第１実施形態と同様にしてワード線ＷＬの形成工程等を経て、当該メモリトランジスタを完成させる。
【００６０】
このメモリトランジスタは、第１実施形態と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジスタが接続された一方のビット線に３．２Ｖ、他方のビット線に０Ｖ、選択されたワード線に５Ｖ、他のビット線および非選択ワード線に０Ｖを印加する。これにより、選択メモリトランジスタのソースとドレイン間に３．３Ｖが印加されて出来たチャネル内を電子が電界加速され、これが水平チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１１ａまたは１１ｂのエネルギー障壁を越えてゲート絶縁膜１０ａまたは１０ｂ内のキャリアトラップに注入される。
【００６１】
いま、このような方法によりゲート絶縁膜１０ａに書き込みが行われたとする。反対側のゲート絶縁膜１０ｂに対する書き込みでは、ソースとドレイン間の印加電圧方向を、上記書き込み時とは逆にし、他の電圧条件は同じとする。これにより、同様な原理でゲート絶縁膜１０ｂへの書き込みが実現する。
【００６２】
読み出し時には、メモリトランジスタの読み出す対象の電荷が蓄積されている側をソースとし、他をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬｉ＋１に所定の読み出しドレイン電圧を印加する。また、ワード線ＷＬに所定の読み出しゲート電圧を印加する。これにより、ドレイン側のビット線に、メモリトランジスタのしきい値電圧に応じた電位変化が現出し、これをセンスアンプで検出する。
反対側の電荷を読み出すときは、ソースとドレイン間の電圧印加方向を逆にすることで、同様な読み出しが可能である。
【００６３】
消去では、第１実施形態と同様にして、チャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより、または、バンド間トンネル電流に起因したホットホール注入を利用して消去を行う。
【００６４】
第２実施形態においても、ボトム絶縁膜１１ａ，１１ｂがＦＮトンネル窒化膜からなることから、先の第１実施形態と同様な効果が得られる。
すなわち、書き込み（あるいは消去）時に、ホットエレクトロン（あるいはホットホール）が越えるべきボトム絶縁膜１１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボトム絶縁膜を構成した場合に比べ低減し、このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
また、このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。
さらに、書き込み電圧の低電圧化が可能となるため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、書き込み動作サイクルを短くできる。１メモリセル内に２ビットを書き込みできるため、１ビット当たりの実効的なメモリセル面積が小さい。
【００６５】
なお、第２実施形態においても、ゲート絶縁膜１０ａ，１０ｂの膜構造として、第１実施形態における変形例（図５および図６）が同様に適用できる。
【００６６】
第３実施形態
第３実施形態は、いわゆるコントロールゲートと称されるソースおよび／またはドレイン側に第２のゲート電極を有するトランジスタ構造に、ＦＮトンネル低障壁技術を適用したものである。
【００６７】
図１１，図１２は、第３実施形態に係るメモリセルアレイの構成例を示す回路図である。
このメモリセルアレイは、基本的には、第１，第２実施形態と同様の仮想接地ＮＯＲ型のメモリセルアレイである。だだし、このメモリセルアレイでは、各メモリトランジスタに、ソース・ドレイン不純物領域側からチャネル形成領域に一部重なるようにコントロールゲートが設けられている。
そして、ビット方向に連なるメモリトランジスタＭ１１，Ｍ１２，…の一方のコントロールゲートを共通接続する制御線ＣＬ１ａ，他方のコントロールゲートを共通接続する制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモリトランジスタＭ２１，Ｍ２２，…の一方のコントロールゲートを共通接続する制御線ＣＬ２ａ，他方のコントロールゲートを共通接続する制御線ＣＬ２ｂ，…が設けられている。各制御線は、ワード線とは独立に制御される。
図１１においては、各制御線がチャネル形成領域に一部重なることによって、中央のメモリトランジスタをはさんで両側にＭＯＳ構造の選択トランジスタが形成されている。一方、図１２においては、中央がＭＯＳ構造の選択トランジスタとなっており、その両側それぞれに、ゲートが制御線に接続されたメモリトランジスタが形成されている。
【００６８】
図１３および図１４に、第３実施形態に係るトランジスタ構造の例を示す。
図１３に示すメモリトランジスタにおいて、チャネル形成領域の中央部に、下層からボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁膜１９を介して選択トランジスタのゲート電極１５が積層されている。このゲート電極１５は、図示しないワード線ＷＬをなす上層配線層に接続され、ワード方向のメモリセル間で共通に接続されている。
【００６９】
ゲート絶縁膜１０の最下層のボトム絶縁膜１１がチャネル方向両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に延在し、そのボトム絶縁膜の延在部分上に、コントロールゲートＣＧが形成されている。コントロールゲートＣＧとゲート電極１５との間は、スペーサ絶縁層１６により絶縁分離されている。
【００７０】
このメモリトランジスタの形成では、たとえば、ゲート絶縁膜１０とゲート電極となる導電膜を全面に形成した後、ゲート電極のパターンニング時に、ゲート絶縁膜１０の上側から２層のトップ絶縁膜１３と窒化膜１２を一括して加工する。つぎに、このパターンをスペーサ絶縁層１６となる絶縁膜で覆った後、異方性エッチングする。これにより、ゲート電極の側壁側にスペーサ絶縁層１６が形成される。コントロールゲートＣＧとなる導電膜を堆積し、この導電膜を異方性エッチングして、サイドウォール状に残し、これにより、コントロールゲートＣＧを形成する。
【００７１】
このようにして形成されたトランジスタは、いわゆるソースサイド注入動作のメモリトランジスタである。この動作は既知なので、ここで詳細は説明しないが、動作時に、チャネル形成領域の両端のコントロールゲートＣＧが、選択トランジスタのゲート電極として機能する。
ただし、本実施形態では、ゲート絶縁膜の最下層のボトム絶縁膜が、ＦＮトンネル窒化膜等、シリコンとのエネルギー障壁を低下させる誘電膜により形成され、あるいは当該誘電膜を含む多層膜構造を有するため、ホットエレクトロンの注入効率が改善される等、第１実施形態と同様の効果を奏する。
【００７２】
一方、図１４に示すメモリトランジスタにおいて、そのゲート電極構造自体は、図１３と同様である。すなわち、チャネル形成領域中央部上に形成されワード線ＷＬに接続されたゲート電極１５と、ゲート電極１５と絶縁分離され、チャネル方向両側に設けられたコントロールゲートＣＧとを有する。
だだし、このメモリトランジスタは、図１３の場合と異なり、コントロールゲートＣＧと、副ビット線ＳＢＬｉ．ＳＢＬｉ＋１またはチャネル形成領域端部との間に、ゲート絶縁膜１０が形成されている。ゲート電極１５は、ソース側とドレイン側で空間的に分離された２つのコントロールゲートＣＧとゲート絶縁膜１０の積層パターンの間に、絶縁膜１７を介して埋め込まれている。
【００７３】
このメモリトランジスタの形成では、たとえば、ゲート絶縁膜１０とコントロールゲートＣＧとなる導電膜を全面に形成した後、２つのコントロールゲートＣＧのパターンニング時に、ゲート絶縁膜１０を一括して加工する。これにより、副ビット線ＳＢＬｉ側と、副ビット線ＳＢＬｉ＋１側に空間的に分離して、２つのコントロールゲートＣＧとゲート絶縁膜１０の積層パターンが形成される。その後、全面に絶縁膜１７とゲート電極１５となる導電膜とを堆積し、これらの膜をエッチバックする。これにより、２つのコントロールゲートＣＧとゲート絶縁膜１０の積層パターン間に、絶縁膜１７とゲート電極１５が埋め込まれるように形成される。
【００７４】
このように形成されたメモリトランジスタでは、チャネル形成領域中央部に、ワード線に接続された選択ＭＯＳトランジスタが形成されている。また、副ビット線ＳＢＬｉ，ＳＢＬｉ＋１の対向端にＰ型不純物の高濃度領域（ポケット領域）Ｐｉ，Ｐｉ＋１が形成されている。この斜めイオン注入で形成したポケット領域および拡散層の上部では、電荷蓄積手段を含むＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介してコントロールゲートＣＧが配置されている。この選択ゲート１５とコントロールゲートＣＧとの組合せは、基本的に、スプリットゲート構造のソースサイド注入タイプのメモリセルと同一である。
【００７５】
本実施形態のメモリトランジスタは、そのゲート絶縁膜の最下層のボトム絶縁膜１１として、第１実施形態で示したＦＮトンネリング特性を示す窒化シリコン膜、酸化窒化シリコン膜、図５および図６に示す多層膜、および酸化タンタル膜等の他の誘電膜の何れを用いてもよい。そのため、ソースサイド注入における、伝導帯側のエネルギー障壁が酸化膜の場合の３．２ｅＶより低減され、ホットエレクトロンの注入効率が改善される。
なお、ボトム絶縁膜１１上の窒化膜１２として、第１実施形態と同様にＤＣＳとアンモニアを混合したガスを用いたＬＰ−ＣＶＤ法により作製した窒化膜を用いる。
【００７６】
選択ゲートＭＯＳトランジスタは、書き込み時にソースサイド注入を効率よく行うために用いられる。また、消去時には電荷蓄積手段が過剰消去された場合でも、メモリトランジスタの消去状態でのしきい値電圧Ｖthを一定に保持する役割を果たす。このため、この選択ゲートＭＯＳトランジスタのしきい値電圧は、０．５Ｖと１Ｖとの間に設定される。
【００７７】
このメモリトランジスタは、第１実施形態と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジスタが接続された一方のビット線に３．３Ｖ、他方のビット線に０Ｖ、選択されたワード線に５Ｖ、他のビット線および非選択ワード線に０Ｖを印加する。また、選択ゲートＭＯＳトランジスタのゲートを３Ｖ程度にバイアスしておく。これにより、選択されたメモリトランジスタのソースとドレイン間に３．３Ｖが印加され、チャネル形成領域中央部の選択ゲートがオンするため、チャネル内に電子がソースとなる副ビット線側から供給されて、チャネル内で電界加速される。加速された電子は、チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１１ａまたは１１ｂのエネルギー障壁を越えてゲート絶縁膜１０ａまたは１０ｂ内のキャリアトラップに注入される。この場合、コントロールゲートＣＧは、電荷蓄積手段下の電界を最適化して、ソースサイドホットエレクトロンの発生効率と電荷蓄積手段への注入効率とのバランスを最適化する。その結果、ホットエレクトロンは電荷蓄積手段に効率よくソースサイドから注入される。このソースサイド注入のオペレーションでは、第１実施形態のホットエレクトロン注入と比較した場合、ホットエレクトロンの注入効率が２〜３桁ほど向上する。
【００７８】
いま、このような方法によりゲート絶縁膜１０ａに書き込みが行われたとする。反対側のゲート絶縁膜１０ｂに対する書き込みでは、ソースとドレイン間の印加電圧方向を、上記書き込み時とは逆にし、他の電圧条件は同じとする。これにより、同様な原理でゲート絶縁膜１０ｂへの書き込みが実現する。
【００７９】
この書き込みでは、メモリセルの片側の書き込み時間が１μｓｅｃ以下で非常に高速であり、また書き込みに必要な電流１０μＡ以下と小さくできる。
なお、このメモリセルアレイにおいて、ページ書き込みを行う場合は、同一ワード線に接続されたメモリセルを全て同時に書き込むことは難しいため、たとえば、コントロールゲートＣＧを制御して同一行のメモリセルを複数に分割して、複数回の書き込みによりページ書き込みを行う。
【００８０】
読み出し時には、メモリトランジスタの読み出す対象の電荷が蓄積されている側をソースとし、他をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬｉ＋１に所定の読み出しドレイン電圧を印加する。また、ワード線ＷＬに所定の読み出しゲート電圧を印加する。これにより、ドレイン側のビット線に、メモリトランジスタのしきい値電圧に応じた電位変化が現出し、これをセンスアンプで検出する。
反対側の電荷を読み出すときは、ソースとドレイン間の電圧印加方向を逆にすることで、同様な読み出しが可能である。
【００８１】
消去では、第１実施形態と同様にして、チャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより、または、バンド間トンネル電流に起因したホットホール注入を利用して行う。
【００８２】
第３実施形態においても、ボトム絶縁膜１１ａ，１１ｂがＦＮトンネル窒化膜からなることから、先の第１実施形態と同様な効果が得られる。
すなわち、書き込み（あるいは消去）時に、ホットエレクトロン（あるいはホットホール）が越えるべきボトム絶縁膜１１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボトム絶縁膜を構成した場合に比べ低減し、このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
また、このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。
さらに、書き込み電圧の低電圧化が可能となるため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、書き込み動作サイクルを短くできる。１メモリセルに２ビットを書き込むため、１ビット当たりのメモリセル面積を小さくできる。
また、ボトム絶縁膜へのホットキャリア注入のダメージも低減することも可能となる。
【００８３】
以下の実施形態では、本発明が適用可能な他のメモリセルアレイおよびメモリトランジスタ構造について述べる。
【００８４】
第４実施形態
図１５に、第４実施形態に係るＮＯＲ型メモリセルアレイの回路図を、図１６に、当該メモリセルアレイの平面図を、図１７に図１６のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００８５】
この不揮発性メモリ装置では、ビット線（第１共通線）が主ビット線（第１主線）と副ビット線（第１副線）に階層化され、ソース線（第２共通線）が主ソース線（第２主線）と副ソース線（第２副線）に階層化されている。
主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１に選択トランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００８６】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００８７】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接する選択トランジスタＳ１１，…は選択線ＳＧ１１により制御され、選択トランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、ワード方向に隣接する選択トランジスタＳ１２，…は選択線ＳＧ１２により制御され、選択トランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【００８８】
このＮＯＲ型セルアレイでは、図１７に示すように、半導体基板ＳＵＢの表面にｎウエルＷが形成されている。ｎウエルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、ワード方向に絶縁分離されている。
【００８９】
素子分離絶縁層ＩＳＯにより分離された各ｎウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｐ型不純物が高濃度に導入され、これにより、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｎウエルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｎウエルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【００９０】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ソース線ＳＳＬに達するソースコンタクトＳＣとが形成されている。これらのコンタクトＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジスタ１２８個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行ストライプ状に形成されている。
【００９１】
このＮＯＲ型セルアレイは、第１共通線（ビット線）および第２共通線（ソース線）が階層化され、メモリセルごとにビットコンタクトＢＣおよびソースコンタクトＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびソースコンタクトＳＣは、たとえば１２８個のメモリセルごとに設けられるが、このときのプラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【００９２】
副線（副ビット線，副ソース線）を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
さらに、ビット線とソース線が階層化されており、選択トランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬをシリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００９３】
第４実施形態では、後述するように、書き込みをバンド間トンネル電流に起因したホットエレクトロン注入で行う。このため、各メモリセルがｐチャネルＭＯＮＯＳ型メモリトランジスタから構成されている。
メモリトランジスタ構造自体は、第１実施形態に係る図３（または図５，図６）と同様である。ただし、ウエルＷと副ビット線ＳＢＬｉ，ＳＢＬｉ＋１に導入された不純物の導電型が第１実施形態と逆になっている。また、メモリセルアレイ構造との関係で、このメモリトランジスタは、ワード線ＷＬの幅方向両側にソース不純物領域およびドレイン不純物領域（副ビット線ＳＢＬｉ，ＳＢＬｉ＋１）が形成されている。
本実施形態におけるボトム絶縁膜１１も、第１実施形態と同様に、ＦＮトンネリング特性を示す窒化シリコン膜、酸化窒化シリコン膜、図５および図６に示す多層膜、および酸化タンタル膜等の他の誘電膜の何れを用いてもよい。
【００９４】
また、メモリセルアレイの形成においては、第１実施形態と同様な方法により、ウエルＷ内に副ビット線となるｐ型不純物領域を形成し、ゲート絶縁膜１０を形成した後、ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図１７のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００９５】
つぎに、このような構成の不揮発性メモリの書き込み時のバイアス設定例および動作について、メモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
【００９６】
書き込み時に、必要に応じて書き込みインヒビット電圧の設定した後、プログラム電圧を印加する。
たとえば、選択されたワード線ＷＬ１に４Ｖ、基板電位を０Ｖ、選択された主ソース線ＭＳＬ１をオープンとしてた状態で、選択された主ビット線ＭＢＬ１に例えば−４Ｖを印加する。
【００９７】
この書き込み条件下、副ビット線ＳＢＬ１をなすｐ型不純物領域の表面にｎ型の反転層が形成され、この反転層にゲートとドレイン間の電圧が印加されて、この部分でエネルギーバンドの曲がりが大きくなり、実効的なバンドギャップが減少するため、容易にバンド間トンネル電流が発生する。バンド間トンネル電流は、ゲートとドレイン間の電圧に加速されて高エネルギーを得てホットエレクトロンとなる。ホットエレクトロンは、その運動量（大きさと方向）が維持されてボトム絶縁膜１１のエネルギー障壁より高いエネルギーを持つと、当該ボトム絶縁膜１１のエネルギー障壁を越えて、窒化膜１２内のキャリアトラップ（電荷蓄積手段）に注入される。
このバンド間トンネル電流を利用した書き込みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ１側に限定されることから、副ビット線ＳＢＬ１の上方を中心とした電荷蓄積手段の局部（第１領域）に電荷が注入される。
【００９８】
本実施形態では、ボトム絶縁膜１１がＦＮトンネル窒化膜から形成されているため、この書き込み時にホットエレクトロンが飛び越えるエネルギー障壁が従来の３．２Ｖから２．１Ｖ程度に低減されており、その結果、高いホットエレクトロンの注入効率が得られる。
また、書き込みをすべき選択セルと書き込みを禁止すべき非選択セルをバイアス条件により設定するとワード線ＷＬ１に連なるセルを一括してページ書き込みできるが、本実施形態では、上記した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、結果として、一括並列書き込み可能なセル数を多くすることができる。
【００９９】
読み出しでは、バイアス値を書き込み状態に応じてチャネルが形成される程度に変更する。たとえば、副ビット線ＳＢＬ１を接地した状態で、副ソース線ＳＳＬ１に負の電圧−１．５Ｖ、ワード線ＷＬ１に読み出しワード線電圧−２Ｖを印加する。
これにより、選択ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…に対し行うページ読み出しの場合、電荷蓄積手段の第１領域に電子が注入されていない消去状態のメモリトランジスタではチャネルが形成され、電荷蓄積手段の第１領域に電子が注入された書き込み状態のメモリトランジスタではチャネルが形成されない。したがって、主ビット線ＭＢＬ１，ＭＢＬ２，…には、そのチャネル形成の有無に応じた電位変化が現出する。この電位変化をセンスアンプで検出すると、ページ内の記憶データが一括して読み出される。
【０１００】
消去では、チャネル全面から、あるいは副ビット線ＳＢＬ１側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより行う。たとえば、電荷蓄積手段に保持された電子をチャネル全面から直接トンネリングを用いて引き抜く場合、ワード線ＷＬに−５Ｖ、主ビット線ＭＢＬ１に５Ｖ、主ソース線ＭＳＬ１をオープン、ｎウエルＷに５Ｖの電圧を印加する。これにより、電荷蓄積手段の第１領域に保持されていた電子が、基板側に引き抜かれることで、セル消去が行われる。このとき、消去速度は１ｍｓｅｃ程度であった。
【０１０１】
図３の場合と同様に、電荷蓄積手段の第１領域に第１実施形態と同様な方法で書き込みを行った後、副ソース線ＳＳＬ側にも同様な書き込みを行う。
この２回目の書き込みでは、ソースとドレインの印加電圧を１回目と逆にする。すなわち、選択されたワード線ＷＬに４Ｖ、基板電位に０Ｖを印加し、副ビット線ＳＢＬをオープンとした状態で、副ソース線ＳＳＬに−４Ｖを印加する。これにより、１回目と同様に、バンド間トンネル電流に起因したホットエレクトロンが電荷蓄積手段の副ソース線ＳＳＬ側の領域（第２領域）に注入される。
【０１０２】
これにより、２ビットとも書き込み状態のセルでは、電荷蓄積手段の第１領域にホットエレクトロンが注入されて保持され、これと独立に、第２領域にホットエレクトロンが注入され保持されている。つまり、電荷蓄積手段の第１領域と第２領域との間にはホットエレクトロンが注入されない第３領域が介在するので、この２ビット情報に対応したエレクトロンは確実に峻別される。
【０１０３】
読み出しは、第１領域の蓄積電荷に応じた２値データを読むか、第２領域の蓄積電荷に応じた２値データを読むかにより、ソースとドレイン間の電圧方向を逆にして行う。これにより、２ビットのデータを独立に読み出すことができる。
消去も、前記した第１領域側の消去と、ソースとドレイン（副ビット線ＳＢＬおよび副ソース線ＳＳＬ）の印加電圧を逆にして行う。なお、チャネル全面で消去を行う場合は、第１領域側と第２領域側のデータが一括消去される。
【０１０４】
つぎに、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧１. ５Ｖでの非選択セルからのオフリーク電流値は約１ｎＡであった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長０．１８μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、ゲート電圧１．５Ｖでのリードディスターブ特性も評価したが、３×１０8 ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
【０１０５】
データ書換え回数は、キャリアトラップが空間的に離散化されているために良好で、１×１０6 回を満足することが分かった。
また、データ保持特性は１×１０6 回のデータ書換え後で８５℃、１０年を満足した。
【０１０６】
以上より、ゲート長０. １８μｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。また、ボトム絶縁膜１１をＦＮトンネル窒化膜により形成することにより、ゲート長０. １３μｍのＭＯＮＯＳ型不揮発性メモリトランジスタの実現あるいは特性改善が容易となる。
【０１０７】
第４実施形態においても、ボトム絶縁膜１１がＦＮトンネル窒化膜などからなることから、先の第１実施形態と同様な効果が得られる。
すなわち、書き込み（あるいは消去）時に、ホットエレクトロン（あるいはホットホール）が越えるべきボトム絶縁膜１１のエネルギー障壁が、従来の酸化膜からボトム絶縁膜を構成した場合に比べ低減し、このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
また、このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。
さらに、書き込み電圧の低電圧化が可能となるため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、書き込み動作サイクルを短くできる。１メモリセル内に２ビットを書き込みできるため、１ビット当たりの実効的なメモリセル面積が小さい。
なお、ドレイン電圧の低減によって、ボトム絶縁膜へのホットエレクトロンから受けるダメージを低減できる。
【０１０８】
なお、第４実施形態に係るＮＯＲ型メモリセルアレイにおいて、各メモリセルを図１３または図１４の断面を有する３トランジスタ型とすることもできる。
【０１０９】
第５実施形態
図１８に、第５実施形態に係るメモリトランジスタの断面図を示す。
このメモリトランジスタのゲート絶縁膜２０では、ボトム絶縁膜２１を厚く堆積し、第１実施形態における中間の窒化膜１２を省略している。
ボトム絶縁膜２１の形成は、第１実施形態と同様にして行う。ボトム絶縁膜２１の成膜後の初期膜厚をたとえば６ｎｍとし、その表面を熱酸化してトップ絶縁膜１３を形成する。このようにして形成したゲート絶縁膜２０（膜厚仕様：ボトム絶縁膜／トップ絶縁膜＝３．８／３．５ｎｍ）は、酸化シリコン膜換算値で５．４ｎｍとなり、更に実効膜厚が薄くなっている。
他の構成、形成方法は第１実施形態と同様である。また、書き込み、読み出しおよび消去の基本的な動作も第１実施形態と同じである。
なお、ボトム絶縁膜２１の堆積の前に、チャネル形成領域のシリコン表面の界面準位を低減するなどの目的で、シリコン表面に薄いバッファ酸化膜を成膜してもよい。
【０１１０】
本実施形態では、ボトム絶縁膜２１を厚く堆積し、その上に直接、トップ絶縁膜１３を形成することで、窒化膜を全てＦＮトンネル窒化膜としている。ＦＮトンネル窒化膜は膜中のキャリアトラップ数が比較的少ないため、第１実施形態の場合より、さらに窒化膜（ボトム絶縁膜２１）と酸化膜（トップ絶縁膜１３）との界面付近の深いキャリアトラップが電荷蓄積に有効に利用できる。この結果、ゲート絶縁膜２０の実効膜厚が低減され、さらなる低電圧化を図ることが可能となる。
【０１１１】
第６実施形態
第６実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【０１１２】
図１９は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜３０が、ボトム絶縁膜３１、その上の電荷蓄積手段としてのＳｉナノ結晶３２、およびＳｉナノ結晶３２を覆う酸化膜３３とからなる。
その他の構成、即ち半導体基板ＳＵＢ、チャネル形成領域、ウエルＷ、副ソース線ＳＳＬ（ソース不純物領域）、副ビット線ＳＢＬ（ドレイン不純物領域、また、ソース・ドレイン不純物領域）、ワード線ＷＬは、第１実施形態と同様である。
【０１１３】
Ｓｉナノ結晶３２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜３３で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるボトム絶縁膜３１は、電荷蓄積手段（Ｓｉナノ結晶３２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【０１１４】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜３１の成膜後、例えばＬＰ−ＣＶＤ法でボトム絶縁膜３１の上に、複数のＳｉナノ結晶３２を形成する。また、Ｓｉナノ結晶３２を埋め込むように、酸化膜３３を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶３２は酸化膜３３に埋め込まれ、酸化膜３３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線となる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１１５】
このように形成されたＳｉナノ結晶３２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．２ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶３２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶３２を更に小さくして、これに単一電子を保持させてもよい。
【０１１６】
このような構成のＳｉナノ結晶型不揮発性メモリについて、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と半導体基板との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３. ２ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３. ２ｅＶの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域までの距離が４. ０ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かった。
【０１１７】
第７実施形態
第７実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【０１１８】
図２０は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリでは、メモリトランジスタがＳＯＩ基板に形成され、そのゲート絶縁膜４０が、ボトム絶縁膜４１、その上の電荷蓄積手段としての微細分割型フローティングゲート４２、および微細分割型フローティングゲート４２を埋め込む酸化膜４３とからなる。
この微細分割フローティングゲート４２は、第６実施形態のＳｉナノ結晶２２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【０１１９】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図２０に示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜４４およびシリコン層４５とから構成され、シリコン層４５内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられている。両不純物領域間がチャネル形成領域となる。
なお、半導体基板ＳＵＢに代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【０１２０】
微細分割フローティングゲート４２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム絶縁膜４１は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１２１】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム絶縁膜４１を成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜４１の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート４２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート４２を埋め込むように、酸化膜４３を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート４２は酸化膜４３に埋め込まれ、酸化膜４３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線ＷＬとなる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【０１２２】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
【０１２３】
変形例
以上述べてきた第１〜第７実施形態において、各実施形態で特記した以外に、以下のような種々の変形が可能である。
【０１２４】
上記実施形態では、書き込み時のホットエレクトロンの注入方法として、バンド間トンネル電流に起因したホットエレクトロン注入法、ソースサイド注入法を含むチャネルホットエレクトロン注入法のみ示した。本発明では、その他、チャネル内で電子をバリスチックに走行させるバリスチックホットエレクトロン注入法、２次衝突電離ホットエレクトロン注入法、または、基板ホットエレクトロン注入法が採用できる。
【０１２５】
また、とくに図示しないＤＩＮＯＲ型など、他のＮＯＲ型セル、さらにはＡＮＤ型セルに対しても本発明が適用できる。
本発明は、スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても適用可能である。
【０１２６】
【発明の効果】
本発明に係る不揮発性半導体記憶装置およびその動作方法によれば、ボトム絶縁膜が、シリコンとのエネルギー障壁を低減する誘電膜により構成され、あるいは、当該誘電膜を含む多層膜により構成されていることから、ホットエレクトロン注入の際に電荷が飛び越えるべきエネルギー障壁が低減され、注入効率が向上する。したがって、書き込み速度が上がるほか、ドレイン電圧を小さくする余地が生まれ、結果として、パンチスルーが発生し難くなり、またゲート長の短縮が容易となる。
また、ドレイン電圧を小さくすることで、ビット線チャージング時間を短くでき、その分、書き込みサイクルを短縮できる。一方、ボトム絶縁膜厚を薄くできる分だけ、ゲート絶縁膜の実効膜厚を薄くできることから、ゲート印加電圧の低電圧化も容易となる。ドレイン電圧を低減した場合、ボトム絶縁膜へのダメージが低減され、信頼性が向上する。
さらに、電荷蓄積手段のソース側とドレイン側に分けて局部的に電荷蓄積させると、１メモリセル内に複数ビットのデータ記憶が可能となる。
【図面の簡単な説明】
【図１】第１，第２実施形態実施形態に係る不揮発性メモリ装置の仮想接地ＮＯＲ型メモリセルアレイ構成を示す回路図である。
【図２】第１〜第３実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの平面図である。
【図３】第１〜第３実施形態に係るメモリトランジスタの断面図である。
【図４】第１実施形態に係るメモリトランジスタの効果説明に用いた、従来のＭＯＮＯＳ型メモリトランジスタについて、パンチスルー特性のゲート長依存性を示すグラフである。
【図５】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の第１変形例を示す断面図である。
【図６】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の第１変形例を示す断面図である。
【図７】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮのＦＴＩＲスペクトルを示すグラフである。
【図８】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の変形例に関する、ＴＣＳ−ＳｉＮのＦＴＩＲスペクトルを示すグラフである。
【図９】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮとＴＣＳ−ＳｉＮのボンド密度を比較して示す表である。
【図１０】第２実施形態に係るメモリトランジスタの断面図である。
【図１１】第３実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの第１の構成例を示す等価回路図である。
【図１２】第３実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの第２の構成例を示す等価回路図である。
【図１３】第３実施形態に係るメモリトランジスタの第１の構造を示す断面図である。
【図１４】第３実施形態に係るメモリトランジスタの第２の構造を示す断面図である。
【図１５】第４実施形態に係るＮＯＲ型メモリセルアレイ構成を示す回路図である。
【図１６】第４実施形態に係るＮＯＲ型メモリセルアレイの平面図である。
【図１７】第４実施形態に係るＮＯＲ型メモリセルアレイについて、図１６のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図１８】第５実施形態に係るＭＮＯＳ型メモリトランジスタの断面図である。
【図１９】第６実施形態に係るナノ結晶型メモリトランジスタの断面図である。
【図２０】第７実施形態に係るナノ結晶型メモリトランジスタの断面図である。
【符号の説明】
１０，１０ａ，１０ｂ，２０，３０，４０…ゲート絶縁膜、１１，１１ａ，１１ｂ，２１，３１，４１…ボトム絶縁膜、１１ｃ…、１１ｄ…、１１ｅ…、１１ｆ…、１２…窒化膜、１３…トップ絶縁膜、１５…ゲート電極、１６…スペーサ絶縁層、１７…絶縁膜、３２…Ｓｉナノ結晶、３３，４３…酸化膜、４２…ポリＳｉドット、４４…分離酸化膜、４５…シリコン層、ＳＵＢ…半導体基板、Ｗ…ウエル、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１１等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択ゲート線、ＣＬ１ａ，ＣＬ１ｂ等…制御線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
【発明の属する技術分野】
本発明は、チャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等）を有し、当該電荷蓄積手段に対し、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロンまたはバンド間トンネル電流に起因したホットエレクトロンを主に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されているが、近年、情報ネットワークの広帯域化とともにネットワークの伝送速度（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き込み速度が要求されるようになってきている。このため、不揮発性半導体メモリに対し、スケーリング性が良好で従来の１００μｓｅｃ／セルの書き込み速度より１桁またはそれ以上の書き込み速度の向上が要求されている。
【０００３】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate) 型のほかに、電荷蓄積手段が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型などがある。
【０００４】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
このトンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすいのに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【０００６】
ＭＯＮＯＳ型不揮発性メモリで微細メモリセルを実現するにはディスターブ特性の改善が重要であり、そのためにはトンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じている。トンネル絶縁膜を比較的厚膜化した場合、書き込み速度は０．１〜１０ｍｓｅｃ程度で未だ十分でない。
つまり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼性（たとえば、データ保持特性、リードディスターブ特性あるいはデータ書換え特性など）を十分に満足させた場合、書き込み速度は１００μｓｅｃが限界である。
【０００７】
書き込み速度だけを考えると高速化も可能であるが、今度は信頼性および低電圧化が十分にできない。たとえば、チャネルホットエレクトロン（ＣＨＥ）をソース側から注入するソースサイド注入型ＭＯＮＯＳトランジスタが報告されたが（IEEE Electron Device Letter 19, 1998, pp153 ）、このソースサイド注入型ＭＯＮＯＳトランジスタでは、動作電圧が書き込み時１２Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性およびデータ書換え特性などの信頼性が十分でない。
【０００８】
その一方、最近になって、従来のＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積手段のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が報告された。たとえば“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”では、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことを可能としている。また、消去はホットホール注入によって行っている。
この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。
【０００９】
【発明が解決しようとする課題】
ところが、この従来のＣＨＥ注入タイプのＭＯＮＯＳ型の不揮発性メモリでは、チャネル内を電子を加速して高エネルギー電子（ホットエレクトロン）を発生させることから、ソースとドレイン間に４．５Ｖ程度の電圧印加が必要であり、上記ソース・ドレイン間の印加電圧を低減することが困難であった。このため、書き込み時におけるパンチスルー効果が制限となってゲート長のスケーリングが難しいという課題がある。
【００１０】
本発明の目的は、平面的に離散化されたキャリアトラップ等の電荷蓄積手段に対しホットエレクトロンを注入して高速書き込み方式でゲート長をスケーリングを行う際に発生するパンチスルーを抑制し、ゲート長およびゲート絶縁膜厚のスケーリング性が良好な不揮発性半導体記憶装置と、その動作方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体記憶装置は、基板と、当該基板の表面に設けられ半導体のチャネル形成領域と、当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第１および第２不純物領域と、上記チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、を有し、上記ゲート絶縁膜は、上記チャネル形成領域上に形成され、上記基板とのエネルギー障壁を二酸化珪素とシリコンとのエネルギー障壁より小さくするエネルギー障壁膜であり、電荷蓄積手段としてのキャリアトラップを含む電荷蓄積膜を兼ねるボトム絶縁膜と、当該ボトム絶縁膜と上記ゲート電極との間に形成されたトップ絶縁膜と、を有する。
好適に、上記ボトム絶縁膜は、当該ボトム絶縁膜と基板とのエネルギー障壁が二酸化珪素を窒化処理して形成した酸化窒化膜とシリコンとのエネルギー障壁より小さい誘電膜を含む。
また、好適に、書き込み状態または消去状態にあるとき、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロン、バンド間トンネル電流に起因したホットエレクトロンの何れかが、上記電荷蓄積手段に主として注入されている。
【００１２】
好適に、上記ボトム絶縁膜は、ファウラーノルドハイム（ＦＮ）トンネリング電気伝導特性を示す。また、好適な膜材料として、窒化シリコン、酸化窒化シリコン、酸化タンタル、酸化ジルコニア、酸化アルミニウム、酸化チタン、酸化ハフニウム、酸化バリウムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ3 ）、酸化イットリウムの何れかを単独でまたは組み合わせて上記誘電膜として含む。なお、酸化窒化シリコンを用いる場合には、その窒素含有量は１０％より大きい。
好適に、上記ゲート絶縁膜を構成する膜として、プールフレンケル（ＰＦ）電気伝導特性を示す窒化膜または酸化窒化膜を上記ボトム絶縁膜上に有する。
なお、ＦＮトンネリング電気伝導特性を示す絶縁膜は、ＰＦトンネリング電気伝導特性を示す絶縁膜と比較すると、その絶縁材料中のキャリアトラップ量が大幅に低減されているということが一つの特徴である。
【００１３】
上記ゲート絶縁膜は、好適に、上記電荷蓄積手段が上記第１，第２領域に形成され、電荷蓄積手段の分布領域が上記第３領域を介して空間的に分離されている。
【００１８】
本発明の第２の観点に係る不揮発性半導体記憶装置の動作方法は、基板と、当該基板の表面に設けられ半導体のチャネル形成領域と、当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第１および第２不純物領域と、上記チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、を有し、上記ゲート絶縁膜は、上記第１不純物領域側からホットエレクトロンが注入される第１領域と、上記第２不純物領域側からホットエレクトロンが上記第１領域とは独立に注入される第２領域と、上記第１，第２領域間に挟まれ、ホットエレクトロンが注入されない第３領域とを有し、少なくとも上記第１領域および上記第２領域が、上記基板とのエネルギー障壁を二酸化珪素とシリコンとのエネルギー障壁より小さくするエネルギー障壁膜であり、電荷蓄積手段としてのキャリアトラップを含む電荷蓄積膜を兼ねるボトム絶縁膜と、当該ボトム絶縁膜と上記ゲート電極との間に形成されたトップ絶縁膜と、を有する不揮発性半導体記憶装置の動作方法であって、書き込み時に上記第１および第２不純物領域間に印加する電圧を、書き込み速度を一定とし、かつ、上記ボトム絶縁膜を二酸化珪素とした場合より低くする。
好適に、上記第１および第２不純物領域間の印加電圧を、３．３Ｖ以下とする。
また、好適に、上記印加電圧を二酸化珪素と基板との伝導側でのエネルギー障壁より小さくする。
【００１９】
複数ビットの書き込みの際には、好適に、上記第１，第２不純物領域のバイアス印加条件を逆にして再度、書き込みを行い、上記第１不純物領域側と第２不純物領域側のうち上記書き込み時とは反対の側からホットエレクトロンを上記電荷蓄積手段に注入する。
【００２０】
上記第１不純物領域側から注入されたホットエレクトロンは、上記電荷蓄積手段の上記チャネル形成領域に対向した面内で、第１不純物領域側に局在して保持される。
複数ビット書き込みのために上記第１，第２不純物領域のバイアス印加方向を逆にして書き込みを行ったときに、上記第２不純物領域側から注入されたホットエレクトロンは、上記電荷蓄積手段の上記チャネル形成領域に対向した面内で、第２不純物領域側に局在して保持される。この場合、上記第１不純物領域から注入されるホットエレクトロンの保持領域と、上記第２不純物領域から注入されるホットエレクトロンの保持領域とが、上記電荷蓄積手段内でホットエレクトロンが注入されない中間の領域を挟んでチャネル方向の両側に分離されている。
【００２１】
読み出し時に、読み出し対象の蓄積電荷側の不純物領域がソースとなるように上記第１および第２不純物領域間に所定の読み出しドレイン電圧を印加し、上記ゲート電極に所定の読み出しゲート電圧を印加する。
また、複数ビットの読み出し時に、上記第１および第２不純物領域から注入されたホットエレクトロンに基づく２ビット以上の多値データを、当該第１，第２不純物領域への電圧印加方向を変えて読み出す。
【００２２】
好適には、消去時に、上記第１不純物領域側から注入され上記電荷蓄積手段に保持されている電荷を、直接トンネリングまたはＦＮトンネリングにより第１不純物領域側に引く抜く。あるいは、バンド間トンネル電流に起因したホットホール注入により消去する。
複数ビットの消去に際しては、好適に、上記第１または第２不純物領域側から注入され上記電荷蓄積手段にチャネル方向の両側に分離されて保持されている電荷を、直接トンネリングまたはＦＮトンネリングにより個別にあるいは一括して基板側に引く抜く。
【００２３】
この不揮発性半導体記憶装置およびその動作方法では、書き込み時に、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロンまたはバンド間トンネル電流に起因したホットエレクトロンを、ソースまたはドレインとなる第１または第２不純物領域から、あるいはチャネル全面から電荷蓄積手段に注入する。そのとき、ホットエレクトロンはトンネル絶縁膜の最下層の膜であるボトム絶縁膜とシリコンウエハ等の基板とのエネルギー障壁を乗り越えて注入される。本発明では、このボトム絶縁膜と基板とのエネルギー障壁が、二酸化珪素とシリコンの場合より低くなっている。また、ボトム絶縁膜の材料として、とくにボトム絶縁膜のエネルギー障壁を低くする誘電膜の材料、例えば低トラップ窒化膜のようなＦＮトンネリング電気伝導特性を示す材料を用いる。このため、ホットエレクトロンが乗り越えるべきボトム絶縁膜と基板間のエネルギー障壁が、従来の絶縁材料である二酸化珪素とシリコン間のエネルギー障壁３．２Ｖから、たとえば、２．１Ｖにまで低減されている。このボトム絶縁膜のエネルギー障壁が低いことによって、電荷注入効率が向上し、その分、書き込み時のドレイン印加電圧を、たとえば３．３Ｖ以下に低減することができる。なお、ボトム絶縁膜の下にバッファ酸化膜を介在させることもあるが、その膜厚は薄いため、エネルギー障壁的には殆ど無視できる。
また、書き込み時のドレイン電圧が低減されると、電荷蓄積手段に注入されるホットエレクトロンの平均エネルギーを減少させることができ、その結果として、ボトム絶縁膜へのダメージが低減する。
【００２４】
読み出し時には、読み出し対象の蓄積電荷が保持されている側の不純物領域がソースとなるように読み出しドレイン電圧を印加する。このとき、第１，第２不純物領域のうち高電圧側の蓄積電荷の有無はチャネル電界に殆ど影響せず、低電圧側の蓄積電荷の有無の影響をうけてチャネル電界が変化する。このため、当該メモリトランジスタのしきい値電圧は、低電圧側の蓄積電荷の有無を反映したものとなる。
【００２５】
消去時には、たとえば第１または第２不純物領域に正電圧を印加し、ソース側またはドレイン側の蓄積電荷を直接トンネリングまたはＦＮトンネリングにより基板側に引く抜く。
また、消去時に、たとえば第１または第２不純物領域に正電圧を印加し、ワード線（ゲート電極）に、当該正電圧を印加した不純物領域の表面が反転可能な負電圧を印加してもよい。この場合、反転層表面内深くまで空乏化し、バンド間トンネル電流が発生し、発生したホールが電界加速によりホットホールとなって電荷蓄積手段に注入される。
何れのトンネリングにおいても、ブロック一括消去が可能である。
【００２６】
【発明の実施の形態】
第１実施形態
第１実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装置に関する。
図１は、仮想接地ＮＯＲ型メモリセルアレイ構成を示す回路図である。
このメモリセルアレイでは、単一のメモリトランジスタによりメモリセルが構成されている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，…，Ｍｍｎがマトリックス状に並べられている。なお、図１では、２×２個のメモリトランジスタＭ１１，Ｍ２１，Ｍ１２，Ｍ２２のみ示す。
【００２７】
各メモリトランジスタのゲートは、行ごとに同一ワード線に接続されている。すなわち、図１において、同一行に属するメモリトランジスタＭ１１，Ｍ２１，…のゲートが、ワード線ＷＬ１に接続されている。また、他の行に属するメモリトランジスタＭ１２，Ｍ２２，…のゲートが、ワード線ＷＬ２に接続さている。
【００２８】
各メモリトランジスタのソースが、ワード方向の一方側に隣り合う他のメモリトランジスタのドレインに接続され、各メモリトランジスタのドレインがワード方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この共通接続されたソースとドレインは、ビット方向の共通線ＢＬ１，ＢＬ２，ＢＬ３，…に接続されている。これらの共通線は、たとえば、ソースとドレインが共通接続された一方のメモリトランジスタを動作させるときは基準電圧が印加されるソース線として機能させ、他方のメモリトランジスタを動作させるときはドレイン電圧が印加されるビット線として機能させる使われ方がされる。したがって、このメモリセルアレイでは、ビット方向の共通線ＢＬ１，ＢＬ２，…は全て“ビット線”と称する。
【００２９】
図２は、このメモリセルアレイの４×４個のメモリセル分を示す平面図である。
各ビット線ＢＬ１〜ＢＬ３は、半導体の不純物領域からなる拡散層配線（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しないビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢＬ２，…に接続されたメタル配線（主ビット線ＭＢＬ１，ＭＢＬ２，…）とからなる。主ビット線ＭＢＬ１，ＭＢＬ２，…は、対応する副ビット線ＳＢＬ１，ＳＢＬ２，…の上層に平行に配線され、全体として並行ストライプ状となっている。これらのビット線ＢＬ１〜ＢＬ３にそれぞれ直行して各ワード線ＷＬ１，ＷＬ２，…が並行ストライプ状に配置されている。
このメモリセルアレイのパターンでは、素子分離絶縁層が全くなく、その分、セル面積が小さい。なお、副ビット線の１本おき、たとえば副ビット線ＳＢＬ１とＳＢＬ３を、図示しないビットコンタクトを介して上層のメタル配線に接続させる構成でもよい。
【００３０】
図３は、各メモリセルを構成するｎチャネルＭＯＮＯＳ型メモリトランジスタの断面図である。
図３において、ｐ型シリコンウエハなどの半導体基板（またはｐウエル）ＳＵＢ内の表面側に、ｎ型不純物が導入され拡散されて副ビット線ＳＢＬと副ソース線ＳＳＬとが所定間隔をおいて形成されている。副ビット線ＳＢＬと副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域となる。
【００３１】
チャネル形成領域上には、ゲート絶縁膜１０を介してメモリトランジスタのゲート電極（ワード線ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。このワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．２５μｍ以下、たとえば０．１８μｍ程度である。
【００３２】
ゲート絶縁膜１０は、下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成されている。
ボトム絶縁膜１１は、ＦＮトンネリング電気伝導特性をもつ窒化膜または窒化オキシシリコン膜（ＦＮトンネル窒化膜）を用いる。このＦＮトンネル窒化膜は、例えばＪＶＤ(Jet Vapor Deposition)法、または、ＣＶＤ膜を還元性または酸化性ガスの雰囲気中で加熱して変質させる方法（以下、加熱ＦＮトンネル化法という）により作製された窒化シリコン膜、または、窒化シリコンを主体とした膜（例えば、窒化オキシシリコン膜）である。
通常のＣＶＤにより作製された窒化シリコン膜がプールフレンケル（ＰＦ）型の電気伝導特性を示すのに対し、このＦＮトンネル窒化膜は、膜中のキャリアトラップが通常のＣＶＤにより作製された場合より低減されているため、ファウラーノルドハイム（ＦＮ）型の電気伝導特性を示す。
ボトム絶縁膜（ＦＮトンネル窒化膜）１１の膜厚は、使用用途に応じて２．０ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは４．０ｎｍに設定されている。
【００３３】
窒化膜１２は、たとえば５．０〜８．０ｎｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。なお、上記ＰＦ電気伝導を示す窒化シリコン膜に少量の酸素がドーピングされていてもよい。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２は、プールフレンケル（ＰＦ）型の電気伝導特性を示す。
【００３４】
トップ絶縁膜１３は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜１３をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００３５】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板ＳＵＢに対しｐウエルＷを形成した後に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域をイオン注入法により形成する。また、しきい電圧調整用のイオン注入等を必要に応じて行う。
【００３６】
つぎに、半導体基板ＳＵＢ上にゲート絶縁膜１０を成膜する。
具体的に、まず、ＪＶＤ法または加熱ＦＮトンネル化法を用いてボトム絶縁膜１１を、たとえば４．０ｎｍ程度形成する。
ＪＶＤ法では、ＳｉとＮの分子または原子を、ノズルから真空中に極めて高速で放出し、この高速の分子または原子の流れを半導体基板ＳＵＢ上に誘導して、例えば窒化オキシシリコン膜を堆積させる。
加熱ＦＮトンネル化法では、まず、ボトム絶縁膜１１を作製する前の処理として、半導体基板ＳＵＢを、たとえばＮＯ雰囲気中で８００℃，２０秒ほど熱処理する。つぎに、たとえば、ＬＰ−ＣＶＤ法により窒化シリコン（ＳｉＮ）膜を堆積させる。その後、このＣＶＤ膜に対し、たとえば、アンモニア（ＮＨ3 ）ガス雰囲気中で９５０℃，３０秒の加熱処理、続いて、Ｎ2 Ｏガス雰囲気中で８００℃，３０秒の加熱処理を行い、ＣＶＤ成膜直後はＰＦ伝導特性を示すＳｉＮ膜をＦＮトンネル窒化膜に改質させる。
【００３７】
つぎに、ボトム絶縁膜１１上に、ＬＰ−ＣＶＤ法により窒化膜１２を、最終膜厚が５ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。ここでは、必要に応じて、予め、出来上がり膜表面の荒さの増大を抑止するため下地面の前処理（ウエハ前処理）及び成膜条件を最適化するとよい。この場合、ウエハ前処理を最適化していないと窒化膜の表面モフォロジーが悪く正確な膜厚測定ができないことから、このウエハ前処理を充分に最適化した上で、次の熱酸化工程で膜減りする窒化膜の減少分を考慮した膜厚設定を行う。
形成した窒化膜表面を、たとえば熱酸化法により酸化して、トップ絶縁膜１３を３．５ｎｍほど形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気中で炉温度９５０℃で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度でトップ絶縁膜と窒化膜との界面に形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚が５ｎｍとなる。
【００３８】
ゲート電極（ワード線ＷＬ）となる導電膜を積層させ、この導電膜とゲート絶縁膜１０を一括して同一パターンにて加工する。
続いて層間絶縁膜を堆積し、必要に応じてビットコンタクトを形成し、層間絶縁膜上に主ビット線ＭＢＬを形成した後、オーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００３９】
ところで、ＭＯＮＯＳ型不揮発性メモリトランジスタのＯＮＯ膜（ボトム絶縁膜／窒化膜／トップ絶縁膜）のうちボトム絶縁膜を、例えば４ｎｍ程度まで厚膜化した場合、今までのＯＮＯ膜の膜厚仕様の典型値は４．０／５．０／３．５ｎｍであった。このＯＮＯ膜厚は、酸化シリコン膜換算値で１０ｎｍとなる。
【００４０】
つぎに、このような構成の不揮発性メモリのバイアス設定例および動作について、メモリトランジスタＭ２１に２ビットのデータを書き込む場合を例に説明する。
書き込みは、たとえばチャネルホットエレクトロン注入を用いて行う。２ビットのデータを書き込む場合、図３に示すように、メモリトランジスタのゲート絶縁膜１０は、副ビット線ＳＢＬｉ＋１側の第１領域、副ビット線ＳＢＬｉ側の第２領域、第１，第２領域間の第３領域に区分できる。第１領域には、副ビット線ＳＢＬｉ＋１側で発生したホットエレクトロンが注入され、第２領域には、副ビット線ＳＢＬｉ側で発生したホットエレクトロンが注入され、その間の第３領域にはホットエレクトロンは注入されない。
【００４１】
メモリトランジスタＭ２１に対し書き込みを行うときは、たとえば選択されたビット線ＢＬ３が接続されたメタル配線に３．３Ｖ、ソース線として機能するビット線ＢＬ２に０Ｖ、選択されたワード線ＷＬ１に５Ｖ、非選択ビット線ＢＬ１が接続されたメタル配線および非選択ワード線ＷＬ２に０Ｖを印加する。これにより、メモリトランジスタＭ２１のソースとドレイン間に３．３Ｖが印加されるので、チャネル内にソース不純物領域（副ビット線ＳＢＬ２）から電子が供給されて、電界加速される。加速された電子が水平チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１１のエネルギー障壁を越えてゲート絶縁膜１０内の第１領域でキャリアトラップに注入される。
【００４２】
一方、反対側、すなわちメモリトランジスタＭ２１の電荷蓄積手段のビット線ＢＬ２側の局部（第２領域）への書き込みでは、ソースとドレイン間の印加電圧方向を、上記書き込み時とは逆にし、他の電圧条件は同じとする。これにより、メモリトランジスタＭ２１の電荷蓄積手段の分布領域のうちビット線ＢＬ２側の第２領域に、チャネルホットエレクトロン注入により電荷が注入される。
【００４３】
読み出し時には、メモリトランジスタＭ２１の読み出す対象の電荷が蓄積されている側（たとえば、ビット線ＢＬ３側）をソースとし、ビット線ＢＬ２をドレインとして、ソースとドレイン間に所定の読み出しドレイン電圧を印加する。また、ワード線ＷＬ１に所定の読み出しゲート電圧を印加する。このとき、図示しないが、メモリトランジスタＭ２１より更に右隣のメモリトランジスタＭ３１がオンしないように、更に右隣のビット線ＢＬ４の電位を設定する。これにより、ビット線ＢＬ３には、メモリトランジスタＭ２１のしきい値電圧に応じた電位変化が現出し、これをセンスアンプで検出する。
反対側の電荷を読み出すときは、ソースとドレイン間の電圧印加方向を逆にすることで、同様な読み出しが可能である。
【００４４】
消去では、チャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより行う。
たとえば、電荷蓄積手段に保持された電子をチャネル全面から直接トンネリングを用いて引き抜く場合、全てのワード線ＷＬ１，ＷＬ２，…に−５Ｖ、たとえば奇数番目のビット線ＢＬ１，ＢＬ３，…に５Ｖ、偶数番目のビット線ＢＬ２，ＢＬ４，…をオープン、ｐウエルＳＵＢに５Ｖの電圧を印加する。これにより、電荷蓄積手段の第１領域に保持されていた電子が、基板側に引き抜かれることで、セル消去が行われる。このとき、消去速度は１ｍｓｅｃ程度であった。
第２領域側の消去は、奇数番目と偶数番目のビット線設定電圧を入れ換えること実現できる。また、第１，第２領域を一括して消去するときは、全てのビット線に５Ｖで同電位とする。
【００４５】
また、消去をバンド間トンネル電流に起因したホットホール注入で行うこともできる。
たとえば、ウエルＷを０で保持した状態で、全てのワード線ＷＬに所定の負電圧、たとえば−６Ｖを印加し、全ての副ビット線ＳＢＬに所定の負電圧、たとえば６Ｖを印加する。これにより、副ビット線ＳＢＬをなすｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より伝導帯にトンネルし、ｎ型不純物領域側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このｎ型不純物領域端で発生した高エネルギー電荷（ホットホール）は、効率よく電荷蓄積手段であるキャリアトラップに注入され、そこに保持されていた電子と再結合する。また、同時に、ホールが注入され、これにより当該メモリトランジスタが消去状態に移行する。
【００４６】
ところで、ボトム絶縁膜に酸化膜を用いた従来構造のＭＯＮＯＳ型メモリトランジスタでは、チャネルホットエレクトロン注入の際にソースとドレイン間に４．５Ｖ程度の電圧を印加する必要があり、１μｓ程度の高速な書き込み速度を得るためにはソース・ドレイン間電圧４．５Ｖを低減することは困難であった。このような状態でゲート長をスケーリングした場合、ソースとドレイン間に発生したパンチスルーによりメモリセル動作が困難となり、これがゲート長のスケーリングを妨げている要因となっていた。
【００４７】
図４に、このボトム絶縁膜に酸化シリコン膜を用いた従来のＭＯＮＯＳ型メモリトランジスタについて、パンチスルー特性のゲート長依存性を示す。
仮に、単位ゲート幅当たりのドレイン電流の最大許容値を５００ｐＡ／μｍ程度とすると、従来、ゲート長が０．２２μｍの場合にドレイン電圧は５Ｖ程度までしか印加できない。また、ゲート長が０．１８μｍの場合は、ドレイン電圧３．６Ｖ程度が印加可能な最大の電圧値である。
【００４８】
これに対し、本実施形態ではボトム絶縁膜１１がＦＮトンネル窒化膜からなることから、前述したようにホットエレクトロンが越えるべきボトム絶縁膜１１とシリコンとのエネルギー障壁が３．２Ｖから２．１Ｖに低減されている。このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。たとえば、ある程度書き込み速度を上げるために従来はドレイン電圧が５Ｖ程度必要であったが、このとき図４に示すようにリーク電流が大きすぎてゲート長０．１８μｍの実現はできなかった。ところが、本実施形態では、ドレイン電圧を３．３Ｖにすることができるため、図４におけるゲート長０．１８μｍのグラフ線から読み取れるように、リーク電流が５００ｐＡ／μｍオーダ以下の実用領域まで低減される。
すなわち、本実施形態では、ボトム絶縁膜１１をＦＮトンネル窒化膜から形成することにより書き込み速度を１μｓ程度の高速に保持した状態でドレイン電圧を下げての使用できる。このため、パンチスルーが発生し難くなり、その分、短ゲート長化が容易となるという利点がある。
なお、ここでは詳しく言及しないが、さらにゲート長のスケーリングを進めるには、このリーク電流の低減のほか、短チャネル効果抑制のためチャネル不純物濃度を高濃度化する必要もある。
【００４９】
また、本実施形態では、書き込み時のドレイン印加電圧が従来の５Ｖから電源電圧ＶCC（３．３Ｖ）にまで低減され、書き込み電圧の低電圧化が可能となる。このため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、１ページの書き込み動作サイクルを短くできる。
【００５０】
本実施形態では、ボトム絶縁膜１１としてＦＮトンネル窒化膜の単層としたが、本発明ではボトム絶縁膜を複数の膜から構成し、その積層膜中にシリコンとのエネルギー障壁を低減するＦＮトンネル絶縁膜（誘電膜）を含むことで、上記したと同様な効果が得られる。
【００５１】
図５および図６に、本実施形態おけるメモリトランジスタ構造の変形例を示す。
図５に示すメモリトランジスタにおけるボトム絶縁膜１１は、チャネル形成領域上のシリコンとのエネルギー障壁が比較的低い第１の膜１１ｃと、当該第１の膜１１ｃ上で、シリコンとのエネルギー障壁が比較的高いが、第１の膜１１ｃのキャリアトラップ数を低減するために有効な第２の膜１１ｄとからなる。
具体的に、第１の膜１１ｃとしては、たとえばＮＨ3 ＲＴＮ−ＳｉＯＮ膜を用いる。この膜の形成では、シリコン表面を熱酸化して熱酸化シリコン膜を形成し、その熱酸化シリコン膜をアンモニア雰囲気中でＲＴＮ処理する。このＮＨ3 ＲＴＮ処理に、熱酸化膜中のダングリングボンドが窒素で置換され、キャリアトラップ数がある程度低減する。
また、第２の膜１１ｄとしては、たとえば、ＮＨ3 ＲＴＮ−ＳｉＯＮ膜表面をＮ2 Ｏ雰囲気中で再酸化して形成したＮ2 Ｏ再酸化ＳｉＯ2 膜を用いる。この再酸化の過程で、ＮＨ3 ＲＴＮ−ＳｉＯＮ膜中の水素が散逸し、その結果、膜中のキャリアトラップ数が更に低減される。
【００５２】
図６に示すメモリトランジスタにおけるボトム絶縁膜１１は、チャネル形成領域上のシリコンとのエネルギー障壁が比較的低い第１の膜１１ｃと、当該第１の膜１１ｃ上で、シリコンとのエネルギー障壁が比較的高いが、キャリアトラップ数が少ない第２，第３の膜１１ｅ，１１ｆとからなる。第３の膜１１ｆは、キャリアトラップ数が特に少なく、第２の膜１１ｅは第３の膜１１ｆ形成のために薄く介在する膜である。
具体的に、第１の膜１１ｃとしては、たとえばＮＨ3 ＲＴＮ−ＳｉＯＮ膜を用いる。
また、第２の膜１１ｅとしては、たとえば、ＤＣＳを用いたＬＰ−ＣＶＤ法により形成したシリコン窒化膜（ＤＣＳ−ＳｉＮ膜）を用いる。また、第３の膜１１ｆとしては、テトラクロロシラン（ＴＣＳ）を用いたＬＰ−ＣＶＤ法により形成したシリコン窒化膜（ＴＣＳ−ＳｉＮ膜）を用いる。
【００５３】
図７および図８にＤＣＳ−ＳｉＮとＴＣＳ−ＳｉＮのＦＴＩＲスペクトルを示した。
ＤＣＳ−ＳｉＮではＳｉ−Ｈ振動（波数：２２００ｃｍ-1付近）、及びＮ−Ｈ振動（波数：３３００ｃｍ-1付近）が観測されている。一方、ＴＣＳ−ＳｉＮでは、Ｎ−Ｈ振動は観測されているが、Ｓｉ−Ｈ振動はほとんど観測されていないことが分かった。
【００５４】
図９に、ボンド密度を計算した結果を表を示す。
ＴＣＳ−ＳｉＮとＤＣＳ−ＳｉＮを比較した場合に、Ｎ−Ｈボンド密度は余り大差ないがが、Ｓｉ−Ｈボンド密度は１桁ほどＴＣＳ系の方が低いことが分かった。一般に、ＳｉＮ膜中の電荷トラップはＳｉダングリングボンドより形成され、かつ、Ｓｉ−Ｈボンド密度と正の相関がある。このため、ＴＣＳ−ＳｉＮは低トラップ窒化膜として適用可能であることが分かった。
【００５５】
以上の変形例では、ボトム絶縁膜１１が、シリコンとのエネルギー障壁が低く、かつ、キャリアトラップ数が少ない、ホットキャリア注入に適した絶縁膜となる。
なお、上記ボトム絶縁膜１１として、窒化シリコン膜、酸化窒化シリコン膜および上記変形例のほかに、酸化タンタル膜、酸化ジルコニア膜、酸化アルミニウム膜、酸化チタン膜、酸化ハフニウム膜、酸化バリウムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ3 ）膜、酸化イットリウム膜の何れかを単独でまたは組み合わせて用いることもできる。
【００５６】
第２実施形態
第２実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装置において、メモリトランジスタのゲート絶縁膜構造の変形に関する。第２実施形態においても、図１の回路図および図２の平面図が、そのまま適用できる。
【００５７】
図１０に、第２実施形態に係るメモリトランジスタ構造を示す断面図を示す。
このメモリトランジスタは、そのゲート絶縁膜が、副ビット線ＳＢＬｉ側のゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋１側のゲート絶縁膜１０ｂとから構成されている。両ゲート絶縁膜１０ａ，１０ｂは、チャネル中央部上の単層の絶縁膜を挟んで空間的に分離されている。
両ゲート絶縁膜１０ａ，１０ｂそれぞれが、第１実施形態におけるゲート絶縁膜１０と同様の膜構造を有する。すなわち、ゲート絶縁膜１０ａは、下層から順に、ボトム絶縁膜１１ａ（ＦＮトンネル窒化膜），窒化膜１２ａ，トップ絶縁膜１３ａから構成されている。同様に、ゲート絶縁膜１０ｂは、下層から順に、ボトム絶縁膜１１ｂ（ＦＮトンネル窒化膜），窒化膜１２ｂ，トップ絶縁膜１３ｂから構成されている。ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２ａ，１２ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、第１実施形態におけるボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３と同様の材料、膜厚で、同様の成膜法により形成される。
【００５８】
両ゲート絶縁膜１０ａ，１０ｂ間の絶縁膜１４は、たとえばＣＶＤ法により形成した酸化シリコン膜からなり、両ゲート絶縁膜間を埋め込むように形成されている。
【００５９】
このゲート絶縁膜構造の形成は、まず、第１実施形態と同様に全面にボトム絶縁膜（ＦＮトンネル窒化膜），窒化膜，トップ絶縁膜の積層膜を形成した後、チャネル中央部上で、この積層膜を一部エッチングにより除去する。これにより、ゲート絶縁膜１０ａ，１０ｂが空間的に分離して形成される。全面に酸化シリコン膜を厚く堆積させ、酸化シリコン膜表面からエッチバックを行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の絶縁膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間が絶縁膜１４で埋まった段階でエッチバックを停止すると、当該ゲート絶縁膜構造が完成する。なお、このエッチバック時のオーバエッチングを防止すため、ゲート絶縁膜１０ａ，１０ｂ上に予めにエッチングストッパ膜、たとえば窒化シリコン膜を薄く形成してもよい。
その後は、第１実施形態と同様にしてワード線ＷＬの形成工程等を経て、当該メモリトランジスタを完成させる。
【００６０】
このメモリトランジスタは、第１実施形態と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジスタが接続された一方のビット線に３．２Ｖ、他方のビット線に０Ｖ、選択されたワード線に５Ｖ、他のビット線および非選択ワード線に０Ｖを印加する。これにより、選択メモリトランジスタのソースとドレイン間に３．３Ｖが印加されて出来たチャネル内を電子が電界加速され、これが水平チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１１ａまたは１１ｂのエネルギー障壁を越えてゲート絶縁膜１０ａまたは１０ｂ内のキャリアトラップに注入される。
【００６１】
いま、このような方法によりゲート絶縁膜１０ａに書き込みが行われたとする。反対側のゲート絶縁膜１０ｂに対する書き込みでは、ソースとドレイン間の印加電圧方向を、上記書き込み時とは逆にし、他の電圧条件は同じとする。これにより、同様な原理でゲート絶縁膜１０ｂへの書き込みが実現する。
【００６２】
読み出し時には、メモリトランジスタの読み出す対象の電荷が蓄積されている側をソースとし、他をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬｉ＋１に所定の読み出しドレイン電圧を印加する。また、ワード線ＷＬに所定の読み出しゲート電圧を印加する。これにより、ドレイン側のビット線に、メモリトランジスタのしきい値電圧に応じた電位変化が現出し、これをセンスアンプで検出する。
反対側の電荷を読み出すときは、ソースとドレイン間の電圧印加方向を逆にすることで、同様な読み出しが可能である。
【００６３】
消去では、第１実施形態と同様にして、チャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより、または、バンド間トンネル電流に起因したホットホール注入を利用して消去を行う。
【００６４】
第２実施形態においても、ボトム絶縁膜１１ａ，１１ｂがＦＮトンネル窒化膜からなることから、先の第１実施形態と同様な効果が得られる。
すなわち、書き込み（あるいは消去）時に、ホットエレクトロン（あるいはホットホール）が越えるべきボトム絶縁膜１１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボトム絶縁膜を構成した場合に比べ低減し、このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
また、このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。
さらに、書き込み電圧の低電圧化が可能となるため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、書き込み動作サイクルを短くできる。１メモリセル内に２ビットを書き込みできるため、１ビット当たりの実効的なメモリセル面積が小さい。
【００６５】
なお、第２実施形態においても、ゲート絶縁膜１０ａ，１０ｂの膜構造として、第１実施形態における変形例（図５および図６）が同様に適用できる。
【００６６】
第３実施形態
第３実施形態は、いわゆるコントロールゲートと称されるソースおよび／またはドレイン側に第２のゲート電極を有するトランジスタ構造に、ＦＮトンネル低障壁技術を適用したものである。
【００６７】
図１１，図１２は、第３実施形態に係るメモリセルアレイの構成例を示す回路図である。
このメモリセルアレイは、基本的には、第１，第２実施形態と同様の仮想接地ＮＯＲ型のメモリセルアレイである。だだし、このメモリセルアレイでは、各メモリトランジスタに、ソース・ドレイン不純物領域側からチャネル形成領域に一部重なるようにコントロールゲートが設けられている。
そして、ビット方向に連なるメモリトランジスタＭ１１，Ｍ１２，…の一方のコントロールゲートを共通接続する制御線ＣＬ１ａ，他方のコントロールゲートを共通接続する制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモリトランジスタＭ２１，Ｍ２２，…の一方のコントロールゲートを共通接続する制御線ＣＬ２ａ，他方のコントロールゲートを共通接続する制御線ＣＬ２ｂ，…が設けられている。各制御線は、ワード線とは独立に制御される。
図１１においては、各制御線がチャネル形成領域に一部重なることによって、中央のメモリトランジスタをはさんで両側にＭＯＳ構造の選択トランジスタが形成されている。一方、図１２においては、中央がＭＯＳ構造の選択トランジスタとなっており、その両側それぞれに、ゲートが制御線に接続されたメモリトランジスタが形成されている。
【００６８】
図１３および図１４に、第３実施形態に係るトランジスタ構造の例を示す。
図１３に示すメモリトランジスタにおいて、チャネル形成領域の中央部に、下層からボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁膜１９を介して選択トランジスタのゲート電極１５が積層されている。このゲート電極１５は、図示しないワード線ＷＬをなす上層配線層に接続され、ワード方向のメモリセル間で共通に接続されている。
【００６９】
ゲート絶縁膜１０の最下層のボトム絶縁膜１１がチャネル方向両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に延在し、そのボトム絶縁膜の延在部分上に、コントロールゲートＣＧが形成されている。コントロールゲートＣＧとゲート電極１５との間は、スペーサ絶縁層１６により絶縁分離されている。
【００７０】
このメモリトランジスタの形成では、たとえば、ゲート絶縁膜１０とゲート電極となる導電膜を全面に形成した後、ゲート電極のパターンニング時に、ゲート絶縁膜１０の上側から２層のトップ絶縁膜１３と窒化膜１２を一括して加工する。つぎに、このパターンをスペーサ絶縁層１６となる絶縁膜で覆った後、異方性エッチングする。これにより、ゲート電極の側壁側にスペーサ絶縁層１６が形成される。コントロールゲートＣＧとなる導電膜を堆積し、この導電膜を異方性エッチングして、サイドウォール状に残し、これにより、コントロールゲートＣＧを形成する。
【００７１】
このようにして形成されたトランジスタは、いわゆるソースサイド注入動作のメモリトランジスタである。この動作は既知なので、ここで詳細は説明しないが、動作時に、チャネル形成領域の両端のコントロールゲートＣＧが、選択トランジスタのゲート電極として機能する。
ただし、本実施形態では、ゲート絶縁膜の最下層のボトム絶縁膜が、ＦＮトンネル窒化膜等、シリコンとのエネルギー障壁を低下させる誘電膜により形成され、あるいは当該誘電膜を含む多層膜構造を有するため、ホットエレクトロンの注入効率が改善される等、第１実施形態と同様の効果を奏する。
【００７２】
一方、図１４に示すメモリトランジスタにおいて、そのゲート電極構造自体は、図１３と同様である。すなわち、チャネル形成領域中央部上に形成されワード線ＷＬに接続されたゲート電極１５と、ゲート電極１５と絶縁分離され、チャネル方向両側に設けられたコントロールゲートＣＧとを有する。
だだし、このメモリトランジスタは、図１３の場合と異なり、コントロールゲートＣＧと、副ビット線ＳＢＬｉ．ＳＢＬｉ＋１またはチャネル形成領域端部との間に、ゲート絶縁膜１０が形成されている。ゲート電極１５は、ソース側とドレイン側で空間的に分離された２つのコントロールゲートＣＧとゲート絶縁膜１０の積層パターンの間に、絶縁膜１７を介して埋め込まれている。
【００７３】
このメモリトランジスタの形成では、たとえば、ゲート絶縁膜１０とコントロールゲートＣＧとなる導電膜を全面に形成した後、２つのコントロールゲートＣＧのパターンニング時に、ゲート絶縁膜１０を一括して加工する。これにより、副ビット線ＳＢＬｉ側と、副ビット線ＳＢＬｉ＋１側に空間的に分離して、２つのコントロールゲートＣＧとゲート絶縁膜１０の積層パターンが形成される。その後、全面に絶縁膜１７とゲート電極１５となる導電膜とを堆積し、これらの膜をエッチバックする。これにより、２つのコントロールゲートＣＧとゲート絶縁膜１０の積層パターン間に、絶縁膜１７とゲート電極１５が埋め込まれるように形成される。
【００７４】
このように形成されたメモリトランジスタでは、チャネル形成領域中央部に、ワード線に接続された選択ＭＯＳトランジスタが形成されている。また、副ビット線ＳＢＬｉ，ＳＢＬｉ＋１の対向端にＰ型不純物の高濃度領域（ポケット領域）Ｐｉ，Ｐｉ＋１が形成されている。この斜めイオン注入で形成したポケット領域および拡散層の上部では、電荷蓄積手段を含むＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介してコントロールゲートＣＧが配置されている。この選択ゲート１５とコントロールゲートＣＧとの組合せは、基本的に、スプリットゲート構造のソースサイド注入タイプのメモリセルと同一である。
【００７５】
本実施形態のメモリトランジスタは、そのゲート絶縁膜の最下層のボトム絶縁膜１１として、第１実施形態で示したＦＮトンネリング特性を示す窒化シリコン膜、酸化窒化シリコン膜、図５および図６に示す多層膜、および酸化タンタル膜等の他の誘電膜の何れを用いてもよい。そのため、ソースサイド注入における、伝導帯側のエネルギー障壁が酸化膜の場合の３．２ｅＶより低減され、ホットエレクトロンの注入効率が改善される。
なお、ボトム絶縁膜１１上の窒化膜１２として、第１実施形態と同様にＤＣＳとアンモニアを混合したガスを用いたＬＰ−ＣＶＤ法により作製した窒化膜を用いる。
【００７６】
選択ゲートＭＯＳトランジスタは、書き込み時にソースサイド注入を効率よく行うために用いられる。また、消去時には電荷蓄積手段が過剰消去された場合でも、メモリトランジスタの消去状態でのしきい値電圧Ｖthを一定に保持する役割を果たす。このため、この選択ゲートＭＯＳトランジスタのしきい値電圧は、０．５Ｖと１Ｖとの間に設定される。
【００７７】
このメモリトランジスタは、第１実施形態と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジスタが接続された一方のビット線に３．３Ｖ、他方のビット線に０Ｖ、選択されたワード線に５Ｖ、他のビット線および非選択ワード線に０Ｖを印加する。また、選択ゲートＭＯＳトランジスタのゲートを３Ｖ程度にバイアスしておく。これにより、選択されたメモリトランジスタのソースとドレイン間に３．３Ｖが印加され、チャネル形成領域中央部の選択ゲートがオンするため、チャネル内に電子がソースとなる副ビット線側から供給されて、チャネル内で電界加速される。加速された電子は、チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１１ａまたは１１ｂのエネルギー障壁を越えてゲート絶縁膜１０ａまたは１０ｂ内のキャリアトラップに注入される。この場合、コントロールゲートＣＧは、電荷蓄積手段下の電界を最適化して、ソースサイドホットエレクトロンの発生効率と電荷蓄積手段への注入効率とのバランスを最適化する。その結果、ホットエレクトロンは電荷蓄積手段に効率よくソースサイドから注入される。このソースサイド注入のオペレーションでは、第１実施形態のホットエレクトロン注入と比較した場合、ホットエレクトロンの注入効率が２〜３桁ほど向上する。
【００７８】
いま、このような方法によりゲート絶縁膜１０ａに書き込みが行われたとする。反対側のゲート絶縁膜１０ｂに対する書き込みでは、ソースとドレイン間の印加電圧方向を、上記書き込み時とは逆にし、他の電圧条件は同じとする。これにより、同様な原理でゲート絶縁膜１０ｂへの書き込みが実現する。
【００７９】
この書き込みでは、メモリセルの片側の書き込み時間が１μｓｅｃ以下で非常に高速であり、また書き込みに必要な電流１０μＡ以下と小さくできる。
なお、このメモリセルアレイにおいて、ページ書き込みを行う場合は、同一ワード線に接続されたメモリセルを全て同時に書き込むことは難しいため、たとえば、コントロールゲートＣＧを制御して同一行のメモリセルを複数に分割して、複数回の書き込みによりページ書き込みを行う。
【００８０】
読み出し時には、メモリトランジスタの読み出す対象の電荷が蓄積されている側をソースとし、他をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬｉ＋１に所定の読み出しドレイン電圧を印加する。また、ワード線ＷＬに所定の読み出しゲート電圧を印加する。これにより、ドレイン側のビット線に、メモリトランジスタのしきい値電圧に応じた電位変化が現出し、これをセンスアンプで検出する。
反対側の電荷を読み出すときは、ソースとドレイン間の電圧印加方向を逆にすることで、同様な読み出しが可能である。
【００８１】
消去では、第１実施形態と同様にして、チャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより、または、バンド間トンネル電流に起因したホットホール注入を利用して行う。
【００８２】
第３実施形態においても、ボトム絶縁膜１１ａ，１１ｂがＦＮトンネル窒化膜からなることから、先の第１実施形態と同様な効果が得られる。
すなわち、書き込み（あるいは消去）時に、ホットエレクトロン（あるいはホットホール）が越えるべきボトム絶縁膜１１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボトム絶縁膜を構成した場合に比べ低減し、このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
また、このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。
さらに、書き込み電圧の低電圧化が可能となるため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、書き込み動作サイクルを短くできる。１メモリセルに２ビットを書き込むため、１ビット当たりのメモリセル面積を小さくできる。
また、ボトム絶縁膜へのホットキャリア注入のダメージも低減することも可能となる。
【００８３】
以下の実施形態では、本発明が適用可能な他のメモリセルアレイおよびメモリトランジスタ構造について述べる。
【００８４】
第４実施形態
図１５に、第４実施形態に係るＮＯＲ型メモリセルアレイの回路図を、図１６に、当該メモリセルアレイの平面図を、図１７に図１６のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００８５】
この不揮発性メモリ装置では、ビット線（第１共通線）が主ビット線（第１主線）と副ビット線（第１副線）に階層化され、ソース線（第２共通線）が主ソース線（第２主線）と副ソース線（第２副線）に階層化されている。
主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１に選択トランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００８６】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００８７】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接する選択トランジスタＳ１１，…は選択線ＳＧ１１により制御され、選択トランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、ワード方向に隣接する選択トランジスタＳ１２，…は選択線ＳＧ１２により制御され、選択トランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【００８８】
このＮＯＲ型セルアレイでは、図１７に示すように、半導体基板ＳＵＢの表面にｎウエルＷが形成されている。ｎウエルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、ワード方向に絶縁分離されている。
【００８９】
素子分離絶縁層ＩＳＯにより分離された各ｎウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｐ型不純物が高濃度に導入され、これにより、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｎウエルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｎウエルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【００９０】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ソース線ＳＳＬに達するソースコンタクトＳＣとが形成されている。これらのコンタクトＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジスタ１２８個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行ストライプ状に形成されている。
【００９１】
このＮＯＲ型セルアレイは、第１共通線（ビット線）および第２共通線（ソース線）が階層化され、メモリセルごとにビットコンタクトＢＣおよびソースコンタクトＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびソースコンタクトＳＣは、たとえば１２８個のメモリセルごとに設けられるが、このときのプラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【００９２】
副線（副ビット線，副ソース線）を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
さらに、ビット線とソース線が階層化されており、選択トランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬをシリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００９３】
第４実施形態では、後述するように、書き込みをバンド間トンネル電流に起因したホットエレクトロン注入で行う。このため、各メモリセルがｐチャネルＭＯＮＯＳ型メモリトランジスタから構成されている。
メモリトランジスタ構造自体は、第１実施形態に係る図３（または図５，図６）と同様である。ただし、ウエルＷと副ビット線ＳＢＬｉ，ＳＢＬｉ＋１に導入された不純物の導電型が第１実施形態と逆になっている。また、メモリセルアレイ構造との関係で、このメモリトランジスタは、ワード線ＷＬの幅方向両側にソース不純物領域およびドレイン不純物領域（副ビット線ＳＢＬｉ，ＳＢＬｉ＋１）が形成されている。
本実施形態におけるボトム絶縁膜１１も、第１実施形態と同様に、ＦＮトンネリング特性を示す窒化シリコン膜、酸化窒化シリコン膜、図５および図６に示す多層膜、および酸化タンタル膜等の他の誘電膜の何れを用いてもよい。
【００９４】
また、メモリセルアレイの形成においては、第１実施形態と同様な方法により、ウエルＷ内に副ビット線となるｐ型不純物領域を形成し、ゲート絶縁膜１０を形成した後、ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図１７のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００９５】
つぎに、このような構成の不揮発性メモリの書き込み時のバイアス設定例および動作について、メモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
【００９６】
書き込み時に、必要に応じて書き込みインヒビット電圧の設定した後、プログラム電圧を印加する。
たとえば、選択されたワード線ＷＬ１に４Ｖ、基板電位を０Ｖ、選択された主ソース線ＭＳＬ１をオープンとしてた状態で、選択された主ビット線ＭＢＬ１に例えば−４Ｖを印加する。
【００９７】
この書き込み条件下、副ビット線ＳＢＬ１をなすｐ型不純物領域の表面にｎ型の反転層が形成され、この反転層にゲートとドレイン間の電圧が印加されて、この部分でエネルギーバンドの曲がりが大きくなり、実効的なバンドギャップが減少するため、容易にバンド間トンネル電流が発生する。バンド間トンネル電流は、ゲートとドレイン間の電圧に加速されて高エネルギーを得てホットエレクトロンとなる。ホットエレクトロンは、その運動量（大きさと方向）が維持されてボトム絶縁膜１１のエネルギー障壁より高いエネルギーを持つと、当該ボトム絶縁膜１１のエネルギー障壁を越えて、窒化膜１２内のキャリアトラップ（電荷蓄積手段）に注入される。
このバンド間トンネル電流を利用した書き込みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ１側に限定されることから、副ビット線ＳＢＬ１の上方を中心とした電荷蓄積手段の局部（第１領域）に電荷が注入される。
【００９８】
本実施形態では、ボトム絶縁膜１１がＦＮトンネル窒化膜から形成されているため、この書き込み時にホットエレクトロンが飛び越えるエネルギー障壁が従来の３．２Ｖから２．１Ｖ程度に低減されており、その結果、高いホットエレクトロンの注入効率が得られる。
また、書き込みをすべき選択セルと書き込みを禁止すべき非選択セルをバイアス条件により設定するとワード線ＷＬ１に連なるセルを一括してページ書き込みできるが、本実施形態では、上記した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、結果として、一括並列書き込み可能なセル数を多くすることができる。
【００９９】
読み出しでは、バイアス値を書き込み状態に応じてチャネルが形成される程度に変更する。たとえば、副ビット線ＳＢＬ１を接地した状態で、副ソース線ＳＳＬ１に負の電圧−１．５Ｖ、ワード線ＷＬ１に読み出しワード線電圧−２Ｖを印加する。
これにより、選択ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…に対し行うページ読み出しの場合、電荷蓄積手段の第１領域に電子が注入されていない消去状態のメモリトランジスタではチャネルが形成され、電荷蓄積手段の第１領域に電子が注入された書き込み状態のメモリトランジスタではチャネルが形成されない。したがって、主ビット線ＭＢＬ１，ＭＢＬ２，…には、そのチャネル形成の有無に応じた電位変化が現出する。この電位変化をセンスアンプで検出すると、ページ内の記憶データが一括して読み出される。
【０１００】
消去では、チャネル全面から、あるいは副ビット線ＳＢＬ１側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより行う。たとえば、電荷蓄積手段に保持された電子をチャネル全面から直接トンネリングを用いて引き抜く場合、ワード線ＷＬに−５Ｖ、主ビット線ＭＢＬ１に５Ｖ、主ソース線ＭＳＬ１をオープン、ｎウエルＷに５Ｖの電圧を印加する。これにより、電荷蓄積手段の第１領域に保持されていた電子が、基板側に引き抜かれることで、セル消去が行われる。このとき、消去速度は１ｍｓｅｃ程度であった。
【０１０１】
図３の場合と同様に、電荷蓄積手段の第１領域に第１実施形態と同様な方法で書き込みを行った後、副ソース線ＳＳＬ側にも同様な書き込みを行う。
この２回目の書き込みでは、ソースとドレインの印加電圧を１回目と逆にする。すなわち、選択されたワード線ＷＬに４Ｖ、基板電位に０Ｖを印加し、副ビット線ＳＢＬをオープンとした状態で、副ソース線ＳＳＬに−４Ｖを印加する。これにより、１回目と同様に、バンド間トンネル電流に起因したホットエレクトロンが電荷蓄積手段の副ソース線ＳＳＬ側の領域（第２領域）に注入される。
【０１０２】
これにより、２ビットとも書き込み状態のセルでは、電荷蓄積手段の第１領域にホットエレクトロンが注入されて保持され、これと独立に、第２領域にホットエレクトロンが注入され保持されている。つまり、電荷蓄積手段の第１領域と第２領域との間にはホットエレクトロンが注入されない第３領域が介在するので、この２ビット情報に対応したエレクトロンは確実に峻別される。
【０１０３】
読み出しは、第１領域の蓄積電荷に応じた２値データを読むか、第２領域の蓄積電荷に応じた２値データを読むかにより、ソースとドレイン間の電圧方向を逆にして行う。これにより、２ビットのデータを独立に読み出すことができる。
消去も、前記した第１領域側の消去と、ソースとドレイン（副ビット線ＳＢＬおよび副ソース線ＳＳＬ）の印加電圧を逆にして行う。なお、チャネル全面で消去を行う場合は、第１領域側と第２領域側のデータが一括消去される。
【０１０４】
つぎに、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧１. ５Ｖでの非選択セルからのオフリーク電流値は約１ｎＡであった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長０．１８μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、ゲート電圧１．５Ｖでのリードディスターブ特性も評価したが、３×１０8 ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
【０１０５】
データ書換え回数は、キャリアトラップが空間的に離散化されているために良好で、１×１０6 回を満足することが分かった。
また、データ保持特性は１×１０6 回のデータ書換え後で８５℃、１０年を満足した。
【０１０６】
以上より、ゲート長０. １８μｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。また、ボトム絶縁膜１１をＦＮトンネル窒化膜により形成することにより、ゲート長０. １３μｍのＭＯＮＯＳ型不揮発性メモリトランジスタの実現あるいは特性改善が容易となる。
【０１０７】
第４実施形態においても、ボトム絶縁膜１１がＦＮトンネル窒化膜などからなることから、先の第１実施形態と同様な効果が得られる。
すなわち、書き込み（あるいは消去）時に、ホットエレクトロン（あるいはホットホール）が越えるべきボトム絶縁膜１１のエネルギー障壁が、従来の酸化膜からボトム絶縁膜を構成した場合に比べ低減し、このため、ホットエレクトロンの注入効率が上がり、従来と同じ書き込み速度を得るためのドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減される。
また、このドレイン電圧の低減によって、パンチスルーに起因したドレイン電流の増大が抑制でき、結果として、ゲート長のスケーリングが容易となる。
さらに、書き込み電圧の低電圧化が可能となるため、書き込み時にチャージポンプ回路を用いてビット線を昇圧する必要がなく、ビット線プリチャージ時間が短く、その分、書き込み動作サイクルを短くできる。１メモリセル内に２ビットを書き込みできるため、１ビット当たりの実効的なメモリセル面積が小さい。
なお、ドレイン電圧の低減によって、ボトム絶縁膜へのホットエレクトロンから受けるダメージを低減できる。
【０１０８】
なお、第４実施形態に係るＮＯＲ型メモリセルアレイにおいて、各メモリセルを図１３または図１４の断面を有する３トランジスタ型とすることもできる。
【０１０９】
第５実施形態
図１８に、第５実施形態に係るメモリトランジスタの断面図を示す。
このメモリトランジスタのゲート絶縁膜２０では、ボトム絶縁膜２１を厚く堆積し、第１実施形態における中間の窒化膜１２を省略している。
ボトム絶縁膜２１の形成は、第１実施形態と同様にして行う。ボトム絶縁膜２１の成膜後の初期膜厚をたとえば６ｎｍとし、その表面を熱酸化してトップ絶縁膜１３を形成する。このようにして形成したゲート絶縁膜２０（膜厚仕様：ボトム絶縁膜／トップ絶縁膜＝３．８／３．５ｎｍ）は、酸化シリコン膜換算値で５．４ｎｍとなり、更に実効膜厚が薄くなっている。
他の構成、形成方法は第１実施形態と同様である。また、書き込み、読み出しおよび消去の基本的な動作も第１実施形態と同じである。
なお、ボトム絶縁膜２１の堆積の前に、チャネル形成領域のシリコン表面の界面準位を低減するなどの目的で、シリコン表面に薄いバッファ酸化膜を成膜してもよい。
【０１１０】
本実施形態では、ボトム絶縁膜２１を厚く堆積し、その上に直接、トップ絶縁膜１３を形成することで、窒化膜を全てＦＮトンネル窒化膜としている。ＦＮトンネル窒化膜は膜中のキャリアトラップ数が比較的少ないため、第１実施形態の場合より、さらに窒化膜（ボトム絶縁膜２１）と酸化膜（トップ絶縁膜１３）との界面付近の深いキャリアトラップが電荷蓄積に有効に利用できる。この結果、ゲート絶縁膜２０の実効膜厚が低減され、さらなる低電圧化を図ることが可能となる。
【０１１１】
第６実施形態
第６実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【０１１２】
図１９は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜３０が、ボトム絶縁膜３１、その上の電荷蓄積手段としてのＳｉナノ結晶３２、およびＳｉナノ結晶３２を覆う酸化膜３３とからなる。
その他の構成、即ち半導体基板ＳＵＢ、チャネル形成領域、ウエルＷ、副ソース線ＳＳＬ（ソース不純物領域）、副ビット線ＳＢＬ（ドレイン不純物領域、また、ソース・ドレイン不純物領域）、ワード線ＷＬは、第１実施形態と同様である。
【０１１３】
Ｓｉナノ結晶３２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜３３で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるボトム絶縁膜３１は、電荷蓄積手段（Ｓｉナノ結晶３２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【０１１４】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜３１の成膜後、例えばＬＰ−ＣＶＤ法でボトム絶縁膜３１の上に、複数のＳｉナノ結晶３２を形成する。また、Ｓｉナノ結晶３２を埋め込むように、酸化膜３３を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶３２は酸化膜３３に埋め込まれ、酸化膜３３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線となる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１１５】
このように形成されたＳｉナノ結晶３２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．２ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶３２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶３２を更に小さくして、これに単一電子を保持させてもよい。
【０１１６】
このような構成のＳｉナノ結晶型不揮発性メモリについて、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と半導体基板との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３. ２ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３. ２ｅＶの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域までの距離が４. ０ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かった。
【０１１７】
第７実施形態
第７実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【０１１８】
図２０は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリでは、メモリトランジスタがＳＯＩ基板に形成され、そのゲート絶縁膜４０が、ボトム絶縁膜４１、その上の電荷蓄積手段としての微細分割型フローティングゲート４２、および微細分割型フローティングゲート４２を埋め込む酸化膜４３とからなる。
この微細分割フローティングゲート４２は、第６実施形態のＳｉナノ結晶２２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【０１１９】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図２０に示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜４４およびシリコン層４５とから構成され、シリコン層４５内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられている。両不純物領域間がチャネル形成領域となる。
なお、半導体基板ＳＵＢに代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【０１２０】
微細分割フローティングゲート４２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム絶縁膜４１は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１２１】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム絶縁膜４１を成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜４１の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート４２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート４２を埋め込むように、酸化膜４３を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート４２は酸化膜４３に埋め込まれ、酸化膜４３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ワード線ＷＬとなる導電膜を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【０１２２】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
【０１２３】
変形例
以上述べてきた第１〜第７実施形態において、各実施形態で特記した以外に、以下のような種々の変形が可能である。
【０１２４】
上記実施形態では、書き込み時のホットエレクトロンの注入方法として、バンド間トンネル電流に起因したホットエレクトロン注入法、ソースサイド注入法を含むチャネルホットエレクトロン注入法のみ示した。本発明では、その他、チャネル内で電子をバリスチックに走行させるバリスチックホットエレクトロン注入法、２次衝突電離ホットエレクトロン注入法、または、基板ホットエレクトロン注入法が採用できる。
【０１２５】
また、とくに図示しないＤＩＮＯＲ型など、他のＮＯＲ型セル、さらにはＡＮＤ型セルに対しても本発明が適用できる。
本発明は、スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても適用可能である。
【０１２６】
【発明の効果】
本発明に係る不揮発性半導体記憶装置およびその動作方法によれば、ボトム絶縁膜が、シリコンとのエネルギー障壁を低減する誘電膜により構成され、あるいは、当該誘電膜を含む多層膜により構成されていることから、ホットエレクトロン注入の際に電荷が飛び越えるべきエネルギー障壁が低減され、注入効率が向上する。したがって、書き込み速度が上がるほか、ドレイン電圧を小さくする余地が生まれ、結果として、パンチスルーが発生し難くなり、またゲート長の短縮が容易となる。
また、ドレイン電圧を小さくすることで、ビット線チャージング時間を短くでき、その分、書き込みサイクルを短縮できる。一方、ボトム絶縁膜厚を薄くできる分だけ、ゲート絶縁膜の実効膜厚を薄くできることから、ゲート印加電圧の低電圧化も容易となる。ドレイン電圧を低減した場合、ボトム絶縁膜へのダメージが低減され、信頼性が向上する。
さらに、電荷蓄積手段のソース側とドレイン側に分けて局部的に電荷蓄積させると、１メモリセル内に複数ビットのデータ記憶が可能となる。
【図面の簡単な説明】
【図１】第１，第２実施形態実施形態に係る不揮発性メモリ装置の仮想接地ＮＯＲ型メモリセルアレイ構成を示す回路図である。
【図２】第１〜第３実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの平面図である。
【図３】第１〜第３実施形態に係るメモリトランジスタの断面図である。
【図４】第１実施形態に係るメモリトランジスタの効果説明に用いた、従来のＭＯＮＯＳ型メモリトランジスタについて、パンチスルー特性のゲート長依存性を示すグラフである。
【図５】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の第１変形例を示す断面図である。
【図６】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の第１変形例を示す断面図である。
【図７】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮのＦＴＩＲスペクトルを示すグラフである。
【図８】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の変形例に関する、ＴＣＳ−ＳｉＮのＦＴＩＲスペクトルを示すグラフである。
【図９】第１〜第４実施形態に係るメモリトランジスタのゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮとＴＣＳ−ＳｉＮのボンド密度を比較して示す表である。
【図１０】第２実施形態に係るメモリトランジスタの断面図である。
【図１１】第３実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの第１の構成例を示す等価回路図である。
【図１２】第３実施形態に係る仮想接地ＮＯＲ型メモリセルアレイの第２の構成例を示す等価回路図である。
【図１３】第３実施形態に係るメモリトランジスタの第１の構造を示す断面図である。
【図１４】第３実施形態に係るメモリトランジスタの第２の構造を示す断面図である。
【図１５】第４実施形態に係るＮＯＲ型メモリセルアレイ構成を示す回路図である。
【図１６】第４実施形態に係るＮＯＲ型メモリセルアレイの平面図である。
【図１７】第４実施形態に係るＮＯＲ型メモリセルアレイについて、図１６のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図１８】第５実施形態に係るＭＮＯＳ型メモリトランジスタの断面図である。
【図１９】第６実施形態に係るナノ結晶型メモリトランジスタの断面図である。
【図２０】第７実施形態に係るナノ結晶型メモリトランジスタの断面図である。
【符号の説明】
１０，１０ａ，１０ｂ，２０，３０，４０…ゲート絶縁膜、１１，１１ａ，１１ｂ，２１，３１，４１…ボトム絶縁膜、１１ｃ…、１１ｄ…、１１ｅ…、１１ｆ…、１２…窒化膜、１３…トップ絶縁膜、１５…ゲート電極、１６…スペーサ絶縁層、１７…絶縁膜、３２…Ｓｉナノ結晶、３３，４３…酸化膜、４２…ポリＳｉドット、４４…分離酸化膜、４５…シリコン層、ＳＵＢ…半導体基板、Ｗ…ウエル、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１１等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択ゲート線、ＣＬ１ａ，ＣＬ１ｂ等…制御線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
Claims (20)
- 基板と、
当該基板の表面に設けられ半導体のチャネル形成領域と、
当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第１および第２不純物領域と、
上記チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、
当該ゲート絶縁膜上に設けられたゲート電極と、
を有し、
上記ゲート絶縁膜は、
上記チャネル形成領域上に形成され、上記基板とのエネルギー障壁を二酸化珪素とシリコンとのエネルギー障壁より小さくするエネルギー障壁膜であり、電荷蓄積手段としてのキャリアトラップを含む電荷蓄積膜を兼ねるボトム絶縁膜と、
当該ボトム絶縁膜と上記ゲート電極との間に形成されたトップ絶縁膜と、
を有する
不揮発性半導体記憶装置。 - 上記ボトム絶縁膜は、当該ボトム絶縁膜と基板とのエネルギー障壁が二酸化珪素とシリコンとのエネルギー障壁より小さい
請求項１に記載の不揮発性半導体記憶装置。 - 上記ボトム絶縁膜が、二酸化珪素より誘電率が大きな材料からなる
請求項２に記載の不揮発性半導体記憶装置。 - 上記ボトム絶縁膜に含まれる誘電膜が、ファウラーノルドハイム（ＦＮ）トンネリング電気伝導特性を示す
請求項３に記載の不揮発性半導体記憶装置。 - 上記ボトム絶縁膜は、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜、酸化ジルコニア膜、酸化アルミニウム膜、酸化チタン膜、酸化ハフニウム膜、酸化バリウムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ3 ）膜、酸化イットリウム膜の何れかを単独でまたは組み合わせて構成されている
請求項４に記載の不揮発性半導体記憶装置。 - 前記チャネル形成領域がＰ型の不純物領域であり、
前記第１および第２不純物領域がＮ型の不純物領域である
請求項１から５の何れか一項に記載の不揮発性半導体記憶装置。 - 書き込み状態または消去状態にあるとき、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロン、バンド間トンネル電流に起因したホットエレクトロンの何れかが、上記電荷蓄積手段に主として注入されている
請求項１から６の何れか一項に記載の不揮発性半導体記憶装置。 - 基板と、
当該基板の表面に設けられ半導体のチャネル形成領域と、
当該チャネル形成領域を挟んで基板表面に形成され、動作時にソースまたはドレインとなる第１および第２不純物領域と、
上記チャネル形成領域上に積層された複数の膜からなるゲート絶縁膜と、
当該ゲート絶縁膜上に設けられたゲート電極と、
を有し、
上記ゲート絶縁膜は、
上記第１不純物領域側からホットエレクトロンが注入される第１領域と、
上記第２不純物領域側からホットエレクトロンが上記第１領域とは独立に注入される第２領域と、
上記第１，第２領域間に挟まれ、ホットエレクトロンが注入されない第３領域と
を有し、
少なくとも上記第１領域および上記第２領域が、
上記基板とのエネルギー障壁を二酸化珪素とシリコンとのエネルギー障壁より小さくするエネルギー障壁膜であり、電荷蓄積手段としてのキャリアトラップを含む電荷蓄積膜を兼ねるボトム絶縁膜と、
当該ボトム絶縁膜と上記ゲート電極との間に形成されたトップ絶縁膜と、
を有する不揮発性半導体記憶装置の動作方法であって、
書き込み時に上記第１および第２不純物領域間に印加する電圧を、書き込み速度を一定とし、かつ、上記ボトム絶縁膜を二酸化珪素とした場合より低くする
不揮発性半導体記憶装置の動作方法。 - 書き込みまたは消去時に、チャネルホットエレクトロン、バリスチックホットエレクトロン、２次衝突電離ホットエレクトロン、基板ホットエレクトロン、バンド間トンネル電流に起因したホットエレクトロンの何れかを、上記電荷蓄積手段に主として注入する
請求項８に記載の不揮発性半導体記憶装置の動作方法。 - 上記第１，第２不純物領域のバイアス印加条件を逆にして再度、書き込みを行い、上記第１不純物領域側と第２不純物領域側のうち上記書き込み時とは反対の側からホットエレクトロンを上記電荷蓄積手段に注入する
請求項８に記載の不揮発性半導体記憶装置の動作方法。 - 上記第１不純物領域側から注入されたホットエレクトロンは、上記電荷蓄積手段の上記チャネル形成領域に対向した分布面内で、第１不純物領域側の上記第１領域に局在して保持される
請求項１０に記載の不揮発性半導体記憶装置の動作方法。 - 上記第１，第２不純物領域のバイアス印加方向を逆にして書き込みを行ったときに、上記第２不純物領域側から注入されたホットエレクトロンは、上記電荷蓄積手段の上記チャネル形成領域に対向した分布面内で、第２不純物領域側の上記第２領域に局在して保持される
請求項１１に記載の不揮発性半導体記憶装置の動作方法。 - 上記第１不純物領域側から注入されるホットエレクトロンの保持領域と、上記第２不純物領域側から注入されるホットエレクトロンの保持領域とが、上記ゲート絶縁膜内でホットエレクトロンが注入されない上記第３領域を挟んでチャネル方向の両側に分離されている
請求項１２に記載の不揮発性半導体記憶装置の動作方法。 - 読み出し時に、読み出し対象の蓄積電荷側の不純物領域がソースとなるように上記第１および第２不純物領域間に所定の読み出しドレイン電圧を印加し、上記ゲート電極に所定の読み出しゲート電圧を印加する
請求項１３に記載の不揮発性半導体記憶装置の動作方法。 - 読み出し時に、上記第１および第２不純物領域から注入されたホットエレクトロンに基づく２ビット以上の多値データを、当該第１，第２不純物領域への電圧印加方向を変えて読み出す
請求項１４に記載の不揮発性半導体記憶装置の動作方法。 - 消去時に、上記第１または第２不純物領域側から注入され上記電荷蓄積手段にチャネル方向の両側に分離されて保持されている電荷を、直接トンネリングまたはＦＮトンネリングにより個別にあるいは一括して基板側に引く抜く
請求項１０から１５の何れか一項に記載の不揮発性半導体記憶装置の動作方法。 - 消去時に、上記第１および第２不純物領域側から上記電荷蓄積手段にホットホールを注入する
請求項１０から１５の何れか一項に記載の不揮発性半導体記憶装置の動作方法。 - 上記第１および第２不純物領域間の印加電圧を、３．３Ｖ以下とする
請求項８から１０の何れか一項に記載の不揮発性半導体記憶装置の動作方法。 - 上記印加電圧を二酸化珪素と基板との伝導側でのエネルギー障壁より小さくする
請求項８に記載の不揮発性半導体記憶装置の動作方法。 - 前記チャネル形成領域がＰ型の不純物領域であり、
前記第１および第２不純物領域がＮ型の不純物領域である
請求項８から１９の何れか一項に記載の不揮発性半導体記憶装置の動作方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180762A JP4923318B2 (ja) | 1999-12-17 | 2000-06-12 | 不揮発性半導体記憶装置およびその動作方法 |
| US09/735,903 US6949788B2 (en) | 1999-12-17 | 2000-12-14 | Nonvolatile semiconductor memory device and method for operating the same |
| TW089126914A TW546656B (en) | 1999-12-17 | 2000-12-15 | Nonvolatile semiconductor memory device and method for operating the same |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35989799 | 1999-12-17 | ||
| JP1999359897 | 1999-12-17 | ||
| JP11-359897 | 1999-12-17 | ||
| JP2000180762A JP4923318B2 (ja) | 1999-12-17 | 2000-06-12 | 不揮発性半導体記憶装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237330A JP2001237330A (ja) | 2001-08-31 |
| JP4923318B2 true JP4923318B2 (ja) | 2012-04-25 |
Family
ID=26581036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000180762A Expired - Fee Related JP4923318B2 (ja) | 1999-12-17 | 2000-06-12 | 不揮発性半導体記憶装置およびその動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6949788B2 (ja) |
| JP (1) | JP4923318B2 (ja) |
| TW (1) | TW546656B (ja) |
Families Citing this family (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6465306B1 (en) * | 2000-11-28 | 2002-10-15 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
| DE60133619T2 (de) * | 2000-12-05 | 2009-06-10 | Halo Lsi Design And Device Technology Inc. | Programmier- und Löschverfahren in Zwilling-MONOS-Zellenspeichern |
| JP4696383B2 (ja) * | 2001-03-28 | 2011-06-08 | ソニー株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US20060180851A1 (en) | 2001-06-28 | 2006-08-17 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| US7473959B2 (en) * | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| DE10228768A1 (de) * | 2001-06-28 | 2003-01-16 | Samsung Electronics Co Ltd | Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US7253467B2 (en) | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US6903977B2 (en) | 2001-09-25 | 2005-06-07 | Sony Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US6925007B2 (en) | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6897522B2 (en) * | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| CN101388396B (zh) * | 2001-11-21 | 2012-07-04 | 夏普株式会社 | 半导体存储器件及其制造和操作方法及便携式电子装置 |
| US7057938B2 (en) * | 2002-03-29 | 2006-06-06 | Macronix International Co., Ltd. | Nonvolatile memory cell and operating method |
| US6614694B1 (en) * | 2002-04-02 | 2003-09-02 | Macronix International Co., Ltd. | Erase scheme for non-volatile memory |
| JP3637332B2 (ja) * | 2002-05-29 | 2005-04-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| JP2004152924A (ja) | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶素子および半導体装置 |
| AU2003235241A1 (en) * | 2003-04-18 | 2004-11-19 | Genusion Inc. | Nonvolatile semiconductor storage device and method for manufacturing nonvolatile semiconductor storage device |
| US6903967B2 (en) * | 2003-05-22 | 2005-06-07 | Freescale Semiconductor, Inc. | Memory with charge storage locations and adjacent gate structures |
| JP2005005513A (ja) * | 2003-06-12 | 2005-01-06 | Sony Corp | 不揮発性半導体メモリ装置およびその読み出し方法 |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7202523B2 (en) * | 2003-11-17 | 2007-04-10 | Micron Technology, Inc. | NROM flash memory devices on ultrathin silicon |
| TWI276206B (en) * | 2003-11-25 | 2007-03-11 | Promos Technologies Inc | Method for fabricating flash memory device and structure thereof |
| JP5162075B2 (ja) * | 2004-01-08 | 2013-03-13 | マクロニックス インターナショナル カンパニー リミテッド | 不揮発性半導体メモリ及びその動作方法 |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US7072217B2 (en) * | 2004-02-24 | 2006-07-04 | Micron Technology, Inc. | Multi-state memory cell with asymmetric charge trapping |
| JP2005252034A (ja) | 2004-03-04 | 2005-09-15 | Sony Corp | 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置 |
| KR100630680B1 (ko) * | 2004-03-19 | 2006-10-02 | 삼성전자주식회사 | 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| JP2005302850A (ja) | 2004-04-08 | 2005-10-27 | Renesas Technology Corp | 半導体記憶装置 |
| KR100546691B1 (ko) * | 2004-04-23 | 2006-01-26 | 동부아남반도체 주식회사 | 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 |
| JP4657681B2 (ja) * | 2004-06-03 | 2011-03-23 | シャープ株式会社 | 半導体記憶装置およびその製造方法並びに携帯電子機器 |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| KR100583731B1 (ko) * | 2004-08-03 | 2006-05-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자 및 그 제조방법 |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US7183180B2 (en) * | 2004-10-13 | 2007-02-27 | Atmel Corporation | Method for simultaneous fabrication of a nanocrystal and non-nanocrystal device |
| US20060086977A1 (en) * | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7558108B2 (en) * | 2004-11-02 | 2009-07-07 | Tower Semiconductor Ltd. | 3-bit NROM flash and method of operating same |
| WO2006059361A1 (ja) | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
| US7170128B2 (en) * | 2004-12-02 | 2007-01-30 | Atmel Corporation | Multi-bit nanocrystal memory |
| US7212440B2 (en) * | 2004-12-30 | 2007-05-01 | Sandisk Corporation | On-chip data grouping and alignment |
| US8482052B2 (en) * | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| JP4783044B2 (ja) * | 2005-03-23 | 2011-09-28 | 株式会社Ｇｅｎｕｓｉｏｎ | 不揮発性半導体記憶装置 |
| US7102188B1 (en) * | 2005-04-05 | 2006-09-05 | Ami Semiconductor, Inc. | High reliability electrically erasable and programmable read-only memory (EEPROM) |
| CN101167180A (zh) * | 2005-04-27 | 2008-04-23 | 斯班逊有限公司 | 半导体装置及其制造方法 |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) * | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| TWI277204B (en) * | 2005-06-27 | 2007-03-21 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7206214B2 (en) * | 2005-08-05 | 2007-04-17 | Freescale Semiconductor, Inc. | One time programmable memory and method of operation |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| TWI265626B (en) * | 2005-08-19 | 2006-11-01 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US8022465B2 (en) * | 2005-11-15 | 2011-09-20 | Macronrix International Co., Ltd. | Low hydrogen concentration charge-trapping layer structures for non-volatile memory |
| TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
| US8803216B2 (en) * | 2006-03-20 | 2014-08-12 | Spansion, Llc | Memory cell system using silicon-rich nitride |
| JP4746468B2 (ja) | 2006-04-14 | 2011-08-10 | 株式会社東芝 | 半導体装置 |
| TWI333691B (en) * | 2006-05-23 | 2010-11-21 | Ememory Technology Inc | Nonvolatile memory with twin gate and method of operating the same |
| KR101320519B1 (ko) * | 2006-07-27 | 2013-10-23 | 삼성전자주식회사 | 패스 트랜지스터를 갖는 비휘발성 메모리 소자 및 그 동작방법 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US20080157225A1 (en) * | 2006-12-29 | 2008-07-03 | Suman Datta | SRAM and logic transistors with variable height multi-gate transistor architecture |
| US7834382B2 (en) * | 2007-01-05 | 2010-11-16 | Macronix International Co., Ltd. | Nitride read-only memory cell and method of manufacturing the same |
| KR101402103B1 (ko) * | 2007-03-23 | 2014-06-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| KR101338158B1 (ko) * | 2007-07-16 | 2013-12-06 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| US8125020B2 (en) * | 2007-10-15 | 2012-02-28 | ProMOS Technologies Pte. Ltd | Non-volatile memory devices with charge storage regions |
| US20090101961A1 (en) * | 2007-10-22 | 2009-04-23 | Yue-Song He | Memory devices with split gate and blocking layer |
| WO2009072616A1 (ja) * | 2007-12-05 | 2009-06-11 | Toppan Printing Co., Ltd. | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
| US20090184359A1 (en) * | 2008-01-22 | 2009-07-23 | Yue-Song He | Split-gate non-volatile memory devices having nitride tunneling layers |
| US20090251972A1 (en) * | 2008-04-03 | 2009-10-08 | Yue-Song He | Nonvolatile memory arrays with charge trapping dielectric and with non-dielectric nanodots |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| FR2944641B1 (fr) * | 2009-04-15 | 2011-04-29 | Centre Nat Rech Scient | Point memoire ram a un transistor. |
| KR101798367B1 (ko) * | 2010-01-15 | 2017-11-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP5538024B2 (ja) * | 2010-03-29 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP5613105B2 (ja) * | 2011-05-27 | 2014-10-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2014053571A (ja) | 2012-09-10 | 2014-03-20 | Toshiba Corp | 強誘電体メモリ及びその製造方法 |
| JP5934324B2 (ja) * | 2014-10-15 | 2016-06-15 | 株式会社フローディア | メモリセルおよび不揮発性半導体記憶装置 |
| WO2017104505A1 (ja) * | 2015-12-18 | 2017-06-22 | 株式会社フローディア | メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法 |
| US10290645B2 (en) * | 2017-06-30 | 2019-05-14 | Sandisk Technologies Llc | Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4873086A (ja) * | 1971-11-24 | 1973-10-02 | ||
| JPS6055669A (ja) * | 1983-09-06 | 1985-03-30 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ素子 |
| JP3600393B2 (ja) * | 1997-02-10 | 2004-12-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4244074B2 (ja) * | 1997-03-19 | 2009-03-25 | シチズンホールディングス株式会社 | Ｍｏｎｏｓ型半導体不揮発性メモリトランジスタの製造方法 |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| JP4810712B2 (ja) * | 1997-11-05 | 2011-11-09 | ソニー株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
| US6005270A (en) * | 1997-11-10 | 1999-12-21 | Sony Corporation | Semiconductor nonvolatile memory device and method of production of same |
| KR100308132B1 (ko) * | 1999-10-07 | 2001-11-02 | 김영환 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
| EP1107317B1 (en) * | 1999-12-09 | 2007-07-25 | Hitachi Europe Limited | Memory device |
-
2000
- 2000-06-12 JP JP2000180762A patent/JP4923318B2/ja not_active Expired - Fee Related
- 2000-12-14 US US09/735,903 patent/US6949788B2/en not_active Expired - Fee Related
- 2000-12-15 TW TW089126914A patent/TW546656B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20040070020A1 (en) | 2004-04-15 |
| TW546656B (en) | 2003-08-11 |
| JP2001237330A (ja) | 2001-08-31 |
| US6949788B2 (en) | 2005-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4923318B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| JP3951443B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP4834897B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US6434053B1 (en) | Nonvolatile semiconductor memory device and method of operation thereof | |
| US6541326B2 (en) | Nonvolatile semiconductor memory device and process of production and write method thereof | |
| JP4586219B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JP4810712B2 (ja) | 不揮発性半導体記憶装置及びその読み出し方法 | |
| JP5712420B2 (ja) | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 | |
| US20060198190A1 (en) | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays | |
| JP4997872B2 (ja) | 不揮発性半導体メモリデバイスおよびその製造方法 | |
| US7075143B2 (en) | Apparatus and method for high sensitivity read operation | |
| JP2001085547A (ja) | 不揮発性半導体記憶装置及びその読み出し方法 | |
| KR20010102748A (ko) | 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법 | |
| US6288943B1 (en) | Method for programming and reading 2-bit p-channel ETOX-cells with non-connecting HSG islands as floating gate | |
| JP4547749B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| JP4792620B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4770061B2 (ja) | 不揮発性半導体記憶装置、および、その製造方法 | |
| JP4907173B2 (ja) | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 | |
| JP2001024075A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP2004214506A (ja) | 不揮発性半導体メモリ装置の動作方法 | |
| JP4061985B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4654936B2 (ja) | 不揮発性半導体記憶装置および、その動作方法 | |
| JP2000138300A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP2007103640A (ja) | 不揮発性半導体メモリデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120123 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |