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JP2003347543A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003347543A
JP2003347543A JP2002155740A JP2002155740A JP2003347543A JP 2003347543 A JP2003347543 A JP 2003347543A JP 2002155740 A JP2002155740 A JP 2002155740A JP 2002155740 A JP2002155740 A JP 2002155740A JP 2003347543 A JP2003347543 A JP 2003347543A
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JP
Japan
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film
silicon nitride
insulating film
nitride film
semiconductor device
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JP2002155740A
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JP2003347543A5 (ja
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Masayuki Tanaka
正幸 田中
Yoshio Ozawa
良夫 小澤
Shigehiko Saida
繁彦 齋田
Akira Aida
晃 合田
Mitsuhiro Noguchi
充宏 野口
Yuichiro Mitani
祐一郎 三谷
Yoshitaka Tsunashima
祥隆 綱島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US10/278,882 priority patent/US6774462B2/en
Priority to TW091125021A priority patent/TW561513B/zh
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Abstract

(57)【要約】 【課題】 シリコン窒化膜の構成や形成方法を改善する
ことにより、特性等に優れた半導体装置を提供する。 【解決手段】 半導体基板１０１と、ゲート電極１０
４、１０５、１０６と、半導体基板とゲート電極との間
に形成された第１の絶縁膜１０３と、ゲート電極の上面
又は側面に沿って形成され、窒素、シリコン及び水素を
含有した下層側シリコン窒化膜１０７と、下層側シリコ
ン窒化膜上に形成され、窒素、シリコン及び水素を含有
した上層側シリコン窒化膜１０８と、を含む第２の絶縁
膜と、を備えた半導体装置であって、下層側シリコン窒
化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比
Ｎ／Ｓｉの方が、上層側シリコン窒化膜における窒素
（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉよりも高
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に半導体装置に設けられた絶縁膜に関す
る。
【０００２】
【従来の技術】シリコン窒化膜（ＳｉＮ膜）は、半導体
装置の種々の箇所に適用されている。しかしながら、ジ
クロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）を用いて成膜し
た従来のＳｉＮ膜は、次世代の半導体装置を製造する上
で、様々な問題を引き起こすおそれがある。
【０００３】一例として、デュアルゲートを採用した次
世代のＤＲＡＭで生じる問題について説明する。次世代
のＤＲＡＭでは、電極加工用のハードマスクとして、20
0nm程度の厚いＳｉＮ膜を用いる。ＤＣＳを用いたＳｉ
Ｎ膜（ＤＣＳ−ＳｉＮ膜）の場合、成膜後の高温工程に
よってボロンの拡散が増速されるため、ＰＭＯＳ素子が
劣化してしまう。ＳｉＮ膜起因のＰＭＯＳ素子の劣化
は、インテグレーション上の対策によってある程度緩和
することが可能である。しかしながら、そのような対策
は、トランジスタの性能を劣化させてしまうため、実際
に行うのは困難である。したがって、より本質的な解決
をはかるため、ＰＭＯＳ素子の劣化を起こさないＳｉＮ
膜の開発が必要になっている。
【０００４】ＤＣＳ−ＳｉＮ膜によって生じる素子の劣
化は、テトラクロロシラン（ＳｉＣｌ4：ＴＣＳ）を用
いたＳｉＮ膜（ＴＣＳ−ＳｉＮ膜）を用いることで解決
することが可能である。しかしながら、ＴＣＳ−ＳｉＮ
膜は成膜速度が遅く、ＤＣＳ−ＳｉＮ膜の成膜速度の約
1/3である。成膜速度は、成膜条件（成膜温度、成膜圧
力等）を変えることによって、増加させることが一応可
能である。しかしながら、膜の均一性を確保すること、
膜質を劣化させないこと、ダストを抑制すること等の必
要性から、成膜速度を増加させることは実際には困難で
ある。したがって、ＴＣＳ−ＳｉＮ膜を用いた場合に
は、生産性が悪化してしまうという問題がある。
【０００５】また、次世代のフラッシュメモリのセル構
造として、シリコン窒化膜を電荷蓄積層として用いたＭ
ＯＮＯＳ型の素子が提案されている。ＭＯＮＯＳ素子
は、半導体基板上にシリコン酸化膜（トンネル酸化膜、
ボトム酸化膜）、シリコン窒化膜（電荷蓄積層）、シリ
コン酸化膜（トップ酸化膜）、電極を順次積層したもの
であり、Ｍ-Ｏ-Ｎ-Ｏ-Ｓ構造となる。電気的な情報
（“０”又は“１”）の書き込みは、半導体基板からト
ンネル酸化膜を通してシリコン窒化膜に、電子又はホー
ルを注入することによって行われる。
【０００６】ＭＯＮＯＳ素子では、書き込み／消去スト
レスによるデータ破壊が問題となる。また、ＮＡＮＤ型
の素子では、読み出しストレスによるデータ破壊が問題
となる。不揮発性メモリでは、一般に、10万回の書き込
み／消去を行った後、電荷を10年間保持する性能が求め
られているが、現状では十分な電荷保持特性が得られて
いない。
【０００７】従来技術として、特開昭60-60770号公報に
は、電荷蓄積層として、水素含有量が互いに異なる２層
のＳｉＮ膜を用いた構造が開示されている。成膜ガスに
は、シランとアンモニアを用いている。具体的には、Ｓ
ｉ−Ｈ結合が多いＳｉＮ膜を下層側に、Ｓｉ−Ｈ結合が
少ないＳｉＮ膜を上層側に設けることで、電荷保持特性
が改善されるとしている。しかしながら、後述するよう
に、このような構造が必ずしも最適な構造とは言えな
い。
【０００８】特開平9-64205号公報には、電荷蓄積層と
して用いるＳｉＮ膜において、ＳｉＮ膜の上面近傍にシ
リコン濃度のピークを、ＳｉＮ膜の下面近傍に窒素濃度
のピークを有する構造が開示されている。成膜ガスに
は、例えばＤＣＳとアンモニアを用いている。具体的に
は、ＳｉＮ膜の単層膜にシリコン及び窒素をイオン注入
することで、シリコン及び窒素の濃度を調整している。
しかしながら、ＳｉＮ膜はＤＣＳ等を用いて形成された
単層膜であり、このような構造も必ずしも最適とは言え
ない。
【０００９】特公平5-48631号公報には、蓄積電荷層と
して、酸素を含有したシリコン窒化膜(シリコン酸窒化
膜)を、ボトム酸化膜側に形成した構造が開示されてい
る。このような構造により、電荷保持特性が向上すると
されている。しかしながら、後述するように、このよう
な構造も必ずしも最適とは言えない。
【００１０】また、フラッシュメモリ等の不揮発性メモ
リでは、素子の微細化に伴ってトンネル絶縁膜の薄膜化
が望まれている。トンネル絶縁膜としてシリコン酸化膜
或いはシリコン酸窒化膜を用いた場合、直接トンネリン
グといわれるメカニズムによって、5MV/cm以下の低電界
印加時にリーク電流が生じる。そのため、電荷保持特性
が悪化してしまう。
【００１１】そこで、低電界リーク電流を低減するため
に、シリコン窒化膜をトンネル絶縁膜に用いることが提
案されている（Non-Volatile Semiconductor Memory Wo
rkshop 1998、 p.95、及び、Non-Volatile Semiconduct
or Memory Workshop 2001、p.67）。しかしながら、初
期特性は優れているものの、書き込み／消去回数の増加
にしたがって、徐々にＳＩＬＣ（Stress Induced Leaka
ge Current）と呼ばれる低電界リーク電流が発生する。
したがって、不揮発性メモリ素子としてのデータ保持能
力が不十分である。
【００１２】
【発明が解決しようとする課題】上述したように、シリ
コン窒化膜をＤＣＳを用いて形成した場合の問題は、Ｔ
ＣＳを用いることで解決可能であるが、ＴＣＳを用いた
場合には、成膜速度を上げることが困難であるため、生
産性が悪化するという問題があった。
【００１３】また、シリコン窒化膜を電荷蓄積層として
用いた不揮発性メモリ素子が提案されているが、従来の
構造では、満足できる電荷保持特性が得られないという
問題があった。
【００１４】さらに、シリコン窒化膜を不揮発性メモリ
素子のトンネル絶縁膜に用いることが提案されている
が、従来の構造では、満足できる電荷保持特性が得られ
ないという問題があった。
【００１５】本発明は、上記従来の課題に対してなされ
たものであり、シリコン窒化膜の構成や形成方法を改善
することにより、特性等に優れた半導体装置及びその製
造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板と、ゲート電極と、前記半導体基板と前
記ゲート電極との間に形成された第１の絶縁膜と、前記
ゲート電極の上面又は側面に沿って形成され、窒素、シ
リコン及び水素を含有した下層側シリコン窒化膜と、下
層側シリコン窒化膜上に形成され、窒素、シリコン及び
水素を含有した上層側シリコン窒化膜と、を含む第２の
絶縁膜と、を備えた半導体装置であって、前記下層側シ
リコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）と
の組成比Ｎ／Ｓｉの方が、前記上層側シリコン窒化膜に
おける窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓ
ｉよりも高いことを特徴とする。
【００１７】また、本発明に係る半導体装置は、半導体
基板と、ゲート電極と、前記半導体基板と前記ゲート電
極との間に形成された第１の絶縁膜と、前記ゲート電極
に近接して形成され、窒素、シリコン及び水素を含有し
た下層側シリコン窒化膜と、下層側シリコン窒化膜上に
形成され、窒素、シリコン及び水素を含有した上層側シ
リコン窒化膜と、を含む第２の絶縁膜と、を備えた半導
体装置であって、前記下層側シリコン窒化膜に含有され
た水素の濃度の方が、前記上層側シリコン窒化膜に含有
された水素の濃度よりも高いことを特徴とする。
【００１８】また、本発明に係る半導体装置は、直列接
続された複数のメモリセルを備えた半導体装置であっ
て、前記メモリセルは、ソース領域と、ドレイン領域
と、前記ソース領域と前記ドレイン領域とに挟まれたチ
ャネル領域と、を含む半導体基板と、前記半導体基板上
に形成された第１の絶縁膜と、前記第１の絶縁膜上に形
成され、前記半導体基板から前記第１の絶縁膜を通して
注入された電荷を蓄積するものであって、１ｎｍ以上か
つ４ｎｍ以下の厚さを有する下層側シリコン窒化膜と、
下層側シリコン窒化膜上に形成された上層側シリコン窒
化膜と、を含む第２の絶縁膜と、前記第２の絶縁膜上に
形成された第３の絶縁膜と、前記第３の絶縁膜上に形成
された制御ゲート電極と、を備えたことを特徴とする。
【００１９】また、本発明に係る半導体装置は、ソース
領域と、ドレイン領域と、前記ソース領域と前記ドレイ
ン領域とに挟まれたチャネル領域と、を含む半導体基板
と、前記半導体基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜上に形成され、前記半導体基板から前記
第１の絶縁膜を通して注入された電荷を蓄積するもので
あって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下層
側シリコン窒化膜と、下層側シリコン窒化膜上に形成さ
れた上層側シリコン窒化膜と、を含む第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、前記
第３の絶縁膜上に形成された制御ゲート電極と、を備
え、前記第２の絶縁膜は、前記ソース領域近傍の第１の
領域と、前記ドレイン領域近傍の第２の領域とを有し、
前記第１の領域と第２の領域には互いに独立して電荷が
蓄積されることを特徴とする。
【００２０】本発明に係る半導体装置の製造方法は、半
導体基板上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜を含む領域上に第２の絶縁膜を形成する工程
と、を備えた半導体装置の製造方法であって、前記第２
の絶縁膜を形成する工程は、テトラクロロシランを含む
第１のシリコンソースと、第１の窒素ソースとを用いて
第１のシリコン窒化膜を形成する工程と、前記第１のシ
リコン窒化膜上に、テトラクロロシラン以外の第２のシ
リコンソースと、第２の窒素ソースとを用いて第２のシ
リコン窒化膜を形成する工程と、を備えたことを特徴と
する。
【００２１】また、本発明に係る半導体装置は、半導体
基板と、ゲート電極と、前記半導体基板と前記ゲート電
極との間に形成された第１の絶縁膜と、前記ゲート電極
に近接して形成され、窒素、シリコン及び水素を含有し
たシリコン窒化膜を含む第２の絶縁膜と、を備えた半導
体装置であって、前記シリコン窒化膜に含有された全水
素の数に対する重水素の数の割合は０．９以上であるこ
とを特徴とする。
【００２２】また、本発明に係る半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜を含む領域上に第２の絶縁膜を形成する
工程と、を備えた半導体装置の製造方法であって、前記
第２の絶縁膜を形成する工程は、シリコンソースと重水
素を含有した窒素ソースとを用いてシリコン窒化膜を形
成する工程を含むことを特徴とする。
【００２３】また、本発明に係る半導体装置は、半導体
基板と、制御ゲート電極と、前記半導体基板と前記制御
ゲート電極との間に形成され、シリコン、窒素及び窒素
に結合した重水素を含有したシリコン窒化膜と、前記制
御ゲート電極と前記シリコン窒化膜との間に形成され、
前記半導体基板から前記シリコン窒化膜を通して注入さ
れた電荷を蓄積する電荷蓄積膜と、を備えたことを特徴
とする。
【００２４】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００２５】［実施形態１］図１〜図５は、本発明の第
１の実施形態に係る半導体装置（ＭＩＳトランジスタ）
の製造方法を示した断面図である。
【００２６】まず、図１に示すように、シリコン基板１
０１上に、素子分離領域１０２及びゲート絶縁膜１０３
を形成する。ゲート絶縁膜１０３は、厚さ4.5nmのシリ
コン酸窒化膜である。続いて、ゲート絶縁膜１０３上
に、ゲート電極として、アモルファスシリコン膜１０４
（70nm）、窒化タングステン膜１０５（5nm）及びタン
グステン膜１０６（40nm）の積層構造を形成する。アモ
ルファスシリコン膜１０４中には、ＰＭＯＳ領域におい
てはｐ型不純物が、ＮＭＯ領域においてはｎ型不純物が
添加されている。例えば、ＰＭＯＳ領域には、５keV、5
×1014〜1×1016cm-2の条件でボロンがイオン注入され
ており、ＮＭＯＳ領域には、10keV、5×101 4〜1×1016c
m-2の条件でリンがイオン注入されている。このように
することにより、ＰＭＯＳのゲート電極には、ボロンが
1×1019/cm3よりも多く且つ1×1021/cm3よりも少なく導
入される。
【００２７】次に、図２に示すように、減圧化学気相成
長（ＬＰ−ＣＶＤ）法により、シリコン窒化膜（ＳｉＮ
膜）１０７及び１０８を、合計厚さ200nm形成する。Ｓ
ｉＮ膜１０７及び１０８は、ゲート電極加工用のハード
マスクである。ＳｉＮ膜１０７及び１０８は、以下のよ
うにして形成する。
【００２８】まず、テトラクロロシラン（ＳｉＣｌ4：
ＴＣＳ）及びアンモニア（ＮＨ3）を用いてＳｉＮ膜１
０７を形成する。成膜条件は、温度700〜900℃、圧力0.
01〜10Torr、ＴＣＳ流量/ＮＨ3流量比0.01〜10である。
ＴＣＳを用いたＳｉＮ膜（ＴＣＳ−ＳｉＮ膜）の成膜速
度は、1nm/minである。成膜時間は80分であり、厚さ80n
mのＳｉＮ膜１０７を形成した。続いて、ジクロロシラ
ン（ＳｉＨ2Ｃｌ2：ＤＣＳ）及びアンモニアを用いて、
ＳｉＮ膜１０８を形成する。成膜条件は、温度600〜900
℃、圧力0.01〜10Torr、ＤＣＳ/ＮＨ3流量比0.01〜10で
ある。ＤＣＳを用いたＳｉＮ膜（ＤＣＳ−ＳｉＮ膜）の
成膜速度は、3.2nm/minである。成膜時間40分であり、
厚さ120nmのＳｉＮ膜１０８を形成した。なお、ＤＣＳ
−ＳｉＮ膜１０８は、ＴＣＳ−ＳｉＮ膜１０７を形成し
た後、基板を大気に晒さずに同一炉内で連続的に形成す
る。
【００２９】次に、図３に示すように、フォトリソグラ
フィ技術によってパターニングされたレジスト膜１０９
を形成する。続いて、レジスト１０９をマスクとして、
ＳｉＮ膜１０７及び１０８をドライエッチングする。そ
の後、レジスト１０９を除去する。
【００３０】次に、図４に示すように、ＳｉＮ膜１０７
及び１０８をハードマスクとして、通常のドライエッチ
ング技術を用いて、タングステン膜１０６、窒化タング
ステン膜１０５及びアモルファスシリコン膜１０４を、
順次エッチングする。このとき、ＳｉＮ膜１０８の上部
はドライエッチングにより削られ、ＳｉＮ膜１０７及び
１０８の合計膜厚は130nm程度になる。
【００３１】ここで、ＳｉＮ膜を２層に分けて形成する
理由を述べる。
【００３２】ＳｉＮ形成工程後には、不純物を活性化す
るための高温工程が複数回行われる。この高温工程にお
いて、電極上にＤＣＳ−ＳｉＮ膜のみを形成した場合に
は、ＰＭＯＳ素子が劣化してしまう。高温工程により、
電極中のボロンが、ゲート絶縁膜を突き抜けてシリコン
基板まで拡散してしまうためである。このようなＳｉＮ
膜起因のボロンの拡散は、ＴＣＳ−ＳｉＮを適用するこ
とにより抑制することができる（M. Tanaka et al.、 1
0-1、2001 Symposium on VLSI Symposium、 Digest of
Technical Papers 参照）。つまり、ＴＣＳ−ＳｉＮを
用いることにより、素子特性には影響を与えずに、ボロ
ンの拡散を抑制することができる。
【００３３】しかしながら、ＴＣＳ−ＳｉＮ膜のみを用
いた場合には、生産性が著しく悪くなってしまう。ＴＣ
Ｓ−ＳｉＮ膜の成膜速度は、ＤＣＳ−ＳｉＮの1/3程度
である。例えば、200nmのＳｉＮ膜をＴＣＳを用いて形
成しようとすると200分程度かかり、ＤＣＳの場合（60
分程度）に比べて、生産性が著しく損なわれてしまう。
また、ＴＣＳは１分子あたり４個の塩素を持っているた
め、化学反応によってＮＨ4ＣｌがＤＣＳに比べて2倍生
成される。ＮＨ4Ｃｌは固体であり、装置の排気系にダ
メージを与える。つまり、ＮＨ4Ｃｌが、配管を塞いだ
り、ダストとして排気ポンプ内に付着したりする。その
ため、ＴＣＳを用いた場合には、メンテナンス頻度が著
しく増加し、生産性を悪化させてしまう。したがって、
高性能素子を実現するためにＴＣＳは必須であるが、生
産性を悪化させてしまうという問題がある。
【００３４】ここで、図４に注目すると、200nmの厚さ
で形成したＳｉＮ膜は、ゲート電極形成後には130nm程
度しか残っていない。したがって、ＴＣＳのみで200nm
形成する必要は無いことがわかる。そのため、電気特性
に影響を及ぼす成膜初期にはＴＣＳを用いてＳｉＮ膜を
形成し、実質的にマスクとして機能する成膜後期にはＤ
ＣＳを用いることにより、生産性を向上させることがで
きる。ここで考慮すべき点は、ボロンの拡散に起因する
ＰＭＯＳ素子の劣化が生じない程度の厚さでＴＣＳ−Ｓ
ｉＮを形成する必要がある、ということである。つま
り、素子特性と生産性とは、トレードオフの関係にあ
る。
【００３５】２層のＳｉＮ膜の膜厚比と素子特性の相関
を検討した結果、ＴＣＳ/ＤＣＳが80nm/120nmである場
合、つまりＴＣＳ/ＤＣＳ＝0.67の場合には、素子特性
に問題が生じない。上述した例では、ＴＣＳのみで成膜
した場合の成膜時間を、約４０％減らすことが可能であ
る。
【００３６】ゲート電極を形成した後、側壁酸化を行
う。後酸化は、タングステン膜１０６が露出する構造で
あることから、窒素、水素及び水の混合雰囲気中におい
て、800℃、30分行う。
【００３７】次に、図５に示すように、パターニングさ
れたレジスト（図示せず）をマスクとして、セル領域、
ＮＭＯＳ領域及びＰＭＯＳ領域におけるソース/ドレイ
ン領域１１１に不純物のイオン注入を行う。さらに、不
純物を活性化するためのアニールを、窒素雰囲気中にお
いて、850℃、10秒行う。
【００３８】次に、絶縁用のＳｉＮ膜１１０を20nm形成
する。このＳｉＮ膜１１０は、ゲート電極と、ソース/
ドレイン領域１１１に接続されるコンタクト電極（図示
せず）との間の、リークを防止するためのものである。
まずＴＣＳを用いて下層側のＳｉＮ膜を10nm形成し、続
いてＤＣＳを用いて上層側のＳｉＮ膜を10nm形成する。
ＤＣＳ−ＳｉＮ膜は、ＴＣＳ−ＳｉＮ膜を形成した後、
基板を大気に晒さずに連続的に形成する。成膜条件は、
いずれも、成膜温度700℃、成膜圧力0.5Torr、シリコン
ソース流量（ＤＣＳ或いはＴＣＳ）100sccm、アンモニ
ア流量1000sccmとする。この成膜条件における成膜速度
は、ＤＣＳで0.8nm/min、ＴＣＳで0.3nm/minであった。
その後、ドライエッチンッグを行って底面のＳｉＮ膜を
除去することにより、ゲート電極の周囲に選択的にＳｉ
Ｎ膜１１０を残す。
【００３９】ＳｉＮ膜１１０は、ボロンが添加されたシ
リコン膜１０４に直接接している。そのため、先述した
理由により、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜との
積層構造の適用が有効となる。検討結果によれば、ＴＣ
Ｓ/ＤＣＳが10nm/10nm（膜厚比1.0）であれば、十分に
ボロンの拡散を抑制することできる。よって、ＴＣＳ/
ＤＣＳの膜厚比を1.0以下にすれば、生産性を向上させ
るとともに、ボロンの拡散を抑えることができる。
【００４０】また、ＴＣＳ−ＳｉＮ膜を適用することに
より、リークを低減することができる。ＴＣＳ−ＳｉＮ
膜は、ＤＣＳ−ＳｉＮ膜に比べて、Ｎ/Ｓｉ組成比が高
い。すなわち、ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜
よりも窒素リッチであり、ストイキオメトリーに近い。
【００４１】図６は、ＳｉＮ膜におけるＮ/Ｓｉ組成比
とリーク電流との関係を示したものである。ＴＣＳ−Ｓ
ｉＮ膜のＮ/Ｓｉ組成比は約1.34であり、ＤＣＳ−Ｓｉ
Ｎ膜のＮ/Ｓｉ組成比は約1.30である。この図からわか
るように、Ｎ/Ｓｉ組成比が高くなり、シリコン窒化膜
のストイキオメトリー（４/３）に近づくにしたがっ
て、リーク電流が減少することがわかる。
【００４２】図７は、ＳｉＮ膜におけるＮ/Ｓｉ組成比
と密度との関係を示したものである。ＴＣＳ−ＳｉＮ膜
の密度は約2.62g/cm3であり、ＤＣＳ−ＳｉＮ膜の密度
は約2.76/cm3である。Ｎ/Ｓｉ組成比が高いほど、密度
が小さくなることがわかる。また、密度が小さいことか
ら、ＴＣＳ−ＳｉＮ膜の比誘電率（6.8）は、ＤＣＳ−
ＳｉＮ膜の比誘電率（7.4）より小さい。したがって、
ＴＣＳ−ＳｉＮ膜を適用することにより、寄生容量を低
減することが可能である。
【００４３】しかしながら、図５に示したＳｉＮ膜１１
０にＴＣＳ−ＳｉＮ膜のみを用いた場合には、リーク電
流の低減が実現できなくなってしまう。ゲート電極の近
傍にはコンタクト電極が形成されるため、ＴＣＳ−Ｓｉ
Ｎ膜にポリシリコン膜１０４が接する構造になる。コン
タクト電極形成後には、活性化のための高温工程が行わ
れる。ＴＣＳ−ＳｉＮ膜は、窒素が過剰に含有されてい
るため、ポリシリコンとの反応性が高い。そのため、高
温工程によって、ＴＣＳ−ＳｉＮ膜中の窒素がポリシリ
コン側に拡散してしまう。その結果、ＳｉＮ膜１１０と
してＴＣＳ−ＳｉＮ膜の単層構造を用いた場合には、高
温工程後にリーク電流が増加するという問題が生じる。
【００４４】本例では、ＴＣＳ−ＳｉＮ膜形成後にＤＣ
Ｓ−ＳｉＮ膜を形成するため、ＳｉＮ膜１１０とポリシ
リコン膜１０４との反応性を低くすることが可能とな
り、リーク電流低減が可能となる。また、ＴＣＳ−Ｓｉ
ＮとＤＣＳ−ＳｉＮ膜との積層構造を用いることで、Ｔ
ＣＳ−ＳｉＮ単層の場合に比べて、成膜時間を約４０％
短縮することができる。
【００４５】以上のように、本実施形態では、下層側の
ＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の２層構
造を用いることにより、ボロン拡散の抑制及びリーク電
流の低減をはかることができるとともに、生産性を高め
ることができる。
【００４６】なお、下層側のＳｉＮ膜と上層側のＳｉＮ
膜に関しては、一般的に以下の態様が可能である。な
お、これらの態様は、後述する第２乃至第７の実施形態
についても同様に適用可能である。
【００４７】図６及び図７に示されるように、ＴＣＳ−
ＳｉＮ膜のＮ/Ｓｉ組成比は約1.34であり、ＤＣＳ−Ｓ
ｉＮ膜のＮ/Ｓｉ組成比は約1.30である。したがって、
下層側のＳｉＮ膜の組成比Ｎ／Ｓｉは1.32よりも高く、
上層側のＳｉＮ膜の組成比Ｎ／Ｓｉは1.32よりも低いこ
とが好ましい。また、組成比Ｎ／Ｓｉが1.32のときのＳ
ｉＮ膜の密度は約2.68/cm3である。したがって、下層側
のＳｉＮ膜の密度は2.68/cm3よりも低く、上層側のＳｉ
Ｎ膜の密度は2.68/cm3よりも高いことが好ましい。
【００４８】また、後述するように（図２１参照）、Ｔ
ＣＳ−ＳｉＮ膜に含有された水素の濃度は約7×1021/cm
3であり、ＤＣＳ−ＳｉＮ膜に含有された水素の濃度は
約3×1021/cm3である。したがって、下層側のＳｉＮ膜
に含有された水素の濃度は5×1021/cm3よりも高く、上
層側のＳｉＮ膜に含有された水素の濃度は5×1021/cm3
よりも低いことが好ましい。なお、水素には、重水素
（Ｄ）等の水素の同位体が含まれていてもよい。
【００４９】また、ＴＣＳ及びＤＣＳには塩素が含有さ
れていることから、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−Ｓｉ
Ｎ膜にも塩素が含有されており、通常それらの塩素濃度
は1×1019/cm3よりも高い。
【００５０】また、ＤＣＳはＳｉ−Ｈ結合を有している
が、ＴＣＳはＳｉ−Ｈ結合を有していない。そのため、
ＤＣＳ−ＳｉＮ膜は多くのＳｉ−Ｈ結合を有しているの
に対し、ＴＣＳ−ＳｉＮ膜はＳｉ−Ｈ結合が少ない。フ
ーリエ変換型赤外吸収法（FT-IR法）を用いた分析によ
れば、ＤＣＳ−ＳｉＮ膜ではＳｉ−Ｈ結合の密度が1×1
020/cm3よりも高いのに対し、ＴＣＳ−ＳｉＮ膜ではＳ
ｉ−Ｈ結合は観察されなかった。したがって、ＴＣＳ−
ＳｉＮ膜では、Ｓｉ−Ｈ結合の密度は1×1020/cm 3より
も低いと考えられる。
【００５１】また、下層側のＳｉＮ膜及び上層側のＳｉ
Ｎ膜には、酸素が含有されていてもよい。ただし、下層
側のＳｉＮ膜と上層側のＳｉＮ膜は、大気に晒さずに連
続的に形成することが好ましい。この場合、後述するよ
うに（図２２参照）、下層側のＳｉＮ膜と上層側のＳｉ
Ｎ膜との界面における酸素濃度は１×１０22／ｃｍ3よ
りも低くなる。
【００５２】また、上層側のＳｉＮ膜には、ＤＣＳの代
わりにシラン（ＳｉＨ4）或いはヘキサクロロジシラン
（ＨＣＤ：Ｓｉ2Ｃｌ6）で成膜したＳｉＮ膜を用いるこ
とも可能である。
【００５３】［実施形態２］図８〜図１２は、本発明の
第２の実施形態に係る半導体装置（ＭＩＳトランジス
タ）の製造方法を示した断面図である。
【００５４】まず、図８に示すように、通常の方法を用
いて、シリコン基板１２１上に、素子分離領域（図示せ
ず）、ゲート絶縁膜１２４、ゲート電極１２５、側壁絶
縁膜１２６、エクステンション領域１２３及びソース/
ドレイン領域１２２を形成する。ゲート電極１２５はア
モルファスシリコン膜で形成されており、アモルファス
シリコン膜中には、ＰＭＯＳ領域においてはｐ型不純物
が、ＮＭＯＳ領域においてはｎ型不純物が添加されてい
る。アモルファスシリコン膜への不純物のイオン注入
は、ソース/ドレイン領域１２２へのイオン注入と同時
に行う。例えば、ＰＭＯＳ領域には、7keV、5×1014〜1
×1016cm-2の条件でボロンがイオン注入されており、Ｎ
ＭＯＳ領域には、65keV、5×1014〜1×1016cm-2の条件
で砒素がイオン注入されている。側壁絶縁膜１２６は、
ＴＥＯＳを用いて形成したシリコン酸化膜（ＳｉＯ
2膜）である。このようにすることにより、ＰＭＯＳの
ゲート電極には、ボロンが1×1019/cm3よりも多く且つ1
×1021/cm3よりも少なく導入される。
【００５５】次に、図９に示すように、ＬＰＣＶＤ法に
より、ＳｉＮ膜１２７を厚さ70nm形成する。このＳｉＮ
膜１２７は、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣ
Ｓ−ＳｉＮ膜の積層構造である。まずＴＣＳを用いて下
層側のＳｉＮ膜を形成する。成膜条件は、温度700〜900
℃、圧力0.01〜10Torr、ＴＣＳ/ＮＨ3流量比0.01〜10で
ある。ＴＣＳ−ＳｉＮ膜の成膜速度は、1nm/minであ
る。成膜時間は20分であり、厚さ20nmのＴＣＳ−ＳｉＮ
膜を形成する。続いて、ＤＣＳを用いて上層側のＳｉＮ
膜を形成する。成膜条件は、温度600〜900℃、圧力0.01
〜10Torr、ＤＣＳ/ＮＨ3流量比0.01〜1である。ＤＣＳ
−ＳｉＮ膜の成膜速度は、3.2nm/minである。成膜時間
は16分であり、厚さ50nmのＤＣＳ−ＳｉＮ膜を形成す
る。なお、ＤＣＳ−ＳｉＮ膜は、ＴＣＳ−ＳｉＮ膜を形
成した後、基板を大気に晒さずに連続的に形成する。
【００５６】次に、図１０に示すように、ドライエッチ
ング技術により、ゲート電極の側壁上に選択的にＳｉＮ
膜１２７を残す。側壁上に残ったＳｉＮ膜１２７の最大
膜厚は50nm程度である。側壁ＳｉＮ膜１２７は、シリサ
イドブロックとして機能するとともに、薬液処理時のエ
ッチングストッパーとして機能する。つまり、側壁Ｓｉ
Ｎ膜１２７により、ゲート電極１２５とソース/ドレイ
ン領域１２２上のコバルトシリサイドとの架橋反応が抑
制され、かつ接合リークの増加が抑制される。側壁Ｓｉ
Ｎ膜１２７が無い場合には、コバルトシリサイド工程前
の前処理によってＴＥＯＳ−ＳｉＯ2膜が後退する。そ
のため、より電極近傍にまでコバルトシリサイドが形成
されてしまい、接合リークが増えてしまう。
【００５７】次に、図１１に示すように、コバルト膜を
スパッタリング法により形成する。続いて、800℃、30
秒程度の熱工程によってコバルトとシリコンを反応さ
せ、コバルトシリサイド膜１２８を形成する。さらに、
シリサイド化されなかったコバルト膜を除去した後、Ｌ
ＰＣＶＤ法によりＳｉＮ膜１２９を40nm形成する。この
ＳｉＮ膜１２９は、コンタクト孔を開ける時のエッチン
グストッパーとして機能する。
【００５８】次に、図１２に示すように、プラズマを用
いた成膜法により、層間絶縁膜としてシリコン酸化膜
（ＴＥＯＳ−ＳｉＯ2膜）１３０を200nm形成する。さら
に、ＣＭＰ法によりシリコン酸化膜１３０の表面を平坦
化する。その後、レジストパターン（図示せず）及びＳ
ｉＮ膜１２７をマスクにして、コンタクト孔を自己整合
的に形成する。さらに、コンタクト孔内に導電材料を埋
め込んで、コンタクト電極１３１を形成する。
【００５９】ＳｉＮ膜１２７をＤＣＳ−ＳｉＮ膜のみで
形成した場合には、ボロンの拡散により、ゲート電極の
空乏化、界面準位の増加及び電界−温度ストレスに対す
る耐性の劣化等が生じる。高性能化のためには、ＴＣＳ
−ＳｉＮ膜の形成が必須である。ただし、ＴＣＳ−Ｓｉ
Ｎ膜のみでは生産性が悪化するため、本実施形態では、
素子性能を劣化させない程度に薄くＴＣＳ−ＳｉＮ膜を
形成し、ＴＣＳ−ＳｉＮ膜上にＤＣＳ−ＳｉＮ膜を形成
している。本実施形態でも、ＴＣＳ−ＳｉＮ膜/ＤＣＳ
−ＳｉＮ膜の膜厚比を１．０以下とすることで、生産性
を向上させるとともに、ボロンの拡散を抑制することが
できる。
【００６０】このように、本実施形態においても、下層
側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の２
層構造を用いることにより、第１の実施形態で述べたの
と同様の効果を得ることが可能である。
【００６１】［実施形態３］図１３は、本発明の第３の
実施形態に係る半導体装置（不揮発性メモリ、フラッシ
ュメモリ）の構造を示した断面図である。
【００６２】図１において、シリコン基板１４１上に
は、トンネル絶縁膜１４２、電荷蓄積膜となる浮遊ゲー
ト１４３、インターポリ絶縁膜（中間絶縁膜）１４４、
ポリシリコン膜で形成された制御ゲート１４５、及びタ
ングステンシリサイド膜１４６が形成されている。ま
た、タングステンシリサイド膜１４６上にＳｉＮ膜１４
７が、ゲート構造の側壁に沿ってＳｉＮ膜１４８が形成
されている。インターポリ絶縁膜１４４に含まれるＳｉ
Ｎ膜、ＳｉＮ膜１４７及びＳｉＮ膜１４８の少なくとも
一つは、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−
ＳｉＮ膜との積層構造である。さらに、ゲート構造を挟
んで、ソース/ドレイン拡散層１４９が形成されてい
る。
【００６３】本実施形態においても、第１の実施形態で
述べたのと同様の効果を得ることができる他、さらに、
以下に述べるように、ＳｉＮ膜形成後の高温熱工程に起
因するトンネル絶縁膜の劣化を抑制することができる。
【００６４】ここでは、側壁上に形成されたＳｉＮ膜１
４８について説明する。フラッシュメモリでは、書き込
み及び消去時に20Ｖ程度の高電圧を必要とする。ＤＣＳ
−ＳｉＮ膜中にはトラップが多い。そのため、書き込み
時に注入された電子がＳｉＮ膜中にトラップされ、その
結果、閾電圧が変化するという問題がある。先述したよ
うに、ＴＣＳ−ＳｉＮ膜では、Ｎ/Ｓｉ組成比がストイ
キオメトリーに近く、リーク電流が少ないことからも示
唆されるように、トラップが少ない。したがって、ゲー
ト構造に接する側にＴＣＳ−ＳｉＮ膜を適用すること
で、書き込み時に注入された電子がＳｉＮ膜中にトラッ
プされることが抑制される。したがって、下層側にＴＣ
Ｓ−ＳｉＮ膜を適用することで、書き込み時の電子トラ
ップに伴う閾電圧の変動を抑制することができる。
【００６５】［実施形態４］図１４は、本発明の第４の
実施形態に係る半導体装置（ＭＯＮＯＳ型メモリ素子）
の構造を示した断面図である。
【００６６】まず、シリコン基板上２０１に、シリコン
酸化膜２０２を厚さ0.5〜10nm形成する。シリコン酸化
膜２０２は、ＭＯＮＯＳ素子におけるトンネル酸化膜
（ボトム酸化膜）である。このシリコン酸化膜２０２を
通して、電子或いはホールの注入が行われる。
【００６７】次に、湿式の前処理等を行わずに、シリコ
ン酸化膜２０２上に、ＬＰＣＶＤ法により、ＴＣＳ−Ｓ
ｉＮ膜２０６を1〜4nm形成する。成膜条件は、温度700
〜900℃、圧力0.01〜10Torr、ＴＣＳ/ＮＨ3流量比0.01
〜1である。続いて、ＬＰＣＶＤ法により、ＤＣＳ−Ｓ
ｉＮ膜２０３を2〜20nm形成する。成膜条件は、温度600
〜900℃、圧力0.01〜10Torr、ＤＣＳ/ＮＨ3流量比0.01
〜1である。これにより、電荷蓄積膜として、合計膜厚
が12nmのシリコン窒化膜が形成される。なお、ＤＣＳ−
ＳｉＮ膜２０３は、ＴＣＳ−ＳｉＮ膜２０６を形成した
後、ＴＣＳ−ＳｉＮ膜を大気に晒さずに連続的に形成す
る。これにより、ＤＣＳ−ＳｉＮ膜２０３とＴＣＳ−Ｓ
ｉＮ膜２０６との界面領域２０７の酸素濃度を少なくす
ることができる。
【００６８】次に、湿式の前処理等を行わずに、シリコ
ン窒化膜２０３上にシリコン酸化膜（トップ酸化膜）２
０４を0.5〜30nm形成する。シリコン酸化膜２０４は、
電極からの電荷注入や電荷蓄積層から電極への電荷のリ
ークを防ぐものである。その後、トップ酸化膜２０４の
膜質を上げるために、例えば800℃で酸素及び水素を用
いた燃焼酸化を行う。続いて、湿式の前処理等を行わず
に、シリコン酸化膜２０４上に制御電極２０５を形成す
る。例えば、ＬＰＣＶＤ法により、シランを用いて、温
度600℃で、シリコン膜を厚さ200nm形成する。引き続
き、シリコン膜に不純物を導入する。さらに、活性化処
理を行い、制御電極２０５が形成される。
【００６９】次に、上述した方法によって形成されたＭ
ＯＮＯＳ素子の電気特性の測定結果について述べる。
【００７０】図１５及び図１６は、キャパシタ（面積0.
01mm2）の評価結果である。フラットバンド電圧の変化
が３Vになるように書き込みを行った状態で、電荷保持
特性を測定した。電荷保持特性とは、蓄積電荷の経過時
間に対する依存性を表したものである。電荷保持特性
は、書き込み直後から所定時間経過する毎に、フラット
バンド電圧を容量-電圧（Ｃ−Ｖ）測定法で決定するこ
とにより得られる。
【００７１】シリコン窒化膜中に保持された電荷は、時
間の経過とともに基板側にリークする。そのため、フラ
ットバンド電圧は、初期の書き込み電圧から、時間の経
過とともに徐々に減少する。図に示してある減少率（デ
ィケイレート）は、１桁時間あたりのフラットバンド電
圧の変化量（V/dec）である。当然のことながら、ディ
ケイレートが小さいほど優れた電荷蓄積層である。フラ
ッシュメモリにおいては、書き込まれた情報を10年間保
持すること、つまり10年後に“0”と“１”が判別でき
ること、を保証しなければならない。ここで、10年が3
×108sec、“0”と“１”とが0.5Vの差で判別可能だと
仮定する。上記スペックをディケイレートに換算する
と、３V書き込み時のスペックはおよそ0.3V/dec程度に
なる。
【００７２】図１５は、４種類のシリコン窒化膜につい
て、電荷保持特性の評価結果示したものである。ＳｉＮ
-１は、シリコン窒化膜をＤＣＳ−ＳｉＮ膜のみで形成
した場合であり、シリコンリッチなシリコン窒化膜の評
価結果である。ＳｉＮ-２は、シリコン窒化膜をＴＣＳ
−ＳｉＮ膜のみで形成した場合であり、ストイキオメト
リーに近いシリコン窒化膜若しくは窒素リッチなシリコ
ン窒化膜の評価結果である。また、ＳｉＮ-２/ＳｉＮ-
１（in-situ）は、ＳｉＮ-２上にＳｉＮ-１を連続して
形成した場合の評価結果である。ＳｉＮ-２/ＳｉＮ-１
（ex-situ）は、ＳｉＮ-２を大気に晒した後、ＳｉＮ-
１を形成した場合の評価結果である。なお、４種類のシ
リコン窒化膜はいずれも、合計膜厚が等しい。図１５の
結果から明らかなように、電荷保持特性が最も良いの
は、ＳｉＮ-２/ＳｉＮ-１（in-situ）である。
【００７３】まず、ex-situよりもin-situの方がより良
い原因について述べる。ex-situでは、シリコン窒化膜/
シリコン窒化膜界面に多くの酸素が存在している。その
ため、書き込み/消去電圧が増加してしまう。Ex-situで
は、強い電界ストレスにより、10万回の書き込み/消去
後の劣化が激しい。
【００７４】ＳｉＮ-２のみで形成したシリコン窒化膜
が、10万回書き込み/消去後の劣化が激しい理由につい
て述べる。ＳｉＮ-２では、Ｎ/Ｓｉ組成比がストイキオ
メトリーに近く、膜中のトラップ密度が少なく、誘電率
が低い。そのため、書き込み/消去電圧が増加してしま
う。したがって、ＳｉＮ-２でも、強い電界ストレスに
よって劣化が激しくなる。
【００７５】In-situ積層膜では、基板側界面に形成し
たＳｉＮ-２の存在によって、トラップ電子を電極側に
遠ざけることが可能である。そのため、電荷保持特性が
著しく改善される。また、In-situ積層膜では、膜の大
部分がトラップの多いＳｉＮ-１で形成されているた
め、書き込み/消去電圧はほとんど増加しない。したが
って、書き込み/消去時の電界ストレスも低く抑えるこ
とができる。そのため、10万回書き込み/消去後の膜の
劣化を抑制することができる。
【００７６】次に、In-situ積層膜において、ＳｉＮ-２
の膜厚とディケイレートとの関係について示す。図１６
は、ＳｉＮ-２/ＳｉＮ-１（in-situ）について、合計膜
厚を一定にして、ディケイレートとＳｉＮ-２の膜厚と
の関係について調べた結果である。縦軸はディケイレー
ト、横軸は基板側のシリコン窒化膜（ＳｉＮ-２）の膜
厚である。
【００７７】ＳｉＮ-２の膜厚が8nmの場合のディケイレ
ートは、ＳｉＮ-２単層膜の場合と同程度である。一
方、ＳｉＮ-２の膜厚を4nm及び2nmの場合には、ディケ
イレートの絶対値は小さい。したがって、ＳｉＮ-２の
膜厚が4nm以下になると、積層構造の効果が顕著にな
る。これは、ＳｉＮ-２によって蓄積電子が基板から遠
ざかる効果と、ＳｉＮ-１に効率的に電子をトラップで
きる効果によるものと考えられる。
【００７８】以上のように、本実施形態では、下層側の
ＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の積層構
造を用いることにより、電荷保持特性に優れた半導体装
置を得ることが可能となる。
【００７９】［実施形態５］図１７は、本発明の第５の
実施形態に係る半導体装置（ＭＯＮＯＳ型メモリ素子）
の構造を示した断面図である。
【００８０】シリコン基板３０１は、不純物（ボロン又
はインジウム）の濃度が1014cm-3〜1019cm-3程度のｐ型
である。
【００８１】シリコン基板３０１上には、厚さ0.5〜10n
mのボトム絶縁膜（トンネル絶縁膜）３０２が形成され
ている。このボトム絶縁膜３０２には、シリコン酸化膜
又はシリコン酸窒化膜が用いられる。ボトム絶縁膜３０
２上には、1nm以上4nm以下の厚さのＴＣＳ−ＳｉＮ膜３
０６が形成されている。ＴＣＳ−ＳｉＮ膜３０６上に
は、2nm以上20nm以下の厚さのＤＣＳ−ＳｉＮ膜３０３
が形成されている。これらのＴＣＳ−ＳｉＮ膜３０６及
びＤＣＳ−ＳｉＮ膜３０３の積層構造により、電荷蓄積
膜が構成される。３０７は、ＴＣＳ−ＳｉＮ膜３０６と
ＤＣＳ−ＳｉＮ膜３０３の界面領域を示している。電荷
蓄積膜上には、5nm以上30nm以下の厚さのブロック絶縁
膜（トップ絶縁膜）３０４が形成されている。このブロ
ック絶縁膜３０４には、シリコン酸化膜又はシリコン酸
窒化膜が用いられる。上記ボトム絶縁膜３０２、電荷蓄
積膜及びブロック絶縁膜３０４により、ＯＮＯ積層膜が
構成される。
【００８２】ブロック絶縁膜３０４上には、厚さ10〜50
0nmのゲート電極（制御電極）３０５が形成されてい
る。このゲート電極３０５には、不純物（砒素、リン又
はボロン）の濃度が1×1019cm-3〜1×1021cm-3程度のポ
リシリコン膜が用いられる。なお、ポリシリコン膜中の
不純物濃度を1×1019cm-3以上とすると、ゲート電極３
０５の空乏化によってＯＮＯ積層膜に加わる電界が小さ
くなるため、消去時間の増大を防止することができる。
【００８３】ゲート電極３０５上には、ＷＳｉ（タング
ステンシリサイド）、ＮｉＳｉ（ニッケルシリサイ
ド）、ＭｏＳｉ（モリブデンシリサイド）、ＴｉＳｉ
（チタンシリサイド）、ＣｏＳｉ（コバルトシリサイ
ド）、Ｗ又はＡｌからなる金属性導電膜３１０が、10〜
500nmの厚さで形成されている。金属性導電膜３１０
は、複数のゲート電極を接続するゲート配線となる。
【００８４】金属性導電膜３１０上には、シリコン窒化
膜或いはシリコン酸化膜からなる上層絶縁膜３０９が、
5〜500nmの厚さで形成されている。ゲート電極３０５の
側壁上には、シリコン窒化膜又はシリコン酸化膜からな
る側壁絶縁膜３０８が、2〜200nmの厚さで形成されてい
る。この側壁絶縁膜３０８と絶縁膜３０９とによって、
ゲート電極３０５とソース/ドレイン領域、コンタクト
（図示せず）及び上部配線層（図示せず）との間の電気
的絶縁性が保たれている。
【００８５】側壁絶縁膜３０８を形成した後、シリコン
基板３０１にｎ型不純物をイオン注入することにより、
ソース領域３１１及びドレイン領域３１２が形成され
る。この時、側壁絶縁膜３０８により、ゲート電極３０
５の端部におけるイオン注入ダメージを小さくすること
ができる。
【００８６】なお、書き込み/消去時に印加される電界
のばらつきに起因するしきい電圧の広がりを防止するた
めに、シリコン基板３０１とソース領域３１１との境界
からシリコン基板３０１とドレイン領域３１２との境界
までの領域において、ＯＮＯ膜を構成する各膜３０２、
３０６、３０３及び３０４の厚さがそれぞれ均一である
ことが望ましい。
【００８７】上述した構成により、電荷蓄積膜に蓄積さ
れた電荷によって情報を記憶するＭＯＮＯＳ型ＥＥＰＲ
ＯＭメモリセルが構成される。なお、ゲート長は、0.5
μｍ以下0.01μｍ以上である。また、ソース領域３１１
及びドレイン領域３１２は、不純物（リン、砒素或いは
アンチモン）の表面濃度が1017cm-3〜1021cm-3となるよ
うに、拡散或いはイオン注入により形成される。また、
ソース領域３１１及びドレイン領域３１２の深さは、10
〜500nm程度である。
【００８８】以下、ＯＮＯ膜の構造及び製造方法につい
て詳述する。
【００８９】まず、シリコン基板上３０１上に、シリコ
ン酸化膜３０２を2〜5nmの厚さで形成する。シリコン酸
化膜３０２は、ＭＯＮＯＳ素子におけるトンネル酸化膜
であり、シリコン酸化膜３０２を通して電子或いはホー
ルが注入される。
【００９０】次に、湿式の前処理等を行わずに、シリコ
ン酸化膜３０２上に、ＬＰＣＶＤ法により、シリコンソ
ースとしてＴＣＳを用いて、シリコン窒化膜（ＴＣＳ−
ＳｉＮ膜）３０６を1〜4nmの厚さで形成する。続いて、
ＬＰＣＶＤ法により、シリコンソースとしてＤＣＳを用
いて、シリコン窒化膜（ＤＣＳ−ＳｉＮ）３０３を2〜2
0nmの厚さで形成する。ＤＣＳ−ＳｉＮ膜３０３は、Ｔ
ＣＳ−ＳｉＮ膜３０６を形成した後、基板を大気に晒さ
ずに連続的に形成する。窒化種には、還元雰囲気でシリ
コン窒化膜３０６及び３０３を形成できるため、アンモ
ニアを用いることが望ましい。ＴＣＳ−ＳｉＮ膜３０６
の典型的な成膜条件は、温度700℃〜900℃、圧力0.01to
rr〜10Torr、ＴＣＳ流量/窒化種流量の比0.01〜1であ
る。ＤＣＳ−ＳｉＮ膜３０３の典型的な成膜条件は、温
度600℃〜900℃、圧力0.01torr〜10Torr、ＤＣＳ流量/
窒化種流量の比0.01〜1である。
【００９１】成膜温度が700度から900度の範囲の場合、
ＴＣＳを用いて形成されたシリコン窒化膜では、Ｓｉ−
Ｈボンドの密度は1×1020cm-3よりも小さく、Ｎ−Ｈボ
ンドの密度は7×1021cm-3程度となる。一方、シラン或
いはＤＣＳを用いて形成されたシリコン窒化膜では、Ｓ
ｉ−Ｈボンドの密度は3×1020cm-3よりも大きく、Ｎ−
Ｈボンドの密度は7×1021cm-3よりも小さい。このこと
は、蓄積状態の保持特性を向上させるためには、Ｎ−Ｈ
ボンドではなく、Ｓｉ−Ｈボンドを従来よりも減少させ
ることが重要であることを示している。また、ＳｉＮ膜
中のＳｉ−Ｈボンドは、シリコンソースガス中のＨの割
合を減らすことによって、減少できることを示してい
る。
【００９２】また、ＴＣＳ−ＳｉＮに含有された水素の
濃度は、シラン或いはＤＣＳを用いて形成されたシリコ
ン窒化膜に含有された水素の濃度よりも高い。図２１
は、シリコン基板上に、ＳｉＯ2膜、ＴＣＳ−ＳｉＮ膜
及びＤＣＳ−ＳｉＮ膜を順次形成した試料の測定結果を
示したものである。横軸は深さであり、縦軸は水素濃度
である。図２１からわかるように、ＴＣＳ−ＳｉＮ膜に
含有される水素の濃度は５×１０21／ｃｍ3 よりも高
く、ＤＣＳ−ＳｉＮ膜に含有される水素の濃度は５×１
０21／ｃｍ3 よりも低くなっている。
【００９３】以上のように、本実施形態では、下層側の
ＴＣＳ−ＳｉＮ膜の方が上層側のＤＣＳ−ＳｉＮ膜より
も、Ｓｉ−Ｈ結合の密度は低く且つ水素濃度は高い。し
たがって、従来技術の項で述べた特開昭60-60770の構造
とは全く異なる。また、ジクロロシランとアンモニアに
よって形成したＳｉＮ膜では、Ｓｉ−Ｈ結合が増加する
と水素濃度も増加することが、本発明者らによって確認
されているが(特願2001-2975)、本実施形態はこのよう
な構造とも基本的に異なる。また、本実施形態では、Ｔ
ＣＳ−ＳｉＮ膜のＮ/Ｓｉ組成比は1.32より大きい。一
方、シラン或いはジクロロシランを用いて形成されたＳ
ｉＮ膜では、Ｎ/Ｓｉ組成比は1.32より小さい。したが
って、シラン或いはジクロロシランを用いて形成された
シリコン窒化膜では、本実施形態の積層構造が実現でき
ないことは明白である。
【００９４】図２３は、本実施形態の構造を用い、トン
ネル電流による書き込み/消去（Ｗ/Ｅ)を10万回行った
後の電荷保持特性を示したものである。（ｂ）は、ＴＣ
Ｓ−ＳｉＮ膜の形成後、ＤＣＳ−ＳｉＮ膜の形成前に、
基板を酸素を含む雰囲気に10 6Langmuir以上曝した場合
である。（ａ）は、ＴＣＳ−ＳｉＮ膜の形成後、ＤＣＳ
−ＳｉＮ膜の形成前に、基板を酸素を含む雰囲気に105L
angmuir以上は曝さずに、ＴＣＳ−ＳｉＮ膜及びＤＣＳ
−ＳｉＮ膜を連続的に形成した場合である。ここで、中
性フラットバンド電圧は、-0.5V±0.2Vと見積もられ
る。書き込み/消去後のホール及び電子の保持特性は、
明らかに連続的に成膜した方が良好である。従来は、酸
素結合を増やすことにより電荷保持特性が良くなると言
われていたが、上述した結果から、酸素結合を減らした
方が電荷保持特性が良くなることがわかる。したがっ
て、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜を連続的に
形成することが望ましい。
【００９５】また、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ
膜との界面付近の酸素濃度が大きくなると、界面を含ん
だＳｉＮ膜全体の誘電率が低下する。そのため、書き込
み/消去電圧が増大してしまう。書き込み/消去電圧が増
大すると、10万回の書き込み/消去後の電荷保持特性の
劣化が著しくなる。図２２は、シリコン基板上に、ＴＣ
Ｓ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜を順次形成した試料
の測定結果を示したものである。横軸は深さであり、縦
軸は酸素濃度である。図２２からわかるように、基板を
大気に晒さずに、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜
を連続的に形成した試料では、ＴＣＳ−ＳｉＮ膜とＤＣ
Ｓ−ＳｉＮ膜の界面での酸素濃度は１×１０22／ｃｍ3
よりも低くなっている。したがって、ＴＣＳ−ＳｉＮ膜
とＤＣＳ−ＳｉＮ膜との界面での酸素濃度を、１×１０
22／ｃｍ3 よりも低くすることが望ましい。
【００９６】また、下層側のＴＣＳ−ＳｉＮ膜は、スト
イキオメトリーに近い、電荷トラップの少ない膜である
ことが望ましい。一方、上層側のＤＣＳ−ＳｉＮ膜は、
シリコンリッチなトラップの多い膜であることが望まし
い。例えば、ＤＣＳ以外にも、ヘキサクロロジシラン
（Ｓｉ2Ｃｌ6）などを用いても、電荷トラップの多いＳ
ｉＮ膜を得ることが可能である。窒化種としては、酸化
還元反応を制御できるものであればよく、ＮＯやＮ2Ｏ
等を用いることも可能である。
【００９７】図１７の説明にもどる。ＤＣＳ−ＳｉＮ膜
３０３を形成した後、湿式の前処理等を行わずに、ＤＣ
Ｓ−ＳｉＮ膜３０３上にシリコン酸化膜（トップ酸化
膜）３０４を厚さ2〜10nm形成する。このシリコン酸化
膜３０４は、電極からの電荷注入や電荷蓄積膜から電極
側への電荷のリークを防ぐものである。続いて、トップ
酸化膜３０４の膜質を向上させるため、デンシファイア
ニールを行う。温度850℃で、酸素及び水素による燃焼
酸化を行ってもよい。
【００９８】次に、湿式の前処理等を行わずに、シリコ
ン酸化膜３０４上にゲート電極３０５の形成等を行う。
ゲート電極は、例えばＬＰＣＶＤ法により、シランを用
いて、成膜温度600℃で、200nm程度の厚さ形成する。さ
らに、不純物のイオン注入工程、活性化工程等を経て、
図１７のＭＯＮＯＳ構造が得られる。
【００９９】以上のようにして得られたＭＯＮＯＳ素子
において、トンネル電流による基板からの電子注入を行
い、蓄積電荷の重心を調べた。図２５は本実施形態の場
合であり、図２６はＤＣＳ−ＳｉＮ膜による単層膜の場
合の比較例である。横軸は、電荷蓄積膜とボトム絶縁膜
との界面からの電荷重心の深さであり、縦軸は、蓄積電
荷密度である。測定温度は、213K(-60℃)、253K(-20℃)
および300K(27℃)である。ＴＣＳ−ＳｉＮ膜の厚さは2
±0.3nmである。
【０１００】図２６より、ＤＣＳ−ＳｉＮ単層膜では、
温度を下げるにしたがって蓄積電荷の重心は基板側に近
くなっていくことがわかる。温度の低下とともに電荷の
重心が基板側に近くなると、低温で書き込みを行った後
に、書き込み温度よりも高い温度で保持を行うと、蓄積
電荷の基板側へのトンネル電流によってリークが増大す
る。結果として、素子特性の電荷保持特性の劣化が著し
くなってしまう。そのため、単層膜を用いた素子では、
低温での動作保証が困難になる。一方、図２５に示すよ
うに、本実施形態の積層構造においては、電荷の深さに
温度依存性はなく、-60℃までほぼ同じ深さを保ってい
る。したがって、本実施形態による積層構造を用いるこ
とで、低温下での特性劣化を防止することができる。よ
って、氷点下、例えば-20℃での使用に耐える素子を実
現できる。
【０１０１】また、図２５と図２６を比較すると、本実
施形態の方が、蓄積電荷の重心が深くなっている。蓄積
電荷密度が1uC/cm2以下の場合には、ＴＣＳ−ＳｉＮ膜
とＤＣＳ−ＳｉＮ膜の界面の位置が、ほぼ重心位置に対
応している。したがって、界面に酸素が添加されていな
くても、従来よりも深い位置に電荷をトラップさせるこ
とができる。これにより、蓄積電荷の基板側へのトンネ
ル電流に起因したリークを減少させることができる。
【０１０２】なお、詳細な検討より、ＴＣＳ−ＳｉＮ膜
とＤＣＳ−ＳｉＮ膜の界面の深さは、図２６の重心位置
よりも深い、1nm以上で4nm以下が最適であることがわか
った。また、界面が4nmより深いと、トンネル注入によ
って注入された電子がほとんどＴＣＳ−ＳｉＮ膜にトラ
ップされてしまうため、トラップ位置を深くする効果が
得られないことも判明した。
【０１０３】なお、ここでは、本実施形態の積層膜構造
を用いることにより、トンネル注入による電荷重心を深
くできることを示したが、ホットエレクトロン注入によ
ってＳｉＮ膜にキャリアを注入する場合も、注入キャリ
アのエネルギーが大きいため、キャリアが界面に達する
確率が増大し、同様の効果が得られる。
【０１０４】図２４は、1から5MV/cmの弱い誤書き込み
ストレスを印加した場合のフラットバンド電圧を示した
ものである。横軸は書き込みフラットバンド電圧が2Vと
なるプログラム電圧値であり、縦軸は誤書き込みストレ
ス後のフラットバンド電圧である。誤書き込みフラット
バンド電圧が低い方が、誤書き込みストレスに対する耐
性があることになる。なお、本特性は、105回の書き込
み/消去ストレスを印加した後の特性である。
【０１０５】本実施形態の積層構造では、ＤＣＳ−Ｓｉ
Ｎ膜よりも電子トラップの少ないＴＣＳ−ＳｉＮ膜を、
トンネル界面近傍に形成している。そのため、図２４か
ら明らかなように、本実施形態では、弱い電界ストレス
を印加した場合のキャリア注入量を、ＴＣＳ−ＳｉＮ単
層膜及びＤＣＳ−ＳｉＮ単層膜の場合よりも、減少させ
ることができる。このような積層構造の誤書き込みスト
レスに対する耐性は、本発明者らが発見したものであ
り、従来は報告されていない。
【０１０６】上述した結果から、誤書き込みストレス
が、読み出し時に必然的に加わる構造、すなわち、書き
込みしきい電圧の上限よりも高い電圧が読み出し時に制
御電極に印加される素子に対して、本実施形態の積層構
造を有効であることがわかる。本実施形態の積層構造を
用いることにより、誤書き込ストレスによるしきい電圧
の変化を抑制することができ、読み出し時におけるデー
タ破壊を防止することができる。
【０１０７】このような構造の例としては、特開平11-2
24908号公報に示されているような、複数のメモリセル
の電流端子を直列接続したNAND型の素子があげられる
（図２７参照）。また、米国特許6215148に記載されて
いるような、電荷蓄積膜のソース近傍の領域と電荷蓄積
膜のドレイン近傍の領域とで、互いに独立して電荷が蓄
積される構造を有する素子もあげられる。
【０１０８】図１８は、本実施形態に係るＭＯＮＯＳ素
子の第１の変形例を示した断面図である。なお、図１７
に示した構成要素と対応する構成要素には同一の参照番
号を付している。
【０１０９】本変形例は、ゲート電極３０５と金属性導
電膜３１０との間に導電体膜３２２を設け、側壁絶縁膜
３０８の側面上に絶縁膜３２１を設けたものである。こ
のような構造によれば、ソース領域３１１からドレイン
領域３１２に向かう方向と同一方向に、ゲート電極３０
５に接続された制御線を形成することができる。このよ
うな構造により、ＡＮＤ構造やVirtural Ground Array
構造を形成することもできる。なお、導電体膜３２２
は、10〜500nmの厚さのポリシリコン膜であり、不純物
（砒素、リンまたはボロン）が1×1019〜1×1021cm-3添
加されている。絶縁膜３２１には、シリコン酸化膜また
はシリコン窒化膜が用いられる。この絶縁膜３２１は、
ソース領域３１１及びドレイン領域３１２形成後に、隣
接するゲート電極間に埋め込み形成される。
【０１１０】図１９は、本実施形態に係るＭＯＮＯＳ素
子の第２の変形例を示した断面図である。なお、図１７
に示した構成要素と対応する構成要素には同一の参照番
号を付している。
【０１１１】本変形例では、ソース領域３１１からドレ
イン領域３１２に向かう方向と同一方向に、金属性導電
膜３１０からなる制御線が形成されている。また、本変
形例では、シリコン酸化膜からなる素子分離絶縁膜３２
３が、ソース領域３１１及びドレイン領域３１２上に自
己整合的に形成されている。以下、本変形例を詳細に説
明する。
【０１１２】シリコン基板３０１上には、厚さ0.5〜10n
mのボトム絶縁膜（トンネル絶縁膜）３０２が形成され
ている。このボトム絶縁膜３０２は、例えばストライプ
状であり、その両側にはシリコン酸化膜からなる素子分
離絶縁膜３２３（厚さ0.05〜0.5μｍ）が形成されてい
る。ボトム絶縁膜３０２及び素子分離絶縁膜３２３上に
は、1nm以上4nm以下の厚さのＴＣＳ−ＳｉＮ膜３０６が
形成されている。ＴＣＳ−ＳｉＮ膜３０６上には、2nm
以上20nm以下の厚さのＤＣＳ−ＳｉＮ膜３０３が形成さ
れている。
【０１１３】このような構造は、以下のようにして得ら
れる。まず、ボトム絶縁膜３０２をシリコン基板３０１
上に形成する。続いて、ＴＣＳ−ＳｉＮ膜３０６及びＤ
ＣＳ−ＳｉＮ膜３０３を全面に堆積し、それらをパター
ニングする。その後、酸化雰囲気でシリコン基板３０１
を酸化することにより、素子分離絶縁膜３２３が形成さ
れる。
【０１１４】素子分離絶縁膜３２３の下方には、深さ10
〜500nmのソース領域３１１及びドレイン領域３１２が
設けられている。ソース領域３１１及びドレイン領域３
１２は、拡散またはイオン注入によって形成され、不純
物（リン、砒素又はアンチモン）の表面濃度は1017cm-3
〜1021cm-3程度である。ソース領域３１１及びドレイン
領域３１２は、パターニングされた電荷蓄積層３０３及
び３０６をマスクとして用いることにより、素子分離絶
縁膜３１３に対して自己整合的に形成することができ
る。
【０１１５】上述した構造上には、厚さ5nm以上30nm以
下のブロック絶縁膜３０４が形成されている。ブロック
絶縁膜３０４には、シリコン酸化膜またはシリコン酸窒
化膜が用いられる。ブロック絶縁膜３０４上には、ポリ
シリコン膜からなるゲート電極３０５が10〜500nmの厚
さで形成されている。ポリシリコン膜中には、不純物
（リン、砒素またはボロン）が、1×1019cm-3〜1×1021
cm-3含有されている。ボロン濃度は、シリコン酸化膜中
のボロンの異常拡散を防止し、ｐ型ＭＯＳトランジスタ
のしきい電圧を安定化する観点から、1×1020cm-3以下
とすることが望ましい。また、ポリシリコン膜中の不純
物濃度を1×1019cm-3以上とすると、ゲート電極３０５
の空乏化によってＯＮＯ積層膜に加わる電界が小さくな
るため、消去時間の増大を防止することができる。
【０１１６】ブロック絶縁層３０４には、ＴＥＯＳやＨ
ＴＯなど、堆積シリコン酸化膜を用いてもよい。あるい
は、ＳｉＮ膜３０３を酸化することによって得られるシ
リコン酸化膜またはシリコン酸窒化膜を用いてもよい。
【０１１７】ゲート電極３０５上には、金属性導電膜３
１０が10〜500nmの厚さで形成されている。金属性導電
膜３１０は、複数のゲート電極を接続するゲート配線と
なる。金属性導電膜３１０上には、シリコン窒化膜やシ
リコン酸化膜からなる絶縁膜３０９が、5〜500nmの厚さ
で形成されている。
【０１１８】なお、本変形例においても、書き込み/消
去時に印加される電界のばらつきに起因するしきい電圧
の広がりを防止するために、シリコン基板３０１とソー
ス領域３１１との境界からシリコン基板３０１とドレイ
ン領域３１２との境界までの領域において、ＯＮＯ膜を
構成する各膜３０２、３０６、３０３及び３０４の厚さ
がそれぞれ均一であることが望ましい。
【０１１９】本変形例では、図１７に示したＭＯＮＯＳ
型素子で得られる効果の他、さらに以下のような効果が
得られる。
【０１２０】ソース領域３１１からドレイン領域３１２
に向かう方向と同一方向に、ゲート電極３０５に接続さ
れた制御線が形成されている。そのため、隣接するメモ
リセルのソース領域およびドレイン領域を並列接続する
構造、例えばＡＮＤ型構造やVirtual Ground Array構造
を実現するのに適している。また、素子分離絶縁膜３２
３に対して、ソース領域３１１、ドレイン領域３１２、
電荷蓄積層膜３０３及び３０６を自己整合的に形成する
ことができる。したがって、それらの層間でのアライメ
ントマージンを確保する必要がなく、高密度のメモリセ
ルを実現することができる。
【０１２１】図２０は、本実施形態に係るＭＯＮＯＳ素
子の第３の変形例を示した断面図である。なお、図１７
に示した構成要素と対応する構成要素には同一の参照番
号を付している。
【０１２２】本変形例は、基本的には第２の変形例と同
様であるが、素子分離絶縁膜が形成されていない点が第
２の変形例と異なっている。
【０１２３】本変形例のメモリセルは、以下のようにし
て形成することができる。まず、シリコン基板３０１の
表面領域に、ソース領域３１１及びドレイン領域３１２
をイオン注入によって形成する。続いて、ボトム絶縁膜
３０２、電荷蓄積膜３０６及び３０３、ブロック絶縁層
３０４を、シリコン基板３０１上に形成する。さらに、
ゲート電極３０５を形成するためのポリシリコン膜及び
金属性導電膜３１０を全面に堆積する。その後、上述し
た各膜をパターニングする。各膜の膜厚等については、
第２の変形例と同様でよい。
【０１２４】本変形例では、図１７に示したＭＯＮＯＳ
型素子で得られる効果の他、さらに以下のような効果が
得られる。
【０１２５】ソース領域３１１からドレイン領域３１２
に向かう方向と同一方向に、ゲート電極３０５に接続さ
れた制御線が形成されている。そのため、隣接するメモ
リセルのソース領域およびドレイン領域を並列接続する
構造、例えばＡＮＤ型構造やVirtual Ground Array構造
を実現するのに適している。また、ボトム絶縁膜３０
２、電荷蓄積膜３０６及び３０３、ブロック絶縁層３０
４の厚さが、素子分離絶縁膜の端部で変化することがな
いため、均一な厚さでメモリセルを実現することができ
る。したがって、書き込み/消去時のしきい電圧の分布
を小さくすることができる。
【０１２６】以上のように、本実施形態によれば、下層
側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の積
層構造を用いることにより、電荷保持特性に優れた半導
体装置を得ることが可能となる。
【０１２７】［実施形態６］本実施形態は、第５の実施
形態で説明した各構造に対して、重水素（Ｄ）を導入し
たものである。重水素を導入することで、劣化の非常に
少ない素子を実現することができる。
【０１２８】第５の実施形態で説明した例えば図１７の
ＭＯＮＯＳ素子に対し、1％〜100％重水素ガスを用いて
アニールを行った。アニール条件は、常圧、850℃以上1
000℃以下、1分〜2時間とした。界面及び電荷蓄積膜と
なるＳｉＮ膜中に存在する重水素の割合は、ＳＩＭＳに
よる分析により、全水素に対して１％以上であることが
確認されている。
【０１２９】重水素アニールを行ったＭＯＮＯＳ素子の
電気特性の評価結果について、図２８及び図２９を用い
て説明する。図２８及び図２９は、キャパシタ（面積0.
01mm 2）の評価結果であり、10万回の書き込み/消去後に
測定したものである。図２８は電荷保持特性であり、図
２９は誤書き込み特性である。また、図２８及び図２９
には、３種類のサンプル（アニール無し、窒素アニー
ル、重水素アニール）の評価結果を示してある。
【０１３０】図２８は、ディケイレートの測定結果であ
る。フラットバンド電圧の変化が３Vになるように書き
込みを行った状態で、電荷保持特性を測定した。図２８
からわかるように、ディケイレートは、重水素アニール
を行うことによって改善されている。
【０１３１】図２９は、誤書き込み特性を示したもので
ある。誤書き込み特性は、フラットバンド電圧が-1Vに
なるように消去を行い、5Vの電圧を300秒印加した後の
フラットバンド電圧を測定することで評価した。ＮＡＮ
Ｄ構造の素子においては、例えば16個のセルが直列に接
続されており、あるセルを読み出す際に、残りのセルに
も読み出し電圧が印加される。消去状態において5Vの電
圧が300秒印加されると、わずかながら書き込みが行わ
れ、フラットバンド電圧が上昇する（誤書き込み）。図
２９からわかるように、誤書き込み特性は、重水素アニ
ールによって大きく改善されている。
【０１３２】上述した２つの特性値から、10年後で読み
出しストレス印加後のメモリウィンドウが求まる。特性
が最も優れているのは、電荷保持特性および誤書き込み
特性の両者が改善された重水素アニールのサンプルであ
る。重水素アニールサンプルでは、10万回の書き込み/
消去による劣化が少ない。
【０１３３】書き込み/消去によるストレスでは、界面
および膜中に欠陥が形成されていると考えられる。これ
らの欠陥は、蓄積電荷の基板側へのリークを増大させる
ことで電荷保持特性を劣化させ、基板から窒化膜中への
リークを増大させることで誤書き込み特性を劣化させ
る。これら特性を劣化させる欠陥の一つとして、Ｓｉ−
Ｈ結合（ここでは、便宜上、シリコンと軽水素との結合
をＳｉ−Ｈ結合と表す）が考えられる。Ｓｉ−Ｈ結合で
は、書き込み/消去による電界ストレスによって軽水素
原子がはずれ、シリコンのダングリングボンドが形成さ
れてしまう。シリコンのダングリングボンドは、電子お
よびホールをトラップするサイトとして機能すると考え
られる。重水素アニールを行った場合には、欠陥が重水
素によって置換され、Ｓｉ−Ｄ結合が形成されている。
したがって、結合が切れにくく、書き込み/消去による
欠陥生成が少ない。そのために、特性の劣化が少ないと
考えられる。また、ＴＣＳ−ＳｉＮでは、Ｓｉ−Ｈ結合
がほとんどないため、Ｎ−Ｈ結合をＮ−Ｄ結合で置換す
ることにより、結合が切れにくくなっている可能性もあ
る。いずれにせよ、ＳｉＮを積層した電荷蓄積膜やＴＣ
Ｓ−ＳｉＮ膜を用いた電荷蓄積膜に重水素を含有させる
ことにより、電荷蓄積膜の特性を改善できることを、本
願発明者らは初めて見いだした。
【０１３４】重水素の導入方法は、アニール法に限定さ
れない。例えば、シリコン窒化膜を形成する時に、重水
素を含んだシリコンソース或いは重水素を含んだ窒化種
を用いるようにしてもよい。また、電極となるポリシリ
コン膜を形成する時に、重水素を含んだシリコンソース
を用いるようにしてもよい。さらに、低温アニールで
も、圧力を高くすれば重水素の導入が可能である。いず
れの方法によっても、重水素導入の効果が得られる。
【０１３５】なお、上述した例では、ＴＣＳ−ＳｉＮ膜
とＤＣＳ−ＳｉＮ膜との積層構造としたが、重水素を含
有するシリコン窒化膜の単層構造を採用することも可能
である。以下、この例について説明する。
【０１３６】重水素を含有したシリコン窒化膜の形成方
法としては、大きく分けて二つの方法があげられる。第
１は、重水素を含有したシリコンソース(軽水素を重水
素で置換したシリコンソース)と、重水素を含有した窒
素ソース（軽水素を重水素で置換した窒素ソース）を用
いる方法である。第２は、水素（軽水素及び重水素）を
含有しないシリコンソースと、重水素を含有した窒素ソ
ースを用いる方法である。なお、上記重水素を含有した
窒素ソースには、ＮＤ3(軽水素を重水素で置換したアン
モニア)或いはＮ2Ｄ4(軽水素を重水素で置換したヒドラ
ジン)があげられる。
【０１３７】第１の方法では、重水素を含有したシリコ
ンソースの値段が非常に高いため、量産に適用すること
が困難である。これに対して、第２の方法では、水素を
含有しないシリコンソースとして、安価なＴＣＳ或いは
ヘキサクロロジシラン（ＨＣＤ：Ｓｉ2Ｃｌ6）等を用い
ることができる。したがって、量産を考えた場合には、
第２の方法を用いることが好ましい。
【０１３８】水素を含有しないシリコンソースを用いれ
ば、シリコン窒化膜に含有される重水素の量はＮＤ3等
の純度のみに依存する。したがって、シリコン窒化膜に
含有された全水素の数に対する重水素の数の割合を、容
易に９０％以上にすることができる。実際にＨＣＤとＮ
Ｄ3を用いてシリコン窒化膜を形成した結果、1×1021cm
-3以上の重水素を含有し、全水素に対する重水素の割合
が９９％以上であるシリコン窒化膜を得ることができ
た。なお、シリコンソースとしてＴＣＳ或いはＨＣＤを
用い、窒素ソースとしてＮＤ3を用いた場合、シリコン
窒化膜中の塩素濃度は1×1019/cm3よりも高くなる。
【０１３９】以上のように、本実施形態によれば、シリ
コン窒化膜中に重水素を含有させることにより、シリコ
ン窒化膜の欠陥を低減することができ、電荷保持特性に
優れた半導体装置を得ることが可能となる。
【０１４０】なお、重水素を含有したシリコン窒化膜を
用いたデバイス構造は、先述した第１〜第５の実施形態
及び後述する第７の実施形態にも適用可能である。すな
わち、各実施形態において、下層側及び上層側のシリコ
ン窒化膜の両方に重水素を含有したシリコン窒化膜を用
いることが可能である。或いは、各実施形態において、
下層側シリコン窒化膜と上層側シリコン窒化膜の積層構
造の代わりに、重水素を含有したシリコン窒化膜の単層
構造を採用することも可能がある。
【０１４１】例えば、第１〜第３の実施形態において、
上述したような構造を用いることにより、重水素を含有
したシリコン窒化膜が軽水素のバリアとして機能する。
また、シリコン窒化膜から放出される水素のほとんどが
重水素となる。したがって、ゲート絶縁膜の特性や信頼
性を向上させることが可能となる。
【０１４２】［実施形態７］図３０は、本発明の第７の
実施形態に係る半導体装置の構造を示した断面図であ
る。本実施形態は、ＭＩＳＦＥＴの側壁絶縁膜としてシ
リコン窒化膜の積層構造を用いたものである。
【０１４３】まず、ボロン濃度が1015cm-3のｐ型層を有
するシリコン基板３４１を用意する。ｐ型層にボロン或
いはインジウムをイオン注入し、ｐ型層の濃度を最適化
してもよい。イオン注入のエネルギーは、例えば100〜1
000eVとする。このイオン注入により、ｐ型層（ｐ型ウ
エル）の濃度を1015〜1019cm-3としてもよい。その後、
トレンチ型の素子分離領域（図示せず）を形成する。
【０１４４】次に、シリコン基板３４１の表面を1〜100
nm程度酸化又は窒化して、ゲート絶縁膜３５４を形成す
る。次に、ゲート電極となるポリシリコン膜３４５を10
〜200nm堆積する。さらに、ポリシリコン膜３４５中に
リン、砒素又はボロンをイオン注入し、ポリシリコン膜
３４５を低抵抗化する。ゲート電極の低抵抗化をはかる
ために、ＷＳｉ膜、ＣｏＳｉ膜或いはＷ膜をポリシリコ
ン膜３４５上に10〜200nm程度堆積してもよい。さら
に、リソグラフィと反応性イオンエッチングによりポリ
シリコン膜３４５を加工して、ゲート電極を形成する。
【０１４５】次に、ゲート電極３４５の側壁を酸化又は
酸窒化することにより、1〜30nmの側壁シリコン絶縁膜
３４８を形成する。このとき、シリコン基板３４１の一
部も酸化され、シリコン酸化膜３４２が形成される。
【０１４６】次に、浅いソース拡散層３５１及びドレイ
ン拡散層３５２を形成するために、表面濃度が1017cm-3
〜1021cm-3となるように、不純物（リン、砒素又はアン
チモン）をイオン注入する。イオン注入の深さは、10〜
500(nm)程度とする。
【０１４７】次に、シリコン酸化膜３４２上に、ＬＰＣ
ＶＤ法により、ＴＣＳ−ＳｉＮ膜３４６を1nm以上4nm以
下の厚さで形成する。続いて、ＤＣＳ−ＳｉＮ膜３４３
を2nm〜20nmの厚さで形成する。これらのＳｉＮ窒化膜
３４３及び３４６は、深いソース拡散層３５１ａ及びド
レイン拡散層３５２ａを形成する際に生じる点欠陥の影
響や不純物拡散の影響が、ゲート電極３４５下に及ばな
いようにするためのものである。３４７はＴＣＳ−Ｓｉ
Ｎ膜３４６とＤＣＳ−ＳｉＮ膜３４３の界面領域であ
る。なお、ＤＣＳ−ＳｉＮ膜３４３は、ＴＣＳ−ＳｉＮ
膜３４６を形成した後、基板を大気に晒さずに連続的に
形成する。
【０１４８】なお、下層側のＴＣＳ−ＳｉＮ膜３４６
は、ストイキオメトリに近い、電荷トラップの少ない膜
が望ましい。上層側のＤＣＳ−ＳｉＮ膜３４３は、電荷
トラップが多い、シリコンリッチな膜が好ましい。ま
た、ＴＣＳ−ＳｉＮ膜３４６及び上層側のＤＣＳ−Ｓｉ
Ｎ膜３４３の形成条件等は、すでに述べた形成条件等と
同様である。
【０１４９】続いて、ＴＥＯＳ或いはＨＴＯを用いて、
シリコン酸化膜３５８を厚さ10〜200nm堆積する。さら
に、シリコン酸化膜３５８を異方性エッチングし、ゲー
ト電極３４５の側壁に対応した部分にシリコン酸化膜３
５８を残す。さらに、シリコン酸化膜３５８をマスクと
して、シリコン窒化膜３４６及び３４３をエッチングす
る。
【０１５０】次に、例えばｎ型不純物として砒素または
リンをイオン注入して、深いソース拡散層３５１ａ及び
ドレイン拡散層３５２ａを形成する。イオン注入の条件
は、加速電圧1〜100keV、ドーズ量1013〜1016cm-2とす
る。
【０１５１】次に、Ｎｉ、Ｃｏ又はＴｉからなる金属膜
を、厚さ0.01〜0.3μm全面に堆積する。続いて、600度
以上の熱処理を行い、金属膜とシリコンとを反応させ
る。この熱処理により、ソース拡散層３５１ａ及びドレ
イン拡散層３５２ａ上には金属シリサイド膜３５０ａが
形成され、ポリシリコン膜３４５上には金属シリサイド
膜３５０ｂが形成される。さらに、シリコンと反応せず
に残った金属膜を除去する。
【０１５２】その後の工程は、図示しないが、シリコン
酸化膜、ＰＳＧ又はＢＰＳＧからなる層間絶縁膜を20〜
1000nm堆積する。続いて、リソグラフィと反応性イオン
エッチングにより、配線溝及びコンタクト孔を形成す
る。さらに、シリサイド膜（ＴｉＳｉ膜、ＷＳｉ膜な
ど）或いは金属膜（Ａｌ膜、Ｗ膜など）を堆積し、配線
を形成する。
【０１５３】以上のように、本実施形態では、ＭＩＳＦ
ＥＴの側壁絶縁膜として、ＴＣＳ−ＳｉＮ膜３４６及び
ＤＣＳ−ＳｉＮ膜３４３の積層構造を用いている。以
下、図３０に示したＭＩＳＦＥＴを、論理回路素子とし
て用いた場合の効果について説明する。
【０１５４】図３１は、図３０に示したｎ型ＭＩＳＦＥ
Ｔ３６１にｐ型ＭＩＳＦＥＴ３６２を接続して、ＣＭＯ
Ｓインバータを形成した回路図である。
【０１５５】インバータの入力ＶinがＶDDからグランド
GNDまで変化する場合、ｎ型ＭＩＳＦＥＴ３６１のドレ
インとゲート間には±ＶDDの電圧ストレスが印加され
る。例えば、ドレイン３５２がGND、ゲート３４５がVDD
の場合には、絶縁膜３４２をトンネル絶縁膜、ＳｉＮ膜
３４３及び３４６を電荷蓄積膜、側壁絶縁膜３４８をブ
ロック絶縁膜としたＭＯＮＯＳ構造が形成され、ドレイ
ン３５２から電荷蓄積膜に電子が注入される電界が印加
される。逆に、ドレイン３５２がＶDD、ゲート３４５が
GNDの場合、側壁絶縁膜３４８をトンネル絶縁膜、Ｓｉ
Ｎ膜３４３及び３４６を電荷蓄積膜、絶縁膜３４２をブ
ロック絶縁膜としたＭＯＮＯＳ構造が形成され、ゲート
３４５から電荷蓄積膜に電子が注入される電界が印加さ
れる。
【０１５６】図３１のインバータを動作させると、図３
０のＳｉＮ膜３４３及び３４６、特にゲート絶縁膜３５
４のごく近傍のＳｉＮ膜３４３及び３４６に、符号の異
なる電界が印加される。そのため、ＳｉＮ膜３４３及び
３４６の劣化が生じる。しかしながら、実施形態の構造
では、ＳｉＮ膜３４３及び３４６の積層構造を用いるこ
とで、すでに説明したように、ＳｉＮ膜への電子注入を
抑制することができる。したがって、ＳｉＮ膜への電子
蓄積によるソース/ドレイン領域の抵抗上昇や、しきい
電圧の経時変化といった問題を防ぐことができる。もち
ろん、先の実施形態で述べたような効果が得られること
は言うまでもない。
【０１５７】なお、上述した各実施形態は、種々の変形
が可能である。例えば、素子分離膜や絶縁膜の形成方法
は、シリコン基板をシリコン酸化膜やシリコン窒化膜に
変換する方法以外にも、堆積したシリコン膜に酸素イオ
ンを注入する方法や、堆積したシリコン膜を酸化する方
法を用いてよい。
【０１５８】また、半導体基板には、ｐ型シリコン基板
の代わりにｎ型シリコン基板を用いてよい。また、半導
体基板として、ＳＯＩ基板を用いてもよい。さらに、半
導体基板として、ＳｉＧｅ基板、ＳｉＧｅＣ基板など、
シリコンを含む単結晶半導体基板を用いてもよい。ま
た、ｎ型素子の代わりにｐ型素子を形成してもよい。こ
の場合、ｐ型不純物には、インジウムやボロンを用いる
ことができる。
【０１５９】また、ゲート電極に用いる半導体には、Ｓ
ｉの他、ＳｉＧｅやＳｉＧｅＣを用いてもよい。また、
ゲート電極には、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、
ＰｄまたはＮｉなどの金属、或いはそれらの金属のシリ
サイドを用いてもよい。また、上記材料の積層膜を用い
てもよい。Ｓｉ、ＳｉＧｅ或いはＳｉＧｅＣは、多結晶
でもアモルファスでもよく、それらの積層構造でもよ
い。Ｓｉを含有した半導体を用いることにより、ｐ型の
ゲート電極を形成することができ、ゲート電極からの電
子注入を防ぐことができる。さらに、電荷蓄積層はドッ
ト状に配置されていてもよい。
【０１６０】［実施形態８］図３２は、本発明の第８の
実施形態に係る半導体装置（不揮発性メモリ）の構造を
示した断面図である。
【０１６１】シリコン基板４０１上には、トンネル絶縁
膜４０２、電荷蓄積膜となる浮遊ゲート電極４０３、中
間絶縁膜４０４、制御ゲート電極４０５が、順次形成さ
れている。また、シリコン基板４０１上及びゲート構造
の周囲には、側壁酸化膜４０６が形成されている。さら
に、ゲート構造を挟んで、ソース領域４０７及びドレイ
ン領域４０８が形成されている。図３２に示した例で
は、トンネル絶縁膜４０２は、浮遊ゲート電極４０３の
直下にのみ存在しているが、浮遊ゲート電極４０３の外
側にまで延在していても良い。
【０１６２】トンネル絶縁膜４０２は、シリコン窒化膜
で形成され、シリコン窒化膜中には窒素に結合した水素
が含まれている。この水素の主成分は重水素（Ｄ）であ
る。また、トンネル絶縁膜１２の物理的な膜厚は9nm
（シリコン酸化膜の膜厚に換算した膜厚は5.5nm）であ
る。
【０１６３】窒素に結合した水素の90％が重水素である
メモリ素子を用いて、10万回の書込み/消去後のデバイ
ス信頼性を、従来技術（窒素に結合している水素の実質
的に全てが軽水素であるメモリ素子）と比較した。動作
時に、トンネル絶縁膜に印加される電圧は7.9Vとした。
本実施形態では、従来技術と比較して、書き込み/消去
時にトンネル絶縁膜に生じるＳＩＬＣ（Stress Induced
Leakage Current）と呼ばれる低電界リーク電流が、２
桁程度低下した。また、メモリ素子の誤動作発生率が1/
10以下に低減され、データ保持時間が２桁程度向上し
た。
【０１６４】上述した効果は、窒素と重水素との結合
（Ｎ−Ｄ結合）が有するベンディングモードと呼ばれる
固有振動波数が、シリコンと窒素との結合（Ｓｉ−Ｎ結
合）が有するストレッチングモードと呼ばれる固有振動
波数に近いために起こると解釈できる。すなわち、書き
込み/消去動作時にトンネル絶縁膜中を高エネルギーの
電子が通過する際、Ｎ−Ｄ結合に与えられるエネルギー
は、共振現象によって速やかに周囲のＳｉ−Ｎ結合に分
配される。そのため、Ｎ−Ｄ結合は切断されることはな
い。したがって、トンネル絶縁膜中に原子レベルの構造
欠陥が生じることはなく、リーク電流発生が抑制された
と解釈できる。
【０１６５】Ｎ−Ｄ結合のベンディングモード固有振動
波数は、Ｎ−Ｈ結合（ここでは、便宜上、窒素と軽水素
との結合をＮ−Ｈ結合と表す）のベンディングモード固
有振動波数（1190cm-1）から見積もると、1190×√2＝8
40cm-1となる。一方、Ｓｉ−Ｎ結合のストレッチングモ
ード固有振動波数を実測したところ、ＬＰＣＶＤ法で堆
積したシリコン窒化膜では830±100cm-1、シリコン基板
をアンモニアガス雰囲気で熱窒化して形成したシリコン
窒化膜では850±90cm-1、シリコン酸化膜をアンモニア
ガス雰囲気で熱窒化して形成したシリコン窒化膜では88
0±40cm-1であった。これらの結果は、上記の共振現象
モデルを支持する。
【０１６６】なお、上述した効果は、トンネル窒化膜中
におけるＮ−Ｈ結合の数を［N-H］、Ｎ−Ｄ結合の数を
［N-D］として、（[N-D]／（［N-H］＋[N-D]））が0.5
よりも大きい場合に顕著に現れる。十分な効果を得るに
は、上記比率が0.9より大きいことが望ましい。また、
トンネル窒化膜中には酸素が含有されていてもよい。ト
ンネル窒化膜中における窒素濃度を［N］、酸素濃度を
［O］として、上記効果は、（[N]／（［N］＋[O]））が
0.5よりも大きい場合に顕著に現れる。十分な効果を得
るには、上記比率が0.9より大きいことが望ましい。
【０１６７】なお、本実施形態のシリコン窒化膜は、Ｔ
ＣＳ並びに軽水素を重水素（Ｄ）で置換したアンモニア
（ＮＤ3）をソースガスとして用いた、ＬＰＣＶＤ法に
よって形成することができる。この方法によって、[N-
D]／（［N-H］＋[N-D]）＞0.9、かつ、[N]／（［N］＋
[O]）＞0.9のシリコン窒化膜を得ることが可能である。
【０１６８】また、ＴＣＳの代わりにＤＣＳを用いても
良い。この場合には、[N-D]／（［N-H］＋[N-D]）＝0.8
〜0.9、[N]／（［N］＋[O]）＝0.9のシリコン窒化膜を
得ることができる。また、軽水素を重水素（Ｄ）で置換
したシラン（ＳｉＤ4）と窒素（Ｎ2）をソースガスとし
た、プラズマＣＶＤ法を用いても良い。この場合には、
[N-D]／（［N-H］＋[N-D]）＞0.9、[N]／（［N］＋
[O]）＝0.8〜0.9のシリコン窒化膜を得ることができ
る。さらに、これらのシリコン窒化膜を酸化しても良
い。この場合には、膜中の酸素濃度は増加するが、膜中
の水素の総量を低減することができるので、デバイスの
信頼性を向上させることができる。
【０１６９】なお、シリコン窒化膜中の［N-H］や[N-D]
は、透過型のフーリエ変換型赤外吸収法（FT-IR法）で
算出可能である。例えば、［N-H］は振動波数3340cm-1
付近のストレッチングモードの振動ピークから、[N-D]
は振動波数2370cm-1付近のストレッチングモードの振動
ピークから、算出することができる。
【０１７０】以上のように、本実施形態によれば、書き
込み/消去時に生じるトンネル絶縁膜のリーク電流を大
幅に低減させることができ、不揮発性メモリ素子の電荷
保持特性を向上させることができる。
【０１７１】［実施形態９］図３３は、本発明の第９の
実施形態に係る半導体装置（不揮発性メモリ）の構造を
示した断面図である。シリコン基板４２１上には、トン
ネル絶縁膜（ボトム絶縁膜）４２２、電荷蓄積膜となる
シリコン窒化膜４２３、トップ絶縁膜４２４及び制御ゲ
ート電極４２５が、順次形成されている。また、シリコ
ン基板４２１上及びゲート構造の周囲には、側壁酸化膜
４２６が形成されている。さらに、ゲート構造を挟ん
で、ソース領域４２７及びドレイン領域４２８が形成さ
れている。すなわち、本実施形態は、ＭＯＮＯＳ構造を
有する不揮発性メモリに関するものである。なお、図３
３に示した例では、トンネル絶縁膜４２２は、制御ゲー
ト電極４２５の直下にのみ存在しているが、制御ゲート
電極４２５の外側にまで延在していても良い。
【０１７２】トンネル絶縁膜４２２は、シリコン窒化膜
で形成され、シリコン窒化膜中には窒素に結合した水素
が含まれている。この水素の主成分は重水素（Ｄ）であ
る。なお、トンネル絶縁膜４２２（シリコン窒化膜）の
基本的な構成及び製造方法等については、第８の実施形
態と同様である。
【０１７３】本実施形態においても、シリコン窒化膜中
に重水素を含有させることで、第８の実施形態と同様
に、不揮発性メモリ素子の電荷保持特性を向上させるこ
とができる。
【０１７４】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【０１７５】
【発明の効果】本発明によれば、下層側シリコン窒化膜
と上層側シリコン窒化膜との積層構造を用いることによ
り、特性及び生産性に優れた半導体装置を得ることが可
能となる。
【０１７６】また、本発明によれば、下層側シリコン窒
化膜と上層側シリコン窒化膜との積層構造を用いること
により、電荷保持特性等に優れた半導体装置を得ること
が可能となる。
【０１７７】さらに、本発明によれば、シリコン窒化膜
に重水素を含有させることにより、電荷保持特性等に優
れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図６】本発明の実施形態に係り、ＳｉＮ膜におけるＮ
/Ｓｉ組成比とリーク電流との関係を示した図である。
【図７】本発明の実施形態に係り、ＳｉＮ膜におけるＮ
/Ｓｉ組成比と密度との関係を示した図である。
【図８】本発明の第２の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製
造方法の一部を示した断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の
構造を示した断面図である。
【図１４】本発明の第４の実施形態に係る半導体装置の
構造を示した断面図である。
【図１５】本発明の実施形態に係り、各種のシリコン窒
化膜について電荷保持特性を示した図である。
【図１６】本発明の実施形態に係り、シリコン窒化膜の
膜厚を変化させたときの電荷保持特性を示した図であ
る。
【図１７】本発明の第５の実施形態に係る半導体装置の
一例を示した断面図である。
【図１８】本発明の第５の実施形態に係る半導体装置の
他の例を示した断面図である。
【図１９】本発明の第５の実施形態に係る半導体装置の
さらに他の例を示した断面図である。
【図２０】本発明の第５の実施形態に係る半導体装置の
さらに他の例を示した断面図である。
【図２１】本発明の実施形態に係り、水素濃度と深さと
の関係を示した図である。
【図２２】本発明の実施形態に係り、酸素濃度と深さと
の関係を示した図である。
【図２３】本発明の実施形態に係り、データ保持時間と
フラットバンド電圧との関係を示した図である。
【図２４】本発明の実施形態に係り、プログラム電圧と
フラットバンド電圧との関係を示した図である。
【図２５】本発明の実施形態に係り、蓄積電荷の重心の
深さと蓄積電荷密度との関係を示した図である。
【図２６】本発明の実施形態の比較例に係り、蓄積電荷
の重心の深さと蓄積電荷密度との関係を示した図であ
る。
【図２７】本発明の実施形態に係り、ＮＡＮＤ型素子の
構成を示した電気回路図である。
【図２８】本発明の実施形態に係り、重水素アニールの
効果を示した図である。
【図２９】本発明の実施形態に係り、重水素アニールの
効果を示した図である。
【図３０】本発明の第７の実施形態に係る半導体装置の
構造を示した断面図である。
【図３１】図３０の半導体装置をインバータに適用した
例を示した電気回路図である。
【図３２】本発明の第８の実施形態に係る半導体装置の
構造を示した断面図である。
【図３３】本発明の第９の実施形態に係る半導体装置の
構造を示した断面図である。
【符号の説明】
１０１、１２１、１４１、２０１、３０１、３４１、４
０１、４２１…シリコン基板 １０２…素子分離領域 １０３、１２４、３５４…ゲート絶縁膜 １０４、１２５、３４５…シリコン膜 １０５…窒化タングステン膜 １０６…タングステン膜 １０７、２０６、３０６、３４６…ＴＣＳ−ＳｉＮ膜 １０８、２０３、３０３、３４３…ＤＣＳ−ＳｉＮ膜 １０９…レジスト膜 １１０…絶縁用のＳｉＮ膜 １１１、１２２、１４９…ソース/ドレイン領域 １２３…エクステンション領域 １２６、３０８、３４８、４０６、４２６…側壁絶縁膜 １２７、１４７、１４８…ＳｉＮ膜（積層構造） １２８、３５０ａ、３５０ｂ…シリサイド膜 １２９…ＳｉＮ膜（エッチングストッパー） １３０…層間絶縁膜 １３１…コンタクト電極 １４２、４０２…トンネル絶縁膜 １４３、４０３…浮遊電極（電荷蓄積膜） １４４、４０４…中間絶縁膜 １４５、２０５、３０５、４０５、４２５…制御電極 １４６…シリサイド膜 ２０２、３０２、４２２…ボトム絶縁膜（トンネル絶縁
膜） ２０４、３０４、４２４…トップ絶縁膜 ２０７、３０７、３４７…界面領域 ３０９…上層絶縁膜 ３１０…金属性導電膜 ３１１、４０７、４２７…ソース領域 ３１２、４０８、４２８…ドレイン領域 ３２１…絶縁膜 ３２２…導電体膜 ３２３…素子分離絶縁膜 ３４２、３５８…シリコン酸化膜 ３５１…浅いソース拡散層 ３５１ａ…深いソース拡散層 ３５２…浅いドレイン拡散層 ３５２ａ…深いドレイン拡散層 ３６１…ｎ型ＭＩＳＦＥＴ ３６２…ｐ型ＭＩＳＦＥＴ ４２３…シリコン窒化膜（電荷蓄積膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/44 Ｓ 27/108 27/10 ４３４ 27/115 ６７１Ｚ 29/41 29/78 ３０１Ｙ 29/423 ３０１Ｐ 29/49 29/788 29/792 (72)発明者 齋田 繁彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 合田 晃 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 野口 充宏 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 三谷 祐一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 AA01 AA03 AA09 BB01 BB04 BB05 BB06 BB07 BB13 BB14 BB17 BB18 BB20 BB21 BB22 BB23 BB24 BB25 BB27 BB28 BB40 CC01 CC05 DD16 DD17 DD65 DD71 DD78 DD79 DD86 DD91 EE03 EE05 EE08 EE09 EE12 EE14 EE17 FF14 FF18 GG08 GG09 GG16 HH05 HH18 5F058 BA05 BA20 BD01 BD10 BF04 BF24 BF30 BF37 BJ10 5F083 AD01 EP02 EP18 EP23 EP44 EP60 EP79 ER02 ER03 GA21 GA27 HA02 JA19 JA33 JA35 JA36 JA38 JA39 JA60 PR21 ZA21 5F101 BA29 BA35 BA45 BA54 BB05 BC01 BC11 BD02 BD34 BD45 BF05 BH02 BH05 5F140 AA24 AA28 AC01 AC32 BA01 BD09 BF04 BF11 BF18 BF20 BF21 BF27 BF34 BG09 BG12 BG14 BG32 BG34 BG39 BG45 BG49 BG52 BJ08 BJ11 BJ15 BJ27 BK13 BK21 BK25 BK27 BK34 BK39 CC01 CC03 CC08 CC12 CC15 CE07 CE10 CF04 CF07

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 ゲート電極と、 前記半導体基板と前記ゲート電極との間に形成された第
    １の絶縁膜と、 前記ゲート電極の上面又は側面に沿って形成され、窒
    素、シリコン及び水素を含有した下層側シリコン窒化膜
    と、下層側シリコン窒化膜上に形成され、窒素、シリコ
    ン及び水素を含有した上層側シリコン窒化膜と、を含む
    第２の絶縁膜と、 を備えた半導体装置であって、 前記下層側シリコン窒化膜における窒素（Ｎ）とシリコ
    ン（Ｓｉ）との組成比Ｎ／Ｓｉの方が、前記上層側シリ
    コン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との
    組成比Ｎ／Ｓｉよりも高いことを特徴とする半導体装
    置。
  2. 【請求項２】半導体基板と、 ゲート電極と、 前記半導体基板と前記ゲート電極との間に形成された第
    １の絶縁膜と、 前記ゲート電極に近接して形成され、窒素、シリコン及
    び水素を含有した下層側シリコン窒化膜と、下層側シリ
    コン窒化膜上に形成され、窒素、シリコン及び水素を含
    有した上層側シリコン窒化膜と、を含む第２の絶縁膜
    と、 を備えた半導体装置であって、 前記下層側シリコン窒化膜に含有された水素の濃度の方
    が、前記上層側シリコン窒化膜に含有された水素の濃度
    よりも高いことを特徴とする半導体装置。
  3. 【請求項３】前記下層側シリコン窒化膜に含有された水
    素の濃度の方が、前記上層側シリコン窒化膜に含有され
    た水素の濃度よりも高いことを特徴とする請求項１に記
    載の半導体装置。
  4. 【請求項４】前記水素には水素の同位体が含まれること
    を特徴とする請求項１乃至３のいずれかに記載の半導体
    装置。
  5. 【請求項５】前記下層側シリコン窒化膜の組成比Ｎ／Ｓ
    ｉは１．３２よりも高く、前記上層側シリコン窒化膜の
    組成比Ｎ／Ｓｉは１．３２よりも低いことを特徴とする
    請求項１に記載の半導体装置。
  6. 【請求項６】前記下層側シリコン窒化膜に含有された水
    素の濃度は５×１０21／ｃｍ3 よりも高く、前記上層側
    シリコン窒化膜に含有された水素の濃度は５×１０21／
    ｃｍ 3 よりも低いことを特徴とする請求項２又は３に記
    載の半導体装置。
  7. 【請求項７】前記下層側シリコン窒化膜の密度は２．６
    ８ｇ／ｃｍ3 よりも低く、前記上層側シリコン窒化膜の
    密度は２．６８ｇ／ｃｍ3 よりも高いことを特徴とする
    請求項１又は２に記載の半導体装置。
  8. 【請求項８】前記下層側シリコン窒化膜と前記上層側シ
    リコン窒化膜との界面における酸素濃度は１×１０22／
    ｃｍ3 よりも低いことを特徴とする請求項１又は２に記
    載の半導体装置。
  9. 【請求項９】前記下層側シリコン窒化膜におけるＳｉ−
    Ｈ結合の密度は１×１０20／ｃｍ3よりも低く、前記上
    層側シリコン窒化膜におけるＳｉ−Ｈ結合の密度は１×
    １０ 20／ｃｍ3 よりも高いことを特徴とする請求項１又
    は２に記載の半導体装置。
  10. 【請求項１０】前記ゲート電極は、１×１０19／ｃｍ3
    よりも高く１×１０21／ｃｍ3 よりも低い濃度のボロン
    を含有したシリコン膜又はシリコンゲルマニウム膜を含
    むことを特徴とする請求項１又は２に記載の半導体装
    置。
  11. 【請求項１１】前記半導体基板は、ソース領域と、ドレ
    イン領域と、前記ソース領域と前記ドレイン領域とに挟
    まれたチャネル領域と、を含むことを特徴とする請求項
    １又は２に記載の半導体装置。
  12. 【請求項１２】別のゲート電極と、前記ゲート電極と前
    記別のゲート電極との間に形成された中間絶縁膜と、を
    さらに備えたことを特徴とする請求項１１に記載の半導
    体装置。
  13. 【請求項１３】前記ゲート電極の側面上に形成された第
    ３の絶縁膜と、前記ドレイン領域上に形成された第４の
    絶縁膜と、をさらに備え、 前記第２の絶縁膜は、前記第３及び第４の絶縁膜上に形
    成されていることを特徴とする請求項１１に記載の半導
    体装置。
  14. 【請求項１４】前記下層側シリコン窒化膜の厚さは、１
    ｎｍ以上かつ４ｎｍ以下であることを特徴とする請求項
    １１に記載の半導体装置。
  15. 【請求項１５】前記下層側シリコン窒化膜の厚さは前記
    上層側シリコン窒化膜の厚さ以下であることを特徴とす
    る請求項１１に記載の半導体装置。
  16. 【請求項１６】直列接続された複数のメモリセルを備え
    た半導体装置であって、 前記メモリセルは、 ソース領域と、ドレイン領域と、前記ソース領域と前記
    ドレイン領域とに挟まれたチャネル領域と、を含む半導
    体基板と、 前記半導体基板上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成され、前記半導体基板から前
    記第１の絶縁膜を通して注入された電荷を蓄積するもの
    であって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下
    層側シリコン窒化膜と、下層側シリコン窒化膜上に形成
    された上層側シリコン窒化膜と、を含む第２の絶縁膜
    と、 前記第２の絶縁膜上に形成された第３の絶縁膜と、 前記第３の絶縁膜上に形成された制御ゲート電極と、 を備えたことを特徴とする半導体装置。
  17. 【請求項１７】ソース領域と、ドレイン領域と、前記ソ
    ース領域と前記ドレイン領域とに挟まれたチャネル領域
    と、を含む半導体基板と、 前記半導体基板上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成され、前記半導体基板から前
    記第１の絶縁膜を通して注入された電荷を蓄積するもの
    であって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下
    層側シリコン窒化膜と、下層側シリコン窒化膜上に形成
    された上層側シリコン窒化膜と、を含む第２の絶縁膜
    と、 前記第２の絶縁膜上に形成された第３の絶縁膜と、 前記第３の絶縁膜上に形成された制御ゲート電極と、 を備え、 前記第２の絶縁膜は、前記ソース領域近傍の第１の領域
    と、前記ドレイン領域近傍の第２の領域とを有し、前記
    第１の領域と第２の領域には互いに独立して電荷が蓄積
    されることを特徴とする半導体装置。
  18. 【請求項１８】前記制御ゲート電極には、読み出し時
    に、書き込み時のしきい電圧の上限よりも高い電圧が印
    加されることを特徴とする請求項１６又は１７に記載の
    半導体装置。
  19. 【請求項１９】前記下層側シリコン窒化膜と前記上層側
    シリコン窒化膜との界面における酸素濃度は１×１０22
    ／ｃｍ3 よりも低いことを特徴とする請求項１６又は１
    ７に記載の半導体装置。
  20. 【請求項２０】前記下層側シリコン窒化膜及び上層側シ
    リコン窒化膜シリコン窒化膜に含有された全水素の数に
    対する重水素の数の割合は０．０１以上であることを特
    徴とする請求項１６又は１７に記載の半導体装置。
  21. 【請求項２１】半導体基板上に第１の絶縁膜を形成する
    工程と、 前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成す
    る工程と、 を備えた半導体装置の製造方法であって、 前記第２の絶縁膜を形成する工程は、 テトラクロロシランを含む第１のシリコンソースと、第
    １の窒素ソースとを用いて第１のシリコン窒化膜を形成
    する工程と、 前記第１のシリコン窒化膜上に、テトラクロロシラン以
    外の第２のシリコンソースと、第２の窒素ソースとを用
    いて第２のシリコン窒化膜を形成する工程と、を備えた
    ことを特徴とする半導体装置の製造方法。
  22. 【請求項２２】前記第２のシリコンソースは、ジクロロ
    シランを含むことを特徴とする請求項２１に記載の半導
    体装置の製造方法。
  23. 【請求項２３】前記第１の窒素ソース及び第２の窒素ソ
    ースはアンモニアであることを特徴とする請求項２１に
    記載の半導体装置の製造方法。
  24. 【請求項２４】前記第１のシリコン窒化膜を形成する工
    程の後から前記第２のシリコン窒化膜を形成する工程の
    前まで、前記第１のシリコン窒化膜を大気に晒さないこ
    とを特徴とする請求項２１に記載の半導体装置の製造方
    法。
  25. 【請求項２５】前記第１の絶縁膜上又は上方に電極を形
    成する工程をさらに備え、 前記第２の絶縁膜は、前記第１の絶縁膜及び前記電極を
    含む領域上に形成されることを特徴とする請求項２１に
    記載の半導体装置の製造方法。
  26. 【請求項２６】前記第２の絶縁膜上に第３の絶縁膜を形
    成する工程と、 前記第３の絶縁膜上に電極を形成する工程と、をさらに
    備えたことを特徴とする請求項２１に記載の半導体装置
    の製造方法。
  27. 【請求項２７】半導体基板と、 ゲート電極と、 前記半導体基板と前記ゲート電極との間に形成された第
    １の絶縁膜と、 前記ゲート電極に近接して形成され、窒素、シリコン及
    び水素を含有したシリコン窒化膜を含む第２の絶縁膜
    と、 を備えた半導体装置であって、 前記シリコン窒化膜に含有された全水素の数に対する重
    水素の数の割合は０．９以上であることを特徴とする半
    導体装置。
  28. 【請求項２８】前記半導体基板は、ソース領域と、ドレ
    イン領域と、前記ソース領域と前記ドレイン領域とに挟
    まれたチャネル領域と、を含むことを特徴とする請求項
    ２７に記載の半導体装置。
  29. 【請求項２９】前記第２の絶縁膜は、前記ゲート電極の
    上面又は側面に沿って形成されていることを特徴とする
    請求項２７に記載の半導体装置。
  30. 【請求項３０】前記第２の絶縁膜は、前記ゲート電極と
    前記第１の絶縁膜との間に形成されていることを特徴と
    する請求項２７に記載の半導体装置。
  31. 【請求項３１】半導体基板上に第１の絶縁膜を形成する
    工程と、 前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成す
    る工程と、 を備えた半導体装置の製造方法であって、 前記第２の絶縁膜を形成する工程は、シリコンソースと
    重水素を含有した窒素ソースとを用いてシリコン窒化膜
    を形成する工程を含むことを特徴とする半導体装置の製
    造方法。
  32. 【請求項３２】前記シリコンソースは軽水素を含有しな
    いことを特徴とする請求項３１に記載の半導体装置の製
    造方法。
  33. 【請求項３３】半導体基板と、 制御ゲート電極と、 前記半導体基板と前記制御ゲート電極との間に形成さ
    れ、シリコン、窒素及び窒素に結合した重水素を含有し
    たシリコン窒化膜と、 前記制御ゲート電極と前記シリコン窒化膜との間に形成
    され、前記半導体基板から前記シリコン窒化膜を通して
    注入された電荷を蓄積する電荷蓄積膜と、 を備えたことを特徴とする半導体装置。
  34. 【請求項３４】前記シリコン窒化膜は、窒素に結合した
    軽水素をさらに含有し、 前記シリコン窒化膜中において、窒素に結合した重水素
    の数の方が窒素に結合した軽水素の数よりも多いことを
    特徴とする請求項３３に記載の半導体装置。
  35. 【請求項３５】前記シリコン窒化膜は、さらに酸素を含
    有することを特徴とする請求項３３に記載の半導体装
    置。
  36. 【請求項３６】前記半導体基板は、ソース領域と、ドレ
    イン領域と、前記ソース領域と前記ドレイン領域とに挟
    まれたチャネル領域と、を含むことを特徴とする請求項
    ３３に記載の半導体装置。
  37. 【請求項３７】前記制御ゲート電極と浮遊ゲート電極を
    構成する前記電荷蓄積膜との間に形成された中間絶縁膜
    をさらに備えたことを特徴とする請求項３６に記載の半
    導体装置。
  38. 【請求項３８】前記電荷蓄積膜は絶縁膜であることを特
    徴とする請求項３６に記載の半導体装置。
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