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KR20130043046A - 금속 게이트 전극을 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents

금속 게이트 전극을 갖는 반도체 디바이스 및 그 제조 방법 Download PDF

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KR20130043046A
KR20130043046A KR1020120043973A KR20120043973A KR20130043046A KR 20130043046 A KR20130043046 A KR 20130043046A KR 1020120043973 A KR1020120043973 A KR 1020120043973A KR 20120043973 A KR20120043973 A KR 20120043973A KR 20130043046 A KR20130043046 A KR 20130043046A
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Abstract

본 발명은 기판 상에 제1 개구부 및 제2 개구부를 갖는 기판을 제공하는 단계를 포함하는 방법을 제공한다. 차단층이 제1 개구부에 형성된다. 차단층이 제1 개구부에 있는 동안에 제2 금속 게이트 전극이 제2 개구부에 형성된다. 차단층은 이후 제1 개구부로부터 제거되고, 제1 금속 게이트 전극이 형성된다. 실시예들에 있어서, 이는 제2 일함수층을 포함하고 제1 일함수층을 포함하지 않는 제2 게이트 전극을 갖는 디바이스를 제공하고, 제1 게이트 전극은 제1 일함수층을 포함하고 제2 일함수층을 포함하지 않는다.

Description

금속 게이트 전극을 갖는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING METAL GATE ELECTRODE AND METHOD OF FABRICATION THEREOF}
본 발명은 일반적으로 기판 상에 반도체 디바이스를 형성하는 것에 관한 것이고, 보다 구체적으로는, 반도체 디바이스의 게이트 구조를 형성하는 것에 관한 것이다.
반도체 디바이스 기하학은 급격하게 크기를 줄이고 있다. 오늘날의 제조 공정은 65nm 미만의 피처(feature) 치수를 갖는 디바이스를 통상적으로 생산하고 있다. 그러나, 디바이스 요구사항을 계속 만족시키려는 동안, 새로운 공정 및 장비 기술을 구현하는 것과 관련된 문제를 해결하는 것은 더 많은 도전이 되었다. 예를 들어, 금속 산화막 반도체(MOS) 트랜지스터는 전형적으로 폴리실리콘 게이트 구조로 형성되어 왔다. 폴리실리콘은 유리한 열저항 성질을 갖고 있어, 스스로 정렬된 소스/드레인 구조의 형성을 가능하게 할 수 있다.
그러나, 끊임없이 성능 요구사항을 충족시키기 위해 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하려는 갈망이 있어 왔다. 금속 게이트를 구현하는 하나의 공정은 "게이트 래스트(last)" 또는 "게이트 대체" 방법론으로 일컬어진다. 이러한 공정에 있어서, 더미(예컨대, 희생) 폴리실리콘 게이트가 초기에 형성되고, 반도체 디바이스와 관련된 다양한 공정들이 수행되며, 이어서 더미 게이트가 제거되어 금속 게이트로 대체된다. 그러나, 최종 금속 게이트의 적절한 일함수를 제공하기 위해 공정 중에 조심해야 한다. 하지만, 처리의 제약으로 인해 일반적으로 하나 이상의 최종 디바이스는 p형 일함수 금속 및 n형 일함수 금속을 포함한다. 예를 들어, NMOSFET은 n형 일함수 금속 뿐만 아니라 p형 일함수 금속도 포함할 것이다. 이는 일함수 금속의 플랫 밴드 전압(flat band voltage)이 정반대의 일함수를 갖는 금속에 의해 영향을 받기 때문에 불리할 수 있다.
따라서, 일함수 금속의 선택을 통한 임계 전압 제어성을 제공하는 반도체 디바이스 및/또는 그 제조 방법이 요구된다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 제1 영역 및 제2 영역을 갖는 기판을 제공하는 단계, 제1 영역에 제1 게이트 전극을 형성하는 단계 및 제2 영역에 제2 게이트 전극을 형성하는 단계를 포함하고, 제2 게이트 전극은 제2 일함수층을 포함하고 제1 일함수층을 포함하지 않으며, 제1 게이트 전극은 제1 일함수층을 포함하고 제2 일함수층을 포함하지 않는다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 기판을 제공하는 단계, 기판 상에 제1 개구부 및 제2 개구부를 형성하는 단계, 제1 개구부에 차단층을 형성하는 단계, 차단층이 제1 개구부에 있는 동안에 제2 개구부에 제2 금속 게이트 전극을 형성하는 단계, 제1 개구부로부터 차단층을 제거하는 단계 및 차단층을 제거한 후에 제1 개구부에 제1 금속 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스는 반도체 기판, 제1 게이트 전극을 포함하는 제1 게이트 구조 및 제2 게이트 전극을 포함하는 제2 게이트 구조를 포함하고, 제2 게이트 전극은 제2 일함수층을 포함하고 제1 일함수층을 포함하지 않으며, 제1 게이트 전극은 제1 일함수층을 포함하고 제2 일함수층을 포함하지 않는다.
일함수 물질이 기판의 제1 및 제2 영역에 대하여 개별적으로 선택될 수 있기 때문에, 본 발명의 실시예들 및 그 결과로 생긴 디바이스는 향상된 임계 전압 제어를 제공할 수 있게 된다. 또한 본 발명의 실시예들은 단일의 일함수 물질이 트랜지스터 각각의 게이트 구조에 대하여 사용가능하도록 한다.
본 발명의 양태들은 첨부된 도면과 함께 읽어질 때 다음의 상세한 설명으로부터 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 피처들(features)이 일정한 비율로 그려지지 않음을 강조한다. 사실, 다양한 피처의 치수들이 논의의 명료화를 위해 임의로 증가하거나 감소될 수 있다.
도 1a 및 도 1b는 본 발명의 하나 이상의 양태에 따른 반도체 디바이스를 제조하는 방법의 일 실시예를 나타내는 흐름도.
도 2 내지 도 16은 도 1의 방법의 하나 이상의 단계에 대응하는 반도체 디바이스의 일 실시예의 단면도.
다음의 설명은 본 발명의 다른 피처들을 구현하기 위한 수많은 다른 실시예 또는 예를 제공함을 이해해야 한다. 성분이나 배열의 특정한 예들이 본 발명을 간소화하기 위해 이하 설명된다. 물론 단지 예들이고 제한하려는 것은 아니다. 또한, 이하 설명 중 제2 피처 위 또는 상의 제1 피처의 형성은 제1 및 제2 피처가 직접적인 콘택으로 형성되는 실시예를 포함할 수 있고, 또한 추가적인 피처가 제1 및 제2 피처 사이에 형성되어, 제1 및 제2 피처가 직접적인 콘택을 하고 있지 않을 수 있는 실시예도 포함할 수 있다. 유사하게, "위(above)" 또는 "아래(below)" 등과 같은 상대적인 용어가 단지 설명의 편의를 위해 제공되고 절대적인 방향을 제공하려는 것은 아니다 (예를 들어, 디바이스는 뒤집혀 "상부(top)"가 "하부(bottom)"가 된다). 다양한 피처들이 간소화 및 명료화를 위해 상이한 비율로 임의로 그려질 수 있다.
도 1을 참조하면, 본 발명의 하나 이상의 양태에 따라 게이트 래스트 방법론(gate last methodology)을 사용하여 반도체 디바이스를 제조하는 방법(100)이 도시된다. 도 2 내지 도 16은 도 1의 방법의 일 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스(200)의 단면도이다. 방법(100)은 하나 이상의 게이트 구조에 대하여 단일 타입의 일함수 금속을 갖는 반도체 디바이스를 포함하는 디바이스를 제공할 수 있다. 예를 들어, 게이트 구조에 (p형 일함수 금속을 갖지 않는) n형 일함수 금속을 갖는 n형 금속 산화막 반도체 전계 효과 트랜지스터(NMOSFET) 및 게이트 구조에 (n형 일함수 금속을 갖지 않는) p형 일함수 금속을 갖는 P형 금속 산화막 반도체 전계 효과 트랜지스터(PMOSFET)를 포함하는 디바이스를 제조하기 위해 방법(100)이 사용될 수 있다. 실시예들에 있어서, 각각의 FET는 정반대 타입의 일함수층을 포함하지 않는다.
반도체 디바이스(200)의 부분들은 상보성 금속 산화막 반도체(CMOS) 기술 공정 흐름에 의해 제조될 수 있고, 이에 따라 어떤 공정들은 단지 여기서 간략히 설명되고 있음을 알 수 있다. 또한, 반도체 디바이스(200)는 추가적인 트랜지스터와 같은 다른 타입의 트랜지스터, 접합형 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 피처들을 포함할 수 있으나, 본 발명의 독창적인 개념을 보다 잘 이해하기 위해 간소화된다. 반도체 디바이스(200)는 다수의 반도체 디바이스(예를 들어, 트랜지스터)를 포함하고, 이는 상호연결되어 집적 회로 디바이스를 형성할 수 있다.
방법(100)은 반도체 기판이 제공되는 블록(102)에서 시작한다. 반도체 기판은 다수의 디바이스 영역을 포함한다. 일 실시예에 있어서, 다수의 디바이스 영역은 다른 타입의 반도체 디바이스와 관련될 수 있다. 예를 들어, 제1 영역은 n형 또는 p형 전계 효과 트랜지스터 중 하나를 포함하도록 규정될 수 있다. 제2 영역은 n형 또는 p형 전계 효과 트랜지스터 중 다른 하나를 포함하도록 규정될 수 있다. 일 실시예에 있어서, 다수의 영역 중 적어도 2개의 영역의 디바이스는 상이한 게이트 스택을 갖도록 설계된다. 예를 들어, 2개의 다른 영역의 디바이스는 상이한 일함수, 상이한 두께 등을 포함하는 상이한 조성의 층을 갖도록 설계될 수 있다. 일 실시예에 있어서, 제1 영역은 n형 MOSFET(NMOSFET)을 포함하는 것으로 규정된다. 일 실시예에 있어서, 제2 영역은 p형 MOSFET(PMOSFET)을 포함하는 것으로 규정된다. 따라서, 반도체 기판은 제1 및/또는 제2 영역으로 적절히 도핑될 수 있다. 하나 이상의 격리 피처들이 영역들 사이에 놓일 수 있다.
반도체 기판은 실리콘 기판일 수 있다. 대안으로, 기판은 게르마늄과 같은 다른 기본 반도체, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 이들의 조합을 포함한다. 또 다른 대안으로, 기판은 절연체 상의 반도체(Semiconductor On Insulator; SOI)이다. 다른 대안으로, 반도체 기판은 도핑된 에피층(epi layer), 그래디언트(gradient) 반도체층 및/또는 실리콘 게르마늄층 상의 실리콘층과 같은 상이한 타입의 다른 반도체층 상에 가로놓인 반도체층을 포함할 수 있다. 기판은 p웰(p-well), n웰(n-well) 또는 이들의 조합과 같은 도핑 영역을 포함할 수 있다.
도 2의 예를 참조하면, 반도체 기판(202)이 제공된다. 기판(202)은 실리콘을 포함한다. 기판(202)은 제1 영역(204) 및 제2 영역(206)을 포함한다. 일 실시예에 있어서, 제1 영역(204)은 n형 금속 산화막 반도체 전계 효과 트랜지스터(NMOSFET)가 형성되는 영역을 포함한다. 일 실시예에 있어서, 제2 영역(206)은 p형 금속 산화막 반도체 전계 효과 트랜지스터(PMOSFET)가 형성되는 영역을 포함한다.
반도체 기판(202)은 기판의 영역들을 격리시키기 위하여 기판(202) 상에 형성된 격리 구조(208)를 포함한다. 격리 구조(208)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 플루오르화물 도핑 실리케이트 글래스(FSG), 낮은 K의 유전체 물질, 및/또는 다른 적절한 절연 물질로 형성될 수 있다. 격리 구조(208)는 얕은 트렌치 격리(STI) 피처, 국부 산화(예를 들어, LOCOS), 및/또는 다른 적절한 격리 구조일 수 있다. 일 실시예에 있어서, 격리 구조(208)는 STI 피처이고 기판(202)에 트렌치를 에칭함으로써 형성된다. 트렌치는 이후 격리 물질로 충진되고, 이어서 화학적 기계 연마(CMP)가 뒤따른다.
방법(100)은 이후 더미(또는 희생) 층들이 형성되는 블록(104)으로 진행한다. 층들은 더미 게이트 구조를 형성하기 위해 사용될 수 있다. 더미 게이트 구조는 금속 게이트가 그 뒤에 형성될 위치에 제공되는 희생 구조이다. 이 공정은 게이트 래스트 또는 대체 게이트 방법론으로 일반적으로 알려져 있다.
일 실시예에 있어서, 블록(104)에서 더미 게이트 유전층이 형성된다. 더미 게이트 유전체는 이산화규소와 같은 열에 의해 성장된 산화물일 수 있다 (또한 실리콘 산화물로도 일컬어진다). 선택적으로, 더미 게이트 유전체는 화학 기상 증착(CVD), 원자층 증착(ALD), 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 더미 게이트 유전층의 두께는 대략 10Å과 대략 100Å 사이일 수 있다.
방법(100)의 선택적인 실시예에 있어서, 블록(104)에서 형성된 게이트 유전체는 희생되지 않고 기판에 남아있을 수 있다. 일 실시예에 있어서, 게이트 유전체는 높은 K의 유전체 물질일 수 있다. 높은 K의 유전층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안으로는, 높은 K의 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 물질과 같은 높은 K의 유전체를 선택적으로 포함할 수 있다. 높은 K의 유전층은 원자층 증착(ALD) 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
도 3의 예를 참조하면, 더미 게이트 유전층(302)이 기판(202) 상에 형성된다. 일 실시예에 있어서, 더미 게이트 유전층(302)이 이산화규소 상에서 열적으로 성장한다.
블록(104)은 더미 게이트 구조에서 사용될 더미 게이트 전극 물질을 형성하는 단계를 더 포함한다. 더미 게이트 전극 물질이 예를 들어, 물리 기상 증착(PVD) 또는 화학 기상 증착(CVD)에 의해 증착된다. 더미 게이트 전극에 대한 예시적인 물질은 폴리실리콘, 실리콘, 및/또는 다른 적절한 물질을 포함한다. 도 4의 예를 참조하면, 기판(202) 상에 형성되어 더미 게이트 유전체(302) 상에 가로놓인 더미 게이트 물질(402)을 포함하는 반도체 디바이스(200)가 도시된다. 더미 게이트 물질(402)은 PVD 및 CVD에 의해 형성되고 기판(202)을 가로질러 배치될 수 있다. 일 실시예에 있어서, 더미 게이트 물질(402)은 폴리실리콘이다.
방법(100)은 이후 더미 게이트 구조가 형성되는 블록(106)으로 진행한다. 더미 게이트 구조는 더미 게이트 유전체 및 더미 게이트 전극 물질을 포함할 수 있다. 예를 들어, 더미 게이트 물질(예컨대, 유전체 및 전극)은 하나 이상의 더미 게이트 구조로 패터닝되어 에칭될 수 있다.
도 5의 예를 참조하면, 다수의 더미 게이트 구조(502)가 형성된다. 더미 게이트 구조(502)는 도 4를 참조하여 상술된 패터닝된 더미 게이트 전극 물질(402) 및 도 3을 참조하여 상술된 더미 게이트 유전체 물질(302)을 포함하고, 기판(202) 상에 배치된다. 더미 게이트 구조(502)는 포토리소그래피 및 에칭 공정(예를 들어, 습식 에칭 및/또는 건식 에칭)과 같은 적절한 공정을 사용하여 형성될 수 있다.
블록(106)에서의 또 다른 처리에 있어서, 일 실시예에서, 스페이서 성분이 그 기술분야에 공지된 바와 같이 더미 게이트 구조(또는 게이트 스택)의 어느 한쪽에 형성된다. 스페이서 성분은 절연 물질을 증착함으로써 형성될 수 있고, 이어서 스페이서 성분을 형성하기 위해 이방성 에칭이 뒤따른다. 도 5의 예를 참조하면, 측벽 스페이서(504)는 더미 게이트 구조(502)와 인접하여 형성된다. 측벽 스페이서(504)는 실리콘 질화물, 실리콘 산화물, 실리콘 옥시나이트라이드, 및/또는 다른 적절한 유전체 물질을 포함할 수 있다. 실시예들에 있어서, 측벽 스페이서(504)는 예를 들어, 라이너층(liner layer)인 다수의 층을 포함한다.
더미 게이트 구조를 형성한 후에, 방법(100)은 이후 소스/드레인 영역이 형성되는 블록(108)으로 진행한다. 전형적인 게이트 래스트 공정에서와 같이, 소스/드레인 영역이나 그들의 부분은 측벽 스페이서{예를 들어, 낮은 양의 드레인(low-dose drain; LDD)}가 형성되기 전 및/또는 측벽 스페이서가 형성된 후에 더미 게이트 구조와 인접하여 형성된다. 소스/드레인 영역은 이온 주입, 열 확산, 및/또는 다른 적절한 공정과 같은 공정에 의해 형성될 수 있다. 도 5의 예를 참조하면, 소스/드레인 영역(508)이 기판(202)에 형성된다. 소스/드레인 영역(508)은 적절한 도전성을 제공하기 위해 적절히 도핑될 수 있다. 일 실시예에 있어서, 제1 영역(204) 내의 소스/드레인 영역(508)은 NMOSFET용 소스/드레인을 제공하고, n형 도펀트(예를 들어, n+ 영역)를 갖는 영역일 수 있다. 일 실시예에 있어서, 제2 영역(206) 내의 소스/드레인 영역(508)은 PMOSFET용 소스/드레인을 제공하고, p형 도펀트(예를 들어, p+ 영역)를 갖는 영역일 수 있다.
여전히 또 다른 처리에 있어서, 방법(100)의 일 실시예에서, 층간 유전층(ILD layer)이 더미 게이트 구조들을 사이에 두면서 반도체 기판 상에 형성된다. 도 5의 예를 참조하면, ILD층(506)이 기판(202) 상에 형성된다. ILD층(506)은 화학 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀 온 증착(spin-on deposition), 물리 기상 증착(PVD 또는 스퍼터링), 또는 다른 적절한 방법에 의해 형성될 수 있다. ILD층(506)은 실리콘 산화물, 실리콘 옥시나이트라이드, 낮은 K의 물질 및/또는 다른 적절한 물질을 포함할 수 있다. ILD층(506)은 기판(202) 상에 등각으로 증착되고 CMP 공정이 수행될 수 있다. 더미 게이트 구조(502)는 CMP 공정에 대하여 평탄화 정지로서 기능할 수 있다. 다시 말하여, CMP 공정이 더미 게이트 구조의 상부 면의 노출에서 정지될 수 있다. 도 5는 실질적으로 평면을 도시한다.
방법(100)은 이후 더미 게이트 구조가 기판으로부터 제거되는 블록(110)으로 진행한다. 더미 게이트 구조는 예를 들어, NH4OH, 희석된 HF 및/또는 다른 적절한 부식액(etchant)과 같은 에칭 용액에 의해 제거될 수 있다. 선택적인 실시예에 있어서, 더미 게이트 구조는 적절한 건식 에칭 공정에 의해 제거될 수 있다. 예시적인 부식액은 플루오린 및/또는 염소 기반 부식액을 포함한다. 더미 구조의 제거는 대체 게이트 공정에서 일반적으로 수행되는 바와 같이, 금속 게이트가 형성될 개구부를 제공한다. 더미 게이트 구조의 제거는 더미 게이트 전극 및/또는 더미 게이트 유전층을 제거하는 것을 포함한다. 더미 게이트 유전층을 제거하기 위한 예시적인 공정은 액체 또는 기체 상태의 희석된 HF를 포함한다. 도 6의 예를 참조하면, (상술되고 도 5에서 도시된) 더미 게이트 구조(502)는 기판으로부터 제거되어 개구부(또는 트렌치)(602)를 남긴다.
방법(100)은 이후 계면층이 기판 상에 형성되는 블록(112)으로 진행한다. 계면층은 실리콘 산화물층(SiO2), 실리콘 옥시나이트라이드(SiON), 및/또는 자연발생 산화물, 화학 산화물, 열 산화물, ALD/CVD 산화물을 포함하는 다른 적절한 유전체 물질을 포함할 수 있다. 일 실시예에 있어서, 계면층은 약 5Å 내지 약 15Å 범위의 두께를 갖는다. 계면층은 화학 산화, 열 산화, 원자층 증착(ALD), CVD, 및/또는 다른 적절한 유전체에 의해 형성될 수 있다. 다른 실시예들에 있어서, 블록(112)은 방법(100)으로부터 생략된다. 도 7의 예를 참조하면, 계면층(702)이 개구부(602) 내의 기판(202) 상에 형성된다.
방법(100)은 이후 게이트 유전층이 기판 상에 형성되는 블록(114)으로 진행한다. 게이트 유전층은 이산화규소 또는 다른 적절한 유전체를 포함할 수 있다. 일 실시예에 있어서, 게이트 유전체는 높은 K의 유전층이다. {위에서 언급한 바와 같이, 선택적인 실시예에 있어서, 방법(100)은 더미 게이트 전극 밑에 놓여 형성된 게이트 유전체가 제거되지 않는 공정을 포함할 수 있다.} 높은 K의 게이트 유전층은 기판의 제1 및 제2 영역의 각각에 동시에 형성될 수 있다. 선택적인 실시예에서 있어서, 다른 유전체 물질이 제1 및 제2 영역 상에 사용될 수 있다. 높은 K의 유전층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안으로는, 높은 K의 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합 및/또는 다른 적절한 물질과 같은 다른 높은 K의 유전체를 선택적으로 포함할 수 있다.
게이트 유전층은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전층은 대략 10Å과 대략 100Å 사이의 두께일 수 있다. 도 7의 예를 참조하면, 높은 K의 게이트 유전층(704)이 기판(202) 상에 형성된다.
방법(100)은 이후 차단층이 기판 상에 형성되는 블록(116)으로 진행한다. 차단층은 또한 하드마스크(hardmask) 층으로 간주될 수 있다. 차단층은 더미 게이트 구조의 제거에 의해 제공된 개구부 및 게이트 유전층 상에 형성될 수 있다. 일 실시예에 있어서, 차단층을 형성하기 위해 하드마스크 물질의 등각층(conformal layer)이 기판 상에 제공된다. 이어서, 하드마스크 물질은 예를 들어, 화학적 기계 연마(CMP) 공정을 사용하여 평탄화될 수 있다. 평탄화는 ILD층 상에 놓인 하드마스크 물질을 제거할 수 있다. 게이트 유전층은 평탄화 공정을 위한 에칭 정지로서 작용할 수 있다. 그 결과로 생긴 층인 차단층은 더미 게이트 구조의 제거에 의해 제공된 개구부에 형성된 하드마스크 물질을 포함한다.
차단층용 하드마스크 물질은 화학 기상 증착(CVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 스핀 온(spin-on) 증착 공정, 및/또는 다른 적절한 증착 방법에 의해 형성될 수 있다. 예시적인 물질은 폴리실리콘, 비정질 실리콘, Si3N4, SiO2, 스핀 온 글래스(spin-on glass; SOG) 및 이들의 조합을 포함한다.
도 8의 예를 참조하면, 하드마스크 물질(802)이 기판(202) 상에 형성된다. 하드마스크 물질(802)은 이후 상술한 바와 같이 평탄화된다. 도 9는 그 결과로 생긴 차단층(902)을 도시한다. 차단층(902)은 폴리실리콘, 비정질 실리콘, Si3N4, SiO2, 스핀 온 글래스(SOG) 및 이들의 조합을 포함할 수 있다. 도 9에 도시된 바와 같이, 차단층(902)의 상부 면은 ILD층(506)의 표면 상에 형성된 게이트 유전체(704)와 실질적으로 동일 평면상에 있다.
방법(100)은 이후 마스크 성분이 제1 디바이스 영역 상에 형성되는 블록(118)으로 진행한다. 마스크 성분은 기판의 노출 영역을 처리하는 동안 기판의 일부분을 보호하는데 적절하다. 일 실시예에 있어서, 마스크 성분은 포토레지스트를 포함한다. 일 실시예에 있어서, 마스크 성분은 NMOSFET 영역 상에 형성된다. 일부 실시예들에 있어서는, 마스크 성분은 추가적인 하드마스크층을 포함할 수 있다. 마스크 성분은 일반적인 증착(예를 들어, 스핀 온) 및 포토리소그래피 공정에 의해 형성될 수 있다. 도 10의 예를 참조하면, 마스크 성분(1002)이 기판(202)의 제1 디바이스 영역(204) 상에 배치된다. 마스크 성분(1002)은 포토레지스트 피처(feature)일 수 있다. 마스크 성분(1002)은 포토레지스트의 증착(예를 들어, 스핀 온) 및 증착된 포토레지스트를 패터닝하기 위하여 노출, 베이크(bake), 현상 및 또 다른 베이크 및 세척 공정을 포함하는 포토리소그래피 공정에 의해 형성될 수 있다.
방법(100)은 이후 차단층이 기판의 제2 영역으로부터 제거되는 블록(120)으로 진행한다. 제2 영역 내의 차단층은 마스크 성분이 제1 영역 내의 차단층을 제거로부터 보호하는 동안에 제거된다. 차단층은 적절한 방법에 의해 제거될 수 있다. 이러한 방법은 NH4OH 및 희석된 HF(DHF) 용액, 용매, 인산 및 건식 에칭을 포함한다. 일 실시예에 있어서, 차단층은 폴리실리콘 및/또는 비정질 실리콘을 포함하고, NH4OH 및/또는 DHF 용액에 의해 제거된다. 다른 실시예에 있어서, 차단층은 SiO2 또는 SOG를 포함하고, DHF에 의해 제거된다. 또 다른 실시예에 있어서, 차단층은 SOG를 포함하고, 적절한 용매에 의해 제거된다. 일 실시예에 있어서, 하드마스크는 Si3N4를 포함하고, 인산에 의해 제거된다.
도 11의 예를 참조하면, 개구부(1102)를 남겨두고 기판(202)의 제2 영역(206)으로부터 제거된 차단층(902)을 갖는 디바이스(200)가 도시된다.
제2 영역(206)으로부터 차단층(902)을 제거한 후에, 마스크 성분(1002)(도 10 참조)이 기판으로부터 제거된다. 마스크 성분(1002)은 포토레지스트 스트립 공정과 같은 적절한 공정에 의해 제거될 수 있다.
방법(100)은 이후 제1 일함수층이 기판 상에 형성되는 블록(122)으로 진행한다. 제1 일함수층은 제1 타입의 일함수 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 타입의 일함수 물질은 p형 일함수 금속이나 p 금속이다. 예시적인 p형 일함수 금속은 TiN, TaN, Ru, Mo, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 다른 적절한 p형 일함수 물질 또는 이들의 조합을 포함한다. 선택적인 실시예에 있어서, 제1 타입의 일함수 금속은 n형 일함수 금속이다. 예시적인 n형 일함수 금속은 Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 물질 또는 이들의 조합을 포함한다. 일함수 값은 일함수층의 물질 조성과 관련되어 있어, 제1 일함수층의 물질은 희망하는 임계 전압(Vt)이 각각의 영역에서 형성될 디바이스에서 달성되기 위해 일함수를 조정하도록 선택된다. 제1 일함수층은 CVD, PVD, 및/또는 다른 적절한 공정에 의해 증착될 수 있다.
도 12의 예를 참조하면, 일함수층(1202)이 기판(202) 상에 배치된다. 일 실시예에 있어서, 일함수층(1202)은 p형 일함수를 제공한다. 일함수층(1202)의 예시적인 조성은 TiN, TaN, ZrSi2, MoSi2, TaSi2, NiSi2 및 WN을 포함하지만 여기에 제한되지는 않는다. 일함수층(1202)은 대략 10Å과 대략 100Å 사이의 두께일 수 있다. 일함수층(1202)은 기판(202)의 영역(206) 내의 반도체 디바이스에 적절한 일함수를 제공하도록 (예를 들어, 물질 및/또는 두께가) 선택될 수 있다. 예를 들어, 일 실시예에 있어서, 일함수층(1202)이 PMOSFET 반도체 디바이스에 적절한 일함수를 제공하도록 선택된다. 일함수층(1202)이 금속 게이트가 형성될 개구부(1102)에는 형성되는 반면, 일함수층(1202)이 기판의 제1 영역(204)의 게이트 영역에는 형성되지 않음을 주목한다. 제1 영역(204) 내의 더미 게이트 구조의 제거에 의해 남겨진 개구부는 차단층(902)으로 충진된다.
방법(100)은 이후 제1 충진 금속이 기판 상에 형성되는 블록(124)으로 진행한다. 충진 금속은 Al, W, 또는 Cu 및/또는 다른 적절한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 충진 금속은 블록(122)을 참조하여 위에서 설명한 일함수층 상에 증착되고, 이에 따라 기판의 제2 영역 내의 더미 게이트 전극의 제거에 의해 형성된 개구부나 트렌치의 남아있는 부분에 충진될 수 있다. 도 12의 예를 참조하면, 충진 금속(1204)이 기판(202) 상에 형성된다. 충진 금속(1204)은 도 11을 참조하여 위에서 설명한 개구부(1102)의 나머지 부분을 충진한다.
방법(100)은 이후 기판이 평탄화되는 블록(126)으로 진행한다. 평탄화는 디바이스의 게이트 구조들을 사이에 둔 유전체(예를 들어, ILD층) 상에 놓인 충진 금속 및/또는 제1 일함수층을 제거할 수 있다. 도 13의 예를 참조하면, 디바이스(200)는 ILD층(506)의 표면으로부터 일함수층(1202) 및 충진 금속(1204)을 제거하도록 평탄화된다. 따라서, 게이트 구조(1302)가 기판(202)의 제2 영역(206)에 제공된다. 게이트 구조(1302)는 계면층(702), 게이트 유전층(704), 제1 일함수층(1202) 및 충진층(1204)을 포함한다. 게이트 구조(1302)는 PMOSFET 디바이스와 관련될 수 있다.
방법(100)은 이후 차단층이 반도체 기판의 제1 영역으로부터 제거되는 블록(128)으로 진행한다. 차단층(또는 하드마스크 물질)은 적절한 방법에 의해 제거될 수 있다. 이러한 방법은 NH4OH 및 희석된 HF(DHF) 용액, 용매, 인산 및 건식 에칭을 포함한다. 일 실시예에 있어서, 차단층은 폴리실리콘 및/또는 비정질 실리콘을 포함하고 NH4OH 및/또는 DHF 용액에 의해 제거된다. 다른 실시예에 있어서, 차단층은 SiO2 또는 SOG를 포함하고 DHF에 의해 제거된다. 또 다른 실시예에 있어서, 차단층은 SOG를 포함하고 적절한 용매에 의해 제거된다. 또 다른 실시예에 있어서, 차단층은 Si3N4를 포함하고 인산에 의해 제거된다.
도 14의 예를 참조하면, 개구부(1402)를 남겨두고 기판(202)의 제1 영역(204)으로부터 제거된 차단층을 갖는 디바이스(200)가 도시된다.
방법(100)은 이후 제2 일함수층이 기판 상에 형성되는 블록(130)으로 진행한다. 제2 일함수층은 제1 일함수층과 다른 타입일 수 있다(예를 들어, n형 또는 p형). 예를 들어, 제2 일함수층은 제2 타입의 일함수 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 타입의 일함수 물질은 n형 일함수 금속이다. 예시적인 n형 일함수 금속은 Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 물질 또는 이들의 조합을 포함한다. 일 실시예에 있어서, 제2 타입의 일함수 물질은 p형 일함수 금속이나 p 금속이다. 예시적인 p형 일함수 금속은 TiN, TaN, Ru, Mo, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 다른 적절한 p형 일함수 물질 또는 이들의 조합을 포함한다. 블록(122)을 참조하여 위에서 설명한 바와 같이, 제2 일함수층의 물질은 희망하는 임계 전압(Vt)이 각각의 영역에서 형성될 디바이스에서 달성되기 위해 일함수를 조정하도록 선택된다. 제2 일함수층은 CVD, PVD, 및/또는 다른 적절한 공정에 의해 증착될 수 있다.
도 15의 예를 참조하면, 일함수층(1502)이 기판(202) 상에 배치된다. 일함수층(1502)은 일함수층(1202)과 다른 조성을 포함할 수 있다. 일 실시예에 있어서, 일함수층(1502) 및 일함수층(1202)은 정반대 타입이다(예를 들어, 하나는 n형이고 하나는 p형이다). 일 실시예에 있어서, 일함수층(1502)은 n형 일함수를 제공한다. 일함수층(1502)의 예시적인 조성은 TiAl, TaC, TaAlC 및/또는 이들의 조합을 포함하지만 여기에 제한되지는 않는다. 일함수층(1502)은 대략 10Å과 대략 100Å 사이의 두께일 수 있다. 일함수층(1502)은 기판(202)의 영역(204) 내의 반도체 디바이스에 적절한 일함수를 제공하도록 (예를 들어, 물질 및/또는 두께가) 선택될 수 있다. 예를 들어, 일 실시예에 있어서, 일함수층(1502)이 영역(204)의 NMOSFET 반도체 디바이스에 적절한 일함수를 제공하도록 선택된다.
방법(100)은 이후 제2 충진 금속이 기판 상에 형성되는 블록(132)으로 진행한다. 충진 금속은 Al, W, 또는 Cu 및/또는 다른 적절한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 충진 금속은 블록(130)을 참조하여 위에서 설명한 일함수층 상에 증착되고, 이에 따라 기판의 제1 영역 내의 더미 게이트 전극의 제거에 의해 형성된 개구부나 트렌치의 남아있는 부분에 충진될 수 있다. 블록(132)의 충진 금속은 방법(100)의 블록(124)을 참조하여 위에서 설명한 충진 금속과 동일하거나 상이할 수 있다. 도 15의 예를 참조하면, 충진 금속(1504)이 기판(202) 상에 형성된다. 충진 금속(1504)은 도 14를 참조하여 위에서 설명한 개구부(1402)의 나머지 부분을 충진한다.
방법(100)은 이후 기판이 평탄화되는 블록(134)으로 진행한다. 평탄화는 예를 들어, 디바이스의 게이트 구조들을 사이에 둔 유전체(예를 들어, ILD층) 상에 놓인 물질인 제2 충진층 및/또는 제2 일함수층의 초과분을 제거할 수 있다. 평탄화는 적절한 CMP 공정을 사용하여 수행될 수 있다. 도 16의 예를 참조하면, 제2 일함수층(1502) 및 제2 충진층(1504)이 ILD층(506) 상에 놓인 영역으로부터 제거된다. 따라서, 게이트 구조(1602)가 기판(202)의 제1 영역(204)에 제공된다. 게이트 구조(1602)는 계면층(702), 게이트 유전층(704), 제2 일함수층(1502) 및 제2 충진층(1504)을 포함한다. 일 실시예에 있어서, 게이트 구조(1602)는 NMOSFET 디바이스와 관련될 수 있다. 또 다른 실시예에 있어서, 게이트 구조(1602)는 NMOSFET 디바이스와 관련될 수 있고, 게이트 구조(1302)는 PMOSFET 디바이스와 관련될 수 있다. 비록 도 16이 ILD(506) 표면 상에 배치된 게이트 유전층(704)을 도시하고 있지만, 게이트 유전층(704)이 블록(134) 및/또는 블록(126)의 평탄화 공정 중에 ILD(506)의 표면으로부터 제거되는 것을 포함하여 다른 실시예들도 가능하다.
따라서, 도 16은 상이한 일함수 물질층을 갖는 2개의 게이트 구조{즉, 게이트 구조(1302) 및 게이트 구조(1602)}를 갖는 디바이스(200)를 도시한다. 일함수층(1502)은 제1 영역 전용이다. 일함수층(1202)은 제2 영역 전용이다. 따라서, 일함수 물질이 기판의 제1 및 제2 영역에 대하여 개별적으로 선택될 수 있기 때문에, 방법(100)의 실시예들 및 그 결과로 생긴 디바이스는 향상된 임계 전압 제어를 제공한다. 본 방법의 실시예들은 또한 단일의 일함수 물질이 트랜지스터 각각의 게이트 구조에 대하여 사용가능하도록 한다.
방법(100)은 이후 예를 들어, 그 기술분야에서 알려진 바와 같이 BEOL(back-end-of-line) 공정 및 피처들(다층 상호접속), 콘택 및/또는 다른 적절한 피처들과 같은, 여기서 상세히 논의되지 않은 디바이스의 다른 피처들의 형성이 수행되는 블록(136)으로 진행한다.
따라서, 본 발명의 넓은 실시예들 중 하나는 제1 영역 및 제2 영역을 갖는 기판을 제공하는 반도체 디바이스를 제조하는 방법이다. 제1 게이트 전극이 제1 영역에 형성되고, 제2 게이트 전극이 제2 영역에 형성된다. 제2 게이트 전극은 제2 일함수층을 포함하고 제1 일함수층을 포함하지 않는다. 제1 게이트 전극은 제1 일함수층을 포함하고 제2 일함수층을 포함하지 않는다.
설명된 다른 실시예에 있어서, 반도체 디바이스를 제조하는 방법이 제공된다. 본 방법은 기판을 제공하는 단계 및 기판 상에 제1 개구부 및 제2 개구부를 형성하는 단계를 포함한다. 차단층이 제1 개구부에 형성된다. 차단층이 제1 개구부에 있는 동안에 제2 금속 게이트 전극이 제2 개구부에 형성된다. 이후, 차단층이 제1 개구부로부터 제거된다. 차단층을 제거한 후에 제1 금속 게이트 전극이 제1 개구부에 형성된다.
또한, 일 실시예에 있어서, 반도체 디바이스가 제공된다. 본 디바이스는 제1 게이트 전극을 포함하는 제1 게이트 구조 및 제2 게이트 전극을 포함하는 제2 게이트 구조를 포함한다. 제2 게이트 전극은 제2 일함수층을 포함하고 제1 일함수층을 포함하지 않는다. 제1 게이트 전극은 제1 일함수층을 포함하고 제2 일함수층을 포함하지 않는다. 실시예들에 있어서, 제1 일함수층은 게이트 유전체 상에 직접 형성되고, 충진층은 제1 일함수층 상에 직접 형성될 수 있어, 제1 게이트 전극을 포함하는 게이트 구조를 제공한다. 유사하게, 실시예들에 있어서, 제2 일함수층은 게이트 유전체 상에 직접 형성되고, 충진층은 제2 일함수층 상에 직접 형성될 수 있어, 제2 게이트 전극을 포함하는 게이트 구조를 제공한다.
앞서 설명한 것들은 여러 실시예들의 피처의 개요를 말해 주고 있어, 그 기술분야에서 숙련된 자는 다음의 상세한 설명을 잘 이해할 수 있다. 그 기술분야에서 숙련된 자는 여기에 소개된 실시예들의 동일한 목적을 수행하고 또는 수행하거나 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수 있음을 알아야 한다. 그 기술분야에서 숙련된 자는 또한 이와 동등한 구성들이 본 발명의 정신 및 범위로부터 벗어나지 않고, 본 발명의 정신 및 범위로부터 벗어남이 없이 다양한 변경, 대체 및 개조할 수 있음을 알아야 한다.
200 : 반도체 디바이스
202 : 반도체 기판
204 : 제1 영역
206 : 제2 영역
208 : 격리 구조
302 : 더미 게이트 유전층 또는 더미 게이트 유전체 물질
402 : 더미 게이트 전극 물질
502 : 더미 게이트 구조
504 : 측벽 스페이서
506 : 층간 유전층
508 : 소스/드레인 영역
602, 1102, 1402 : 개구부 또는 트렌치
702 : 계면층
704 : 게이트 유전체 또는 게이트 유전층
802 : 하드마스크 물질
902 : 차단층
1002 : 마스크 성분
1202, 1502 : 일함수층
1204, 1504 : 충진 금속 또는 충진층
1302, 1602 : 게이트 구조

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 영역 및 제2 영역을 갖는 기판을 제공하는 단계,
    상기 제1 영역에 제1 게이트 전극을 형성하는 단계 및
    상기 제2 영역에 제2 게이트 전극을 형성하는 단계를 포함하고,
    상기 제2 게이트 전극은 제2 일함수층(work function layer)을 포함하고 제1 일함수층을 포함하지 않으며,
    상기 제1 게이트 전극은 상기 제1 일함수층을 포함하고 상기 제2 일함수층을 포함하지 않는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 기판의 상기 제1 영역에 제1 더미 게이트 구조를 형성하고 상기 제2 영역에 제2 더미 게이트 구조를 형성하는 단계 및
    상기 제1 및 제2 더미 게이트 구조를 제거하여 상기 기판 상에 배치된 층에 제1 및 제2 개구부를 형성하는 단계를 더 포함하고,
    상기 제1 및 제2 게이트 전극은 상기 제1 및 제2 개구부에 각각 형성되는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제2 영역에 상기 제2 게이트 전극을 형성하는 단계는,
    게이트 유전층 상에 상기 제2 일함수층을 직접 형성하는 단계 및
    상기 제2 일함수층 상에 제1 충진 금속층을 직접 형성하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  4. 제3항에 있어서,
    상기 제1 영역에 상기 제1 게이트 전극을 형성하는 단계는,
    상기 게이트 유전층 상에 상기 제1 일함수층을 직접 형성하는 단계 및
    상기 제1 일함수층 상에 제2 충진 금속층을 직접 형성하는 단계를 포함하는 것인, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 기판의 상기 제2 영역 내의 개구부를 하드마스크(hardmask) 물질로 충진하는 단계,
    상기 제1 게이트 전극을 형성한 후에 상기 개구부로부터 상기 하드마스크 물질을 제거하는 단계 및
    상기 하드마스크 물질을 제거한 후에 상기 개구부에 상기 제2 게이트 전극의 상기 제2 일함수층을 형성하는 단계를 포함하고,
    상기 제1 영역에 상기 제1 게이트 전극을 형성하는 동안에 상기 개구부가 상기 하드마스크 물질로 충진되는 것인, 반도체 디바이스 제조 방법.
  6. 기판을 제공하는 단계,
    상기 기판 상에 제1 개구부 및 제2 개구부를 형성하는 단계,
    상기 제1 개구부에 차단층을 형성하는 단계,
    상기 차단층이 상기 제1 개구부에 있는 동안에 상기 제2 개구부에 제2 금속 게이트 전극을 형성하는 단계,
    상기 제1 개구부로부터 상기 차단층을 제거하는 단계 및
    상기 차단층을 제거한 후에 상기 제1 개구부에 제1 금속 게이트 전극을 형성하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 제1 개구부 및 상기 제2 개구부를 형성하는 단계는,
    제1 더미 게이트 구조 및 제2 더미 게이트 구조를 형성하는 단계,
    상기 제1 및 제2 더미 게이트 구조를 사이에 둔 유전층을 형성하는 단계,
    상기 제1 더미 게이트 구조를 제거하여 상기 제1 개구부를 형성하는 단계 및
    상기 제2 더미 게이트 구조를 제거하여 상기 제2 개구부를 형성하는 단계를 포함하는 것인 방법.
  8. 제6항에 있어서,
    상기 제1 개구부에 상기 차단층을 형성함과 동시에 상기 제2 개구부에 상기 차단층을 형성하는 단계,
    상기 제1 개구부 내의 상기 차단층 상에 마스크 성분을 형성하는 단계 및
    상기 마스크 성분이 상기 제1 개구부 내의 상기 차단층 상에 배치되는 동안에 상기 제2 개구부 내의 상기 차단층을 제거하는 단계를 더 포함하는 방법.
  9. 반도체 디바이스에 있어서,
    반도체 기판,
    제1 게이트 전극을 포함하는 제1 게이트 구조 및
    제2 게이트 전극을 포함하는 제2 게이트 구조를 포함하고,
    상기 제2 게이트 전극은 제2 일함수층을 포함하고 제1 일함수층을 포함하지 않으며,
    상기 제1 게이트 전극은 상기 제1 일함수층을 포함하고 상기 제2 일함수층을 포함하지 않는 것인, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제1 게이트 구조는 게이트 유전층과 상기 게이트 유전층 상에 직접 배치된 상기 제1 일함수층을 포함하고,
    상기 제2 게이트 구조는 상기 게이트 유전층과 상기 게이트 유전층 상에 직접 배치된 상기 제2 일함수층을 포함하는 것인, 반도체 디바이스.
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