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JP2009135419A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】ｎチャネル及びｐチャネルのゲート構造が異なり且つメタルゲート電極を有する半導体装置において、ゲート電極パターン形成時のドライエッチングでゲート絶縁膜の突き抜けが発生しないようにする。
【解決手段】ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。
【選択図】図３

Description

この発明は、半導体装置及び半導体装置の製造方法に関し、具体的には、電界効果トランジスタを含む半導体装置及びその製造方法に関するものである。
近年、半導体装置の高度集積化及び微細化に伴い、トランジスタにおいても微細化が急速に進められている。これに伴って、トランジスタのゲート絶縁膜の薄膜化が進んでおり、現在、ＥＯＴ（等価酸化膜厚）で約２．０ｎｍ以下にまで薄膜化が進められている。このように、ゲート絶縁膜が薄膜化すると、従来のＳｉＯ2 からなるゲート絶縁膜では、リーク電流が増大し、無視できない値となる。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜）が用いられている。High-k膜をゲート絶縁膜として用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、ＥＯＴを薄くし、消費電力の低減を図ることができる。
一方、ゲート電極においては、トランジスタの微細化に伴い、電極の空乏化による容量の低下が問題となる。従来のポリシリコンからなるゲート電極の場合、この容量の低下は、シリコン酸化膜の膜厚の増分に換算すると、約０．５ｎｍに相当し、ゲート絶縁膜の膜厚と比較して無視できない値となる。そこで、ゲート電極においては、従来のポリシリコンに代えて、メタルを用いることが考えられている。メタルゲートを用いた場合には、前述のような空乏化の問題を抑えることができる。
ところで、従来のように、ポリシリコン膜を用いたゲート電極の場合、フォトリソグラフィ法とイオン注入法とにより、ｐチャネル領域とｎチャネル領域、即ち、２種類の仕事関数を有する領域を容易に作り分けることができる。そして、例えば、ゲート電極にポリシリコン膜を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor ）を形成する場合、ｎＭＯＳＦＥＴのゲート電極にはｎ+ ＰｏｌｙＳｉを用い、ｐＭＯＳＦＥＴのゲート電極にはｐ+ ＰｏｌｙＳｉを用いることにより、低い閾値を得る方法（Dual Work Function）が広く用いられている。
しかしながら、一般に、メタルゲートに関しては、前述のポリシリコンゲートに相当する方法、即ち、１種類の膜を堆積した後に、それぞれの領域に応じた導電型の不純物を注入することにより、容易に仕事関数を変動させるような方法は確立されていない。
そこで、メタルゲート電極を用いつつ、Dual Work Functionの制御が可能なゲート電極構造として、ｐチャネル側では前述の空乏化を抑制するためのメタルゲートを用いたｐＭＩＳ（Metal Insulator Semiconductor ）構造とし、一方、ｎチャネル側ではゲート電極の空乏化が比較的発生しにくいために仕事関数制御が容易なｎ+ ＰｏｌｙＳｉを用いたｎＭＯＳ構造としたゲート電極構造、つまりハイブリッドメタルゲート電極構造が提案されている（非特許文献１参照）。
以下、従来のハイブリッドメタルゲート電極構造を用いたＣＭＯＳＦＥＴの形成方法について説明する。
図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）は従来のハイブリッドメタルゲート電極構造を用いたＣＭＯＳＦＥＴの形成方法の各工程を示す断面図である。
まず、図２３（ａ）に示すように、半導体基板１１に素子分離１２を形成してｎチャネル領域１３及びｐチャネル領域１４を区画した後、ｎチャネル領域１３及びｐチャネル領域１４にｐウェル及びｎウェル（図示省略）を形成する。その後、各領域１３及び１４を含む半導体基板１１の上にＨｆＯ2 膜等のHigh-k膜をゲート絶縁膜１５として形成する。その後、ゲート絶縁膜１５上にｐＭＩＳ構造用の金属含有膜であるＴｉＮ等のゲート電極材料膜２１を堆積する。
次に、図２３（ｂ）に示すように、ｎチャネル領域１３上が開口されたレジストパターン１９を用いてｎチャネル領域１３上のゲート電極材料膜２１を選択的に除去した後、レジストパターン１９を除去し、その後、図２４（ａ）に示すように、半導体基板１１上の全面にポリシリコン膜２３を堆積した後、ゲート電極形成領域を覆うレジストパターン２４を形成する。
その後、レジストパターン２４を用いて、ｎチャネル領域１３上のポリシリコン膜２３、及びｐチャネル領域１４上のゲート電極材料膜２１及びポリシリコン膜２３の積層膜をゲート電極の形状に加工する。これにより、図２４（ｂ）に示すように、ｎチャネル領域１３上にポリシリコン膜２３からなるゲート電極５１が形成されると共に、ｐチャネル領域１４上にゲート電極材料膜２１及びポリシリコン膜２３の積層膜からなるゲート電極５２が形成される。その後、図示は省略してるが、各ゲート電極をマスクとして、通常の工程により、ｎチャネル領域１３及びｐチャネル領域１４にイオン注入を行い、ソース・ドレイン領域を形成した後、不純物活性化のための熱処理を行う。
Y.Nishida 他、Advanced Poly-Si NMIS and Poly-Si/TiN PMIS Hybrid-gate High-k CMIS using PVD/CVD-Stacked TiN and Local Strain Technique 、2007年 Symposium on VLSI Technology Digest of Technical Papers、p.214-215
しかしながら、前述のハイブリッドメタルゲート電極の形成方法においては、フォトリソグラフィ及びドライエッチングを用いてゲート電極材料膜をパターニングしてゲート電極を形成する際に、ｐＭＩＳ構造とｎＭＯＳ構造との違いであるｐＭＩＳ構造用のメタル材料を所定の領域以外ではエッチングによって完全に除去する必要があると共に、当該エッチングを下地のゲート絶縁膜でストップさせる必要がある。この場合、ｐＭＩＳ構造とｎＭＯＳ構造との違いであるメタル材料をエッチングして完全に除去するために必要なオーバーエッチングにより、膜厚が１〜３ｎｍ程度の薄膜であるゲート絶縁膜の突き抜けが発生し、下地の半導体基板（シリコン基板）がむき出しとなってシリコン基板が掘れ下がり、それによってシリコン基板削れ（例えば図２４（ｂ）に示す基板削れ３１）が発生するという問題がある。特に、素子分離と活性領域との境界に段差が生じている場合には、当該段差部においてメタル材料膜が厚くなり、このメタル材料膜を完全に除去するために、ｎＭＯＳ側のゲート絶縁膜に対するオーバーエッチング量が大きくなる結果、ゲート絶縁膜の突き抜け及びそれに伴う基板削れに起因する問題、例えばトランジスタ特性劣化やパーティクル増加等がより顕在化する。図２５は、前述の従来のハイブリッドメタルゲート電極構造を用いたＣＭＯＳＦＥＴの形成方法における図２３（ａ）に示す工程で、素子分離１２と活性領域との境界に段差が生じ、当該段差部においてメタル材料膜であるゲート電極材料膜２１が厚膜化（厚膜化した厚さを両矢印５０で示している）した様子を示している。
前記に鑑み、本願発明は、ハイブリッドメタルゲート電極においてゲート絶縁膜の突き抜けが発生しない半導体装置及びその製造方法を提供することを目的とする。
前記の目的を達成するために、本願第１発明に係る半導体装置は、半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された第１のシリコン含有層とを含み、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する第２のシリコン含有層と、前記第２のシリコン含有層の上に形成された第３のシリコン含有層とを含み、前記第１のシリコン含有層と前記第３のシリコン含有層とは同一のシリコン含有材料膜から形成されている。
また、本願第１発明の半導体装置を製造するための本願第２発明に係る半導体装置の製造方法は、第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の上に第１のシリコン含有材料膜を形成する工程（ｂ）と、前記第１のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜を除去する工程（ｃ）と、前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜の上に金属含有材料膜を形成する工程（ｄ）と、前記第２のトランジスタ領域上に位置する部分の前記金属含有材料膜を除去する工程（ｅ）と、前記工程（ｅ）の後に、前記第１のトランジスタ領域上に位置する部分の前記金属含有材料膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜の上に第２のシリコン含有材料膜を形成する工程（ｆ）と、前記第１のトランジスタ領域上において前記金属含有材料膜及び前記第２のシリコン含有材料膜をパターニングすることによって第１のゲート電極を形成すると共に、前記第２のトランジスタ領域上において前記第１のシリコン含有材料膜及び前記第２のシリコン含有材料膜をパターニングすることによって第２のゲート電極を形成する工程（ｇ）とを備えている。
また、前記の目的を達成するために、本願第３発明に係る半導体装置は、半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された第１の導電性酸化物層と、前記第１の導電性酸化物層の上に形成された第１のシリコン含有層とを含み、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する第２のシリコン含有層と、前記第２のシリコン含有層の上に形成された第２の導電性酸化物層と、前記第２の導電性酸化物層の上に形成された第３のシリコン含有層とを含み、前記第１のシリコン含有層と前記第３のシリコン含有層とは同一のシリコン含有材料膜から形成されている。
また、本願第３発明の半導体装置を製造するための本願第４発明に係る半導体装置の製造方法は、第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の上に第１のシリコン含有材料膜及び第１の導電性酸化物膜を順次形成する工程（ｂ）と、前記第１のトランジスタ領域上に位置する部分の前記第１の導電性酸化物膜及び前記第１のシリコン含有材料膜を除去する工程（ｃ）と、前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１の導電性酸化物膜の上に金属含有材料膜及び第２の導電性酸化物膜を順次形成する工程（ｄ）と、前記第２のトランジスタ領域上に位置する部分の前記第２の導電性酸化物膜及び前記金属含有材料膜を除去する工程（ｅ）と、前記工程（ｅ）の後に、前記第１のトランジスタ領域上に位置する部分の前記第２の導電性酸化物膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１の導電性酸化物膜の上に第２のシリコン含有材料膜を形成する工程（ｆ）と、前記第１のトランジスタ領域上において前記金属含有材料膜、前記第２の導電性酸化物膜及び前記第２のシリコン含有材料膜をパターニングすることによって第１のゲート電極を形成すると共に、前記第２のトランジスタ領域上において前記第１のシリコン含有材料膜、前記第１の導電性酸化物膜及び前記第２のシリコン含有材料膜をパターニングすることによって第２のゲート電極を形成する工程（ｇ）とを備えている。
本願第１〜第４発明によると、ゲート絶縁膜と接する金属含有材料膜（金属含有層）がゲート電極の一部として形成されない第２のトランジスタ領域（他方のトランジスタ領域）上には、金属含有材料膜のエッチング時にオーバーエッチング吸収層として機能する第１のシリコン含有材料膜（第２のシリコン含有層）を予め形成している。このため、金属含有材料膜のエッチング時にゲート絶縁膜に対するオーバーエッチング量が各トランジスタ領域で実質的に同等となるように第１のシリコン含有材料膜の膜厚等を設定することにより、各トランジスタ領域間でのゲート絶縁膜に対するオーバーエッチング量の不均一性を低減できる。従って、ゲート絶縁膜の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、本願第１〜第４発明によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において実質的に同等となるため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
尚、本願第１発明の半導体装置において、前記第２のシリコン含有層及び第３のシリコン含有層の全体がシリサイド層であってもよい。
また、本願第２発明の半導体装置の製造方法において、前記工程（ｃ）は、前記第２のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜を覆うエッチングカバー膜を用いて、前記第１のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜を除去する工程を含み、前記工程（ｆ）の前に、前記エッチングカバー膜を除去する工程をさらに備えていてもよい。この場合、前記工程（ｅ）は、前記第１のトランジスタ領域上に位置する部分の前記金属含有材料膜を覆う他のエッチングカバー膜を用いて、前記第２のトランジスタ領域上に位置する部分の前記金属含有材料膜を除去する工程を含み、前記工程（ｆ）の前に、前記他のエッチングカバー膜を除去する工程をさらに備えていてもよい。
また、本願第３発明の半導体装置において、前記第１の導電性酸化物層及び前記第２の導電性酸化物層は、Ｉｒ及びＲｕのうちの少なくとも１つを含む酸化物から構成されていてもよい。
前記の目的を達成するために、本願第５発明に係る半導体装置は、半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された第１のシリコン含有層とを含み、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する第２のシリコン含有層と、前記第２のシリコン含有層の上に形成された導電性酸化物層と、前記導電性酸化物層の上に形成された他の金属含有層と、前記他の金属含有層の上に形成された第３のシリコン含有層とを含み、前記金属含有層と前記他の金属含有層とは同一の金属含有膜から形成されており、前記第１のシリコン含有層と前記第３のシリコン含有層とは同一のシリコン含有材料膜から形成されている。
また、本願第５発明の半導体装置を製造するための本願第６発明に係る半導体装置の製造方法は、第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の上に第１のシリコン含有材料膜及び導電性酸化物膜を順次形成する工程（ｂ）と、前記第１のトランジスタ領域上に位置する部分の前記導電性酸化物膜及び前記第１のシリコン含有材料膜を除去する工程（ｃ）と、前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記導電性酸化物膜の上に金属含有材料膜及び第２のシリコン含有材料膜を順次形成する工程（ｄ）と、前記第１のトランジスタ領域上において前記第２のシリコン含有材料膜及び前記金属含有材料膜をパターニングすることによって第１のゲート電極を形成すると共に、前記第２のトランジスタ領域上において前記第２のシリコン含有材料膜及び前記金属含有材料膜をゲート電極形状にパターニングする工程（ｅ）と、前記工程（ｅ）の後に、前記第１のトランジスタ領域及び前記第２のトランジスタ領域を覆う絶縁膜を形成する工程（ｆ）と、前記第１のトランジスタ領域をレジストによって保護しながら、前記第２のトランジスタ領域上において前記絶縁膜及び前記導電性酸化物膜をエッチバックした後、前記レジストを除去し、その後、前記第１のトランジスタ領域を前記絶縁膜によって保護しながら、前記第２のトランジスタ領域上において前記第１のシリコン含有材料膜をゲート電極形状にパターニングすることによって第２のゲート電極を形成する工程（ｇ）と、前記工程（ｇ）の後に、前記第１のトランジスタ領域上に残存する前記絶縁膜を除去する工程（ｈ）とを備えている。
また、前記の目的を達成するために、本願第７発明に係る半導体装置は、半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された導電性酸化物層と、前記導電性酸化物層の上に形成されたシリコン含有層とを含み、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する他のシリコン含有層を含み、前記シリコン含有層と前記他のシリコン含有層とは同一のシリコン含有材料膜から形成されている。
また、本願第７発明の半導体装置を製造するための本願第８発明に係る半導体装置の製造方法は、第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜の上に金属含有材料膜及び導電性酸化物膜を形成する工程（ｂ）と、前記第２のトランジスタ領域上に位置する部分の前記導電性酸化物膜及び前記金属含有材料膜を除去する工程（ｃ）と、前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記導電性酸化物膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上にシリコン含有材料膜を形成する工程（ｄ）と、前記第１のトランジスタ領域上において前記シリコン含有材料膜をゲート電極形状にパターニングすると共に、前記第２のトランジスタ領域上において前記シリコン含有材料膜をパターニングすることによって第２のゲート電極を形成する工程（ｅ）と、前記工程（ｅ）の後に、前記第１のトランジスタ領域及び前記第２のトランジスタ領域を覆う絶縁膜を形成する工程（ｆ）と、前記第２のトランジスタ領域をレジストによって保護しながら、前記第１のトランジスタ領域上において前記絶縁膜及び前記導電性酸化物膜をエッチバックした後、前記レジストを除去し、その後、前記第２のトランジスタ領域を前記絶縁膜によって保護しながら、前記第１のトランジスタ領域上において前記金属含有材料膜をゲート電極形状にパターニングすることによって第１のゲート電極を形成する工程（ｇ）と、前記工程（ｇ）の後に、前記第２のトランジスタ領域上に残存する前記絶縁膜を除去する工程（ｈ）とを備えている。
本願第５〜第８発明によると、ゲート電極加工時のエッチングにおいてオーバーエッチングの実施前に、オーバーエッチング量が大きくなるトランジスタ領域を覆うように、エッチングストッパー膜として機能する絶縁膜を予め形成している。このため、ゲート絶縁膜の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、本願第５〜第８発明によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において過剰とならないため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
尚、本願第５発明の半導体装置において、前記金属含有層と前記第１のシリコン含有層との積層構造の側面には第１のオフセットスペーサが形成されており、前記第２のシリコン含有層と前記導電性酸化物層との積層構造の側面には第２のオフセットスペーサが形成されており、前記第１のオフセットスペーサは第１のオフセット膜及びその外側に形成された第２のオフセット膜の積層膜から構成されており、前記第２のオフセットスペーサは前記第２のオフセット膜の単層膜から構成されていてもよい。この場合、前記第２のオフセットスペーサは、前記他の金属含有層と前記第３のシリコン含有層との積層構造の側面においては前記第１のオフセット膜及び前記第２のオフセット膜の積層膜から構成されていてもよい。すなわち、前記第２のシリコン含有層と前記導電性酸化物層との積層構造の幅は、前記他の金属含有層と前記第３のシリコン含有層との積層構造の幅よりも大きく、前記第２のシリコン含有層と前記導電性酸化物層との積層構造の側面における前記第２のオフセットスペーサの幅は、前記他の金属含有層と前記第３のシリコン含有層との積層構造の側面における前記第２のオフセットスペーサの幅よりも小さくてもよい。
また、本願第１、第３、第５発明の半導体装置において、前記第１のシリコン含有層及び前記第３のシリコン含有層のそれぞれの少なくとも上部は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ及びＰｔのうちの少なくとも１つを含むシリサイド層であってもよい。
また、本願第１、第３、第５発明の半導体装置において、前記第２のシリコン含有層は、ポリシリコン、アモルファスシリコン又はシリコンゲルマニウムに、Ｐ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）及びＦ（フッ素）のうちから選ばれた少なくとも１つの不純物をドーピングした材料から構成されていてもよい。
また、本願第６発明の半導体装置の製造方法において、前記工程（ｆ）は、前記第２のトランジスタ領域上においてパターニングされた前記第２のシリコン含有材料膜及び前記金属含有材料膜のそれぞれの側面を覆うように前記絶縁膜を形成する工程を含み、前記工程（ｈ）は、前記半導体基板上の全面に他の絶縁膜を形成した後、当該他の絶縁膜及び前記絶縁膜に対してエッチバックを行って、前記第１のゲート電極の側面に前記絶縁膜及び前記他の絶縁膜の積層膜からなる第１のオフセットスペーサを形成すると共に、前記第２のゲート電極のうちの前記第２のシリコン含有材料膜及び前記金属含有材料膜のそれぞれの側面を覆う前記絶縁膜と当該絶縁膜並びに前記第２のゲート電極のうちの前記導電性酸化物膜及び前記第１のシリコン含有材料膜のそれぞれの側面を覆う前記他の絶縁膜とからなる第２のオフセットスペーサを形成する形成する工程を含んでいてもよい。
また、本願第７発明の半導体装置において、前記他のシリコン含有層の全体がシリサイド層であってもよい。
また、本願第７発明の半導体装置において、前記シリコン含有層及び前記他のシリコン含有層のそれぞれの少なくとも上部は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ及びＰｔのうちの少なくとも１つを含むシリサイド層であってもよい。
また、本願第７発明の半導体装置において、前記金属含有層と前記導電性酸化物層との積層構造の側面には第１のオフセットスペーサが形成されており、前記他のシリコン含有層の側面には第２のオフセットスペーサが形成されており、前記第２のオフセットスペーサは第１のオフセット膜及びその外側に形成された第２のオフセット膜の積層膜から構成されており、前記第１のオフセットスペーサは前記第２のオフセット膜の単層膜から構成されていてもよい。この場合、前記第１のオフセットスペーサは、前記シリコン含有層の側面においては前記第１のオフセット膜及び前記第２のオフセット膜の積層膜から構成されていてもよい。すなわち、前記金属含有層と前記導電性酸化物層との積層構造の幅は、前記シリコン含有層の幅よりも大きく、前記金属含有層と前記導電性酸化物層との積層構造の側面における前記第１のオフセットスペーサの幅は、前記シリコン含有層の側面における前記第２のオフセットスペーサの幅よりも小さくてもよい。
また、本願第５、第７発明の半導体装置において、第１及び第２のオフセットスペーサが形成されている場合、前記第１のオフセット膜及び前記第２のオフセット膜はそれぞれ、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン酸化窒化膜又はシリコン酸化炭化膜であってもよい。
また、本願第５、第７発明の半導体装置において、前記導電性酸化物層は、Ｉｒ及びＲｕのうちの少なくとも１つを含む酸化物から構成されていてもよい。
また、本願第１、第３、第５、第７発明の半導体装置において、前記金属含有層は、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ及びＡｕからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の珪化物若しくは炭化物からなる膜であってもよい。
また、本願第１、第３、第５、第７発明の半導体装置において、前記金属含有層は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ及びＷからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の窒化物、珪化物若しくは炭化物からなる膜であってもよい。
また、本願第１、第３、第５、第７発明の半導体装置において、前記ゲート絶縁膜は、ＳｉＯ2 膜、ＨｆＯ2 膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜若しくはこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜からなる単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜であってもよい。
また、本願第８発明の半導体装置の製造方法において、前記工程（ｆ）は、前記第１のトランジスタ領域上においてパターニングされた前記シリコン含有材料膜の側面を覆うように前記絶縁膜を形成する工程を含み、前記工程（ｈ）は、前記半導体基板上の全面に他の絶縁膜を形成した後、当該他の絶縁膜及び前記絶縁膜に対してエッチバックを行って、前記第１のゲート電極のうちの前記シリコン含有材料膜の側面を覆う前記絶縁膜と当該絶縁膜並びに前記第１のゲート電極のうちの前記導電性酸化物膜及び前記金属含有材料膜のそれぞれの側面を覆う前記他の絶縁膜とからなる第１のオフセットスペーサを形成すると共に、前記第２のゲート電極の側面に前記絶縁膜及び前記他の絶縁膜の積層膜からなる第２のオフセットスペーサを形成する形成する工程を含んでいてもよい。
また、本願第１、第３発明の半導体装置において、前記金属含有層の厚さ及び前記第２のシリコン含有層の厚さは、前記金属含有層における金属Ｍ１と当該金属Ｍ１と同一又は異なる元素Ｍ２との間の結合を切断するためのエネルギーである結合解離エネルギーＤ（Ｍ１−Ｍ２）と、前記第２のシリコン含有層におけるシリコン結合を切断するためのエネルギーである結合解離エネルギーＤ（Ｓｉ−Ｓｉ）とに基づいて決定されていてもよい。この場合、前記結合解離エネルギーＤ（Ｍ１−Ｍ２）が前記結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりも大きい場合には、前記第２のシリコン含有層の厚さが前記金属含有層の厚さよりも大きく設定されており、前記結合解離エネルギーＤ（Ｍ１−Ｍ２）が前記結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりも小さい場合には、前記第２のシリコン含有層の厚さが前記金属含有層の厚さよりも小さく設定されていてもよい。また、前記金属含有層はＴｉ又はＴａからなり、前記第２のシリコン含有層はポリシリコンからなり、前記第２のシリコン含有層の厚さは前記金属含有層の厚さよりも小さく設定されていてもよい。また、前記金属含有層はＴｉＮ、ＴｉＣ、ＴｉＯ、ＴａＮ、ＴａＣ又はＴａＯからなり、前記第２のシリコン含有層はポリシリコンからなり、前記第２のシリコン含有層の厚さは前記金属含有層の厚さよりも大きく設定されていてもよい。
また、本願第２、第４発明の半導体装置の製造方法において、前記第１のシリコン含有材料膜の厚さは、前記金属含有材料膜の厚さ、及び前記工程（ｇ）における前記第１のシリコン含有材料膜と前記金属含有材料膜とのエッチングレート比に応じて、前記第１のシリコン含有材料膜及び前記金属含有材料膜のそれぞれのエッチングが完了する時間が実質的に同じになるように設定されていてもよい。この場合、前記第１のシリコン含有材料膜の厚さは、
ＴＩＭＥ１ ＝ ＴＨ１／ＥＲ１ ・・・ （式１）
ＴＩＭＥ２ ＝ ＴＨ２／ＥＲ２ ・・・ （式２）
ＴＩＭＥ２×１．２＞ＴＩＭＥ１＞ＴＩＭＥ２×０．８ ・・・ （式３）
に従って設定されていてもよい（但し、ＴＩＭＥ１は前記第１のシリコン含有材料膜のエッチングが完了するのに要する時間であり、ＴＩＭＥ２は前記金属含有材料膜のエッチングが完了するのに要する時間であり、ＴＨ１は前記第１のシリコン含有材料膜の厚さであり、ＴＨ２は前記金属含有材料膜の厚さであり、ＥＲ１は前記工程（ｇ）における前記第１のシリコン含有材料膜のエッチングレートであり、ＥＲ２は前記工程（ｇ）における前記金属含有材料膜のエッチングレートである）。
尚、本願第１〜第８発明において、各トランジスタ領域毎にゲート絶縁膜を作り分けても良い。
本願発明によると、ゲート絶縁膜の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、本願発明によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において実質的に同等となるため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）において、ｎｐ境界を符号１１０の破線で示している。
まず、図１（ａ）に示すように、半導体基板１０１に例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離１０２を形成し、ｎチャネル領域１０３及びｐチャネル領域１０４を区画した後、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してウェル形成用イオン注入を実施する。次に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対して、トランジスタの閾値を調整するためのイオン注入を実施する。次に、例えばロジックトランジスタ、ＳＲＡＭ（static random access memory ）トランジスタ、及び入出力Ｉ／Ｏトランジスタ等の各トランジスタの機能に応じた膜厚及び膜質を持つゲート絶縁膜の作りこみを実施する。図１（ａ）は、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれの上に、例えばロジックトランジスタ用のゲート絶縁膜１０５を形成している場合を示している。具体的には、ゲート絶縁膜１０５は、半導体基板１０１の表面に形成された、シリコン酸化膜と比較して比誘電率の十分に高い高誘電率膜、例えばハフニウムシリコン酸化膜（ＨｆＳｉx Ｏy 膜）である。ここで、ＨｆＳｉx Ｏy 膜のＥＯＴ（シリコン酸化膜換算膜厚）は約２．０ｎｍである。尚、ゲート絶縁膜１０５と半導体基板１０１との界面には、半導体基板１０１が酸化されてなる例えば厚さ１ｎｍ程度の極薄シリコン酸化膜が界面層１０６として形成されている。
次に、図１（ａ）に示すように、ゲート絶縁膜１０５の直上に、ｎチャネル領域１０３のトランジスタの閾値制御を行うための第１ゲート電極材料膜１０７として、例えばＰ（燐）をドーピングした厚さ５〜２０ｎｍ程度のポリシリコン膜を堆積する。この第１ゲート電極材料膜１０７はオーバーエッチング吸収層として機能するものであり、後の工程で実施されるゲート電極加工時のドライエッチングにおいて、ゲート絶縁膜１０５へのオーバーエッチング量がｎチャネル領域１０３及びｐチャネル領域１０４で実質的に同等となるように、膜厚等が設定されている。
次に、図１（ｂ）に示すように、第１ゲート電極材料膜１０７の上に、ｐチャネル領域１０４を開口したレジストパターン１０９を形成した後、レジストパターン１０９をマスクとしてエッチングを行うことにより、ｐチャネル領域１０４上に位置する部分の第１ゲート電極材料膜１０７を除去する。ここで、第１ゲート電極材料膜１０７であるポリシリコン膜のエッチングには、例えば６５℃に加熱した水酸化カリウム溶液（ＫＯＨ／Ｈ2 Ｏ＝０．３ｇ／１５０ｃｃ）を用いる。これにより、ゲート絶縁膜１０５の膜減り等のダメージを防止しながらエッチングを行うことができる。或いは、例えば８０℃に加熱した希釈ＡＰＭ（ammonia-hydrogen peroxide mixture ）溶液（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３〜１０：１：２００〜１０００）又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって第１ゲート電極材料膜１０７を除去することも可能である。さらには、例えばＲＩＥ（reative ion etching ）によるドライエッチングによって第１ゲート電極材料膜１０７を途中まで除去した後に、前記の希釈ＡＰＭ溶液、水酸化カリウム溶液又は低ダメージのリモートプラズマを用いたケミカルドライエッチングを追加的に実施することによって第１ゲート電極材料膜１０７を除去することも可能である。この場合、ｎｐ境界１１０におけるレジストパターン１０９の側面からｎチャネル領域１０３上の第１ゲート電極材料膜１０７が後退する量を低減することができる。尚、第１ゲート電極材料膜１０７のエッチングの実施後、例えばＳＰＭ（sulfuric acid-hydrogen peroxide mixture ）溶液又はシンナー溶液等を用いてレジストパターン１０９を除去する。
次に、図１（ｃ）に示すように、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料膜１１１として、例えば厚さ５〜２０ｎｍ程度のＴｉＮ膜をｎチャネル領域１０３上及びｐチャネル領域１０４上のそれぞれの全面に堆積する。
このとき、前述のオーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚は、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料１１１の膜厚、及びゲート加工での各ゲート電極材料膜のエッチングレート比に応じて、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが完了する時間が実質的に同じになるように予め設定されている。
具体的には、オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚の決定は下記（式１）〜（式３）に従って行われる。
ＴＩＭＥ１ ＝ ＴＨ１／ＥＲ１ ・・・ （式１）
ＴＩＭＥ２ ＝ ＴＨ２／ＥＲ２ ・・・ （式２）
ＴＩＭＥ２×１．２＞ＴＩＭＥ１＞ＴＩＭＥ２×０．８ ・・・ （式３）
尚、ＴＩＭＥ１は第１ゲート電極材料膜１０７のエッチングが完了するのに要する時間であり、ＴＩＭＥ２は第２ゲート電極材料膜１１１のエッチングが完了するのに要する時間であり、ＴＨ１は第１ゲート電極材料膜１０７の膜厚であり、ＴＨ２は第２ゲート電極材料膜１１１の膜厚であり、ＥＲ１はゲート加工時の第１ゲート電極材料膜１０７のエッチングレートであり、ＥＲ２はゲート加工時の第２ゲート電極材料膜１１１のエッチングレートである。
上記（式１）〜（式３）によれば、例えば第２ゲート電極材料膜１１１の膜厚つまりＴｉＮ膜厚（ＴＨ２）が１０ｎｍであり、ＴｉＮのエッチングレート（ＥＲ２）が３０ｎｍ／ｍｉｎであり、第１ゲート電極材料膜１０７のエッチングレートつまりポリシリコンのエッチングレート（ＥＲ１）が３５ｎｍ／ｍｉｎであるとした場合、ＴＩＭＥ２は２０ｓｅｃとなるから、ＴＩＭＥ１については１６〜２４ｓｅｃに設定すればよい。従って、第１ゲート電極材料膜１０７の膜厚（ＴＨ１）は９．３〜１４ｎｍに設定すればよいことになる。また、第１ゲート電極材料１０７の膜厚（ＴＨ１）を１１．７ｎｍとすれば、ＴＩＭＥ１＝ＴＩＭＥ２となり、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが同時に完了するため、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおけるゲート絶縁膜１０５に対するオーバーエッチング量を揃えることが可能となる。
次に、図２（ａ）に示すように、ｎチャネル領域１０３の第１ゲート電極材料膜１０７を覆うように堆積された第２ゲート電極膜１１１の上に、ｎチャネル領域１０３を開口したレジストパターン１１２を形成した後、レジストパターン１１２をマスクとして、第２ゲート電極材料膜１１１つまりＴｉＮ膜に対してエッチングを行い、ｎチャネル領域１０３上に位置する部分の第２ゲート電極材料膜１１１を除去する。第２ゲート電極材料膜１１１であるＴｉＮ膜は、例えばＳＰＭ溶液、希釈塩酸若しくは過酸化水素水等の薬液、又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって除去することが可能である。或いは、例えばＲＩＥによるドライエッチングを用いてｎチャネル領域１０３の第２ゲート電極材料膜１１１を選択的に除去し、当該エッチングを第１ゲート電極材料膜１０７の表面でストップさせてもよい。このＲＩＥによるドライエッチングを用いた場合には、ｎｐ境界１１０におけるレジストパターン１１２の側面からｐチャネル領域１０４上の第２ゲート電極材料膜１１１が後退する量を低減することができる。尚、第２ゲート電極材料膜１１１のエッチングの実施後、例えばＳＰＭ溶液又はシンナー溶液等を用いてレジストパターン１１２を除去する。
次に、図２（ｂ）に示すように、半導体基板１０１上の全面に第３ゲート電極材料膜１１３として、例えばＰ（燐）をドーピングした厚さ８０ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積した後、第３ゲート電極材料膜１１３の上に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれのゲート電極形成領域を覆うレジストパターン１１４をフォトリソグラフィにより形成する。このとき、オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の存在により、ｎチャネル領域１０３におけるｎチャネルゲート電極高さ１１５とｐチャネル領域１０４におけるｐチャネルゲート電極高さ１１６との差が小さくなっているため、レジストパターン１１４を形成する際のフォーカスマージンが拡大するので、レジストパターン１１４として、より微細なパターンを形成することが可能となる。
次に、レジストパターン１１４をマスクとして、ｎチャネル領域１０３上における第３ゲート電極材料膜１１３と第１ゲート電極材料膜１０７との積層膜、及びｐチャネル領域１０４における第３ゲート電極材料膜１１３と第２ゲート電極材料膜１１１との積層膜に対して同時に、例えばハロゲン系のエッチングガスを用いた異方性ドライエッチングを行い、その後、レジストパターン１１４を除去する。これにより、図２（ｃ）に示すように、ｎチャネル領域１０３上には、ゲート絶縁膜と接する第１ゲート電極材料膜（ポリシリコン膜）１０７と、その上に形成された第３ゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１５１が形成されると共に、ｐチャネル領域１０４上には、ゲート絶縁膜と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１と、その上に形成された第３ゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１５２が形成される。このとき、ｎチャネル領域１０３及びｐチャネル領域１０４に共通に形成されている第３ゲート電極材料膜１１３についてはｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいて同時にエッチングが完了する。また、第３ゲート電極材料膜１１３のエッチングに引き続き、ｎチャネル領域１０３の第１ゲート電極材料膜１０７とｐチャネル領域１０４の第２ゲート電極材料膜１１１とに対して同時にエッチングが実施される。ここで、前述したように、オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚は、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料１１１の膜厚、及びゲート加工での各ゲート電極材料膜のエッチングレート比に応じて、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが完了する時間が実質的に同じとなるように予め設定されている。従って、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいて第１ゲート電極材料膜１０７のエッチングと第２ゲート電極材料膜１１１のエッチングとは同時に完了する。これにより、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいてゲート絶縁膜１０５に対するオーバーエッチング量を揃えることが可能となるため、ゲート絶縁膜１０５に対する過剰なオーバーエッチングは発生しない。従って、ゲート絶縁膜１０５の突き抜けやそれに伴う半導体基板１０１の削れ等の問題は発生しない。
次に、図３（ａ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＬＰ−ＣＶＤ（low pressure-chemical vapor deposition）法によりＴＥＯＳ（tetraethylorthosilicate ）膜又はＳｉＮ膜などの絶縁膜を厚さ５〜２０ｎｍ程度堆積した後、当該絶縁膜に対して異方性ドライエッチングによるエッチバックを行って、ゲート電極１５１及び１５２のそれぞれの側面にオフセットスペーサ１１７を形成する。次に、ゲート電極１５１及び１５２並びにオフセットスペーサ１１７をマスクとして、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１５１の両側にエクステンション注入層１１８Ａを形成すると共にｐチャネル領域１０４におけるゲート電極１５２の両側にエクステンション注入層１１８Ｂを形成する。
次に、図３（ｂ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＳＡ−ＣＶＤ（sub atmospheric-chemical vapor deposiition）法によりＮＳＧ（nondoped silicate glass ）膜を厚さ５〜１０ｎｍ程度堆積した後、例えばＡＬＤ（atomic layer deposition ）法によりＳｉＮ膜を厚さ２０〜４０ｎｍ程度堆積する。次に、ＮＳＧ膜とＳｉＮ膜との積層膜に対して異方性ドライエッチングによるエッチバックを行って、ゲート電極１５１及び１５２のそれぞれの側面にオフセットスペーサ１１７を介して、サイドウォール下層膜１１９及びサイドウォール上層膜１２０からなるサイドウォールスペーサ１２１を形成する。尚、サイドウォール下層膜１１９として、ＮＳＧ膜に代えて、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜を形成してもよい。次に、ゲート電極１５１、オフセットスペーサ１１７及びサイドウォールスペーサ１２１をマスクとして、ｎチャネル領域１０３に対してＡｓ（砒素）及びＰ（燐）のイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１５１から見てエクステンション注入層１１８Ａの外側にソース・ドレイン注入層１２２Ａを形成する。また、ゲート電極１５２、オフセットスペーサ１１７及びサイドウォールスペーサ１２１をマスクとして、ｐチャネル領域１０４に対してＢ（ホウ素）のイオン注入を行うことにより、ｐチャネル領域１０４におけるゲート電極１５２から見てエクステンション注入層１１８Ｂの外側にソース・ドレイン注入層１２２Ｂを形成する。その後、活性化熱処理を行い、イオン注入によって半導体基板１０１中に導入した各不純物を活性化する。
次に、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、高融点金属膜として例えばＮｉ膜をスパッタ法などによって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド未反応領域のＮｉ膜を例えばウェットエッチングにより除去する。これにより、図３（ｃ）に示すように、ソース・ドレイン注入層１２２Ａ及び１２２Ｂのそれぞれの表面並びにゲート電極１５１及び１５２のそれぞれの表面にＮｉシリサイド層１２４が形成される。
以上に説明した第１の実施形態によると、ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成している。このため、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にゲート絶縁膜１０５に対するオーバーエッチング量が各トランジスタ領域で実質的に同等となるように第１ゲート電極材料膜（ポリシリコン膜）１０７の膜厚等を設定することにより、各トランジスタ領域間でのゲート絶縁膜１０５に対するオーバーエッチング量の不均一性を低減できる。従って、ゲート絶縁膜１０５の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、第１の実施形態によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において実質的に同等となるため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図４（ａ）に示すように、半導体基板１０１に例えばＳＴＩからなる素子分離１０２を形成し、ｎチャネル領域１０３及びｐチャネル領域１０４を区画した後、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してウェル形成用イオン注入を実施する。次に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対して、トランジスタの閾値を調整するためのイオン注入を実施する。次に、例えばロジックトランジスタ、ＳＲＡＭトランジスタ、及び入出力Ｉ／Ｏトランジスタ等の各トランジスタの機能に応じた膜厚及び膜質を持つゲート絶縁膜の作りこみを実施する。図４（ａ）は、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれの上に、例えばロジックトランジスタ用のゲート絶縁膜１０５を形成している場合を示している。具体的には、ゲート絶縁膜１０５は、半導体基板１０１の表面に形成された、シリコン酸化膜と比較して比誘電率の十分に高い高誘電率膜、例えばハフニウムシリコン酸化膜（ＨｆＳｉx Ｏy 膜）である。ここで、ＨｆＳｉx Ｏy 膜のＥＯＴは約２．０ｎｍである。尚、ゲート絶縁膜１０５と半導体基板１０１との界面には、半導体基板１０１が酸化されてなる例えば厚さ１ｎｍ程度の極薄シリコン酸化膜が界面層１０６として形成されている。
次に、図４（ａ）に示すように、ゲート絶縁膜１０５の直上に、ｎチャネル領域１０３のトランジスタの閾値制御を行うための第１ゲート電極材料膜１０７として、例えばＰ（燐）をドーピングした厚さ５〜２０ｎｍ程度のポリシリコン膜を堆積する。この第１ゲート電極材料膜１０７はオーバーエッチング吸収層として機能するものであり、後の工程で実施されるゲート電極加工時のドライエッチングにおいて、ゲート絶縁膜１０５へのオーバーエッチング量がｎチャネル領域１０３及びｐチャネル領域１０４で実質的に同等となるように、膜厚等が設定されている。
次に、図４（ａ）に示すように、第１ゲート電極材料膜１０７の上に、例えばＨＤＰ−ＮＳＧ（high density plasma-nondoped silicate glass ）からなる第１エッチングカバー膜２０１を形成する。
次に、図４（ｂ）に示すように、第１エッチングカバー膜２０１の上に、ｐチャネル領域１０４を開口したレジストパターン１０９を形成した後、レジストパターン１０９をマスクとして異方性ドライエッチングを行うことにより、ｐチャネル領域１０４上に位置する部分の第１エッチングカバー膜２０１を除去すると共にｐチャネル領域１０４上に位置する部分の第１ゲート電極材料膜１０７を途中まで除去する。その後、レジストパターン１０９を除去する。
次に、図４（ｃ）に示すように、ｎチャネル領域１０３を覆う第１エッチングカバー膜２０１をマスクとして、ｐチャネル領域１０４上に残存する第１ゲート電極材料膜１０７を除去する。ここで、第１ゲート電極材料膜１０７であるポリシリコン膜のエッチングには、例えば６５℃に加熱した水酸化カリウム溶液（ＫＯＨ／Ｈ2 Ｏ＝０．３ｇ／１５０ｃｃ）を用いる。これにより、ゲート絶縁膜１０５の膜減り等のダメージを防止しながらエッチングを行うことができる。或いは、例えば８０℃に加熱した希釈ＡＰＭ溶液（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３〜１０：１：２００〜１０００）又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって第１ゲート電極材料膜１０７を除去することも可能である。
本変形例においては、第１エッチングカバー膜２０１をマスクとして、第１ゲート電極材料膜１０７のエッチングを行うため、エッチングを実施した後に基板表面がその他の薬液などに曝されることがないので、ゲート絶縁膜１０５の表面にダメージ等が生じることはない。
次に、図５（ａ）に示すように、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料膜１１１として、例えば厚さ５〜２０ｎｍ程度のＴｉＮ膜をｎチャネル領域１０３上及びｐチャネル領域１０４上のそれぞれの全面に堆積する。
このとき、前述のオーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚は、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料１１１の膜厚、及びゲート加工での各ゲート電極材料膜のエッチングレート比に応じて、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが完了する時間が実質的に同じになるように予め設定されている。オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚の具体的な決定は、第１の実施形態で説明した（式１）〜（式３）に従って行われる。
次に、図５（ｂ）に示すように、第２ゲート電極膜１１１の上に、ｎチャネル領域１０３を開口したレジストパターン１１２を形成した後、ｎチャネル領域１０３の第１エッチングカバー膜２０１、及びレジストパターン１１２をマスクとして、第２ゲート電極材料膜１１１つまりＴｉＮ膜に対してエッチングを行い、ｎチャネル領域１０３上に位置する部分の第２ゲート電極材料膜１１１を除去する。このとき、第２ゲート電極材料膜１１１であるＴｉＮ膜を、例えばＲＩＥによるドライエッチングを用いて除去することが可能である。或いは、例えばＳＰＭ溶液、希釈塩酸若しくは過酸化水素水等の薬液、又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって、第２ゲート電極材料膜１１１であるＴｉＮ膜を除去することも可能である。第２ゲート電極材料膜１１１のエッチングの実施後、例えばＳＰＭ溶液又はシンナー溶液等を用いてレジストパターン１１２を除去する。続いて、第１エッチングカバー膜２０１であるＨＤＰ−ＮＳＧ膜を、例えば異方性ドライエッチング、又はＨＦ薬液（フッ酸）等を用いたウェットエッチングにより除去する。
本変形例においては、第２ゲート電極材料膜１１１をエッチングする際に、ｎチャネル領域１０３上においては第１エッチングカバー膜２０１がストッパーとなるため、その下側に存在する第１ゲート電極材料膜１０７の表面はエッチングされることがない。
次に、図５（ｃ）に示すように、半導体基板１０１上の全面に第３ゲート電極材料膜１１３として、例えばＰ（燐）をドーピングした厚さ８０ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積した後、第３ゲート電極材料膜１１３の上に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれのゲート電極形成領域を覆うレジストパターン１１４をフォトリソグラフィにより形成する。このとき、オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の存在により、ｎチャネル領域１０３におけるｎチャネルゲート電極高さ１１５とｐチャネル領域１０４におけるｐチャネルゲート電極高さ１１６との差が小さくなっているため、レジストパターン１１４を形成する際のフォーカスマージンが拡大するので、レジストパターン１１４として、より微細なパターンを形成することが可能となる。
その後、第１の実施形態の図２（ｃ）及び図３（ａ）〜（ｃ）に示す各工程と同様の工程を実施することにより、第１の実施形態と同様の構造を持つ半導体装置を得ることができる。
以上に説明した第１の実施形態の第１変形例によると、第１の実施形態と同様に、ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成している。このため、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にゲート絶縁膜１０５に対するオーバーエッチング量が各トランジスタ領域で実質的に同等となるように第１ゲート電極材料膜（ポリシリコン膜）１０７の膜厚等を設定することにより、各トランジスタ領域間でのゲート絶縁膜１０５に対するオーバーエッチング量の不均一性を低減できる。従って、ゲート絶縁膜１０５の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、第１の実施形態の第１変形例によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において実質的に同等となるため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
さらに、第１の実施形態の第１変形例によると、第１エッチングカバー膜２０１をハードマスクとして第１ゲート電極材料１０７であるポリシリコン膜のエッチングを実施するため、エッチングを実施した後に基板表面がその他の薬液などに曝されることがないので、ゲート絶縁膜１０５の表面にダメージ等が生じる危険を回避することができる。
また、第１の実施形態の第１変形例によると、ｎチャネル領域１０３上に形成された第２ゲート電極材料膜１１１であるＴｉＮ膜をエッチングにより除去する際に、第１エッチングカバー膜２０１がエッチングストッパーとして機能するため、第１エッチングカバー膜２０１の下側に存在する第１ゲート電極材料膜１０７の表面がエッチングされることがないので、ｎチャネル領域１０３上における膜減り等の発生を防止することができる。
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）は、本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）において、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す第１の実施形態、又は図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）に示す第１の実施形態の第１変形例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、本変形例においては、図４（ａ）〜（ｃ）に示す第１の実施形態の第１変形例の各工程と同様の工程を順次実施する。
次に、図６（ａ）に示すように、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料膜１１１として、例えば厚さ５〜２０ｎｍ程度のＴｉＮ膜をｎチャネル領域１０３上及びｐチャネル領域１０４上のそれぞれの全面に堆積する。
このとき、前述のオーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚は、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料１１１の膜厚、及びゲート加工での各ゲート電極材料膜のエッチングレート比に応じて、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが完了する時間が実質的に同じになるように予め設定されている。オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚の具体的な決定は、第１の実施形態で説明した（式１）〜（式３）に従って行われる。
次に、図６（ａ）に示すように、第２ゲート電極材料膜１１１の上に、例えばＨＤＰ−ＮＳＧからなる第２エッチングカバー膜３０１を形成する。
次に、図６（ｂ）に示すように、第２エッチングカバー膜３０１の上に、ｎチャネル領域１０３を開口したレジストパターン１１２を形成した後、ｎチャネル領域１０３上に位置する部分の第２エッチングカバー膜３０１及び第２ゲート電極材料膜１１１つまりＴｉＮ膜を順次エッチングにより除去する。このとき、第２エッチングカバー膜３０１であるＨＤＰ−ＮＳＧ膜及び第２ゲート電極材料膜１１１であるＴｉＮ膜を、例えばＲＩＥによるドライエッチングを用いて除去することが可能である。或いは、例えばＨＦ薬液（フッ酸）を用いて第２エッチングカバー膜３０１であるＨＤＰ−ＮＳＧ膜をエッチング除去した後に、例えばＳＰＭ溶液、希釈塩酸若しくは過酸化水素水等の薬液、又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって、第２ゲート電極材料膜１１１であるＴｉＮ膜を除去することも可能である。第２エッチングカバー膜３０１及び第２ゲート電極材料膜１１１のエッチングの実施後、例えばＳＰＭ溶液又はシンナー溶液等を用いてレジストパターン１１２を除去する。
本変形例においては、第２エッチングカバー膜３０１及び第２ゲート電極材料膜１１１をエッチングする際に、ｎチャネル領域１０３上においては第１エッチングカバー膜２０１がストッパーとなるため、その下側に存在する第１ゲート電極材料膜１０７の表面はエッチングされることがない。
続いて、図７（ａ）に示すように、ｎチャネル領域１０３上に残存する第１エッチングカバー膜２０１であるＨＤＰ−ＮＳＧ膜、及びｐチャネル領域１０４上に残存する第２エッチングカバー膜３０１であるＨＤＰ−ＮＳＧ膜を、例えば異方性ドライエッチング、又はＨＦ薬液（フッ酸）等を用いたウェットエッチングにより除去する。
次に、図７（ｂ）に示すように、半導体基板１０１上の全面に第３ゲート電極材料膜１１３として、例えばＰ（燐）をドーピングした厚さ８０ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積した後、第３ゲート電極材料膜１１３の上に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれのゲート電極形成領域を覆うレジストパターン１１４をフォトリソグラフィにより形成する。このとき、オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の存在により、ｎチャネル領域１０３におけるｎチャネルゲート電極高さ１１５とｐチャネル領域１０４におけるｐチャネルゲート電極高さ１１６との差が小さくなっているため、レジストパターン１１４を形成する際のフォーカスマージンが拡大するので、レジストパターン１１４として、より微細なパターンを形成することが可能となる。
その後、第１の実施形態の図２（ｃ）及び図３（ａ）〜（ｃ）に示す各工程と同様の工程を実施することにより、第１の実施形態と同様の構造を持つ半導体装置を得ることができる。
以上に説明した第１の実施形態の第２変形例によると、第１の実施形態と同様に、ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成している。このため、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にゲート絶縁膜１０５に対するオーバーエッチング量が各トランジスタ領域で実質的に同等となるように第１ゲート電極材料膜（ポリシリコン膜）１０７の膜厚等を設定することにより、各トランジスタ領域間でのゲート絶縁膜１０５に対するオーバーエッチング量の不均一性を低減できる。従って、ゲート絶縁膜１０５の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、第１の実施形態の第２変形例によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において実質的に同等となるため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
さらに、第１の実施形態の第２変形例によると、第１エッチングカバー膜２０１をハードマスクとして第１ゲート電極材料１０７であるポリシリコン膜のエッチングを実施するため、エッチングを実施した後に基板表面がその他の薬液などに曝されることがないので、ゲート絶縁膜１０５の表面にダメージ等が生じる危険を回避することができる。
また、第１の実施形態の第２変形例によると、ｎチャネル領域１０３上に形成された第２ゲート電極材料膜１１１であるＴｉＮ膜をエッチングにより除去する際に、第１エッチングカバー膜２０１がエッチングストッパーとして機能するため、第１エッチングカバー膜２０１の下側に存在する第１ゲート電極材料膜１０７の表面がエッチングされることがないので、ｎチャネル領域１０３上における膜減り等の発生を防止することができる。
また、第１の実施形態の第２変形例によると、第２ゲート電極材料膜１１１上にレジストパターン１１２をパターニング形成する際に、第２エッチングカバー膜３０１が第２ゲート電極材料膜１１１とレジストパターン１１２との間に存在している。このため、第２ゲート電極材料膜１１１の直上にレジストパターン１１２をパターニング形成する場合のように、第２ゲート電極材料膜１１１が金属含有材料からなることに起因してレジスト失活等が起こり、その影響を受けてレジスト裾引きが発生する等の危険を回避することができる。
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図２６（ａ）〜（ｃ）、図２７（ａ）〜（ｃ）及び図２８（ａ）〜（ｃ）は、本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２６（ａ）〜（ｃ）、図２７（ａ）〜（ｃ）及び図２８（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、第１の実施形態の図１（ａ）に示す工程と同様に、図２６（ａ）に示す工程を実施する。ここで、本変形例が第１の実施形態と異なっている点は、第１ゲート電極材料膜１０７として堆積するポリシリコン膜の厚さが１０〜４０ｎｍ程度であり、後述する図２６（ｃ）に示す工程（第１の実施形態の図１（ｃ）に示す工程に相当）で第２ゲート電極材料膜１１１として堆積される金属膜の厚さ（５〜２０ｎｍ程度）よりも２倍程度大きいことである。尚、本変形例では、この金属膜として、例えば、Ｔａ系金属膜であるＴａＮ膜若しくはＴａＣＮ膜、又は酸素含有金属膜であるＴｉＯＮ膜、ＴｉＣＮＯ膜、ＴａＣＯ膜若しくはＴａＣＮＯ膜等を用いる。
続いて、第１の実施形態の図１（ｂ）、（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す工程と同様に、図２６（ｂ）、（ｃ）、図２７（ａ）〜（ｃ）及び図２８（ａ）〜（ｃ）に示す工程を順次実施する。ここで、前述のように、第１の実施形態と比べて第１ゲート電極材料膜１０７の厚さが大きい点を除いて、各工程の内容は第１の実施形態の対応する工程と同じである。
以上に説明した第１の実施形態の第３変形例においても、第１の実施形態と同様の効果を得ることができる。
また、本変形例のように、第２ゲート電極材料膜１１１として、前述のようなＴａ系金属膜や酸素含有金属膜を用いた場合、これらの金属膜の構成元素間の結合解離エネルギーが、シリコン結合を切断するための結合解離エネルギーよりも大きいため、これらの金属膜のエッチングレートはポリシリコン膜のエッチングレートよりも小さくなる。従って、本変形例のように、第１ゲート電極材料膜１０７として堆積するポリシリコン膜の厚さを、第２ゲート電極材料膜１１１として堆積する金属膜の厚さよりも大きくすることが、本発明の効果を得る上で特に有効である。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図８（ａ）に示すように、半導体基板１０１に例えばＳＴＩからなる素子分離１０２を形成し、ｎチャネル領域１０３及びｐチャネル領域１０４を区画した後、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してウェル形成用イオン注入を実施する。次に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対して、トランジスタの閾値を調整するためのイオン注入を実施する。次に、例えばロジックトランジスタ、ＳＲＡＭトランジスタ、及び入出力Ｉ／Ｏトランジスタ等の各トランジスタの機能に応じた膜厚及び膜質を持つゲート絶縁膜の作りこみを実施する。図８（ａ）は、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれの上に、例えばロジックトランジスタ用のゲート絶縁膜１０５を形成している場合を示している。具体的には、ゲート絶縁膜１０５は、半導体基板１０１の表面に形成された、シリコン酸化膜と比較して比誘電率の十分に高い高誘電率膜、例えばハフニウムシリコン酸化膜（ＨｆＳｉx Ｏy 膜）である。ここで、ＨｆＳｉx Ｏy 膜のＥＯＴは約２．０ｎｍである。尚、ゲート絶縁膜１０５と半導体基板１０１との界面には、半導体基板１０１が酸化されてなる例えば厚さ１ｎｍ程度の極薄シリコン酸化膜が界面層１０６として形成されている。
次に、図８（ａ）に示すように、ゲート絶縁膜１０５の直上に、ｎチャネル領域１０３のトランジスタの閾値制御を行うための第１ゲート電極材料膜１０７として、例えばＰ（燐）をドーピングした厚さ５〜２０ｎｍ程度のポリシリコン膜を堆積する。この第１ゲート電極材料膜１０７はオーバーエッチング吸収層として機能するものであり、後の工程で実施されるゲート電極加工時のドライエッチングにおいて、ゲート絶縁膜１０５へのオーバーエッチング量がｎチャネル領域１０３及びｐチャネル領域１０４で実質的に同等となるように、膜厚等が設定されている。
次に、図８（ａ）に示すように、第１ゲート電極材料膜１０７の上に、例えば、導電性酸化物であるＲｕ（ルテニウム）酸化物又はＩｒ（イリジウム）酸化物などからなる第１エッチングストッパー膜４０１を形成する。
次に、図８（ｂ）に示すように、第１エッチングストッパー膜４０１の上に、ｐチャネル領域１０４を開口したレジストパターン１０９を形成した後、レジストパターン１０９をマスクとして異方性ドライエッチングを行うことにより、ｐチャネル領域１０４上に位置する部分の第１エッチングストッパー膜４０１を除去すると共にｐチャネル領域１０４上に位置する部分の第１ゲート電極材料膜１０７を途中まで除去する。その後、レジストパターン１０９を除去する。
次に、図８（ｃ）に示すように、ｎチャネル領域１０３を覆う第１エッチングストッパー膜４０１をマスクとして、ｐチャネル領域１０４上に残存する第１ゲート電極材料膜１０７を除去する。ここで、第１ゲート電極材料膜１０７であるポリシリコン膜のエッチングには、例えば６５℃に加熱した水酸化カリウム溶液（ＫＯＨ／Ｈ2 Ｏ＝０．３ｇ／１５０ｃｃ）を用いる。これにより、ゲート絶縁膜１０５の膜減り等のダメージを防止しながらエッチングを行うことができる。或いは、例えば８０℃に加熱した希釈ＡＰＭ溶液（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３〜１０：１：２００〜１０００）又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって第１ゲート電極材料膜１０７を除去することも可能である。
本実施形態においては、第１エッチングストッパー膜４０１をマスクとして、第１ゲート電極材料膜１０７のエッチングを行うため、エッチングを実施した後に基板表面がその他の薬液などに曝されることがないので、ゲート絶縁膜１０５の表面にダメージ等が生じることはない。
次に、図９（ａ）に示すように、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料膜１１１として、例えば厚さ５〜２０ｎｍ程度のＴｉＮ膜をｎチャネル領域１０３上及びｐチャネル領域１０４上のそれぞれの全面に堆積する。
このとき、前述のオーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚は、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料１１１の膜厚、及びゲート加工での各ゲート電極材料膜のエッチングレート比に応じて、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが完了する時間が実質的に同じになるように予め設定されている。オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の膜厚の具体的な決定は、第１の実施形態で説明した（式１）〜（式３）に従って行われる。
次に、図９（ａ）に示すように、第２ゲート電極材料１１１の上に、例えば導電性酸化物であるＲｕ（ルテニウム）酸化物又はＩｒ（イリジウム）酸化物などからなる第２エッチストッパー膜４０２を形成する。
次に、図９（ｂ）に示すように、第２エッチストッパー膜４０２の上に、ｎチャネル領域１０３を開口したレジストパターン１１２を形成した後、ｎチャネル領域１０３上に位置する部分の第２エッチストッパー膜４０２及び第２ゲート電極材料膜１１１つまりＴｉＮ膜を順次エッチングにより除去する。このとき、第２エッチストッパー膜４０２である導電性酸化物膜及び第２ゲート電極材料膜１１１であるＴｉＮ膜を、例えばＲＩＥによるドライエッチングを用いて除去することが可能である。或いは、例えばＨＦ薬液（フッ酸）を用いて第２エッチストッパー膜４０２である導電性酸化物膜をエッチング除去した後に、例えばＳＰＭ溶液、希釈塩酸若しくは過酸化水素水等の薬液、又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって、第２ゲート電極材料膜１１１であるＴｉＮ膜を除去することも可能である。第２エッチストッパー膜４０２及び第２ゲート電極材料膜１１１のエッチングの実施後、例えばＳＰＭ溶液又はシンナー溶液等を用いてレジストパターン１１２を除去する。
本実施形態においては、第２エッチストッパー膜４０２及び第２ゲート電極材料膜１１１をエッチングする際に、ｎチャネル領域１０３上においては第１エッチストッパー膜４０１がストッパーとなるため、その下側に存在する第１ゲート電極材料膜１０７の表面はエッチングされることがない。
次に、図９（ｃ）に示すように、半導体基板１０１上の全面に、具体的には、ｎチャネル領域１０３の第１エッチストッパー膜４０１上及びｐチャネル領域１０４の第２エッチストッパー膜４０２上に、第３ゲート電極材料膜１１３として、例えばＰ（燐）をドーピングした厚さ８０ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積した後、第３ゲート電極材料膜１１３の上に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれのゲート電極形成領域を覆うレジストパターン１１４をフォトリソグラフィにより形成する。このとき、オーバーエッチング吸収層となる第１ゲート電極材料膜１０７の存在により、ｎチャネル領域１０３におけるｎチャネルゲート電極高さ１１５とｐチャネル領域１０４におけるｐチャネルゲート電極高さ１１６との差が小さくなっているため、レジストパターン１１４を形成する際のフォーカスマージンが拡大するので、レジストパターン１１４として、より微細なパターンを形成することが可能となる。
次に、図１０（ａ）に示すように、レジストパターン１１４をマスクとして、第３ゲート電極材料膜１１３に対して、例えばハロゲン系のエッチングガスを用いた異方性ドライエッチングを行う。このとき、ｎチャネル領域１０３及びｐチャネル領域１０４に共通に形成されている第３ゲート電極材料１１３のエッチングはｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいて同時に完了する。また、第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２により、第３ゲート電極材料膜１１３の膜厚ばらつき（素子分離１０２とそれに隣接する活性領域との間の段差に起因する膜厚ばらつきを含む）の影響は吸収され、第３ゲート電極材料膜１１３のエッチングが完了した時点で第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２のそれぞれの表面が露出する。
次に、図１０（ｂ）に示すように、レジストパターン１１４をマスクとして、第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２に対して、例えばフルオロカーボンガスに代表されるフッ素系のエッチングガスを用いた異方性ドライエッチングを行う。第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２に対するエッチングは、レジストパターン１１４の外側の第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれの表面が露出するまで行う。ここで、導電性酸化物である第１エッチングストッパー膜４０１とポリシリコンである第１ゲート電極材料膜１０７との間、及び導電性酸化物である第２エッチングストッパー膜４０２とＴｉＮである第２ゲート電極材料膜１１１との間では高いエッチング選択比が得られるので、下地である第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１をほとんど削ることなく、第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２のエッチングを行うことができる。
次に、レジストパターン１１４をマスクとして、ｎチャネル領域１０３上の第１ゲート電極材料膜１０７、及びｐチャネル領域１０４上の第２ゲート電極材料膜１１１に対して同時に、例えばハロゲン系のエッチングガスを用いた異方性ドライエッチングを行い、その後、レジストパターン１１４を除去する。これにより、図１０（ｃ）に示すように、ｎチャネル領域１０３上には、ゲート絶縁膜と接する第１ゲート電極材料膜（ポリシリコン膜）１０７と、その上に形成された第１エッチングストッパー膜（導電性酸化物膜）４０１と、その上に形成された第３ゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１６１が形成されると共に、ｐチャネル領域１０４上には、ゲート絶縁膜と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１と、その上に形成された第２エッチングストッパー膜（導電性酸化物膜）４０２と、その上に形成された第３ゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１６２が形成される。ここで、前述したように、オーバーエッチング吸収層となる第１ゲート電極材料１０７の膜厚は、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料１１１の膜厚、及びゲート加工での各ゲート電極材料膜のエッチングレート比に応じて、第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のそれぞれのエッチングが完了する時間が実質的に同じとなるように予め設定されている。従って、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいて第１ゲート電極材料膜１０７のエッチングと第２ゲート電極材料膜１１１のエッチングとは同時に完了する。これにより、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいてゲート絶縁膜１０５に対するオーバーエッチング量を揃えることが可能となるため、ゲート絶縁膜１０５に対する過剰なオーバーエッチングは発生しない。従って、ゲート絶縁膜１０５の突き抜けやそれに伴う半導体基板１０１の削れ等の問題は発生しない。
尚、本実施形態において、ゲート電極１６１及び１６２の形成後にレジストパターン１１４を除去したが、これに代えて、図１０（ａ）に示す第３ゲート電極材料膜１１３のエッチングが完了した後に、レジストパターン１１４を除去しても良い。すなわち、図１０（ｂ）に示す第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２のエッチング、並びに図１０（ｃ）に示す第１ゲート電極材料膜１０７及び第２ゲート電極材料膜１１１のエッチングにおいては、パターニングされた第３ゲート電極材料膜１１３をマスクとして用いてもよい。
次に、図１１（ａ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を厚さ５〜２０ｎｍ程度堆積した後、当該絶縁膜に対して異方性ドライエッチングによるエッチバックを行って、ゲート電極１６１及び１６２のそれぞれの側面にオフセットスペーサ１１７を形成する。次に、ゲート電極１６１及び１６２並びにオフセットスペーサ１１７をマスクとして、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１６１の両側にエクステンション注入層１１８Ａを形成すると共にｐチャネル領域１０４におけるゲート電極１６２の両側にエクステンション注入層１１８Ｂを形成する。
次に、図１１（ｂ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＳＡ−ＣＶＤ法によりＮＳＧ膜を厚さ５〜１０ｎｍ程度堆積した後、例えばＡＬＤ法によりＳｉＮ膜を厚さ２０〜４０ｎｍ程度堆積する。次に、ＮＳＧ膜とＳｉＮ膜との積層膜に対して異方性ドライエッチングによるエッチバックを行って、ゲート電極１６１及び１６２のそれぞれの側面にオフセットスペーサ１１７を介して、サイドウォール下層膜１１９及びサイドウォール上層膜１２０からなるサイドウォールスペーサ１２１を形成する。尚、サイドウォール下層膜１１９として、ＮＳＧ膜に代えて、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜を形成してもよい。次に、ゲート電極１６１、オフセットスペーサ１１７及びサイドウォールスペーサ１２１をマスクとして、ｎチャネル領域１０３に対してＡｓ（砒素）及びＰ（燐）のイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１６１から見てエクステンション注入層１１８Ａの外側にソース・ドレイン注入層１２２Ａを形成する。また、ゲート電極１６２、オフセットスペーサ１１７及びサイドウォールスペーサ１２１をマスクとして、ｐチャネル領域１０４に対してＢ（ホウ素）のイオン注入を行うことにより、ｐチャネル領域１０４におけるゲート電極１６２から見てエクステンション注入層１１８Ｂの外側にソース・ドレイン注入層１２２Ｂを形成する。その後、活性化熱処理を行い、イオン注入によって半導体基板１０１中に導入した各不純物を活性化する。
次に、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、高融点金属膜として例えばＮｉ膜をスパッタ法などによって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド未反応領域のＮｉ膜を例えばウェットエッチングにより除去する。これにより、図１１（ｃ）に示すように、ソース・ドレイン注入層１２２Ａ及び１２２Ｂのそれぞれの表面並びにゲート電極１６１及び１６２のそれぞれの表面にＮｉシリサイド層１２４が形成される。
以上に説明した第２の実施形態によると、ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１６１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成している。このため、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にゲート絶縁膜１０５に対するオーバーエッチング量が各トランジスタ領域で実質的に同等となるように第１ゲート電極材料膜（ポリシリコン膜）１０７の膜厚等を設定することにより、各トランジスタ領域間でのゲート絶縁膜１０５に対するオーバーエッチング量の不均一性を低減できる。また、第１ゲート電極材料膜（ポリシリコン膜）１０７上の第３ゲート電極材料膜（ポリシリコン膜）１１３のエッチング時にエッチングストッパーとして機能する第１エッチングストッパー膜４０１を形成しているので、膜厚等が所定値に設定された第１ゲート電極材料膜（ポリシリコン膜）１０７に膜減り等が生じることもない。従って、ゲート絶縁膜１０５の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、第２の実施形態によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において実質的に同等となるため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）及び図１６（ａ）、（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）及び図１６（ａ）、（ｂ）において、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図１２（ａ）に示すように、半導体基板１０１に例えばＳＴＩからなる素子分離１０２を形成し、ｎチャネル領域１０３及びｐチャネル領域１０４を区画した後、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してウェル形成用イオン注入を実施する。次に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対して、トランジスタの閾値を調整するためのイオン注入を実施する。次に、例えばロジックトランジスタ、ＳＲＡＭトランジスタ、及び入出力Ｉ／Ｏトランジスタ等の各トランジスタの機能に応じた膜厚及び膜質を持つゲート絶縁膜の作りこみを実施する。図１２（ａ）は、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれの上に、例えばロジックトランジスタ用のゲート絶縁膜１０５を形成している場合を示している。具体的には、ゲート絶縁膜１０５は、半導体基板１０１の表面に形成された、シリコン酸化膜と比較して比誘電率の十分に高い高誘電率膜、例えばハフニウムシリコン酸化膜（ＨｆＳｉx Ｏy 膜）である。ここで、ＨｆＳｉx Ｏy 膜のＥＯＴは約２．０ｎｍである。尚、ゲート絶縁膜１０５と半導体基板１０１との界面には、半導体基板１０１が酸化されてなる例えば厚さ１ｎｍ程度の極薄シリコン酸化膜が界面層１０６として形成されている。
次に、図１２（ａ）に示すように、ゲート絶縁膜１０５の直上に、ｎチャネル領域１０３のトランジスタの閾値制御を行うための第１ゲート電極材料膜１０７として、例えばＰ（燐）をドーピングした厚さ５〜２０ｎｍ程度のポリシリコン膜を堆積する。
次に、図１２（ａ）に示すように、第１ゲート電極材料膜１０７の上に、例えば、導電性酸化物であるＲｕ（ルテニウム）酸化物又はＩｒ（イリジウム）酸化物などからなるエッチングストッパー膜４０１を形成する。
次に、図１２（ｂ）に示すように、エッチングストッパー膜４０１の上に、ｐチャネル領域１０４を開口したレジストパターン１０９を形成した後、レジストパターン１０９をマスクとして異方性ドライエッチングを行うことにより、ｐチャネル領域１０４上に位置する部分のエッチングストッパー膜４０１を除去すると共にｐチャネル領域１０４上に位置する部分の第１ゲート電極材料膜１０７を途中まで除去する。その後、レジストパターン１０９を除去する。
次に、図１２（ｃ）に示すように、ｎチャネル領域１０３を覆うエッチングストッパー膜４０１をマスクとして、ｐチャネル領域１０４上に残存する第１ゲート電極材料膜１０７を除去する。ここで、第１ゲート電極材料膜１０７であるポリシリコン膜のエッチングには、例えば６５℃に加熱した水酸化カリウム溶液（ＫＯＨ／Ｈ2 Ｏ＝０．３ｇ／１５０ｃｃ）を用いる。これにより、ゲート絶縁膜１０５の膜減り等のダメージを防止しながらエッチングを行うことができる。或いは、例えば８０℃に加熱した希釈ＡＰＭ溶液（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３〜１０：１：２００〜１０００）又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって第１ゲート電極材料膜１０７を除去することも可能である。
本実施形態においては、エッチングストッパー膜４０１をマスクとして、第１ゲート電極材料膜１０７のエッチングを行うため、エッチングを実施した後に基板表面がその他の薬液などに曝されることがないので、ゲート絶縁膜１０５の表面にダメージ等が生じることはない。
次に、図１３（ａ）に示すように、ｐチャネル領域１０４のトランジスタの閾値制御を行うための第２ゲート電極材料膜１１１として、例えば厚さ５〜２０ｎｍ程度のＴｉＮ膜をｎチャネル領域１０３上及びｐチャネル領域１０４上のそれぞれの全面に堆積する。
次に、図１３（ｂ）に示すように、第２ゲート電極材料膜１１１上の全面に、第３ゲート電極材料膜１１３として、例えばＰ（燐）をドーピングした厚さ８０ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積した後、第３ゲート電極材料膜１１３の上に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれのゲート電極形成領域を覆うレジストパターン１１４をフォトリソグラフィにより形成する。
次に、図１３（ｃ）に示すように、レジストパターン１１４をマスクとして、第３ゲート電極材料膜１１３に対して、例えばハロゲン系のエッチングガスを用いた異方性ドライエッチングを行う。このとき、ｎチャネル領域１０３及びｐチャネル領域１０４に共通に形成されている第３ゲート電極材料膜１１３のエッチングはｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいて同時に完了し、レジストパターン１１４の外側に位置する部分の第２ゲート電極材料膜１１１の表面が露出する。
次に、図１４（ａ）に示すように、引き続きレジストパターン１１４をマスクとして、ｎチャネル領域１０３及びｐチャネル領域１０４に共通に形成されている第２ゲート電極材料１１１に対してエッチングを行う。これにより、ｐチャネル領域１０４上においては、ゲート絶縁膜と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１と、その上に形成された第３ゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１７２が形成される。このとき、ｎチャネル領域１０３においては第２ゲート電極材料１１１の下地であるエッチングストッパー膜（導電性酸化物膜）４０１でエッチングストップさせる。また、同時に、ｐチャネル領域１０４においては第２ゲート電極材料１１１の下地であるゲート絶縁膜１０５でエッチングストップさせる。ここで、エッチング対象の膜の種類及び膜厚のそれぞれがｎチャネル領域１０３及びｐチャネル領域１０４で同じであるため、ｐチャネル領域１０４のゲート絶縁膜１０５に対するオーバーエッチング量が過剰となることはないので、ｐチャネル領域１０４のゲート絶縁膜１０５に突き抜けの問題は発生しない。
次に、図１４（ｂ）に示すように、レジストパターン１１４を除去した後、図１４（ｃ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜からなる厚さ５ｎｍ程度の第１オフセットカバー膜５０１を堆積した後、第１オフセットカバー膜５０１の上に、ｎチャネル領域１０３を開口したレジストパターン５０２を形成する。
次に、レジストパターン５０２をマスクとして、ｎチャネル領域１０３を覆う第１オフセットカバー膜５０１及びエッチングストッパー膜４０１に対してエッチバックを行って、図１５（ａ）に示すように、ｎチャネル領域１０３を覆う第１オフセットカバー膜５０１及びエッチングストッパー膜４０１を除去する。これにより、エッチングストッパー膜４０１がｎチャネル領域１０３のゲート電極１７１（図１５（ｂ）参照）の形状にパターニングされる。また、ｎチャネル領域１０３のゲート電極１７１の一部となる第２ゲート電極材料膜（ＴｉＮ膜）１１１と第３ゲート電極材料膜（ポリシリコン膜）１１３との積層構造の側面に第１オフセットカバー膜５０１が残存する。すなわち、第１オフセットカバー膜５０１によって、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれの第２ゲート電極材料膜１１１の側壁が露出することを防止できると共に、後の工程で実施される、ｎチャネル領域１０３の第１ゲート電極材料膜１０７のエッチングの際に、ｐチャネル領域１０４の半導体基板１０１表面におけるエッチングストッパー膜の膜厚を厚くすることができる。その後、レジストパターン５０２を例えばアッシング又はＳＰＭ溶液などを用いて除去する。このとき、前述のように、第２ゲート電極材料膜１１１の側壁の露出が防止されているので、第２ゲート電極材料膜１１１つまりＴｉＮ膜の酸化や異常反応などを抑制できる。
次に、図１５（ｂ）に示すように、ｐチャネル領域１０４を第１オフセットカバー膜５０１によって覆いながら、ｎチャネル領域１０３の第３ゲート電極材料膜１１３及び第１オフセットカバー膜５０１をマスクとして、ｎチャネル領域１０３の第１ゲート電極材料１０７に対してエッチバックを行い、ｎチャネル領域１０３のゲート絶縁膜１０５の表面を露出させる。これにより、ｎチャネル領域１０３上において、ゲート絶縁膜と接する第１ゲート電極材料膜（ポリシリコン膜）１０７と、その上に形成されたエッチングストッパー膜（導電性酸化物膜）４０１と、その上に形成された第２ゲート電極材料膜（ＴｉＮ膜）１１１と、その上に形成された第３ゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１７１が形成される。このとき、ｐチャネル領域１０４の半導体基板１０１及びゲート電極１７２のそれぞれの表面は第１オフセットカバー膜５０１によって保護されているため、エッチングされることはなく形状が損われることもない。また、ｎチャネル領域１０３のエッチングストッパー膜４０１及び第１ゲート電極材料１０７のエッチバックに際して、ｎチャネル領域１０３の第３ゲート電極材料膜１１３の上面が露出しているため、第３ゲート電極材料膜１１３も同時にエッチバックされるが、これによって、ｎチャネル領域１０３のゲート電極１７１のゲート高さ１１５は、ｐチャネル領域１０４のゲート電極１７２のゲート高さ１１６に近づくことになる。
次に、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＬＰ−ＣＶＤ法により厚さ５ｎｍ程度のＴＥＯＳ膜からなる第２オフセットカバー膜５０４を堆積した後、当該第２オフセットカバー膜５０４及びｐチャネル領域１０４の第１オフセットカバー膜５０１に対して異方性ドライエッチングによるエッチバックを行う。これにより、図１５（ｃ）に示すように、ゲート電極１７１の側面に、第２ゲート電極材料膜（ＴｉＮ膜）１１１及び第３ゲート電極材料膜（ポリシリコン膜）１１３の積層構造の側面を覆う第１オフセットカバー膜５０１と、当該第１オフセットカバー膜５０１並びに第１ゲート電極材料膜（ポリシリコン膜）１０７及びエッチングストッパー膜（導電性酸化物膜）４０１の積層構造の側面を覆う第２オフセットカバー膜５０４とからなるオフセットスペーサ１１７Ａが形成される。また、ゲート電極１７２の側面の全体に、第１オフセットカバー膜５０１と第２オフセットカバー膜５０４とからなるオフセットスペーサ１１７Ｂが形成される。
尚、本実施形態においては、ゲート電極１７１のうち第１ゲート電極材料膜（ポリシリコン膜）１０７及びエッチングストッパー膜（導電性酸化物膜）４０１の積層構造の幅は、ゲート電極１７１のうち第２ゲート電極材料膜（ＴｉＮ膜）１１１及び第３ゲート電極材料膜（ポリシリコン膜）１１３の積層構造の幅よりも大きい。また、ゲート電極１７１のうち第１ゲート電極材料膜（ポリシリコン膜）１０７及びエッチングストッパー膜（導電性酸化物膜）４０１の積層構造の側面に形成されているオフセットスペーサ１１７Ａの幅は、ゲート電極１７１のうち第２ゲート電極材料膜（ＴｉＮ膜）１１１及び第３ゲート電極材料膜（ポリシリコン膜）１１３の積層構造の側面に形成されているオフセットスペーサ１１７Ａの幅よりも小さい。
次に、図１５（ｃ）に示すように、ゲート電極１７１及び１７２並びにオフセットスペーサ１１７Ａ及び１１７Ｂをマスクとして、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１７１の両側にエクステンション注入層１１８Ａを形成すると共に、ｐチャネル領域１０４におけるゲート電極１７２の両側にエクステンション注入層１１８Ｂを形成する。
本実施形態においては、ｎチャネル領域１０３における実質的なオフセットスペーサ幅５０５は、オフセットスペーサ１１７Ａのうちの第２オフセットカバー膜５０４の厚さとなり、ｐチャネル領域１０４におけるオフセットスペーサ幅５０６は、第１オフセットカバー膜５０１の厚さと第２オフセットカバー膜５０４の厚さとを合わせたものとなる。これにより、ｎチャネル領域１０３のオフセットスペーサ幅５０５とｐチャネル領域１０４のオフセットスペーサ幅５０６とを個別に設定することが可能となる。また、各チャネル領域におけるゲート電極幅についても前述のオフセットスペーサ幅と連動するため、ｎチャネル領域１０３の実質的なゲート電極幅（つまり最下層の第１ゲート電極材料膜１０７の幅）５０７と、ｐチャネル領域１０４のゲート電極幅５０８とを個別に設定することも可能となっている。
次に、図１６（ａ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＳＡ−ＣＶＤ法によりＮＳＧ膜を厚さ５〜１０ｎｍ程度堆積した後、例えばＡＬＤ法によりＳｉＮ膜を厚さ２０〜４０ｎｍ程度堆積する。次に、ＮＳＧ膜とＳｉＮ膜との積層膜に対して異方性ドライエッチングによるエッチバックを行って、ゲート電極１７１及び１７２のそれぞれの側面にオフセットスペーサ１１７Ａ及び１１７Ｂを介して、サイドウォール下層膜１１９及びサイドウォール上層膜１２０からなるサイドウォールスペーサ１２１を形成する。尚、サイドウォール下層膜１１９として、ＮＳＧ膜に代えて、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜を形成してもよい。次に、ゲート電極１７１、オフセットスペーサ１１７Ａ及びサイドウォールスペーサ１２１をマスクとして、ｎチャネル領域１０３に対してＡｓ（砒素）及びＰ（燐）のイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１７１から見てエクステンション注入層１１８Ａの外側にソース・ドレイン注入層１２２Ａを形成する。また、ゲート電極１７２、オフセットスペーサ１１７Ｂ及びサイドウォールスペーサ１２１をマスクとして、ｐチャネル領域１０４に対してＢ（ホウ素）のイオン注入を行うことにより、ｐチャネル領域１０４におけるゲート電極１７２から見てエクステンション注入層１１８Ｂの外側にソース・ドレイン注入層１２２Ｂを形成する。その後、活性化熱処理を行い、イオン注入によって半導体基板１０１中に導入した各不純物を活性化する。
次に、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、高融点金属膜として例えばＮｉ膜をスパッタ法などによって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド未反応領域のＮｉ膜を例えばウェットエッチングにより除去する。これにより、図１６（ｂ）に示すように、ソース・ドレイン注入層１２２Ａ及び１２２Ｂのそれぞれの表面並びにゲート電極１７１及び１７２のそれぞれの表面にＮｉシリサイド層１２４が形成される。
以上に説明した第３の実施形態によると、ゲート電極加工時のエッチング、具体的には、ｎチャネル領域１０３のエッチングストッパー膜４０１及び第１ゲート電極材料１０７に対してエッチングを行う前に、オーバーエッチング量が大きくなるｐチャネル領域１０４を覆うように、エッチングストッパー膜として機能する第１オフセットカバー膜５０１を予め形成している。言い換えると、ゲート電極加工時のオーバーエッチング量が過剰となるｐチャネル領域１０４におけるエッチングストッパー膜の膜厚を、オーバーエッチング実施前に増大させている。従って、ゲート絶縁膜１０５の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、第３の実施形態によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において過剰とならないため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）及び図２０（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、図１９（ａ）〜（ｃ）及び図２０（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
まず、図１７（ａ）に示すように、半導体基板１０１に例えばＳＴＩからなる素子分離１０２を形成し、ｎチャネル領域１０３及びｐチャネル領域１０４を区画した後、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してウェル形成用イオン注入を実施する。次に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対して、トランジスタの閾値を調整するためのイオン注入を実施する。次に、例えばロジックトランジスタ、ＳＲＡＭトランジスタ、及び入出力Ｉ／Ｏトランジスタ等の各トランジスタの機能に応じた膜厚及び膜質を持つゲート絶縁膜の作りこみを実施する。図１７（ａ）は、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれの上に、例えばロジックトランジスタ用のゲート絶縁膜１０５を形成している場合を示している。具体的には、ゲート絶縁膜１０５は、半導体基板１０１の表面に形成された、シリコン酸化膜と比較して比誘電率の十分に高い高誘電率膜、例えばハフニウムシリコン酸化膜（ＨｆＳｉx Ｏy 膜）である。ここで、ＨｆＳｉx Ｏy 膜のＥＯＴは約２．０ｎｍである。尚、ゲート絶縁膜１０５と半導体基板１０１との界面には、半導体基板１０１が酸化されてなる例えば厚さ１ｎｍ程度の極薄シリコン酸化膜が界面層１０６として形成されている。
次に、図１７（ａ）に示すように、ゲート絶縁膜１０５の直上に、ｐチャネル領域１０４のトランジスタの閾値制御を行うためのゲート電極材料膜１１１として、例えば厚さ５〜２０ｎｍ程度のＴｉＮ膜を堆積する。
次に、図１７（ａ）に示すように、ゲート電極材料膜１１１の上に、例えば、導電性酸化物であるＲｕ（ルテニウム）酸化物又はＩｒ（イリジウム）酸化物などからなるエッチングストッパー膜４０２を形成する。
次に、図１７（ｂ）に示すように、エッチングストッパー膜４０２の上に、ｎチャネル領域１０３を開口したレジストパターン１１２を形成した後、レジストパターン１１２をマスクとして異方性ドライエッチングを行うことにより、ｎチャネル領域１０３上に位置する部分のエッチングストッパー膜４０２を除去すると共にｎチャネル領域１０３上に位置する部分のゲート電極材料膜１１１を途中まで除去する。その後、レジストパターン１１２を除去する。
次に、図１７（ｃ）に示すように、ｐチャネル領域１０４を覆うエッチングストッパー膜４０２をマスクとして、ｎチャネル領域１０３上に残存するゲート電極材料膜１１１を除去する。ここで、ゲート電極材料膜１１１であるＴｉＮ膜の除去は、例えばＳＰＭ溶液、希釈塩酸若しくは過酸化水素水などの薬液又は低ダメージのリモートプラズマを用いたケミカルドライエッチングによって行う。
本実施形態においては、エッチングストッパー膜４０２をマスクとして、ゲート電極材料膜１１１のエッチングを行うため、エッチングを実施した後に基板表面がその他の薬液などに曝されることがないので、ゲート絶縁膜１０５の表面にダメージ等が生じることはない。
次に、図１８（ａ）に示すように、半導体基板１０１上の全面に、つまり、ｎチャネル領域１０３のゲート絶縁膜１０５上及びｐチャネル領域１０４のエッチングストッパー膜４０２上に、ゲート電極材料膜１１３として、例えばＰ（燐）をドーピングした厚さ８０ｎｍ〜１５０ｎｍ程度のポリシリコン膜を堆積した後、ゲート電極材料膜１１３の上に、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれのゲート電極形成領域を覆うレジストパターン１１４をフォトリソグラフィにより形成する。
次に、図１８（ｂ）に示すように、レジストパターン１１４をマスクとして、ゲート電極材料膜１１３に対して、例えばハロゲン系のエッチングガスを用いた異方性ドライエッチングを行う。これにより、ｎチャネル領域１０３上においては、ゲート絶縁膜と接するゲート電極材料膜（ポリシリコン膜）１１３からなるゲート電極１８１が形成される。このとき、ｎチャネル領域１０３及びｐチャネル領域１０４に共通に形成されているゲート電極材料膜１１３のエッチングはｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれにおいて同時に完了する。すなわち、ｐチャネル領域１０４では下地の導電性酸化物膜であるエッチングストッパー膜４０２によってエッチングがストップすると同時に、ｎチャネル領域１０３では下地のゲート絶縁膜１０５によってエッチングがストップする。
図１８（ｂ）に示すエッチング工程では、エッチング対象の膜の種類及び厚さがｎチャネル領域１０３及びｐチャネル領域１０４で同じであるため、ｎチャネル領域１０３のゲート絶縁膜１０５に対するオーバーエッチング量が過剰となることはないので、ｎチャネル領域１０３のゲート絶縁膜１０５において突き抜けの問題が発生することはない。
次に、図１８（ｃ）に示すように、レジストパターン１１４を除去した後、図１９（ａ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜からなる厚さ５ｎｍ程度の第１オフセットカバー膜５０１を堆積した後、第１オフセットカバー膜５０１の上に、ｐチャネル領域１０４を開口したレジストパターン６０１を形成する。
次に、レジストパターン６０１をマスクとして、ｐチャネル領域１０４を覆う第１オフセットカバー膜５０１及びエッチングストッパー膜４０２に対してエッチバックを行って、図１９（ｂ）に示すように、ｐチャネル領域１０４を覆う第１オフセットカバー膜５０１及びエッチングストッパー膜４０２を除去する。これにより、エッチングストッパー膜４０２がｐチャネル領域１０４のゲート電極１８２（図１９（ｃ）参照）の形状にパターニングされる。また、ｐチャネル領域１０４のゲート電極１８２の一部となるゲート電極材料膜（ポリシリコン膜）１１３の側面に第１オフセットカバー膜５０１が残存する。すなわち、第１オフセットカバー膜５０１によって、後の工程で実施される、ｐチャネル領域１０４のゲート電極材料膜１１１のエッチングの際に、ｎチャネル領域１０３の半導体基板１０１表面におけるエッチングストッパー膜の膜厚を厚くすることができる。その後、レジストパターン６０１を例えばアッシング又はＳＰＭ溶液などを用いて除去する。
次に、図１９（ｃ）に示すように、ｎチャネル領域１０３を第１オフセットカバー膜５０１によって覆いながら、ｐチャネル領域１０４の第３ゲート電極材料膜１１３及び第１オフセットカバー膜５０１をマスクとして、ｐチャネル領域１０４のゲート電極材料１１１に対してエッチバックを行い、ｐチャネル領域１０４のゲート絶縁膜１０５の表面を露出させる。これにより、ｐチャネル領域１０４上において、ゲート絶縁膜と接するゲート電極材料膜（ＴｉＮ膜）１１１と、その上に形成されたエッチングストッパー膜（導電性酸化物膜）４０２と、その上に形成されたゲート電極材料膜（ポリシリコン膜）１１３とからなるゲート電極１８２が形成される。このとき、ｎチャネル領域１０３の半導体基板１０１及びゲート電極１８１のそれぞれの表面は第１オフセットカバー膜５０１によって保護されているため、エッチングされることはなく形状が損われることもない。また、ｐチャネル領域１０４のエッチングストッパー膜４０２及びゲート電極材料１１１のエッチバックに際して、ｐチャネル領域１０４のゲート電極材料膜１１３の上面が露出しているため、ゲート電極材料膜１１３も同時にエッチバックされるが、これによって、ｐチャネル領域１０４のゲート電極１８２のゲート高さ１１６は、ｎチャネル領域１０３のゲート電極１８１のゲート高さ１１５に近づくことになる。
次に、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＬＰ−ＣＶＤ法により厚さ５ｎｍ程度のＴＥＯＳ膜からなる第２オフセットカバー膜５０４を堆積した後、当該第２オフセットカバー膜５０４及びｎチャネル領域１０３の第１オフセットカバー膜５０１に対して異方性ドライエッチングによるエッチバックを行う。これにより、図２０（ａ）に示すように、ゲート電極１８１の側面の全体に、第１オフセットカバー膜５０１と第２オフセットカバー膜５０４とからなるオフセットスペーサ１１７Ａが形成される。また、ゲート電極１８２の側面に、ゲート電極材料膜（ポリシリコン膜）１１３の側面を覆う第１オフセットカバー膜５０１と、当該第１オフセットカバー膜５０１並びにゲート電極材料膜（ＴｉＮ膜）１１１及びエッチングストッパー膜（導電性酸化物膜）４０２の積層構造の側面を覆う第２オフセットカバー膜５０４とからなるオフセットスペーサ１１７Ｂが形成される。
尚、本実施形態においては、ゲート電極１８２のうちゲート電極材料膜（ＴｉＮ膜）１１１及びエッチングストッパー膜（導電性酸化物膜）４０２の積層構造の幅は、ゲート電極１８２のうちゲート電極材料膜（ポリシリコン膜）１１３の幅よりも大きい。また、ゲート電極１８２のうちゲート電極材料膜（ＴｉＮ膜）１１１及びエッチングストッパー膜（導電性酸化物膜）４０２の積層構造の側面に形成されているオフセットスペーサ１１７Ｂの幅は、ゲート電極１８２のうちゲート電極材料膜（ポリシリコン膜）１１３の側面に形成されているオフセットスペーサ１１７Ｂの幅よりも小さい。
次に、図２０（ａ）に示すように、ゲート電極１８１及び１８２並びにオフセットスペーサ１１７Ａ及び１１７Ｂをマスクとして、ｎチャネル領域１０３及びｐチャネル領域１０４のそれぞれに対してイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１８１の両側にエクステンション注入層１１８Ａを形成すると共に、ｐチャネル領域１０４におけるゲート電極１８２の両側にエクステンション注入層１１８Ｂを形成する。
本実施形態においては、ｎチャネル領域１０３におけるオフセットスペーサ幅５０５は、第１オフセットカバー膜５０１の厚さと第２オフセットカバー膜５０４の厚さとを合わせたものとなり、ｐチャネル領域１０４における実質的なオフセットスペーサ幅５０６は、オフセットスペーサ１１７Ｂのうちの第２オフセットカバー膜５０４の厚さとなる。これにより、ｎチャネル領域１０３のオフセットスペーサ幅５０５とｐチャネル領域１０４のオフセットスペーサ幅５０６とを個別に設定することが可能となる。また、各チャネル領域におけるゲート電極幅についても前述のオフセットスペーサ幅と連動するため、ｎチャネル領域１０３の実質的なゲート電極幅（つまりゲート電極材料膜１１３の幅）５０７と、ｐチャネル領域１０４のゲート電極幅（つまり最下層のゲート電極材料膜１１１の幅）５０８とを個別に設定することも可能となっている。
次に、図２０（ｂ）に示すように、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、例えばＳＡ−ＣＶＤ法によりＮＳＧ膜を厚さ５〜１０ｎｍ程度堆積した後、例えばＡＬＤ法によりＳｉＮ膜を厚さ２０〜４０ｎｍ程度堆積する。次に、ＮＳＧ膜とＳｉＮ膜との積層膜に対して異方性ドライエッチングによるエッチバックを行って、ゲート電極１８１及び１８２のそれぞれの側面にオフセットスペーサ１１７Ａ及び１１７Ｂを介して、サイドウォール下層膜１１９及びサイドウォール上層膜１２０からなるサイドウォールスペーサ１２１を形成する。尚、サイドウォール下層膜１１９として、ＮＳＧ膜に代えて、例えばＬＰ−ＣＶＤ法によりＴＥＯＳ膜を形成してもよい。次に、ゲート電極１８１、オフセットスペーサ１１７Ａ及びサイドウォールスペーサ１２１をマスクとして、ｎチャネル領域１０３に対してＡｓ（砒素）及びＰ（燐）のイオン注入を行うことにより、ｎチャネル領域１０３におけるゲート電極１８１から見てエクステンション注入層１１８Ａの外側にソース・ドレイン注入層１２２Ａを形成する。また、ゲート電極１８２、オフセットスペーサ１１７Ｂ及びサイドウォールスペーサ１２１をマスクとして、ｐチャネル領域１０４に対してＢ（ホウ素）のイオン注入を行うことにより、ｐチャネル領域１０４におけるゲート電極１８２から見てエクステンション注入層１１８Ｂの外側にソース・ドレイン注入層１２２Ｂを形成する。その後、活性化熱処理を行い、イオン注入によって半導体基板１０１中に導入した各不純物を活性化する。
次に、ｎチャネル領域１０３上及びｐチャネル領域１０４上の全面に、高融点金属膜として例えばＮｉ膜をスパッタ法などによって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド未反応領域のＮｉ膜を例えばウェットエッチングにより除去する。これにより、図２０（ｃ）に示すように、ソース・ドレイン注入層１２２Ａ及び１２２Ｂのそれぞれの表面並びにゲート電極１８１及び１８２のそれぞれの表面にＮｉシリサイド層１２４が形成される。
以上に説明した第４の実施形態によると、ゲート電極加工時のエッチング、具体的には、ｐチャネル領域１０４のエッチングストッパー膜４０２及びゲート電極材料１１１に対してエッチングを行う前に、オーバーエッチング量が大きくなるｎチャネル領域１０３を覆うように、エッチングストッパー膜として機能する第１オフセットカバー膜５０１を予め形成している。言い換えると、ゲート電極加工時のオーバーエッチング量が過剰となるｎチャネル領域１０３におけるエッチングストッパー膜の膜厚を、オーバーエッチング実施前に増大させている。従って、ゲート絶縁膜１０５の突き抜け及びそれに伴う基板削れ等を防止できるため、トランジスタ特性劣化やパーティクル増加等に起因する歩留まり低下の危険を回避でき、それによって高性能な半導体装置を安価で提供することができる。
また、第４の実施形態によると、ゲート電極加工時のエッチングにおけるオーバーエッチング量が各トランジスタ領域において過剰とならないため、オーバーエッチングに伴うゲート寸法変化を各トランジスタ領域で揃えることができる。このため、各トランジスタ、具体的にはｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのそれぞれにおけるゲート寸法のばらつきを低減することが可能となり、トランジスタ特性がより安定した半導体装置を提供することができる。
尚、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態、第３の実施形態及び第４の実施形態において、ゲート絶縁膜１０５として、ＥＯＴが約２．０ｎｍのハフニウムシリコン酸化膜（ＨｆＳｉx Ｏy 膜）を用いたが、ゲート絶縁膜１０５の材料や膜厚は、これに限るものではない。ゲート絶縁膜１０５としては、例えば、ＨｆＯ2 膜、ＨｆＳｉx Ｏy 膜若しくはＨｆＡｌx Ｏy 等のHigh-k膜若しくはＳｉＯ2 膜又はこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜からなる単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜であってもよい。また、ゲート絶縁膜１０５の膜厚は、ゲート長、ＥＯＴの許容値及びリーク電流の許容値等を考慮して適宜決定すればよい。さらに、各トランジスタ領域毎にゲート絶縁膜を作り分けても良い。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態、第３の実施形態及び第４の実施形態において、界面層１０６として、半導体基板１０１を酸化したシリコン酸化膜を用いたが、これに代えて、シリコン酸化膜を窒化したＳｉＯＮ膜、又は半導体基板１０１を酸化したシリコン酸化膜若しくはＳｉＯＮ膜とＡＬＤ法により形成されたＳｉＮ膜との積層膜を用いてもよい。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態、第３の実施形態及び第４の実施形態において、第１ゲート電極材料膜１０７（第４の実施形態ではゲート電極材料膜１１３）として、Ｐ（燐）をドーピングしたポリシリコン膜を用いたが、これに限らず、アモルファスシリコン膜、ノンドープポリシリコン膜又はシリコンゲルマニウム膜等にＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）及びＦ（フッ素）のうちから選ばれた少なくとも１つの不純物等を例えばイオン注入でドーピングしたＳｉ含有材料膜を用いてもよい。ここで、具体的な材料膜の選定に際しては、後工程でのエッチング除去性やトランジスタの閾値制御などの観点を適宜考慮すればよい。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態、第３の実施形態及び第４の実施形態において、第２ゲート電極材料膜１１１（第４の実施形態ではゲート電極材料膜１１１）の材料としては、ｐチャネル領域１０４のトランジスタの閾値電圧を低くするために、ｐ+ 型のポリシリコンの仕事関数に近い仕事関数を持つ材料を選択すればよい。このような材料としては、各実施形態で用いたＴｉＮの他、例えば、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ等からなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の窒化物、珪化物、炭化物若しくは酸化物その他の化合物からなる導電膜を用いてもよい。このような金属の酸化物としては、例えば金属Ｒｕ酸化物又はＩｒ酸化物等が考えられる。また、第２ゲート電極材料膜１１１（第４の実施形態ではゲート電極材料膜１１１）の材料として、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ等からなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の窒化物、珪化物、炭化物若しくは酸化物その他の化合物からなる導電膜を用いてもよい。このような金属の窒化物としては、例えば、正規組成のＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、ＮｂＮ等が考えられる。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態及び第３の実施形態において、第３ゲート電極材料膜１１３として、Ｐ（燐）をドーピングしたポリシリコン膜を用いたが、これに限らず、アモルファスシリコン膜、ノンドープポリシリコン膜又はシリコンゲルマニウム膜等にＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）及びＦ（フッ素）のうちから選ばれた少なくとも１つの不純物等を例えばイオン注入でドーピングしたＳｉ含有材料膜を用いてもよい。ここで、第３ゲート電極材料膜１１３がＳｉ含有材料から構成されていた場合でも第３ゲート電極材料膜１１３はトランジスタの閾値制御用の材料膜としては機能しないため、後工程でのシリサイド化が容易な材料を選ぶことが可能となるので、シリサイド断線などに起因する歩留まり低下や特性劣化などの問題が発生しにくくなる。また、第３ゲート電極材料膜１１３となるＳｉ含有材料膜とその下地となる閾値制御用の電極材料膜との界面に、低抵抗化金属としてＡｕ、Ａｇ、Ｐｔ、Ａｌ、Ｎｉ、Ｔｉ、Ｔａ、Ｗなどを挿入することによって、界面抵抗を低減することが容易となり、それによって界面抵抗によるトランジスタゲートへの信号遅延に起因する回路動作の不具合などが発生しにくくなる。また、第３ゲート電極材料膜１１３は、必ずしもＳｉ含有材料膜である必要はなく、ゲート電極の低抵抗化が可能なＡｕ、Ａｇ、Ｐｔ、Ａｌ、Ｎｉ、Ｔｉ、Ｔａ、Ｗなどの金属材料からなる膜を用いてもよい。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態及び第３の実施形態において、ｎチャネル領域１０３の第１ゲート電極材料膜１０７をｐチャネル領域１０４の第２ゲート電極材料膜１１１よりも先に形成したが、これらのゲート電極材料膜の形成順を逆にしてもよい。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態及び第３の実施形態において、第１ゲート電極材料膜１０７を金属含有材料膜とし、第２ゲート電極材料膜１１１をＳｉ含有材料膜としてもよい。この場合、第１ゲート電極材料膜１０７は、ｎチャネル領域１０３のトランジスタの閾値電圧を低くするために、ｎ+ 型のポリシリコンの仕事関数に近い仕事関数を持つ材料を選択すればよい。このような材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ等からなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の窒化物、珪化物、炭化物若しくは酸化物その他の化合物からなる導電膜を用いてもよい。但し、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｎｂの窒化物については、正規組成のものよりもＮの量が少ないものが第１ゲート電極材料膜１０７の材料として好適である。一方、第２ゲート電極材料膜１１１としては、アモルファスシリコン膜、ノンドープポリシリコン膜又はシリコンゲルマニウム膜等にＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）及びＦ（フッ素）のうちから選ばれた少なくとも１つの不純物等を例えばイオン注入でドーピングしたＳｉ含有材料膜を用いてもよい。
但し、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態及び第３の実施形態においては、ゲート絶縁膜１０５の直上に堆積された金属含有材料膜（第２ゲート電極材料膜１１１）をエッチングにより除去する工程が必要ないため、ゲート絶縁膜１０５と金属含有材料とのミキシングにより生じた層をエッチングすることがない。このため、ゲート絶縁膜１０５に対する金属ダメージの発生を回避することが可能である。
また、第１の実施形態（第１〜第３変形例を含む）、第２の実施形態、第３の実施形態及び第４の実施形態において、ソース・ドレイン注入層やゲート電極の上部にシリサイド層としてＮｉシリサイド層１２４を形成したが、これに限らず、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ及びＰｔのうちの少なくとも１つを含むシリサイド層を形成してもよい。尚、各実施形態で説明したように、本発明によれば、シリサイド形成前において、ｎチャネル領域１０３におけるｎチャネルゲート電極高さ１１５とｐチャネル領域１０４におけるｐチャネルゲート電極高さ１１６との差が小さくなるため、ｎチャネル領域１０３とｐチャネル領域１０４のｎｐ境界部におけるゲート電極段差を小さくすることが可能となるので、当該ｎｐ境界部でのゲート電極シリサイド断線の危険性を低減することが可能となる。一方、第１の実施形態（第１及び第２変形例を含む）及び第２の実施形態においては、ゲート電極を加工するためのフォトリソグラフィを行う時点で、ｎチャネル領域１０３におけるｎチャネルゲート電極高さ１１５とｐチャネル領域１０４におけるｐチャネルゲート電極高さ１１６とを揃えることが可能である。このため、フォトリソグラフィでのフォーカスマージンを拡大することが可能となるので、より微細化したゲート電極形成に対してもゲート寸法を安定化させることが可能となり、その結果、よりトランジスタ特性が安定で高性能な半導体装置を形成することができる。
また、第１の実施形態（第１〜第３変形例を含む）及び第２の実施形態において、オフセットスペーサ１１７として、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を用いたが、ゲート電極や半導体基板１０１の酸化などを抑制するために、例えば、低温で成膜可能なＳＡ−ＣＶＤ法により形成したＮＳＧ膜、低温ＬＰ−ＣＶＤ法により形成したＴＥＯＳ膜、低温ＡＬＤ法により形成したＳｉＮ膜、又は低温で形成したＳｉＣ膜、ＳｉＯＮ膜若しくはＳｉＯＣ膜などを用いてもよい。特に、オフセットスペーサ１１７として、酸素を含有しない膜を用いると、ゲート電極や半導体基板１０１の酸化抑制に効果的である。
また、第１の実施形態の第１〜第３変形例において、第１エッチングカバー膜２０１として、ＨＤＰ−ＮＳＧ膜を用いたが、これに代えて、例えば、ＳＡ−ＣＶＤ法により形成したＮＳＧ膜、ＬＰ−ＣＶＤ法等のＣＶＤ法により形成したＴＥＯＳ膜等の酸化膜、又はＡＬＤ法により形成したＳｉＮ膜等の窒化膜を用いても良い。
また、第１の実施形態の第２変形例において、第２エッチングカバー膜３０１として、ＨＤＰ−ＮＳＧ膜を用いたが、これに代えて、例えば、ＳＡ−ＣＶＤ法により形成したＮＳＧ膜、ＬＰ−ＣＶＤ法等のＣＶＤ法により形成したＴＥＯＳ膜等の酸化膜、又はＡＬＤ法により形成したＳｉＮ膜等の窒化膜を用いても良い。尚、第１の実施形態の第２変形例において、第１エッチングカバー膜２０１及び第２エッチングカバー膜３０１を同じ材料及び同じ膜厚で構成することによって、後工程で第１エッチングカバー膜２０１及び第２エッチングカバー膜３０１を共に除去する際にエッチング量が等しくなるというメリットが得られる。
また、第２〜第４の実施形態において、エッチングストッパー膜４０１又は４０２を構成する導電性酸化物として、Ｉｒ酸化物又はＲｕ酸化物を例示したが、その他の導電性酸化物であっても同じ効果を得ることができる。尚、第２の実施形態においては、第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２を共にエッチングする必要があるため、各エッチングストッパー膜の膜厚を各エッチングストッパー膜のエッチング量が等しくなるように設定することが好ましい。例えば、第１エッチングストッパー膜４０１及び第２エッチングストッパー膜４０２を同じ材料から構成するのであれば、各エッチングストッパー膜の膜厚を同じに設定することが好ましい。
また、第３の実施形態及び第４の実施形態において、第１オフセットカバー膜５０１として、ＬＰ−ＣＶＤ法により形成したＴＥＯＳ膜を用いたが、ゲート電極や半導体基板１０１の酸化などを抑制するために、例えば、低温で成膜可能なＳＡ−ＣＶＤ法により形成したＮＳＧ膜、低温ＬＰ−ＣＶＤ法により形成したＴＥＯＳ膜、低温ＡＬＤ法により形成したＳｉＮ膜、又は低温で形成したＳｉＣ膜、ＳｉＯＮ膜若しくはＳｉＯＣ膜などを用いてもよい。特に、第１オフセットカバー膜５０１として、酸素を含有しない膜を用いると、ゲート電極や半導体基板１０１の酸化抑制に効果的である。
また、第３の実施形態及び第４の実施形態において、第２オフセットカバー膜５０４として、ＬＰ−ＣＶＤ法により形成したＴＥＯＳ膜を用いたが、ゲート電極や半導体基板１０１の酸化などを抑制するために、例えば、低温で成膜可能なＳＡ−ＣＶＤ法により形成したＮＳＧ膜、低温ＬＰ−ＣＶＤ法により形成したＴＥＯＳ膜、低温ＡＬＤ法により形成したＳｉＮ膜、又は低温で形成したＳｉＣ膜、ＳｉＯＮ膜若しくはＳｉＯＣ膜などを用いてもよい。特に、第２オフセットカバー膜５０４として、酸素を含有しない膜を用いると、ゲート電極や半導体基板１０１の酸化抑制に効果的である。
また、第１の実施形態（第１〜第３変形例を含む）及び第４の実施形態において、ゲート電極上にハードマスクを形成した状態で活性領域（ソース・ドレイン注入層１２２Ａ及び１２２Ｂ）のシリサイド形成を行った後、ゲート電極のシリサイド形成を行うことにより、ゲート電極（第１の実施形態（第１〜第３変形例を含む）のゲート電極１５１又は第４の実施形態のゲート電極１８１）をフルシリサイド化してもよい。すなわち、第１の実施形態（第１〜第３変形例を含む）のゲート電極１５１又は第４の実施形態のゲート電極１８１をＦＵＳＩ構造としてもよい。この場合、ｎチャネル領域１０３のトランジスタの閾値は、フルシリサイド化されたゲート電極材料によって決まることになるため、ゲート形成（ゲートパターニング）工程以降に閾値を変化させること、つまりＥＯＴを小さくすることが可能となる。
また、第１の実施形態（第１〜第３変形例を含む）及び第２の実施形態において、（式１）〜（式３）における異方性ドライエッチングのエッチングレートＥＲ１及びＥＲ２は膜厚ＴＨ１及びＴＨ２それぞれに反比例するため、ＴＨ１＞ＴＨ２の場合にはＥＲ２＞ＥＲ１となるようにエッチングガスを選定することが望ましい。また、逆に、ＥＲ１＞ＥＲ２の場合にはＴＨ２＞ＴＨ１となるように膜厚を設定することが望ましい。
以下、エッチングレートＥＲ１及びＥＲ２並びに膜厚ＴＨ１及びＴＨ２の設定内容について詳細を説明する。まず、エッチングレートＥＲ１及びＥＲ２並びに膜厚ＴＨ１及びＴＨ２の設定において、エッチング反応前及びエッチング反応後のそれぞれの被エッチング膜の結合解離エネルギーに着目する。図２１及び図２２はそれぞれ、塩素系のエッチングガス及び臭素系のエッチングガスのそれぞれを用いた場合における各種材料の結合解離エネルギーＤ（Ｍ１−Ｍ２）を示している。ここで、Ｍ１及びＭ２は、例えばＴｉＮの場合にはＭ１がＴｉ、Ｍ２がＮである。また、結合解離エネルギーの値は標準状態（但し温度は２９８Ｋ）での値である。
エッチング反応前の被エッチング膜の結合解離エネルギーについて、被エッチング膜がポリシリコン膜及びＴｉＮ膜である場合、ポリシリコン内のＳｉ−Ｓｉ結合解離エネルギーＤ（Ｓｉ−Ｓｉ）と、ＴｉＮ内のＴｉ−Ｎ結合解離エネルギーＤ（Ｔｉ−Ｎ）とによってエッチングレートＥＲ１及びＥＲ２が影響される。図２１及び図２２に示すように、Ｄ（Ｔｉ−Ｎ）はＤ（Ｓｉ−Ｓｉ）よりも大きく、Ｔｉ−Ｎ結合の方が強いことが分かるが、Ｄ（Ｔｉ−Ｎ）はＤ（Ｓｉ−Ｓｉ）と同様に比較的低い値である。
一方、エッチング反応後の被エッチング膜の結合解離エネルギーに着目すると、被エッチング膜がポリシリコン膜及びＴｉＮ膜である場合において塩素系のエッチングガスを用いる場合、図２１に示すように、Ｓｉ−Ｃｌ結合解離エネルギーＤ（Ｓｉ−Ｃｌ）とＴｉ−Ｃｌ結合解離エネルギーＤ（Ｔｉ−Ｃｌ）とはほぼ同等の値である。すなわち、エッチング反応が進むためには、Ｄ（Ｔｉ−Ｎ）及びＤ（Ｓｉ−Ｓｉ）よりも高いエネルギーが必要となるが、十分なエネルギーを与えてやれば、Ｄ（Ｓｉ−Ｃｌ）及びＤ（Ｔｉ−Ｃｌ）はほぼ同等であるため、ＴｉＮ膜の方が若干エッチングレートが小さいものの、ポリシリコン膜及びＴｉＮ膜のそれぞれのエッチングレートはほぼ同程度である。従って、被エッチング膜がポリシリコン膜及びＴｉＮ膜である場合において塩素系のエッチングガスを用いる場合、ＥＲ１及びＥＲ２はほぼ等しくなるため、ＴＨ１＝ＴＨ２に設定することが好ましい。
また、被エッチング膜がポリシリコン膜及びＴａＮ膜である場合、エッチング反応前の被エッチング膜の結合解離エネルギーについて、図２１及び図２２に示すように、ポリシリコン内のＳｉ−Ｓｉ結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりもＴａＮ内のＴａ−Ｎ結合解離エネルギーＤ（Ｔａ−Ｎ）の方が大きく、Ｔａ−Ｎ結合の方が強いことが分かる。また、Ｄ（Ｔａ−Ｎ）はＤ（Ｓｉ−Ｓｉ）と比べて２倍程度の大きさであるので、エッチングレートＥＲ１とエッチングレートＥＲ２との間には差が発生する。このとき、エッチング反応が進むためには、Ｄ（Ｔａ−Ｎ）及びＤ（Ｓｉ−Ｓｉ）よりも高いエネルギーが必要となる結果、比較的高いエネルギーが必要となるため、下地との選択比を考慮して膜厚を決定する。この場合、ポリシリコン膜の膜厚を例えばＴａＮ膜の膜厚の１．２倍程度から３倍程度までの膜厚に設定する場合もある。尚、被エッチング膜がポリシリコン膜及びＴａＮ膜である場合、エッチング前の結合解離エネルギーが大きいため、エッチング反応後の被エッチング膜の結合解離エネルギーの影響は小さくなっている。
すなわち、第１の実施形態（第１〜第３変形例を含む）及び第２の実施形態において、第１ゲート電極材料膜１０７つまりシリコン含有層の厚さ及び第２ゲート電極材料膜１１１つまり金属含有層の厚さは、金属含有層における金属Ｍ１と当該金属Ｍ１と同一又は異なる元素Ｍ２との間の結合を切断するためのエネルギーである結合解離エネルギーＤ（Ｍ１−Ｍ２）と、シリコン含有層におけるシリコン結合を切断するためのエネルギーである結合解離エネルギーＤ（Ｓｉ−Ｓｉ）とに基づいて決定される。具体的には、結合解離エネルギーＤ（Ｍ１−Ｍ２）が結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりも大きい場合には、シリコン含有層の厚さが金属含有層の厚さよりも大きく設定され、結合解離エネルギーＤ（Ｍ１−Ｍ２）が結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりも小さい場合には、シリコン含有層の厚さが金属含有層の厚さよりも小さく設定される。また、金属含有層がＴｉ又はＴａ等からなり、シリコン含有層がポリシリコンからなる場合には、シリコン含有層の厚さは金属含有層の厚さよりも小さく設定される。一方、金属含有層がＴｉＮ、ＴｉＣ、ＴｉＯ、ＴａＮ、ＴａＣ又はＴａＯ等からなり、シリコン含有層がポリシリコンからなる場合には、シリコン含有層の厚さは金属含有層の厚さよりも大きく設定される。
以下、第１の実施形態の第１及び第２変形例並びに第２〜第４の実施形態におけるエッチングストッパー膜（第１の実施形態の第１及び第２変形例ではエッチングカバー膜）のエッチングレート及び膜厚の設定について説明する。上記各実施形態では、エッチングストッパー膜として、ゲート絶縁膜と同様のＳｉＯ2 膜若しくはＨｆＯ2 膜、ＴＥＯＳ膜、ＳＡ−ＣＶＤ法により形成したＮＳＧ膜、若しくはＨＤＰ−ＮＳＧ膜などの絶縁性酸化膜、又はＩｒ若しくはＲｕの酸化物等からなる導電性酸化物膜を用いている。これらのエッチングストッパー膜についても、前述の被エッチング膜と同様に、図２１及び図２２に示しているようなエッチング反応前及びエッチング反応後の結合解離エネルギー、又はエッチングガスとエッチングストッパー膜との結合による副生成物の形成及び気化等の影響を受ける。ここで、ゲート絶縁膜と同様のＳｉＯ2 膜又はＨｆＯ2 膜については、ＳｉＯ2 やＨｆＯ2 の結合解離エネルギーＤ（Ｓｉ−Ｏ）及びＤ（Ｈｆ−Ｏ）は非常に高い値を示しており、また、エッチングガス中のＣｌやＢｒとの反応も進まないため、２ｎｍ程度の薄いエッチングストッパー膜の材料として最適である。
また、ＴＥＯＳ膜、ＳＡ−ＣＶＤ法により形成したＮＳＧ膜、又はＨＤＰ−ＮＳＧ膜などについても、それらの結合解離エネルギーＤ（Ｓｉ−Ｏ）が非常に高い値を示しており、また、エッチングガス中のＣｌ及びＢｒとの反応も進まないため、薄膜のエッチングストッパー膜の材料として最適である。
また、Ｉｒ又はＲｕの酸化物からなる導電性酸化物膜については、それらの結合解離エネルギーＤ（Ｉｒ−Ｏ）及びＤ（Ｒｕ−Ｏ）は比較的低いものの、エッチングガス中のＣｌ及びＢｒとの反応が進まないため、厚さ５〜２０ｎｍ程度のエッチングストッパー膜として用いることが可能である。
尚、以上に説明したエッチングレートは結合解離エネルギーのみによって決まるものではなく、例えば、エッチングガスと被エッチング膜との結合による副生成物の形成及び気化等の影響を受けることは言うまでもない。
以上に説明したように、本発明は、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタが同一チップ内に存在したＣＭＯＳデバイスのロジック素子やＳＲＡＭなどのメモリ素子を有する半導体装置及びその製造方法として有用である。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）〜（ｃ）は、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）〜（ｃ）は、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）及び（ｂ）は、本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図７（ａ）及び（ｂ）は、本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１０（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１１（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１２（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１３（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１４（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１５（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１６（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１７（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１８（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１９（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２０（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２１は、塩素系のエッチングガスを用いた場合における各種材料の結合解離エネルギーを示す図である。 図２２は、臭素系のエッチングガスを用いた場合における各種材料の結合解離エネルギーを示す図である。 図２３（ａ）及び（ｂ）は従来のハイブリッドメタルゲート電極構造を用いたＣＭＯＳＦＥＴの形成方法の各工程を示す断面図である。 図２４（ａ）及び（ｂ）は従来のハイブリッドメタルゲート電極構造を用いたＣＭＯＳＦＥＴの形成方法の各工程を示す断面図である。 図２５は、従来のハイブリッドメタルゲート電極構造を用いたＣＭＯＳＦＥＴの形成方法における図２３（ａ）に示す工程で、素子分離と活性領域との境界に段差が生じ、当該段差部においてメタル材料膜であるゲート電極材料膜が厚膜化した様子を示す図である。 図２６（ａ）〜（ｃ）は、本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図２７（ａ）〜（ｃ）は、本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図２８（ａ）〜（ｃ）は、本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す断面図である。
符号の説明
１０１ 半導体基板
１０２ 素子分離
１０３ ｎチャネル領域
１０４ ｐチャネル領域
１０５ ゲート絶縁膜
１０６ 界面層
１０７ 第１ゲート電極材料膜
１０９ レジストパターン
１１０ ｎｐ境界
１１１ 第２ゲート電極材料膜
１１２ レジストパターン
１１３ 第３ゲート電極材料膜
１１４ レジストパターン
１１５ ｎチャネルゲート電極高さ
１１６ ｐチャネルゲート電極高さ
１１７、１１７Ａ、１１７Ｂ オフセットスペーサ
１１８Ａ、１１８Ｂ エクステンション注入層
１１９ サイドウォール下層膜
１２０ サイドウォール上層膜
１２１ サイドウォールスペーサ
１２２Ａ、１２２Ｂ ソース・ドレイン注入層
１２４ Ｎｉシリサイド層
１５１、１５２、１６１、１６２、１７１、１７２、１８１、１８２ ゲート電極
２０１ 第１エッチングカバー膜
３０１ 第２エッチングカバー膜
４０１ 第１エッチングストッパー膜
４０２ 第２エッチングストッパー膜
５０１ 第１オフセットカバー膜
５０２ レジストパターン
５０４ 第２オフセットカバー膜
５０５ ｎチャネル領域のオフセットスペーサ幅
５０６ ｐチャネル領域のオフセットスペーサ幅
５０７ ｎチャネル領域のゲート電極幅
５０８ ｐチャネル領域のゲート電極幅
６０１ レジストパターン

Claims (35)

  1. 半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された第１のシリコン含有層とを含み、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する第２のシリコン含有層と、前記第２のシリコン含有層の上に形成された第３のシリコン含有層とを含み、
    前記第１のシリコン含有層と前記第３のシリコン含有層とは同一のシリコン含有材料膜から形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２のシリコン含有層及び第３のシリコン含有層の全体がシリサイド層であることを特徴とする半導体装置。
  3. 半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された第１の導電性酸化物層と、前記第１の導電性酸化物層の上に形成された第１のシリコン含有層とを含み、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する第２のシリコン含有層と、前記第２のシリコン含有層の上に形成された第２の導電性酸化物層と、前記第２の導電性酸化物層の上に形成された第３のシリコン含有層とを含み、
    前記第１のシリコン含有層と前記第３のシリコン含有層とは同一のシリコン含有材料膜から形成されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１の導電性酸化物層及び前記第２の導電性酸化物層は、Ｉｒ及びＲｕのうちの少なくとも１つを含む酸化物からなることを特徴とする半導体装置。
  5. 半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された第１のシリコン含有層とを含み、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する第２のシリコン含有層と、前記第２のシリコン含有層の上に形成された導電性酸化物層と、前記導電性酸化物層の上に形成された他の金属含有層と、前記他の金属含有層の上に形成された第３のシリコン含有層とを含み、
    前記金属含有層と前記他の金属含有層とは同一の金属含有膜から形成されており、
    前記第１のシリコン含有層と前記第３のシリコン含有層とは同一のシリコン含有材料膜から形成されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記金属含有層と前記第１のシリコン含有層との積層構造の側面には第１のオフセットスペーサが形成されており、
    前記第２のシリコン含有層と前記導電性酸化物層との積層構造の側面には第２のオフセットスペーサが形成されており、
    前記第１のオフセットスペーサは第１のオフセット膜及びその外側に形成された第２のオフセット膜の積層膜からなり、
    前記第２のオフセットスペーサは前記第２のオフセット膜の単層膜からなることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２のオフセットスペーサは、前記他の金属含有層と前記第３のシリコン含有層との積層構造の側面においては前記第１のオフセット膜及び前記第２のオフセット膜の積層膜からなることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２のシリコン含有層と前記導電性酸化物層との積層構造の幅は、前記他の金属含有層と前記第３のシリコン含有層との積層構造の幅よりも大きく、
    前記第２のシリコン含有層と前記導電性酸化物層との積層構造の側面における前記第２のオフセットスペーサの幅は、前記他の金属含有層と前記第３のシリコン含有層との積層構造の側面における前記第２のオフセットスペーサの幅よりも小さいことを特徴とする半導体装置。
  9. 請求項１、３〜８のいずれか１項に記載の半導体装置において、
    前記第１のシリコン含有層及び前記第３のシリコン含有層のそれぞれの少なくとも上部は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ及びＰｔのうちの少なくとも１つを含むシリサイド層であることを特徴とする半導体装置。
  10. 請求項１、３〜９のいずれか１項に記載の半導体装置において、
    前記第２のシリコン含有層は、ポリシリコン、アモルファスシリコン又はシリコンゲルマニウムに、Ｐ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）及びＦ（フッ素）のうちから選ばれた少なくとも１つの不純物をドーピングした材料からなることを特徴とする半導体装置。
  11. 半導体基板上に形成されたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの一方のトランジスタのゲート電極は、ゲート絶縁膜と接する金属含有層と、前記金属含有層の上に形成された導電性酸化物層と、前記導電性酸化物層の上に形成されたシリコン含有層とを含み、
    前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタのうちの他方のトランジスタのゲート電極は、ゲート絶縁膜と接する他のシリコン含有層を含み、
    前記シリコン含有層と前記他のシリコン含有層とは同一のシリコン含有材料膜から形成されていることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記他のシリコン含有層の全体がシリサイド層であることを特徴とする半導体装置。
  13. 請求項１１に記載の半導体装置において、
    前記シリコン含有層及び前記他のシリコン含有層のそれぞれの少なくとも上部は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ及びＰｔのうちの少なくとも１つを含むシリサイド層であることを特徴とする半導体装置。
  14. 請求項１１〜１３のいずれか１項に記載の半導体装置において、
    前記金属含有層と前記導電性酸化物層との積層構造の側面には第１のオフセットスペーサが形成されており、
    前記他のシリコン含有層の側面には第２のオフセットスペーサが形成されており、
    前記第２のオフセットスペーサは第１のオフセット膜及びその外側に形成された第２のオフセット膜の積層膜からなり、
    前記第１のオフセットスペーサは前記第２のオフセット膜の単層膜からなることを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記第１のオフセットスペーサは、前記シリコン含有層の側面においては前記第１のオフセット膜及び前記第２のオフセット膜の積層膜からなることを特徴とする半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記金属含有層と前記導電性酸化物層との積層構造の幅は、前記シリコン含有層の幅よりも大きく、
    前記金属含有層と前記導電性酸化物層との積層構造の側面における前記第１のオフセットスペーサの幅は、前記シリコン含有層の側面における前記第２のオフセットスペーサの幅よりも小さいことを特徴とする半導体装置。
  17. 請求項６〜８、１４〜１６のいずれか１項に記載の半導体装置において、
    前記第１のオフセット膜及び前記第２のオフセット膜はそれぞれ、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン酸化窒化膜又はシリコン酸化炭化膜であることを特徴とする半導体装置。
  18. 請求項５〜１７のいずれか１項に記載の半導体装置において、
    前記導電性酸化物層は、Ｉｒ及びＲｕのうちの少なくとも１つを含む酸化物からなることを特徴とする半導体装置。
  19. 請求項１〜１８のいずれか１項に記載の半導体装置において、
    前記金属含有層は、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ及びＡｕからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の珪化物若しくは炭化物からなる膜であることを特徴とする半導体装置。
  20. 請求項１〜１８のいずれか１項に記載の半導体装置において、
    前記金属含有層は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ及びＷからなる金属群から選ばれた少なくとも１つの金属よりなる金属膜、又は前記金属群から選ばれた少なくとも１つの金属の窒化物、珪化物若しくは炭化物からなる膜であることを特徴とする半導体装置。
  21. 請求項１〜２０のいずれか１項に記載の半導体装置において、
    前記ゲート絶縁膜は、ＳｉＯ2 膜、ＨｆＯ2 膜、ＨｆＡｌx Ｏy 膜、ＨｆＳｉx Ｏy 膜若しくはこれらの膜に窒素を添加した膜からなる絶縁膜群から選ばれた１つの絶縁膜からなる単層膜、又は前記絶縁膜群から選ばれた少なくとも１つの絶縁膜を含む積層絶縁膜であることを特徴とする半導体装置。
  22. 第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
    前記ゲート絶縁膜の上に第１のシリコン含有材料膜を形成する工程（ｂ）と、
    前記第１のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜を除去する工程（ｃ）と、
    前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜の上に金属含有材料膜を形成する工程（ｄ）と、
    前記第２のトランジスタ領域上に位置する部分の前記金属含有材料膜を除去する工程（ｅ）と、
    前記工程（ｅ）の後に、前記第１のトランジスタ領域上に位置する部分の前記金属含有材料膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜の上に第２のシリコン含有材料膜を形成する工程（ｆ）と、
    前記第１のトランジスタ領域上において前記金属含有材料膜及び前記第２のシリコン含有材料膜をパターニングすることによって第１のゲート電極を形成すると共に、前記第２のトランジスタ領域上において前記第１のシリコン含有材料膜及び前記第２のシリコン含有材料膜をパターニングすることによって第２のゲート電極を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
  23. 請求項２２に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記第２のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜を覆うエッチングカバー膜を用いて、前記第１のトランジスタ領域上に位置する部分の前記第１のシリコン含有材料膜を除去する工程を含み、
    前記工程（ｆ）の前に、前記エッチングカバー膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  24. 請求項２３に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、前記第１のトランジスタ領域上に位置する部分の前記金属含有材料膜を覆う他のエッチングカバー膜を用いて、前記第２のトランジスタ領域上に位置する部分の前記金属含有材料膜を除去する工程を含み、
    前記工程（ｆ）の前に、前記他のエッチングカバー膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  25. 第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
    前記ゲート絶縁膜の上に第１のシリコン含有材料膜及び第１の導電性酸化物膜を順次形成する工程（ｂ）と、
    前記第１のトランジスタ領域上に位置する部分の前記第１の導電性酸化物膜及び前記第１のシリコン含有材料膜を除去する工程（ｃ）と、
    前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１の導電性酸化物膜の上に金属含有材料膜及び第２の導電性酸化物膜を順次形成する工程（ｄ）と、
    前記第２のトランジスタ領域上に位置する部分の前記第２の導電性酸化物膜及び前記金属含有材料膜を除去する工程（ｅ）と、
    前記工程（ｅ）の後に、前記第１のトランジスタ領域上に位置する部分の前記第２の導電性酸化物膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記第１の導電性酸化物膜の上に第２のシリコン含有材料膜を形成する工程（ｆ）と、
    前記第１のトランジスタ領域上において前記金属含有材料膜、前記第２の導電性酸化物膜及び前記第２のシリコン含有材料膜をパターニングすることによって第１のゲート電極を形成すると共に、前記第２のトランジスタ領域上において前記第１のシリコン含有材料膜、前記第１の導電性酸化物膜及び前記第２のシリコン含有材料膜をパターニングすることによって第２のゲート電極を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
  26. 第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
    前記ゲート絶縁膜の上に第１のシリコン含有材料膜及び導電性酸化物膜を順次形成する工程（ｂ）と、
    前記第１のトランジスタ領域上に位置する部分の前記導電性酸化物膜及び前記第１のシリコン含有材料膜を除去する工程（ｃ）と、
    前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記導電性酸化物膜の上に金属含有材料膜及び第２のシリコン含有材料膜を順次形成する工程（ｄ）と、
    前記第１のトランジスタ領域上において前記第２のシリコン含有材料膜及び前記金属含有材料膜をパターニングすることによって第１のゲート電極を形成すると共に、前記第２のトランジスタ領域上において前記第２のシリコン含有材料膜及び前記金属含有材料膜をゲート電極形状にパターニングする工程（ｅ）と、
    前記工程（ｅ）の後に、前記第１のトランジスタ領域及び前記第２のトランジスタ領域を覆う絶縁膜を形成する工程（ｆ）と、
    前記第１のトランジスタ領域をレジストによって保護しながら、前記第２のトランジスタ領域上において前記絶縁膜及び前記導電性酸化物膜をエッチバックした後、前記レジストを除去し、その後、前記第１のトランジスタ領域を前記絶縁膜によって保護しながら、前記第２のトランジスタ領域上において前記第１のシリコン含有材料膜をゲート電極形状にパターニングすることによって第２のゲート電極を形成する工程（ｇ）と、
    前記工程（ｇ）の後に、前記第１のトランジスタ領域上に残存する前記絶縁膜を除去する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
  27. 請求項２６に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第２のトランジスタ領域上においてパターニングされた前記第２のシリコン含有材料膜及び前記金属含有材料膜のそれぞれの側面を覆うように前記絶縁膜を形成する工程を含み、
    前記工程（ｈ）は、前記半導体基板上の全面に他の絶縁膜を形成した後、当該他の絶縁膜及び前記絶縁膜に対してエッチバックを行って、前記第１のゲート電極の側面に前記絶縁膜及び前記他の絶縁膜の積層膜からなる第１のオフセットスペーサを形成すると共に、前記第２のゲート電極のうちの前記第２のシリコン含有材料膜及び前記金属含有材料膜のそれぞれの側面を覆う前記絶縁膜と当該絶縁膜並びに前記第２のゲート電極のうちの前記導電性酸化物膜及び前記第１のシリコン含有材料膜のそれぞれの側面を覆う前記他の絶縁膜とからなる第２のオフセットスペーサを形成する形成する工程を含むことを特徴とする半導体装置の製造方法。
  28. 第１のトランジスタ領域と第２のトランジスタ領域とを有する半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
    前記ゲート絶縁膜の上に金属含有材料膜及び導電性酸化物膜を形成する工程（ｂ）と、
    前記第２のトランジスタ領域上に位置する部分の前記導電性酸化物膜及び前記金属含有材料膜を除去する工程（ｃ）と、
    前記工程（ｃ）の後に、前記第１のトランジスタ領域上に位置する部分の前記導電性酸化物膜の上、及び前記第２のトランジスタ領域上に位置する部分の前記ゲート絶縁膜の上にシリコン含有材料膜を形成する工程（ｄ）と、
    前記第１のトランジスタ領域上において前記シリコン含有材料膜をゲート電極形状にパターニングすると共に、前記第２のトランジスタ領域上において前記シリコン含有材料膜をパターニングすることによって第２のゲート電極を形成する工程（ｅ）と、
    前記工程（ｅ）の後に、前記第１のトランジスタ領域及び前記第２のトランジスタ領域を覆う絶縁膜を形成する工程（ｆ）と、
    前記第２のトランジスタ領域をレジストによって保護しながら、前記第１のトランジスタ領域上において前記絶縁膜及び前記導電性酸化物膜をエッチバックした後、前記レジストを除去し、その後、前記第２のトランジスタ領域を前記絶縁膜によって保護しながら、前記第１のトランジスタ領域上において前記金属含有材料膜をゲート電極形状にパターニングすることによって第１のゲート電極を形成する工程（ｇ）と、
    前記工程（ｇ）の後に、前記第２のトランジスタ領域上に残存する前記絶縁膜を除去する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
  29. 請求項２８に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第１のトランジスタ領域上においてパターニングされた前記シリコン含有材料膜の側面を覆うように前記絶縁膜を形成する工程を含み、
    前記工程（ｈ）は、前記半導体基板上の全面に他の絶縁膜を形成した後、当該他の絶縁膜及び前記絶縁膜に対してエッチバックを行って、前記第１のゲート電極のうちの前記シリコン含有材料膜の側面を覆う前記絶縁膜と当該絶縁膜並びに前記第１のゲート電極のうちの前記導電性酸化物膜及び前記金属含有材料膜のそれぞれの側面を覆う前記他の絶縁膜とからなる第１のオフセットスペーサを形成すると共に、前記第２のゲート電極の側面に前記絶縁膜及び前記他の絶縁膜の積層膜からなる第２のオフセットスペーサを形成する形成する工程を含むことを特徴とする半導体装置の製造方法。
  30. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記金属含有層の厚さ及び前記第２のシリコン含有層の厚さは、前記金属含有層における金属Ｍ１と当該金属Ｍ１と同一又は異なる元素Ｍ２との間の結合を切断するためのエネルギーである結合解離エネルギーＤ（Ｍ１−Ｍ２）と、前記第２のシリコン含有層におけるシリコン結合を切断するためのエネルギーである結合解離エネルギーＤ（Ｓｉ−Ｓｉ）とに基づいて決定されていることを特徴とする半導体装置。
  31. 請求項３０に記載の半導体装置において、
    前記結合解離エネルギーＤ（Ｍ１−Ｍ２）が前記結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりも大きい場合には、前記第２のシリコン含有層の厚さが前記金属含有層の厚さよりも大きく設定されており、
    前記結合解離エネルギーＤ（Ｍ１−Ｍ２）が前記結合解離エネルギーＤ（Ｓｉ−Ｓｉ）よりも小さい場合には、前記第２のシリコン含有層の厚さが前記金属含有層の厚さよりも小さく設定されていることを特徴とする半導体装置。
  32. 請求項３０に記載の半導体装置において、
    前記金属含有層はＴｉ又はＴａからなり、
    前記第２のシリコン含有層はポリシリコンからなり、
    前記第２のシリコン含有層の厚さは前記金属含有層の厚さよりも小さく設定されていることを特徴とする半導体装置。
  33. 請求項３０に記載の半導体装置において、
    前記金属含有層はＴｉＮ、ＴｉＣ、ＴｉＯ、ＴａＮ、ＴａＣ又はＴａＯからなり、
    前記第２のシリコン含有層はポリシリコンからなり、
    前記第２のシリコン含有層の厚さは前記金属含有層の厚さよりも大きく設定されていることを特徴とする半導体装置。
  34. 請求項２２〜２５に記載の半導体装置の製造方法において、
    前記第１のシリコン含有材料膜の厚さは、前記金属含有材料膜の厚さ、及び前記工程（ｇ）における前記第１のシリコン含有材料膜と前記金属含有材料膜とのエッチングレート比に応じて、前記第１のシリコン含有材料膜及び前記金属含有材料膜のそれぞれのエッチングが完了する時間が実質的に同じになるように設定されていることを特徴とする半導体装置の製造方法。
  35. 請求項３４に記載の半導体装置の製造方法において、
    前記第１のシリコン含有材料膜の厚さは、
    ＴＩＭＥ１ ＝ ＴＨ１／ＥＲ１ ・・・ （式１）
    ＴＩＭＥ２ ＝ ＴＨ２／ＥＲ２ ・・・ （式２）
    ＴＩＭＥ２×１．２＞ＴＩＭＥ１＞ＴＩＭＥ２×０．８ ・・・ （式３）
    に従って設定されている（但し、ＴＩＭＥ１は前記第１のシリコン含有材料膜のエッチングが完了するのに要する時間であり、ＴＩＭＥ２は前記金属含有材料膜のエッチングが完了するのに要する時間であり、ＴＨ１は前記第１のシリコン含有材料膜の厚さであり、ＴＨ２は前記金属含有材料膜の厚さであり、ＥＲ１は前記工程（ｇ）における前記第１のシリコン含有材料膜のエッチングレートであり、ＥＲ２は前記工程（ｇ）における前記金属含有材料膜のエッチングレートである）ことを特徴とする半導体装置の製造方法。
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